CN101051652B - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 280
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 64
- 229910052751 metal Inorganic materials 0.000 claims abstract description 116
- 239000002184 metal Substances 0.000 claims abstract description 116
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 100
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 100
- 239000000758 substrate Substances 0.000 claims abstract description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims description 45
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 23
- 230000000717 retained effect Effects 0.000 claims description 16
- 238000009825 accumulation Methods 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 20
- 101100204059 Caenorhabditis elegans trap-2 gene Proteins 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 26
- 239000012535 impurity Substances 0.000 description 18
- 239000010410 layer Substances 0.000 description 18
- 238000005229 chemical vapour deposition Methods 0.000 description 13
- 238000000926 separation method Methods 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 239000000203 mixture Substances 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000004411 aluminium Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
提供了一种半导体器件，其在半导体衬底上方具有彼此接近并构成非易失性存储器的控制栅电极和存储栅电极。存储栅电极的高度低于控制栅栅电极的高度。金属硅化物膜形成在控制栅电极的上表面上方，但不形成在存储栅电极的上表面上方。存储栅电极在其上表面上方具有由氧化硅制成的侧壁绝缘膜。该侧壁绝缘膜在用于在存储栅电极和控制栅电极的侧壁上方形成相应侧壁绝缘膜的同一步骤中形成。本发明使得可以提高具有非易失性存储器的半导体器件的产品成品率和性能。
Description
相关申请的交叉引用
这里通过参考将2006年4月4日提交的日本专利申请No.2006-103464的公开内容，包括说明书、附图和摘要，全部引入到本文中。
技术领域
本发明涉及半导体器件及其制造方法，具体而言，涉及一种在应用于具有非易失性存储器的半导体器件及其制造方法时有效的技术。
背景技术
作为一种可电编程和可擦除的非易失性半导体存储器件，EEPROM(可电擦除和可编程的只读存储器)已经得到了广泛的应用。由目前广泛使用的闪速存储器所代表的这种存储器件(存储器)在其MISFET的栅电极之下具有由氧化物膜或电荷陷阱绝缘膜围绕的导电浮动栅电极。利用浮动栅或电荷陷阱绝缘膜中的电荷累积状态作为存储器数据，器件将它们读作晶体管的阈值。这种电荷陷阱绝缘膜是一种能够在其中累积电荷的绝缘膜，且其一个例子是氮化硅膜。通过将电荷注入到电荷累积区域中或从中释放，MISFET的阈值被移动以使得存储器件工作。作为这样的闪速存储器，可以给出使用MONOS(金属-氧化物-氮化物-氧化物-半导体)的分离栅单元作为一个例子。在这种存储器中，使用氮化硅膜作为电荷累积区域是有利的，因为与导电浮动栅膜相比，其离散地累积电荷，使得它的数据保持的可靠性优良。另外，由于优良的数据保持的可靠性，位于氮化硅膜上方和之下的氧化物膜可以减薄，使得可以减小用于编程和擦除操作的电压。
日本专利公开No.2002-231829描述了一种技术，其经由第一栅绝缘膜在沟道区域的表面上方形成选择栅电极；经由栅隔离绝缘膜在选择栅电极的侧表面上方形成侧壁状的控制栅电极，而在控制栅电极和选择栅电极之间具有预定的高度差；以及分别在这些栅电极的表面上方形成硅化物层，由此可以将在各个栅电极上方形成的这些硅化物层绝缘同时将它们靠近地分隔，即，因为在控制栅电极和选择栅电极之间存在高度差所以没有将它们分隔开。
发明内容
通过本发明人的研究揭示了以下内容。
使用MONOS膜的分离栅型非易失性存储器具有这种结构：其中控制栅电极和存储栅电极彼此相邻；控制栅电极下方具有氧化硅膜作为栅绝缘膜；存储栅电极下方具有ONO(氧化物-氮化物-氧化物)膜；且ONO膜甚至在存储栅电极和与其相邻的控制栅电极之间延伸。因而，控制栅电极和存储栅电极通过ONO膜而隔离。
在控制栅电极和存储栅电极的上表面上方形成诸如硅化钴的金属硅化物膜，可以作为一种手段来减少控制栅电极和存储栅电极之间的电阻，由此提高存储器工作的速度。然而，根据本发明人的研究，当金属硅化物膜形成在控制栅电极和存储栅电极的上表面上方时，因为ONO膜的较小厚度，在控制栅电极上方的金属硅化物膜的端部部分靠近存储栅电极上方的金属硅化物膜的端部部分，所以可能会在控制栅电极和存储栅电极之间出现短路故障。在控制栅电极和存储栅电极之间短路的出现取决于在控制栅电极和存储栅电极上方的相应金属硅化物膜的形成状态。当在控制栅电极上方的金属硅化物膜以桥接的形式靠近存储栅电极上方的金属硅化物膜时，出现短路。在半导体器件的制造期间，在测试中必须找出并消除具有这种短路故障的半导体器件。这样降低了半导体器件的产品成品率并增高了成本(单位价格)。
一种用于防止这种缺点的手段是不在控制栅电极和存储栅电极中每个的上方形成任何金属硅化物膜。这提高了控制栅电极和存储栅电极之间的耐电压，并防止出现短路故障，但是其上方没有金属硅化物膜的控制栅电极和存储栅电极具有高电阻，导致降低了存储器操作的速度。这会降低半导体器件的性能。
本发明的一个目的是提供一种能够提高半导体器件的产品成品率的技术。
本发明的另一个目的是提供一种能够提高半导体器件的性能的技术。
通过这里的描述和附图，本发明的上述目的、其它目的和新颖特征将显而易见。
接着将简要描述由本申请公开的发明中的典型发明的概要。
在本发明的一个方面中，提供了一种半导体器件，其包括：由第一导体膜形成的第一栅电极和由第二导体膜形成的第二栅电极，形成在半导体衬底上方且彼此相邻；第一绝缘膜，形成在第一栅电极和半导体衬底之间；以及第二绝缘膜，形成在第二栅电极和半导体衬底之间以及在第一栅电极和第二栅电极之间并具有第二绝缘膜内部的电荷累积部分；以及侧壁绝缘膜，形成在第一栅电极和第二栅电极的侧壁上方；其中第二栅电极的高度低于第一栅电极的高度，其中氧化硅膜形成在第二栅电极的上部部分上方，其中侧壁绝缘膜具有与氧化硅膜相同的材料；其中金属硅化物膜形成在第一栅电极的上表面上方，而没有金属硅化物膜形成在第二栅电极的上表面上方。
在本发明的另一方面中，还提供了一种半导体器件的制造方法，其包括以下步骤：(a)经由第一绝缘膜在半导体衬底的主表面上方形成第一栅绝缘膜；(b)在半导体衬底的主表面和第一栅电极的侧壁上方，形成其中具有电荷累积部分的第二绝缘膜；(c)在第二绝缘膜上方，经由第二绝缘膜形成与第一栅电极相邻的第二栅电极，其中所述第二栅电极形成为具有比所述第一栅电极的高度低的高度；(d)在所述步骤(c)之后，在所述半导体衬底的主表面上方形成第三绝缘膜，以覆盖所述第一栅电极和所述第二栅电极；(e)在所述步骤(d)之后，回刻蚀所述第三绝缘膜，以在所述第二栅电极的上部部分和侧壁以及所述第一栅电极的侧壁之上留下所述第三绝缘膜，并且然后去除其它区域的所述第三绝缘膜；(f)在所述步骤(e)之后，在所述半导体衬底的主表面上方形成金属膜，以覆盖所述第一栅电极和所述第二栅电极以及所述第三绝缘膜；以及(g)在所述步骤(f)之后，使所述第一栅电极与所述金属膜反应，以在所述第一栅电极的上表面上方形成金属硅化物膜，其中在所述步骤(f)和(g)期间保持形成于所述第二栅电极的上表面上方的所述第三绝缘膜，以及其中不将所述金属硅化物膜形成在所述第二栅电极的上表面上方。
以下将简要描述由本申请公开的发明中的典型发明可获得的优点。
本发明能够提高半导体器件的产品成品率。
本发明能够提高半导体器件的性能。
附图说明
图1是根据本发明一个实施例的半导体器件的部分横截面视图；
图2是根据本发明一个实施例的半导体器件的部分横截面视图；
图3是存储单元的等效电路图；
图4是一张表，其示出在“编程”、“擦除”和“读取”时所选存储单元每个位置的电压施加条件的一个例子；
图5是根据本发明一个实施例的半导体器件在其制造步骤期间的部分横截面视图；
图6是在图5的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图7是在图6的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图8是在图7的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图9是在图8的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图10是在图9的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图11是在图10的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图12是在图11的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图13是在图12的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图14是在图13的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图15是在图14的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图16是根据比较例子的半导体器件的部分横截面视图；
图17是根据本发明另一实施例的半导体器件的部分平面视图；
图18是根据本发明另一实施例的半导体器件的部分横截面视图；
图19是根据本发明另一实施例的半导体器件在其制造步骤期间的部分横截面视图；
图20是在图19的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图21是在图20的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图22是在根据本发明又一实施例的半导体器件在其制造步骤期间的部分横截面视图；
图23是在与图22的制造步骤相同的制造步骤期间的半导体器件的电阻元件形成区域的部分横截面视图；
图24是在图22的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图25是在与图24的制造步骤相同的制造步骤期间的半导体器件的电阻元件形成区域的部分横截面视图；
图26是在图24的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；
图27是在与图26的制造步骤相同的制造步骤期间的半导体器件的电阻元件形成区域的部分横截面视图；
图28是在图26的制造步骤之后的制造步骤期间的半导体器件的部分横截面视图；以及
图29是在与图28的制造步骤相同的制造步骤期间的半导体器件的电阻元件形成区域的部分横截面视图。
具体实施方式
在以下实施例中，为了方便，在需要的情况下，将以下实施例以分成多个部分或多个实施例的方式来描述。这多个部分或实施例不是相互无关的，而是有这样的关系，即一个是另一个的部分或全部的变更示例、细节或补充说明，除非另外特别地指出。在以下实施例中，当提到元件的数目(包括数目、数值、数量和范围)时，该元件数目不限于特定数目，而可以是大于或小于该特定数目的数，除非另外特别地指出或该数目原则上明显地限于该特定数目的情况。而且在以下描述的实施例中，不用说构成元件(包括要素步骤)并不总是必须的，除非另外特别地指出或原则上明显必须的。类似地，在下述实施例中，当提到构成元件的形状或位置关系时，也包括基本类似或相似的情况，除非另外特别地指出或原则上明显不同。这还适用于上述的数值和范围。
以下将基于附图详细地描述本发明。在用于说明下述实施例的全部图中，具有相同功能的部件用相同的参考标号标识，并且将省略其重复说明。在下述实施例中，不再重复描述相同或相似部分，除非另外特别需要。
在这些实施例中所使用的附图中，为了便于理解附图，在横截面视图中有时也省略了阴影。同样，在平面图中有时也加上阴影以便于理解。
(实施例1)
本发明主要涉及一种将电荷陷阱绝缘膜(能够在其中累积电荷的绝缘膜)用作其电荷累积部分的半导体器件，这样在以下描述的实施例中，将基于具有n沟道MISFET(MISFET：金属绝缘体半导体场效应晶体管)作为基本结构并使用电荷陷阱绝缘膜的存储单元来进行描述。在以下描述的实施例中，极性(在编程、擦除和读取操作期间施加电压的极性或载流子的极性)用来描述具有n沟道MISFET作为基本结构的存储单元的操作。当存储单元具有p沟道MISFET作为基本结构时，通过使所有载流子导电类型和施加电压的极性都反向，原理上可以得到类似的操作。
接着将参考一些附图来描述根据此实施例的半导体器件及该器件的制造方法。
图1是根据此实施例的半导体器件的部分横截面视图。根据此实施例的半导体器件是装配有非易失性存储器(非易失性存储元件、闪速存储器、非易失性半导体存储器件)的半导体器件(非易失性半导体存储器件)，且在图1中示出了非易失性存储器的存储单元区域的部分横截面视图。图2是图示根据此实施例的半导体器件的存储单元MC的示意性横截面结构的部分横截面视图，而图3是存储单元MC的等效电路图。在图2中只示出了图1所示结构中的p阱2、绝缘膜3和6、控制栅电极CG、存储栅电极MG和半导体区域MS和MD，而省略了侧壁绝缘膜13a、13b和13c以及绝缘膜23和24。为了方便理解，在图2中示意性地示出了施加到相应位置的电压Vd、Vcg、Vmg、Vs和Vb。
在图1至图3中所示的非易失性存储器是使用MONOS膜的分离栅型存储单元。
如图1和图2所示，用于隔离元件的元件隔离区域(没有示出)形成在半导体衬底(半导体晶片)1中，半导体衬底1由例如具有约从1Ωcm到10Ωcm的特定电阻率的p型单晶硅制成。p阱2形成在由这些元件隔离区域隔离的有源区域中。图1和图2中所示的存储晶体管和控制晶体管(选择晶体管)组成的非易失性存储器的存储单元MC形成在存储单元区域的p阱2上方。多个存储单元MC以阵列形式形成在各自存储单元区域中。存储单元区域通过元件隔离区域与其它区域电隔离。
非易失性存储器的存储单元MC是使用MONOS膜的分离栅单元。
如图1和图2所示，非易失性存储器的存储单元MC设有用于形成在半导体衬底1的p阱2中的源极和漏极的n型半导体区域MS和MD、在半导体衬底1(p阱2)上方形成的存储栅电极MG和控制栅电极(选择栅电极)CG、在控制栅电极CG和半导体衬底1(p阱2)之间形成的绝缘膜3以及在存储栅电极MG和半导体衬底1(p阱2)之间和在存储栅电极MG和控制栅电极CG之间形成的绝缘膜6。
构成非易失性存储器的控制栅电极CG和存储栅电极MG沿着半导体衬底1的主表面延伸且彼此并置，同时在它们彼此相对的侧表面之间具有绝缘膜6。存储单元MC的控制栅电极CG和存储栅电极MG形成在半导体衬底1(p阱2)的上方，且经由绝缘膜3和6处在半导体区域MD和半导体区域MS之间。存储栅电极MG位于半导体区域MS的一侧上，而控制栅电极CG位于半导体区域MD的一侧上。控制栅电极CG和存储栅电极MG彼此相邻，且绝缘膜6位于它们之间，存储栅电极MG经由绝缘膜6类似于侧壁间隔层地形成在控制栅电极CG的侧壁上方。绝缘膜6在存储栅电极MG和半导体衬底1(p阱2)之间的区域以及在存储栅电极MG和控制栅电极CG之间的区域中延伸。
形成在控制栅电极CG和半导体衬底1(p阱2)之间的绝缘膜3(即，控制栅电极CG之下的绝缘膜3)用作控制晶体管(选择晶体管)的栅绝缘膜。在存储栅电极MG和半导体衬底1(p阱2)之间的绝缘膜6(即，在存储栅电极MG之下的绝缘膜6)用作存储晶体管的栅绝缘膜(其中具有电荷累积部分的栅绝缘膜)。
绝缘膜6是由用于累积电荷的氮化硅膜6b(即，电荷累积部分)和位于氮化硅膜6b之上和之下的氧化硅膜6a和6c的膜叠层组成的绝缘膜(ONO膜)。换句话说，绝缘膜6由ONO(氧化物-氮化物-氧化物)膜组成，该ONO膜具有从存储栅电极MG一侧依次逐一叠置的氧化硅膜6a、氮化硅膜6b和氧化硅膜6c。氮化硅膜6b是形成在绝缘膜6中的陷阱绝缘膜，且其用作用于在其中累积电荷的电荷累积膜(电荷累积部分)，使得绝缘膜6可以被视作其内部具有电荷累积部分的绝缘膜。
在此实施例中，由存储栅电极MG制成的MISFET称作存储晶体管，而由控制栅电极CG制成的MISFET称作控制晶体管(或选择晶体管)。
半导体区域MS是用作源极区域和漏极区域中之一的半导体区域，而半导体区域MD是用作源极区域和漏极区域中另一个的区域。在此实施例中，半导体区域MS是用作源极区域的半导体区域，而半导体区域MD是用作漏极区域的半导体区域。半导体区域MS和MD由其中引入有n型杂质的半导体区域(n型杂质扩散层)制成，且它们均具有LDD(轻掺杂漏极)结构。具体而言，用于源极的半导体区域MS具有n-型半导体区域11a和比n-型半导体区域11a更高杂质浓度的n+型半导体区域14a，而用于漏极的半导体区域MD具有n-型半导体区域11b和比n-型半导体区域11b更高杂质浓度的n+型半导体区域14b。
在存储栅电极MG和控制栅电极CG的侧壁(在彼此不相邻的侧上的侧壁)上方，形成由诸如氧化硅的绝缘体(氧化硅膜，绝缘膜)制成的侧壁绝缘膜(侧壁、侧壁间隔层)13a和13b。换句话说，侧壁绝缘膜13a形成在与经由绝缘膜6相邻于控制栅电极CG的一侧相对的一侧上的存储栅电极MG的侧壁(侧表面)9b上方，而侧壁绝缘膜13b形成在与经由绝缘膜6相邻于存储栅电极MG的一侧相对的一侧上的控制栅电极CG的侧壁(侧表面)8c上方。
源极部分的n-型半导体区域11a与存储栅电极MG的侧壁9b自对准地形成，而n+型半导体区域14a与存储栅电极MG的侧壁9b上方的侧壁绝缘膜13a的侧表面(与相邻于存储栅电极MG一侧相对的一侧上的侧表面)16a自对准地形成。因此，轻掺杂的n-型半导体区域11a形成在存储栅电极MG的侧壁上方的侧壁绝缘膜13a之下，而重掺杂的n+型半导体区域14a形成在轻掺杂的n-型半导体区域11a外部。因而，形成轻掺杂的n-型半导体区域11a，使得与存储晶体管的沟道区域接触，而形成重掺杂的n+型半导体区域14a，使得与轻掺杂的n-型半导体区域11a接触且通过n-型半导体区域11a的宽度而与存储晶体管的沟道区域隔开。
漏极部分的n-型半导体区域11b与控制栅电极CG的侧壁8c自对准地形成，而n+型半导体区域14b与控制栅电极CG的侧壁8c上方的侧壁绝缘膜13b的侧表面(与相邻于存储栅电极MG一侧相对的一侧上的侧表面)16b自对准地形成。因此，轻掺杂的n-型半导体区域11b形成在控制栅电极CG的侧壁上方的侧壁绝缘膜13b之下，而重掺杂的n+型半导体区域14b形成在轻掺杂的n-型半导体区域11b外部。因而，形成轻掺杂的n-型半导体区域11b，使得与控制晶体管的沟道区域接触，而形成重掺杂的n+型半导体区域14b，使得与轻掺杂的n-型半导体区域11b接触且通过n-型半导体区域11b的宽度而与控制晶体管的沟道区域隔开。
存储晶体管的沟道区域形成在存储栅电极MG之下的绝缘膜6之下，而选择晶体管的沟道区域形成在控制栅电极CG之下的绝缘膜3之下。在控制栅电极CG之下的绝缘膜3之下的控制晶体管的沟道形成区域中，根据需要形成用于控制控制晶体管阈值的半导体区域(p型半导体区域)，而在存储栅电极MG之下的绝缘膜6之下的存储晶体管的沟道形成区域中，根据需要形成用于控制存储晶体管阈值的半导体区域(p型半导体区域或n型半导体区域)。
存储栅电极MG和控制栅电极CG均由诸如n型多晶硅(掺有杂质的多晶硅或掺杂多晶硅)的硅膜(导体膜)制成。通过对形成在半导体衬底1上方的多晶硅膜(其中引入或掺入有n型杂质的多晶硅膜)进行构图，形成控制栅电极CG。通过各向异性地刻蚀形成在半导体衬底1上方的多晶硅膜(其中引入或掺入有n型杂质的多晶硅膜)以覆盖控制栅电极CG，且然后经由绝缘膜6将多晶硅膜保留在控制栅电极CG的侧壁上方，形成存储栅电极MG。
通过硅化物工艺等将金属硅化物膜(金属硅化物层)21(例如，硅化钴膜)形成在控制栅电极CG的上部部分(上表面)上方以及n+型半导体区域14a和14b的上表面(表面)上方。另一方面，不将金属硅化物膜形成在存储栅电极MG的上表面上方。此金属硅化物膜21能够减小扩散电阻或接触电阻。
绝缘膜23和24形成在半导体衬底1上方以覆盖控制栅电极CG和存储栅电极MG。绝缘膜(氮化硅膜)23比绝缘膜24薄，且由例如氮化硅膜制成。绝缘膜(氧化硅膜)24比绝缘膜23厚，且由例如氧化硅膜制成。在下文将描述，接触孔25形成在绝缘膜23和24中，且塞26掩埋在接触孔25中。互连27等形成在其中掩埋有塞26的绝缘膜24的上方，这在图1中没有示出。绝缘膜24用作层间绝缘膜，且当接触孔25形成在绝缘膜24中时，绝缘膜23可以用作刻蚀停止膜。
接着将更具体地描述根据此实施例的半导体器件的结构特性。
如图1和图2所示，金属硅化物膜21通过硅化物工艺等形成在控制栅电极CG的上部部分(上表面)上方以及n+型半导体区域14a和14b的上表面(表面)上方，但没有金属硅化物膜形成在存储栅电极MG的上表面上方。
具体而言，根据此实施例的半导体器件具有这种结构，即其中至少在不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)的在控制栅电极CG一侧上的端部部分(即，经由绝缘膜6与控制栅电极CG相邻的端部部分，该部分对应于图2所示的端部部分9C)或其附近区域处，不形成金属硅化物膜。优选地，不将金属硅化物膜形成在存储栅电极MG的上表面9a上方。
在此实施例中，存储栅电极MG的高度h2低于控制栅电极CG的高度h1(h1＞h2)。因此，在控制栅电极CG的上表面和存储栅电极MG的上表面9a之间存在台阶差(台阶差部分)。由于存储栅电极MG的高度h2低于控制栅电极CG的高度h1，所以存储栅电极MG不(经由绝缘膜6)形成在与存储栅电极MG相邻的控制栅电极CG的侧壁8b的上部区域的上方，但侧壁绝缘膜13c(氧化硅膜)形成在控制栅电极CG的侧壁8b的上部区域的上方，且同时形成在存储栅电极MG的上部部分的上方(在上表面9a的上方)。
在存储栅电极和控制栅电极不彼此面对的那侧上，还分别在侧壁9b和8c的上方形成侧壁绝缘膜13a和13b。通过与随后将要描述的用于形成存储栅电极MG的侧壁9b上方的侧壁绝缘膜13a和控制栅电极CG的侧壁(与侧壁8b相对一侧上的侧壁)8c上方的侧壁绝缘膜13b相同的步骤，形成在控制栅电极CG的侧壁8b的上部部分上方的侧壁绝缘膜13c。因此，在控制栅电极CG的侧壁8b的上部部分上方的侧壁绝缘膜13c、在存储栅电极MG的侧壁9b上方的侧壁绝缘膜13a和在控制栅电极CG的侧壁8c上方的侧壁绝缘膜13b由相同材料制成，优选地为氧化硅膜。因此，氧化硅膜(侧壁绝缘膜13c)形成在存储栅电极MG的上部部分的上方。因为形成了为氮化硅膜的绝缘膜23来覆盖半导体衬底1的主表面上方的控制栅电极CG和存储栅电极MG，所以在存储栅电极MG的上部部分上方的侧壁绝缘膜13c(氧化硅膜)形成在绝缘膜23(氮化硅膜)和存储栅电极MG之间。在图1中，侧壁绝缘膜13c与存储栅电极MG的上表面9a接触，且在侧壁绝缘膜13c和控制栅电极CG之间具有绝缘膜6。侧壁绝缘膜13c由绝缘体制成，使得绝缘膜6可以插在侧壁绝缘膜13c和控制栅电极CG之间，或者侧壁绝缘膜13c可以直接与控制栅电极CG接触而它们之间没有绝缘膜6。
由于存储栅电极MG的高度h2小于控制栅电极CG的高度h1并且侧壁绝缘膜13c(氧化硅膜)形成在控制栅电极CG的侧壁8b(其上部部分)上方且同时在存储栅电极MG的上部部分的上方(在上部表面9a的上方)，此侧壁绝缘膜13c可以防止在硅化步骤中存储栅电极MG的上表面9a的硅化。可以在不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)的在控制栅电极CG的一侧上的端部部分(对应于图2所示的端部部分9c)或其附近区域处，防止形成金属硅化物膜。
上述高度h1和h2是在垂直于半导体衬底1的主表面的方向上的高度，所以控制栅电极CG的高度h1对应于从半导体衬底1的主表面(p阱2的表面)到在控制栅电极CG的上表面上的金属硅化物膜21的上表面的距离(高度)。存储栅电极MG的高度h2对应于从半导体衬底1的主表面(p阱2的表面)到在存储栅电极MG的最上部分(顶部部分)的距离(高度)。
在控制栅电极CG的高度h1和存储栅电极MG的高度h2之间的差Δh3(其中，Δh3＝h1-h2)优选为10nm或更多(这表示Δh3≥10nm)，更优选为20nm或更多(这表示Δh3≥20nm)。当确保了这样的差时，可以精确地形成侧壁绝缘膜13。
图4是一张表，其示出在“编程”、“擦除”和“读取”操作期间所选存储单元每个位置的电压施加条件的一个例子。在图4的表中，分别描述了在图2和图3中所示的存储单元(所选存储单元)中要施加到漏极区域(半导体区域MD)的电压Vd、要施加到控制栅电极CG的电压Vcg、要施加到存储栅电极MG的电压Vmg、要施加到源极区域(半导体区域MS)的电压Vs以及要施加到p阱2的基极电压Vb。在图4的表中只示出了电压施加条件的一个例子，所以其可以根据需要而改变且不限于此。在此实施例中，将电子注入到作为存储晶体管的绝缘膜6中的电荷累积部分的氮化硅膜6b中被定义为“编程”，而空穴的注入被定义为“擦除”。
作为编程***，可以采用所谓源极侧注入***的热电子编程。例如，将图4的“编程”列中所示的电压施加到用于编程的所选存储单元的每个位置，且将电子注入到所选存储单元的绝缘膜6中的氮化硅膜6。热电子产生在两个栅电极(存储栅电极MG和控制栅电极CG)之间下的沟道区域(在源极和漏极之间)中，并在选择晶体管一侧局部注入到作为存储栅电极MG之下的绝缘膜6中电荷累积部分的氮化硅膜6b的一个区域中。这样注入的热电子(电子)被绝缘膜6中的氮化硅膜6b的陷阱俘获，导致存储晶体管的阈电压增加。
对于擦除，可以利用BTBT(带带隧穿)热空穴注入擦除***。在该***中，通过BTBT(带带隧穿)产生的空穴(正空穴)注入到电荷累积部分(在绝缘膜6中的氮化硅膜6b)中以执行擦除。例如，将图4的“擦除”列中所示的电压施加到实行擦除的所选存储单元的相应位置，且通过BTBT(带带隧穿)现象来产生空穴(正空穴)以引起电场加速，从而将空穴注入到所选存储单元的绝缘膜6中的氮化硅膜6b中，由此减小存储晶体管的阈电压。
在读取操作期间，例如，将图4的“读取”列中所示的电压施加到要读取的所选存储单元的相应位置。通过将在读取操作期间施加到存储栅电极MG的电压Vmg设置为编程状态的存储晶体管的阈电压和擦除状态的阈电压之间的一个值，可以将编程状态与擦除状态区别开。
接着将描述根据此实施例的半导体器件的制造方法。
图5至图15是根据此实施例的半导体器件在其制造步骤期间的部分横截面视图。在图5至图15中的每个图中，示出了两个存储单元区域具有公共的源极区域的横截面视图。
如图5所示，制备由具有例如约从1Ωcm至10Ωcm的电阻率的p型单晶硅组成的半导体衬底(半导体晶片)1。然后，通过STI(浅沟槽隔离)方法、LOCOS(硅的局部氧化)方法等在半导体衬底1的主表面中形成元件隔离区域(没有示出)。
接着，在半导体衬底1的存储单元形成区域(要形成非易失性存储器的存储单元的区域)中形成p阱2。可以通过将诸如硼(B)的p型杂质离子注入到半导体衬底1中来形成p阱2。如果需要，则然后在p阱2的表面部分(表面层部分)中执行用于对控制晶体管的阈值进行调整的离子注入。这样可以控制控制晶体管的沟道区域的杂质浓度，由此将控制晶体管的阈值调整到期望值。
接着，清洗半导体衬底1(p阱2)的表面，之后在半导体衬底1的主表面(p阱2的表面)上方形成用于控制晶体管的栅绝缘膜的绝缘膜3。绝缘膜3例如由薄氧化硅膜形成，且可以通过例如热氧化方法形成。
在半导体衬底1的主表面上方(在绝缘膜3的上方)，形成(淀积)用于形成控制栅电极CG的导体膜4。导体膜4由诸如多晶硅膜(其中掺杂有n型杂质的多晶硅膜或掺杂多晶硅膜)的硅膜制成，且可以使用CVD(化学汽相淀积)等方法来形成。导体膜4的厚度(淀积厚度)可以调整成例如约250nm。
然后在导体膜4上方形成(淀积)绝缘膜(保护膜)5。绝缘膜5由氧化硅膜制成，且可以通过CVD等方法来形成。
如图6所示，通过使用光刻和干法刻蚀对由导体膜4和绝缘膜5制成的膜叠层进行构图(形成图形、处理、选择性去除)。这个构图过程可以使用例如反应离子刻蚀(RIE)来执行。通过这样构图的导体膜4，形成控制晶体管的控制栅电极CG。控制栅电极CG在深度方向上延伸且具有线形图形。当对导体膜4和绝缘膜5进行构图时，优选当暴露绝缘膜3的表面时终止干法刻蚀，由此，可以防止半导体衬底1的表面免受不必要的损伤。
然后根据需要将离子注入到p阱2的表面部分(表面层部分)中，以便调整存储晶体管的阈值。在此离子注入中，尽管杂质离子注入到将要成为存储晶体管的沟道区域的区域中，但由于存在绝缘膜5和控制栅电极CG，所以没有杂质离子注入到将要成为存储晶体管的沟道区域的该区域中。这使得可以调整存储晶体管的沟道区域中的杂质浓度，从而将存储晶体管的阈值控制成期望值。
例如通过利用氢氟酸的湿法刻蚀，去除为保护半导体衬底1的表面而留下的绝缘膜3。通过此去除，将绝缘膜3保留在控制栅电极CG之下，而其它区域的绝缘膜3被去除。保留在控制栅电极CG之下的绝缘膜3将成为控制晶体管的栅绝缘膜。
如图7所示，接着形成用于存储晶体管的栅绝缘膜的绝缘膜6。如上所述，绝缘膜6是内部具有电荷累积部分的绝缘膜，且由氧化硅膜6a、氮化硅膜6b和氧化硅膜6a的膜叠层(ONO膜)制成。在此图中，将绝缘膜6示为单层以便简化说明。绝缘膜6形成在p阱2的表面上方以及控制栅电极CG的暴露表面(侧壁)上方。
绝缘膜6的氧化硅膜例如通过氧化处理(热氧化处理)或CVD(化学汽相淀积)或它们的组合而形成。氮化硅膜可以例如通过CVD来形成。例如，在通过热氧化形成绝缘膜6的下氧化硅膜(对应于氧化硅膜6a)后，通过CVD淀积绝缘膜6的氮化硅膜(对应于氮化硅膜6b)，且然后可以通过CVD或热氧化或它们的组合形成绝缘膜6的上氧化硅膜(对应于氧化硅膜6c)。
绝缘膜6用作后面要形成的存储栅的栅绝缘膜，并且具有保持电荷的功能。因而，绝缘膜具有至少三层的膜叠层结构。内层(氮化硅膜6b)的势垒高度低于外层(氧化硅膜6a和6c)的势垒高度。例如通过如此实施例的由氧化硅膜6a、氮化硅膜6b和氧化硅膜6c的膜叠层来构成绝缘膜6，可以获得这种结构。
在半导体衬底1的整个表面上方，即在绝缘膜6上方，形成(淀积)用于形成存储栅电极MG的导体膜7，使得覆盖控制栅电极CG。导体膜7由诸如多晶硅膜(掺有n型杂质的多晶硅膜或掺杂多晶硅膜)的硅膜制成，且可以例如通过CVD来形成。可以将导体膜7的厚度(淀积厚度)调整为例如约从50nm至100nm。
如图8所示，通过各向异性刻蚀技术回刻蚀(etchback)(刻蚀，各向异性刻蚀)导体膜7以暴露绝缘膜6的上表面，由此在控制栅电极CG的两个侧壁上(经由绝缘膜6)保留导体膜7，且从其它区域去除导体膜7。在导体膜7的回刻蚀(刻蚀)步骤中，可以采用具有诸如C12、O2和CF4的混合气体的干法刻蚀。
通过此刻蚀，在控制栅电极CG的侧壁(侧表面)上方经由绝缘膜6保留了导体膜7，且从其它区域去除了导体膜7，由此形成了存储栅电极MG和多晶硅间隔层7a，其每个都由剩余的导体膜7制成。这时，经由绝缘膜6保留在控制栅电极CG的侧壁(彼此相对且其之间有控制栅电极的侧壁)之一上方的导体膜(多晶硅膜)7变为存储栅电极MG，而经由绝缘膜6保留在另一侧壁上方的导体膜(多晶硅膜)7变为多晶硅间隔层7a。
以此方式，可以以类似于用于形成栅电极侧表面上方的绝缘膜的侧壁(侧壁间隔层，侧壁绝缘膜)的方式，形成存储栅电极MG和多晶硅间隔层7a。存储栅电极MG和多晶硅间隔层7a形成在彼此相对且其之间有控制栅电极CG的侧壁的上方，并且它们具有对称的结构。在存储栅电极MG之下的绝缘膜6将成为存储晶体管的栅绝缘膜。以此方式，形成了经由绝缘膜6而彼此相邻的控制栅电极CG和存储栅电极MG。
在此实施例中，在导体膜7的回刻蚀(刻蚀，各向异性刻蚀)期间，通过控制刻蚀时间，将多晶硅间隔层7a(形成多晶硅间隔层的导体膜7)和存储栅电极MG(形成存储栅电极的导体膜7)的上表面(最上的部分、顶部部分、位于最高位置的部分)调整成低于控制栅电极CG(形成控制栅电极的导体膜4)的上表面，由此比导体膜7的淀积厚度更多地各向异性刻蚀导体膜7。具体而言，执行导体膜7的回刻蚀(刻蚀)，直到对应于剩余导体膜7的高度的存储栅电极MG(和多晶硅间隔层7a)的高度h5变得低于控制栅电极CG(形成控制栅电极CG的导体膜4)的高度h4(意味着直到h4和h5满足下式h4＞h5)。在导体膜7的回刻蚀后，存储栅电极MG(形成存储栅电极MG的导体膜7)的高度h5变得低于控制栅电极CG(形成控制栅电极CG的导体膜4)的高度h4(意味着h4＞h5)。
在此实施例中，如上所述，回刻蚀导体膜7，直到经由绝缘膜6保留在控制栅电极CG的侧壁上方的导体膜7的高度(对应于存储栅电极MG的高度h5)变得低于控制栅电极CG的高度h4，由此形成了具有比控制栅电极CG的高度h4低的高度h5的存储栅电极MG。
高度h4和h5是在垂直于半导体衬底1的主表面的方向上的高度。控制栅电极CG的高度h4(形成控制栅电极的导体膜4)对应于从半导体衬底1的主表面(p阱2的表面)到控制栅电极CG(形成控制栅电极的导体膜4)的上表面的距离(高度)。存储栅电极MG(和多晶硅间隔层7a)的高度h5是剩余的导体膜7的高度，其对应于从半导体衬底1的主表面(p阱2的表面)到由剩余的导体膜7制成的存储栅电极MG(和多晶硅间隔层7a)的最上部分(顶部部分)的距离(高度)。多晶硅间隔层7a的高度基本等于存储栅电极MG的高度。
在存储栅电极MG中，暴露了其上表面9a和侧壁(侧表面)9b，而其它表面(侧壁9b相对侧上的侧表面和下表面)邻接绝缘膜6。存储栅电极MG形成为类似于侧壁间隔层，使得存储栅电极MG的上表面9a在控制栅CG一侧上的端部部分9c存在于最高位置，且存储栅电极的高度随着远离端部部分9c而逐渐降低。存储栅电极MG的高度h5几乎是通过存储栅电极MG的上表面9a在控制栅电极CG一侧上的端部部分9c来限定的。
在控制栅电极CG(形成控制栅电极的导体膜4)的高度h4和存储栅电极MG(形成存储栅电极的导体膜7)的高度h5之间的差Δh6(即，Δh6＝h4-h5)为10nm或更多(意味着，Δh6≥10nm)，更优选为20nm(Δh6≥20nm)。因而在控制栅电极CG的上表面8a和存储栅电极MG的上表面9a之间，形成了优选为10nm或更大、更优选为20nm或更大的台阶差(台阶差部分)，使得如下所述可以更精确地形成侧壁绝缘膜13c。
在存储栅电极MG的形成一侧上的控制栅电极CG的侧壁8b的下部区域的上方，经由绝缘膜6形成了存储栅电极MG，但是没有在侧壁8b的上部区域的上方形成存储栅电极MG。
通过光刻，在半导体衬底1的上方形成用于覆盖存储栅电极MG并暴露多晶硅间隔层7a的光致抗蚀剂图形(没有示出)。通过利用光致抗蚀剂图形作为刻蚀掩膜来进行干法刻蚀，去除多晶硅间隔层7a。如图9所示，通过此刻蚀去除了多晶硅间隔层7a，但是保留了利用光致抗蚀剂图形覆盖的存储栅电极MG而没有被刻蚀。
如图10所示，使用例如氢氟酸和热磷酸去除了作为绝缘膜6的暴露部分的上氧化硅膜(通过和氧化硅膜6c相同的层形成的氧化硅膜)和下覆的氮化硅膜(通过和氮化硅膜6b相同的层形成的氮化硅膜)。
接着，在p阱2的存储栅电极MG和控制栅电极CG的两侧上的区域中，以低浓度离子注入n型杂质，以分别在源极部分和漏极部分中形成n-型半导体区域11a和n-型半导体区域11b。在此离子注入步骤中，杂质没有注入到控制栅电极CG和存储栅电极MG之下的区域中，而注入到其两侧的区域中，由此在其中形成了n-型半导体区域11a和11b。因而n-型半导体区域11a与存储栅电极MG的侧壁9b对准(自对准)形成，n-型半导体区域11b与控制栅电极CG的侧壁8c对准(自对准)形成。n-型半导体区域11a与n-型半导体区域11b可以通过同一离子注入步骤来形成，或可选地，通过利用由光刻形成的注入阻挡光致抗蚀剂膜的相应离子注入步骤来形成。
使用例如氢氟酸来去除作为绝缘膜6的暴露部分的下氧化硅膜(通过与氧化硅膜6a相同的层形成的氧化硅膜)。通过此去除，绝缘膜6保留在存储栅电极MG和半导体衬底1(p阱2)之间以及在存储栅电极MG和控制栅电极CG之间，但从其它区域去除绝缘膜6。
然后在半导体衬底1的整个主表面上方形成(淀积)绝缘膜12，以覆盖控制栅电极CG和存储栅电极MG。绝缘膜12是用于形成侧壁绝缘膜13a、13b和13c的绝缘膜，且优选地由氧化硅膜制成。其可以通过例如CVD来形成。绝缘膜12的淀积厚度可以调整为例如从50nm至150nm。
如图11所示，通过各向异性刻蚀来回刻蚀(刻蚀，各向异性刻蚀)绝缘膜12，以在控制栅电极CG的侧壁和存储栅电极MG的侧壁(侧表面)上方留下绝缘膜12并从其它区域去除绝缘膜12。侧壁绝缘膜13a由剩余在存储栅电极MG的侧壁(侧表面)上方的绝缘膜12制成，而侧壁绝缘膜13b(侧壁间隔层)由剩余在控制栅电极CG的侧壁(侧表面)8c上方的绝缘膜12制成。在其上方形成了侧壁绝缘膜13a和13b的存储栅电极MG和控制栅电极CG的侧壁9b和8c是彼此面对(彼此相邻)且它们之间具有绝缘膜6的侧壁的相对侧上的侧壁。如上所述，存储栅电极MG的高度h5低于控制栅电极CG的高度h4，且在控制栅电极CG的上表面8a和存储栅电极MG的上表面9a之间形成了台阶差，使得在绝缘膜12的回刻蚀步骤中，绝缘膜12作为侧壁绝缘膜13c保留在控制栅电极CG的侧壁8b的上部区域的上方，且同时保留在存储栅电极MG的上部部分的上方(在上表面9a的上方)。在绝缘膜12的回刻蚀步骤中，去除在控制栅电极CG上方的绝缘膜5并暴露控制栅电极CG的上表面8a。
以此方式，通过将绝缘膜12作为侧壁绝缘膜留在存储栅电极MG的侧壁9b和上部部分上方(在上表面9a的上方)以及控制栅电极CG的侧壁8c上方，并从其它区域去除绝缘膜12，可以在存储栅电极MG的侧壁9b和上部部分上方(在上表面9a的上方)以及控制栅电极CG的侧壁8c上方形成侧壁绝缘膜13a、13b和13c。
当与此实施例不同，在控制栅电极CG的上表面8a和存储栅电极MG的上表面9a之间没有台阶差，且控制栅电极CG的高度h4等于存储栅电极MG的高度h5(这表示h4＝h5)时，侧壁绝缘膜13形成在存储栅电极MG的侧壁9b的上方，但绝缘膜12不保留在存储栅电极MG的上部部分的上方，使得存储栅电极MG在其上部部分处暴露。
在此实施例中，另一方面，使存储栅电极MG的高度h5比控制栅电极CG的高度h4低(这表示h4＞h5)且在控制栅电极CG的上表面8a和存储栅电极MG的上表面9a之间设置了台阶差，使得如图11所示，绝缘膜12不仅保留为存储栅电极MG的侧壁9b上方的侧壁绝缘膜13a，而且保留为存储栅电极MG的上部部分上方的侧壁绝缘膜13c。因此，存储栅电极MG(形成存储栅电极MG的导体膜7)具有覆盖有侧壁绝缘膜13a的侧壁(侧表面)9b和覆盖有侧壁绝缘膜13c的上部部分(上表面9a)。存储栅电极MG的表面覆盖有侧壁绝缘膜13a和13c且几乎不暴露。去除控制栅电极CG的上表面8a上方的绝缘膜12，使得暴露控制栅电极CG的上表面8a。
侧壁绝缘膜13c邻接存储栅电极MG的上表面9a且在侧壁绝缘膜13c和控制栅电极CG之间具有绝缘膜6。然而，侧壁绝缘膜13c由诸如氧化硅的绝缘体制成，使得侧壁绝缘膜13c和控制栅电极CG可以在它们之间具有绝缘膜6，或侧壁绝缘膜13c和控制栅电极CG可以直接接触而它们之间没有绝缘膜6。当通过各种刻蚀步骤去除达到存储栅电极MG以外的绝缘膜6的部分时，只可以采用其中侧壁绝缘膜13c和控制栅电极CG直接接触而在它们之间没有绝缘膜6的后一结构。
在侧壁绝缘膜13a和13b、存储栅电极MG和控制栅电极CG的两侧上的p阱2的区域中以高浓度离子注入n型杂质，由此分别在源极部分和漏极部分中形成n+型半导体区域14a和n+型半导体区域14b。在此离子注入步骤中，利用控制栅电极CG的侧壁8c上方的侧壁绝缘膜13b和在存储栅电极MG的侧壁9b上方的侧壁绝缘膜13a作为离子注入阻挡掩膜，对半导体衬底1(p阱2)执行离子注入。因此，在此离子注入步骤中，没有杂质注入到控制栅电极CG、存储栅电极MG和侧壁绝缘膜13a和13b之下的区域中，但将n型杂质离子注入到其两侧的区域中，从而形成n+型半导体区域14a和14b。因此，与存储栅电极MG的侧壁9b上方的侧壁绝缘膜13a的侧表面(侧壁)16a对准(自对准)地形成n+型半导体区域14a，而与控制栅电极CG的侧壁8c上方的侧壁绝缘膜13b的侧表面(侧壁)16b对准(自对准)地形成n+型半导体区域14b。n+型半导体区域14a和n+型半导体区域14b可以在同一离子注入步骤中形成。可选地，利用通过光刻而形成的注入阻挡光致抗蚀剂膜，它们也可以通过相应的离子注入步骤来形成。
通过n-型半导体区域11a和具有比n-型半导体区域11a更高杂质浓度的n+型半导体区域14a，形成了用作存储晶体管的源极区域的n型半导体区域MS，而通过n-型半导体区域11b和具有比n-型半导体区域11b更高杂质浓度的n+型半导体区域14b，形成了用作控制晶体管的漏极区域的n型半导体区域MD。
在进行刻蚀(例如，利用稀氢氟酸的湿法刻蚀)以按需地暴露控制栅电极CG和n+型半导体区域14a和14b的上表面(表面)之后，将诸如钴(Co)膜的金属膜17形成(淀积)在包括控制栅电极CG的上表面8a和n+型半导体区域14a和14b的半导体衬底1的整个主表面上方，以便覆盖控制栅电极CG、存储栅电极MG和侧壁绝缘膜13a、13b和13c，如图12所示。可以使用例如溅射来形成金属膜17。
如上所述，形成了金属膜17，同时暴露了控制栅电极CG(形成控制栅电极CG的导体膜4)的上表面8a，使得控制栅电极CG(形成控制栅电极CG的导体膜4)的上表面8a与金属膜17形成接触。存储栅电极MG(形成存储栅电极MG的导体膜7)具有覆盖有侧壁绝缘膜13a的侧壁9b和覆盖有侧壁绝缘膜13c的上部部分(上表面9a)，从而存储栅电极MG(形成存储栅电极MG的导体膜7)的侧壁9b和上部部分(上表面9a)没有与金属膜17形成接触，且存储栅电极MG和金属膜17在它们之间具有侧壁绝缘膜13a和13c。具体而言，金属膜17没有与不与绝缘膜6接触的存储栅电极MG的表面在控制栅电极CG一侧上的端部部分(对应于端部部分9c的部分)及其附近区域形成接触，因为它们之间有侧壁绝缘膜13c。
如图13所示，对半导体衬底1进行热处理以使得n+型半导体区域14a和14b以及控制栅电极CG的上层部分(表面层部分)与金属膜17发生反应，由此分别在控制栅电极CG和n+型半导体区域14a和14b的上部部分(上表面、表面、上层部分)的上方形成诸如硅化钴膜的金属硅化物膜(金属硅化物层)21。然后，去除金属膜(钴膜)17的未反应部分。通过位于n+型半导体区域14a和14b以及控制栅电极CG上方的金属硅化物膜21的形成，可以减小源极、漏极和控制栅电极CG中每个的电阻。
执行热处理的同时使控制栅电极CG(形成控制栅电极的导体膜4)的上表面8a如上所述地与金属膜17形成接触，从而控制栅电极CG(形成控制栅电极CG的导体膜4)的上层部分与金属膜17反应以在控制栅电极CG(形成控制栅电极CG的导体膜4)的上部部分(上表面)的上方形成金属硅化物膜21。由于存储栅电极MG(形成存储栅电极MG的导体膜7)的侧表面(侧壁9b)和上部部分(上表面9a)没有邻接于金属膜17，而在它们之间***了侧壁绝缘膜13a和13c，所以这些表面不与金属膜17发生反应。因此，金属硅化物膜21没有形成在存储栅电极MG(形成存储栅电极MG的导体膜7)的侧表面(侧壁9b)和上部部分(上表面9a)的上方。
在此实施例中，因此将金属硅化物膜21形成在控制栅电极CG(形成控制栅电极CG的导体膜4)的上部部分(上表面)的上方，而没有金属硅化物膜21形成在存储栅电极MG(形成存储栅电极MG的导体膜7)的上方。具体而言，金属硅化物膜21没有形成在不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)在控制栅电极CG一侧上的端部部分(对应于端部部分9c的部分)及其附近区域处。
以上述方式，获得了如图13所示的结构，由此形成了非易失性存储器的存储单元。
如图14所示，在半导体衬底1的整个主表面上方，相继形成(淀积)绝缘膜23和绝缘膜24，以便覆盖控制栅电极CG和存储栅电极MG。之后，如果需要，则通过CMP(化学机械抛光)等方法将绝缘膜24的上表面平坦化。
绝缘膜23由氮化硅膜制成，且绝缘膜24由氧化硅膜制成，且它们可以使用CVD等来形成。绝缘膜23比绝缘膜24要薄。在绝缘膜24中的接触孔的形成期间，较厚的绝缘膜24用作层间绝缘膜，而较薄的绝缘膜23(氮化硅膜)用作刻蚀停止膜。
如图15所示，利用通过光刻在绝缘膜24上方形成的光致抗蚀剂图形(未示出)作为刻蚀掩膜，干法刻蚀绝缘膜24和绝缘膜23以形成绝缘膜23和24中的接触孔(开口部分、通孔)25。通过干法刻蚀绝缘膜24同时使绝缘膜23用作刻蚀停止膜，并通过干法刻蚀从接触孔25的底部去除绝缘膜23，形成了贯穿绝缘膜23和24的接触孔25。通过在绝缘膜(层间绝缘膜)24的刻蚀期间使绝缘膜23用作刻蚀停止层，可以避免在通过刻蚀形成接触孔25时由过量刻蚀带来的对下覆层的损伤或刻蚀的尺寸精度的降低。
接触孔25形成在存储栅电极MG、控制栅电极CG以及n+型半导体区域14a和14b等的上部部分上方。从接触孔25的底部部分，暴露了半导体衬底1的主表面的一部分，例如，n+型半导体区域14a和14b的一部分(其表面上方的金属硅化物膜21)、控制栅电极CG的一部分(其表面上方的金属硅化物膜21)或存储栅电极MG的一部分。在图15的横截面视图中，示出了从接触孔25的底部暴露的n+型半导体区域14b的部分(在其表面上方的金属硅化物膜21)的横截面。
然后在接触孔25中形成由钨(W)制成的塞26。塞26可以这样形成，例如，通过在包括接触孔25内部的绝缘膜24上方形成导电势垒膜26a(诸如氮化钛膜)，通过CVD等在势垒膜26a上方形成钨膜26b以将其掩埋在接触孔25中，并通过CMP或回刻蚀去除绝缘膜24上方的钨膜26b和势垒膜26a的不必要的部分。
在具有掩埋在其中的塞26的绝缘膜24的上方，形成互连(第一互连层)27。可以通过溅射相继形成势垒导体膜27a、铝膜27b和势垒导体膜27c，之后通过光刻和干法刻蚀来对其进行构图，形成互连27。势垒导体膜27a和27c例如由钛膜或氮化钛膜或它们的膜叠层制成。铝膜27b是主要由诸如单一物质铝(Al)的铝或铝合金组成的导体膜。互连27经由塞26电耦合到存储晶体管的源极区域(半导体区域MS)、控制晶体管的漏极区域(半导体区域MD)、控制栅电极CG或存储栅电极MG。互连27不限于上述的铝互连，而是可以使用各种不同材料。例如，可以使用钨互连或铜互连(例如，通过大马士革工艺形成的掩埋铜互连)。随后，形成层间绝缘膜或上互连层，但这里省略了对其的描述。作为第二级互连和其上互连，可以采用通过大马士革工艺形成的掩埋铜互连。
接着将更为具体地描述此实施例的优点。
图16是根据比较例子的半导体器件的部分横截面视图，且其对应于此实施例的图1。为了便于理解此图，从图16中省略了绝缘膜23和24。
如图16所示的比较例子的半导体器件不同于此实施例中的半导体器件，控制栅电极CG的高度和存储栅电极MG的高度相同，且金属硅化物膜21不仅形成在控制栅电极CG的上部部分的上方，而且形成在存储栅电极MG的上部部分的上方。与此实施例中的器件不同，通过在此实施例的图8所示的导体膜7的回刻蚀步骤中形成具有相同高度的控制栅电极CG和存储栅电极MG，可以获得这样结构的器件。因此，由于在图11所示的绝缘膜12的回刻蚀步骤中没有侧壁绝缘膜13c形成在存储栅电极MG的上方，所以在图12和图13所示的形成金属硅化物膜21的步骤中金属硅化物膜21也形成在存储栅电极MG的上部部分的上方。
在图16所示的比较例子的半导体器件中，在控制栅电极CG上方的金属硅化物膜21通过为ONO膜的绝缘膜6与存储栅电极MG上方的金属硅化物膜21绝缘且隔离。然而，绝缘膜6较薄，从而在控制栅电极CG上方的金属硅化物膜21的端部部分121a靠近在存储栅电极MG上方的金属硅化物膜21的端部部分121b，且在控制栅电极CG和存储栅电极MG之间有出现短路故障的可能性。在控制栅电极CG和存储栅电极MG之间短路的出现取决于在控制栅电极CG和存储栅电极MG上方的金属硅化物膜21的形成状态。当在控制栅电极CG上方的金属硅化物膜21和在存储栅电极MG上方的金属硅化物膜21彼此以桥状形式靠近时，出现短路。必须根据在半导体器件制造中执行的测试来选择和去除具有这种短路故障的半导体器件。这种缺陷会降低半导体器件的产品成品率并增加其成本(单位成本)。
不同于此实施例，在控制栅电极CG和存储栅电极MG二者上方不形成金属硅化物膜21，可以作为用于防止这种缺陷的一种手段而给出。如果没有金属硅化物膜21形成在控制栅电极CG的上方，则可以提高在控制栅电极CG和存储栅电极MG之间的耐压，并可以防止短路故障的出现，但是增加了控制栅电极CG的电阻，导致了存储器操作速度的降低。
在此实施例中，另一方面，如图1和图2所示，金属硅化物膜21形成在控制栅电极CG的上方，但是没有金属硅化物膜21形成在存储栅电极MG的上方。具体而言，金属硅化物膜21至少没有形成在不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)在控制栅电极CG一侧上的端部部分(经由绝缘膜6而与控制栅电极CG相邻的端部部分)和其附近区域处。由于没有金属硅化物膜形成在存储栅电极MG的上方(具体地，存储栅电极MG的上表面9a在控制栅电极CG一侧上的端部部分和该端部部分的附近区域的上方)，所以在控制栅电极CG上方的金属硅化物膜21不靠近存储栅电极MG，由此可以防止在控制栅电极CG和存储栅电极MG之间出现短路故障。这导致半导体器件的产品成品率的提高和半导体器件的成本(单位价格)的降低。这还导致在控制栅电极CG和存储栅电极MG之间耐压的提高，由此提高了半导体器件的性能和可靠性。
而且，在此实施例中，金属硅化物膜21没有形成在存储栅电极MG的上方，但是形成在控制栅电极CG的上方。这使得可以减小控制栅电极CG的电阻并提高存储器的操作速度。
此实施例涉及一种非易失性存储器。在存储器操作时将用于存储数据同时保持电荷的存储晶体管的存储栅电极MG固定在预定电压，所以不需要如控制栅电极CG所要求的那样过多地减小电阻。因此如此实施例，即使金属硅化物膜没有形成在存储栅电极MG的上方，在存储器操作中也不会出现问题。
在此实施例中，通过将存储栅电极MG的高度调整成低于控制栅电极CG的高度，在控制栅电极CG的上表面和存储栅电极MG的上表面之间形成了台阶差。通过形成这种台阶差，当侧壁绝缘膜13a和13b分别形成在存储栅电极MG和控制栅电极CG的侧壁上方时，可以将侧壁绝缘膜13c形成在存储栅电极MG的上部部分的上方。这使得可以防止在硅化步骤中金属硅化物膜21形成在存储栅电极MG的上部部分的上方。因此，无需任何特定的步骤，就可以实现其中金属硅化物膜21形成在控制栅电极CG上方但不形成在存储栅电极MG上方的这种结构，这样能够实现半导体器件的制造步骤数目和制造成本的减少。
此外，在此实施例中，主要对下列情形进行了描述，其中不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)覆盖有侧壁绝缘膜13c和侧壁绝缘膜13a，且金属硅化物膜21不形成在存储栅电极MG的表面上方。作为另一实施例，可以暴露在侧壁绝缘膜13c和侧壁绝缘膜13a之间的存储栅电极MG的表面，并在暴露表面上方形成金属硅化物膜21(在侧壁绝缘膜13c和13a之间暴露的存储栅电极MG的表面上方)。
通过图16所示的比较例子的半导体器件显而易见的是，当在控制栅电极CG上方的金属硅化物膜21的端部部分121a靠近在存储栅电极MG上方的金属硅化物膜21的端部部分121b时，在控制栅电极CG和存储栅电极MG之间出现短路故障。即使在侧壁绝缘膜13c和侧壁绝缘膜13a之间暴露存储栅电极MG的表面且在暴露表面上方形成金属硅化物膜21，金属硅化物膜21距离控制栅电极CG也足够远，所以几乎不会发生耐压的降低或短路故障。
在根据此实施例的半导体器件中，金属硅化物膜21至少没有形成在不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)在控制栅电极CG一侧上的端部部分(经由绝缘膜6而与控制栅电极CG相邻的端部部分)或其附近区域处。因此，优选地不在存储栅电极MG的上表面9a上方形成金属硅化物膜21，但可以在远离控制栅电极CG的区域(在侧壁绝缘膜13c和侧壁绝缘膜13a之间的区域)中在存储栅电极MG的表面上方形成金属硅化物膜21。
在此实施例中，使存储栅电极MG的高度h5低于控制栅电极CG的高度h4，如图8所示，由此，不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)在控制栅电极CG一侧上的端部部分的上部部分及其附近区域，可以覆盖有侧壁绝缘膜13c，如图11所示。当通过硅化工艺来形成金属硅化物膜21时，可以防止在不与绝缘膜6接触的存储栅电极MG的表面(上表面9a和侧壁9b)在控制栅电极CG一侧上的端部部分及其附近区域的上方的金属硅化物膜21的形成，如图13所示，使得可以防止在控制栅电极CG和存储栅电极MG之间出现短路故障并提高耐压。
(实施例2)
图17是根据此实施例的半导体器件的部分平面视图；图18是其部分横截面视图。沿着图17的线A-A获得的横截面视图基本对应于实施例1的图15，而沿着图17的线B-B获得的横截面视图基本对应于图18。图17是平面视图，但为了便于理解，用点标出了其中形成有金属硅化物膜21的存储栅电极MG的区域。
在半导体衬底1的存储单元区域(存储单元形成区域，存储单元阵列形成区域)1A中，如实施例1所述的多个存储单元MC以阵列布局设置。在存储单元区域1A中，经由绝缘膜6在控制栅电极CG的侧壁上方类似侧壁间隔层地形成每个存储栅电极MG。在半导体衬底1的接触部分形成区域(存储栅接触形成区域)1B中，存储栅电极MG耦合到接触孔25和其中掩埋的塞26，以使得将预定电压供给到每个存储栅电极MG。由于类似侧壁间隔层的部分不能容易地耦合到塞26，所以在如图17和图18所示地在接触部分形成区域1B中的存储栅电极MG中提供具有平坦部分的图形且将其中掩埋的接触孔25和塞16设置在该图形的平坦部分上方之后，将它们彼此耦合。
如实施例1中所述，在实施例2中，将金属硅化物膜21形成在控制栅电极CG上方，且不将金属硅化物膜21形成存储栅电极MG上方。在要耦合到塞26的存储栅电极MG的接触部分形成区域1B中，形成金属硅化物膜21，且金属硅化物膜21没有形成在其它区域的存储栅电极MG的上方。经由金属硅化物膜21将要耦合到存储栅电极MG的塞26耦合到存储栅电极MG，所以可以减小要耦合到存储栅电极MG的塞26的接触电阻。存储栅电极MG的接触电阻的减小带来了非易失性存储器的操作速度的提高和半导体器件的性能的提高。在除了要耦合到塞26(接触孔25)的区域以外的存储栅电极MG的区域中，不形成金属硅化物膜21，从而可以防止在控制栅电极CG和存储栅电极MG之间出现短路故障并可以提高在控制栅电极CG和存储栅电极MG之间的耐压。
图19至图21是此实施例的半导体器件在其制造步骤中的部分横截面视图，且示出了对应于图18的这些区域。图19的步骤对应于实施例1中的图8的步骤；图20的步骤对应于实施例1中的图11的步骤；而图21的步骤对应于实施例1中的图13的步骤。
在p阱2的形成之前，通过STI(浅沟槽隔离)、LOCOS(硅的局部氧化)等方法在半导体衬底1的接触部分形成区域1B中形成元件隔离区域41。因此，在接触部分形成区域1B中，将控制栅电极CG和存储栅电极MG形成在元件隔离区域41上方。
在实施例1中的图5至图7的步骤之后，在图8中所示的导体膜7的回刻蚀之前，将由光致抗蚀剂层等制成的刻蚀掩膜层(未示出)形成在导体膜7的上方，且在图8中的导体膜7的回刻蚀中，将导体膜7保留在刻蚀掩膜层之下。在存储单元区域1A中，存储栅电极MG具有类似侧壁间隔层的形式，而在接触部分形成区域1B申，由于导体膜7留在刻蚀掩膜层之下，如图19中所示，将存储栅电极MG的接触部分42与存储栅电极MG集成。存储栅电极MG的接触部分42几乎以相等的厚度从控制栅电极CG的上部部分延伸到元件隔离区域41，且在元件隔离区域41上方延伸的部分具有几乎平坦的上表面。
然后执行实施例1中的图9至图11的步骤，由此可以获得图20中所示的结构。在接触部分形成区域1B中，将由剩余的绝缘膜12制成的侧壁绝缘膜13d形成在存储栅电极MG的接触部分42的侧壁的上方，如图20所示，但绝缘膜12不保留在存储栅电极MG的接触部分42的平坦部分(在元件隔离区域41上方延伸的部分以及在控制栅电极CG上方延伸的部分)的上方，所以暴露了上表面。
然后执行实施例1中的图12和图13的步骤，以形成图21中所示的结构。如图20所示，在接触部分形成区域1B中，将金属膜17淀积在存储栅电极MG的接触部分42的平坦部分(在元件隔离区域41上方延伸的部分以及在控制栅电极CG上方延伸的部分)的暴露表面上方，随后进行用于硅化的热处理。因此如图21所示，在接触部分形成区域1B中，将金属硅化物膜21如图21所示地形成在存储栅电极MG的接触部分42的平坦部分(在元件隔离区域41上方延伸的部分以及在控制栅电极CG上方延伸的部分)的上方。
然后执行实施例1中的图14和图15的步骤，以获得图18中所示的结构。在接触孔25和其中填充的塞26中，在存储栅电极MG的接触部分42的平坦部分(在元件隔离区域41上方延伸的部分)的上方形成了要耦合到存储栅电极MG的接触孔25c和其中填充的塞26c。在形成接触孔25c和塞26c时，从接触孔25c的底部暴露存储栅电极MG的接触部分42上方的金属硅化物膜21，且将暴露的金属硅化物膜21耦合到塞26c。
如上所述，在此实施例中，将金属硅化物膜21形成在要耦合到(相接触)塞26c的存储栅电极MG的区域(接触部分42)的上方。塞26c是导体部分且电耦合到存储栅电极MG，该塞26c形成在绝缘膜23和24(层间绝缘膜)中所形成(开口)的接触孔25c中，该绝缘膜23和24(层间绝缘膜)形成为覆盖控制栅电极CG、存储栅电极MG和侧壁绝缘膜13a、13b和13c。这样的塞能够减小在存储栅电极MG和塞26c之间的接触电阻。通过采用除了要耦合到塞26(接触孔25)的存储栅电极MG的区域(接触部分42)以外而与实施例1中所形成结构类似的结构，可以防止在控制栅电极CG和存储栅电极MG之间的短路，由此可以提高耐压。
(实施例3)
图22至图29是根据此实施例的半导体器件在其制造步骤期间的部分横截面视图。在图22至图29中，图22、24、26和28示出了对应于实施例1的图5至图16中所示区域的区域(存储单元形成区域)，且图23、25、27和29示出了电阻元件形成区域1C。图22和图23示出了同一步骤阶段；图24和图25示出了同一步骤阶段；图26和图27示出了同一步骤阶段；且图28和图29示出了同一步骤阶段。
在实施例3中，在半导体衬底1的存储单元区域中形成非易失性存储器的存储单元，并在半导体衬底1的电阻元件形成区域1C中形成电阻元件。
在如图11中所示的实施例1的结构形成之后，将绝缘膜52形成在半导体衬底1的整个主表面上方，以覆盖控制栅电极CG、存储栅电极MG和侧壁绝缘膜13a、13b和13c。绝缘膜52例如由氧化硅膜制成，且可以通过CVD等方法来形成。
如示出了与图22中所示步骤阶段相同的步骤阶段的图23中所示，在绝缘膜52的形成之前，形成元件隔离区域41以限定半导体衬底1的电阻元件形成区域1C中的有源区域；将p阱2形成在此有源区域中；以及通过将离子注入到电阻元件形成区域1C的p阱2中来形成n型半导体区域51。调整n型半导体区域51的杂质浓度，使得电阻元件具有预定的电阻。因此，如图23中所示，将绝缘膜52形成在电阻元件形成区域1C中的n型半导体区域51上方。
在绝缘膜52的淀积之后，通过使用光刻如图25中所示地将光致抗蚀剂图形53形成在电阻元件形成区域1C中的绝缘膜52上方。如图24和图25所示，通过各向异性刻蚀技术回刻蚀(刻蚀、各向异性刻蚀)绝缘膜52，由此局部地保留电阻元件形成区域1C的光致抗蚀剂图形53之下的绝缘膜52，在存储栅电极MG的上部部分和侧壁(侧表面)上方以及在控制栅电极CG的侧壁上方的绝缘膜52以侧壁间隔层(侧壁绝缘膜)的形式局部地得以保留，并从其它区域去除绝缘膜52。然后去除光致抗蚀剂图形53。
然后，执行与图12和图13中所示的实施例1的步骤对应的步骤。具体而言，在必要时通过刻蚀(例如利用稀释氢氟酸的湿法刻蚀)暴露n+型半导体区域14a和14b的表面、控制栅电极CG的上表面(表面)以及在电阻元件形成区域1C中没有覆盖绝缘膜52的n型半导体区域的表面之后，在半导体衬底1的整个主表面上方形成(淀积)类似于实施例1中的金属膜17(在图26和图27中没有示出)。然后热处理半导体衬底1，以使金属膜17与n+型半导体区域14a和14b、控制栅电极CG和没有覆盖有绝缘膜52的n型半导体区域51的上层部分(表面层部分)反应，以在n+型半导体区域14a和14b、控制栅电极CG和没有覆盖有绝缘膜52的n型半导体区域51的上方形成金属硅化物膜21。然后去除金属膜17的未反应部分。
在电阻元件形成区域1C中，从绝缘膜52之下的n型半导体区域51(即，在金属硅化物膜21之间的n型半导体区域51)形成电阻元件55，且金属硅化物膜21形成在电阻元件55的两个端部作为电阻元件55的接触部分。因此，绝缘膜52是用于在电阻元件55的接触部分处形成金属硅化物膜21的绝缘膜。
如图28和图29所示，然后以类似于实施例1中所用的方式，形成绝缘膜23和24，在绝缘膜23和24中形成接触孔25，在接触孔25中形成由势垒膜26a和钨膜26b制成的塞26，并在其中掩埋有塞26的绝缘膜24的上方形成互连27。在电阻元件形成区域1C中，如图29所示，将接触孔25和塞26形成在没有覆盖绝缘膜52的n型半导体区域51的上表面上方的金属硅化物膜21上方。塞26与电阻元件55(n型半导体区域51)上方的金属硅化物膜21接触，从而可以减小在电阻元件55和要与其耦合的塞26之间的接触电阻。
在此实施例中，类似于实施例1，在与用于在存储栅电极MG的侧壁9b和控制栅电极CG的侧壁8c上方形成侧壁绝缘膜13a和13b的步骤相同的步骤中，也将侧壁绝缘膜13c形成在存储栅电极MG的上部部分(上表面9a)的上方。然后在实施例3中，执行绝缘膜52的淀积和绝缘膜52的各向异性刻蚀以将绝缘膜52局部地保留在存储栅电极MG的上部部分上方。即使在侧壁绝缘膜13c形成后在各种步骤中去除了侧壁绝缘膜13c的一部分，也通过绝缘膜52增强了侧壁绝缘膜13c，并可以防止在金属膜17形成前暴露存储栅电极MG的上表面9a。当形成金属膜17时，存储栅电极MG的上表面9a 和金属膜17在它们之间不仅具有侧壁绝缘膜13c而且具有绝缘膜52，所以可以彻底防止在存储栅电极MG的上表面9a和金属膜17之间的反应，否则该反应会通过热处理而引起，因而更为有效地防止在存储栅电极MG的上表面9a的上方形成金属硅化物膜21。这样可以防止在控制栅电极CG和存储栅电极MG之间出现短路故障并提高耐压。
在绝缘膜52的刻蚀步骤中，将绝缘膜52局部地保留在电阻元件形成区域1C中，且金属硅化物膜21形成在没有覆盖绝缘膜52的n型半导体区域51(电阻元件55)的表面上方，即，电阻元件55的接触部分上方。因此，绝缘膜52是用于在电阻元件55的接触部分处形成金属硅化物膜21的绝缘膜。在此实施例中，绝缘膜52以侧壁间隔层的形式局部地保留在存储栅电极MG的上部部分上方，所以可以利用绝缘膜52来增强侧壁绝缘膜13c而不需要增加任何特定的步骤。因而，可以在不增加半导体器件的制造步骤数目的情况下，更为有效地实现对在控制栅电极CG和存储栅电极MG之间的短路故障的防止以及耐压的提高。
基于本发明的实施例具体地描述了由本发明人作出的本发明。然而，本发明不限于这些实施例或不受这些实施例的限制。不用说，在不脱离本发明范围的情况下可以对这些实施例进行各种修改。
本发明适于应用到具有非易失性存储器的半导体器件及其制造方法。
Claims (13)
1.一种半导体器件，包括：
由第一导体膜形成的第一栅电极和由第二导体膜形成的第二栅电极，它们形成在半导体衬底上方且彼此相邻；
第一绝缘膜，形成在所述第一栅电极和所述半导体衬底之间；
第二绝缘膜，形成在所述第二栅电极和所述半导体衬底之间以及所述第一栅电极和所述第二栅电极之间，并在所述第二绝缘膜内部具有电荷累积部分，以及
侧壁绝缘膜，形成在所述第一栅电极和所述第二栅电极的侧壁上方，
其中所述第二栅电极的高度低于所述第一栅电极的高度，
其中氧化硅膜形成在所述第二栅电极的上部部分上方，
其中所述侧壁绝缘膜具有与所述氧化硅膜相同的材料，以及
其中金属硅化物膜形成在所述第一栅电极的上表面上方，但不形成在所述第二栅电极的上表面上方。
2.根据权利要求1的半导体器件，进一步包括氮化硅膜，形成在所述半导体衬底上方，以覆盖所述第一和第二栅电极，
其中所述氧化硅膜形成在所述氮化硅膜和所述第二栅电极之间。
3.根据权利要求2的半导体器件，进一步包括：
层间绝缘膜，形成在所述氮化硅膜上方；以及
接触孔，形成在所述层间绝缘膜和所述氮化硅膜中，
其中当在所述层间绝缘膜中形成所述接触孔时，所述氮化硅膜用作刻蚀停止膜。
4.根据权利要求1的半导体器件，其中所述氧化硅膜和所述侧壁绝缘膜在同一步骤中形成。
5.根据权利要求1的半导体器件，进一步包括：
第一半导体区域，与所述第二栅电极的所述侧壁自对准地形成在所述半导体衬底中；以及
第二半导体区域，与形成在所述第二栅电极的侧壁之上的所述侧壁绝缘膜自对准地形成在所述半导体衬底中。
6.根据权利要求1的半导体器件，进一步包括：
由所述第二导体膜形成的、并且与所述第二栅电极集成的所述第二栅电极的接触部分；
层间绝缘膜，形成在所述半导体衬底上方，以覆盖所述第一和第二栅电极以及所述接触部分；
第一接触孔，形成在所述接触部分上方的所述层间绝缘膜中；以及
导体部分，形成在所述第一接触孔中并与所述接触部分电耦合，
其中所述接触部分邻近于所述第一栅电极而形成；
其中所述接触部分具有在所述半导体衬底上方延伸的平坦部分；
其中所述第二绝缘膜形成于所述接触部分和所述半导体衬底之间以及所述第一栅电极和所述接触部分之间；
其中所述金属硅化物膜形成在要与所述导体部分耦合的所述平坦部分的上表面上方。
7.根据权利要求1的半导体器件，进一步包括非易失性存储器，
其中所述第一和第二栅电极是构成所述非易失性存储器的栅电极。
8.一种半导体器件的制造方法，包括以下步骤：
(a)经由第一绝缘膜在半导体衬底的主表面上方形成第一栅电极；
(b)在所述半导体衬底的所述主表面和所述第一栅电极的侧壁之上，形成其中具有电荷累积部分的第二绝缘膜；
(c)在所述第二绝缘膜上方形成经由所述第二绝缘膜而与所述第一栅电极相邻的第二栅电极，其中所述第二栅电极形成为具有比所述第一栅电极的高度低的高度；
(d)在所述步骤(c)之后，在所述半导体衬底的主表面上方形成第三绝缘膜，以覆盖所述第一栅电极和所述第二栅电极；
(e)在所述步骤(d)之后，回刻蚀所述第三绝缘膜，以在所述第二栅电极的上部部分和侧壁以及所述第一栅电极的侧壁之上留下所述第三绝缘膜，并且然后去除其它区域的所述第三绝缘膜；
(f)在所述步骤(e)之后，在所述半导体衬底的主表面上方形成金属膜，以覆盖所述第一栅电极和所述第二栅电极以及所述第三绝缘膜；以及
(g)在所述步骤(f)之后，使所述第一栅电极与所述金属膜反应，以在所述第一栅电极的上表面上方形成金属硅化物膜，
其中在所述步骤(f)和(g)期间保持形成于所述第二栅电极的上表面上方的所述第三绝缘膜，以及
其中不将所述金属硅化物膜形成在所述第二栅电极的上表面上方。
9.根据权利要求8的半导体器件的制造方法，其中所述步骤(c)包括以下子步骤：
(c1)在所述半导体衬底的所述主表面上方形成用于所述第二栅电极的第一导体膜，以覆盖所述第一栅电极；以及
(c2)回刻蚀所述第一导体膜，以经由所述第二绝缘膜在所述第一栅电极的侧壁之上留下所述第一导体膜并从其它区域去除所述第一导体膜，
其中在所述步骤(c2)中，回刻蚀所述第一导体膜，直到经由所述第二绝缘膜而保留在所述第一栅电极的侧壁之上的所述第一导体膜的高度变得低于所述第一栅电极的高度。
10.根据权利要求8的半导体器件的制造方法，在所述步骤(e)之后但在所述步骤(f)之前，进一步包括以下步骤：
(h)通过使用形成于所述第一栅电极的侧壁和所述第二栅电极的侧壁之上的所述第三绝缘膜作为离子注入阻挡掩膜，将离子注入到所述半导体衬底中。
11.根据权利要求10的半导体器件的制造方法，其中通过所述步骤(h)中的所述离子注入，在所述半导体衬底中形成用于源极和漏极的半导体区域。
12.根据权利要求8的半导体器件的制造方法，在所述步骤(e)之后但在所述步骤(f)之前，进一步包括以下步骤：
(i)在所述半导体衬底的所述主表面上方形成第四绝缘膜，以覆盖所述第一和第二栅电极以及所述第三绝缘膜；以及
(j)刻蚀所述第四绝缘膜，以在所述第二栅电极的上部部分上方局部地留下所述第四绝缘膜。
13.根据权利要求12的半导体器件的制造方法，其中在所述步骤(j)中，还将所述第四绝缘膜局部地留在所述半导体衬底的电阻元件形成区域中。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006103464A JP5191633B2 (ja) | 2006-04-04 | 2006-04-04 | 半導体装置およびその製造方法 |
| JP103464/2006 | 2006-04-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101051652A CN101051652A (zh) | 2007-10-10 |
| CN101051652B true CN101051652B (zh) | 2011-05-18 |
Family
ID=38557564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100922682A Active CN101051652B (zh) | 2006-04-04 | 2007-04-03 | 半导体器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US7767522B2 (zh) |
| JP (1) | JP5191633B2 (zh) |
| CN (1) | CN101051652B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015096605A1 (zh) * | 2013-12-23 | 2015-07-02 | 梁嘉进 | ***栅功率半导体场效应晶体管 |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4795660B2 (ja) * | 2004-09-29 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| JP2009194221A (ja) * | 2008-02-15 | 2009-08-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP5406479B2 (ja) * | 2008-08-01 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2010147077A (ja) * | 2008-12-16 | 2010-07-01 | Renesas Electronics Corp | 半導体装置 |
| JP5385307B2 (ja) * | 2009-01-15 | 2014-01-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2010082328A1 (ja) | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2010183022A (ja) | 2009-02-09 | 2010-08-19 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| JP2010282987A (ja) | 2009-06-02 | 2010-12-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US8809128B2 (en) * | 2009-10-26 | 2014-08-19 | Sandisk 3D Llc | Methods and apparatus for layout of three dimensional matrix array memory for reduced cost patterning |
| JP5613506B2 (ja) * | 2009-10-28 | 2014-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5538838B2 (ja) | 2009-11-25 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP5621381B2 (ja) * | 2010-07-28 | 2014-11-12 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US8163615B1 (en) | 2011-03-21 | 2012-04-24 | Freescale Semiconductor, Inc. | Split-gate non-volatile memory cell having improved overlap tolerance and method therefor |
| JP5707224B2 (ja) * | 2011-05-20 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| FR2985592B1 (fr) * | 2012-01-09 | 2014-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule memoire non volatile a double grille |
| FR2985593B1 (fr) | 2012-01-09 | 2014-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule memoire non volatile a double grille |
| US9165652B2 (en) * | 2012-08-20 | 2015-10-20 | Freescale Semiconductor, Inc. | Split-gate memory cells having select-gate sidewall metal silicide regions and related manufacturing methods |
| US20140167141A1 (en) * | 2012-12-14 | 2014-06-19 | Spansion Llc | Charge Trapping Split Gate Embedded Flash Memory and Associated Methods |
| JP6029989B2 (ja) * | 2013-01-25 | 2016-11-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6026914B2 (ja) | 2013-02-12 | 2016-11-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6081228B2 (ja) * | 2013-02-28 | 2017-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8853768B1 (en) * | 2013-03-13 | 2014-10-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating MONOS semiconductor device |
| US9076681B2 (en) | 2013-09-27 | 2015-07-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and method of fabricating same |
| US9082651B2 (en) | 2013-09-27 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and method of forming same |
| US9196750B2 (en) * | 2013-11-29 | 2015-11-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory structure and method for forming the same |
| US9559177B2 (en) | 2013-12-03 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory devices and method of fabricating same |
| US9412597B2 (en) * | 2013-12-05 | 2016-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flash memory semiconductor device and method thereof |
| JP5684414B2 (ja) * | 2014-01-24 | 2015-03-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6297860B2 (ja) | 2014-02-28 | 2018-03-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2015185613A (ja) * | 2014-03-20 | 2015-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9391085B2 (en) * | 2014-08-08 | 2016-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned split gate flash memory having liner-separated spacers above the memory gate |
| US9735245B2 (en) * | 2014-08-25 | 2017-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device |
| US9536969B2 (en) * | 2014-09-23 | 2017-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned split gate flash memory |
| US9343468B1 (en) * | 2015-03-26 | 2016-05-17 | Texas Instruments Incorporated | Feed-forward bidirectional implanted split-gate flash memory cell |
| JP6501588B2 (ja) * | 2015-03-30 | 2019-04-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9741868B2 (en) * | 2015-04-16 | 2017-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned split gate flash memory |
| US9472645B1 (en) | 2015-06-08 | 2016-10-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual control gate spacer structure for embedded flash memory |
| US20180190804A1 (en) * | 2015-07-02 | 2018-07-05 | The Regents Of The University Of California | Gate-induced source tunneling field-effect transistor |
| JP6557095B2 (ja) * | 2015-08-26 | 2019-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI585951B (zh) * | 2015-12-31 | 2017-06-01 | 力晶科技股份有限公司 | 記憶體結構 |
| CN106972021B (zh) * | 2016-01-12 | 2019-12-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| JP6591311B2 (ja) * | 2016-02-24 | 2019-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10074438B2 (en) * | 2016-06-10 | 2018-09-11 | Cypress Semiconductor Corporation | Methods and devices for reducing program disturb in non-volatile memory cell arrays |
| US9997253B1 (en) | 2016-12-08 | 2018-06-12 | Cypress Semiconductor Corporation | Non-volatile memory array with memory gate line and source line scrambling |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284596B1 (en) * | 1998-12-17 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method of forming split-gate flash cell for salicide and self-align contact |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| JP2002231829A (ja) * | 2001-01-22 | 2002-08-16 | Halo Lsi Design & Device Technol Inc | 不揮発性半導体メモリおよびその製造方法 |
| JP2004072039A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4746835B2 (ja) * | 2003-10-20 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2006049576A (ja) * | 2004-08-04 | 2006-02-16 | Denso Corp | 半導体装置およびその製造方法 |
| JP4758625B2 (ja) * | 2004-08-09 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2006
- 2006-04-04 JP JP2006103464A patent/JP5191633B2/ja not_active Expired - Fee Related
-
2007
- 2007-03-08 US US11/715,348 patent/US7767522B2/en active Active
- 2007-04-03 CN CN2007100922682A patent/CN101051652B/zh active Active
-
2010
- 2010-06-28 US US12/825,147 patent/US8269266B2/en not_active Expired - Fee Related
-
2012
- 2012-08-21 US US13/591,035 patent/US8497547B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284596B1 (en) * | 1998-12-17 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method of forming split-gate flash cell for salicide and self-align contact |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015096605A1 (zh) * | 2013-12-23 | 2015-07-02 | 梁嘉进 | ***栅功率半导体场效应晶体管 |
| US9825149B2 (en) | 2013-12-23 | 2017-11-21 | Jianjin Liang | Split gate power semiconductor field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US8269266B2 (en) | 2012-09-18 |
| JP5191633B2 (ja) | 2013-05-08 |
| US20120313160A1 (en) | 2012-12-13 |
| CN101051652A (zh) | 2007-10-10 |
| US7767522B2 (en) | 2010-08-03 |
| US20100264479A1 (en) | 2010-10-21 |
| US8497547B2 (en) | 2013-07-30 |
| US20070228498A1 (en) | 2007-10-04 |
| JP2007281092A (ja) | 2007-10-25 |
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|---|---|---|
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
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|
| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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|
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