CN101540304B - 半导体芯片封装 - Google Patents

半导体芯片封装 Download PDF

Info

Publication number
CN101540304B
CN101540304B CN2009101194592A CN200910119459A CN101540304B CN 101540304 B CN101540304 B CN 101540304B CN 2009101194592 A CN2009101194592 A CN 2009101194592A CN 200910119459 A CN200910119459 A CN 200910119459A CN 101540304 B CN101540304 B CN 101540304B
Authority
CN
China
Prior art keywords
finger
conductor traces
packaging
base plate
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101194592A
Other languages
English (en)
Other versions
CN101540304A (zh
Inventor
陈南璋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/266,601 external-priority patent/US7834436B2/en
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN101540304A publication Critical patent/CN101540304A/zh
Application granted granted Critical
Publication of CN101540304B publication Critical patent/CN101540304B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体芯片封装，包含导线架、第一半导体芯片及封装基板。导线架包含具有第一表面及与第一表面相对的第二表面的芯片载体；安装于第一表面的第一半导体芯片包含焊垫，其面积大于芯片载体；附着于芯片载体第二表面的中央区域的封装基板的面积大于第一半导体芯片，封装基板的边缘区域上表面包含排列为阵列的指状件，排列为该阵列的一列的多个内指状件邻近于第一半导体芯片，排列为该阵列的另一列的多个外指状件邻近于封装基板的边缘，内指状件电性连接至第一半导体芯片的焊垫，外指状件电性连接至导线架。封装基板提供半导体芯片额外的电性连接具有简单的布局，故制造成本可以降低且可以改善良率。

Description

半导体芯片封装 
技术领域
本发明关于半导体芯片封装(semiconductor chip package)，特别关于具有增加输入/输出连接(input/output connections)数量的半导体芯片封装。 
背景技术
对于半导体芯片封装设计，需要增加多功能芯片的输入/输出连接的数量。然而，对于现有的导线架的半导体封装(lead frame basedsemiconductor package)而言，半导体芯片的输入/输出连接的导脚数量是有限的。为了解决上述问题，开发了球栅阵列半导体封装(ballgrid array semiconductor package，BGA)，以经由位于半导体芯片封装的封装基板(package substrate)底部的锡球(solder ball)来提供更多的输入/输出连接。增加输入/输出连接数量的需求可以经由更密的锡球跨距(ball pitch)来实现。然而，与现有的导线架的半导体封装相比较，BGA由于附加锡球作为电性连接，因此具有较差的良率与较高的制造成本。 
因此，需要一种新型的半导体封装设计，使其具有更多的输入/输出连接并且其制造成本处于导线架半导体封装与球栅阵列半导体封装之间。 
发明内容
为了解决使半导体封装具有更多输入/输出连接且制造成本处于导线架半导体封装与球栅阵列半导体封装之间的技术问题，本发明提供一种半导体芯片封装。 
本发明实施例提供一种半导体芯片封装，包含导线架，导线架包含芯片载体，芯片载体包含第一表面以及与第一表面相对的第二表面；第一半导体芯片，安装于第一表面上，第一半导体芯片上包含多个焊垫，第一半导体芯片的面积大于芯片载体的面积；以及封装基板，包含附着于芯片载体的第二表面的中央区域，封装基板的面积大于该第一半导体芯片的面积，其中，封装基板的边缘区域的上表面包含多个指状件，多个指状件排列为一阵列，排列为阵列的一行的多个内指状件邻近于第一半导体芯片，排列为阵列的一行的多个外指状件邻近于封装基板的边缘，多个内指状件电性连接至第一半导体芯片的多个焊垫，以及多个外指状件电性连接至导线架。
本发明另一实施例还提供一种半导体芯片封装，包含封装基板，封装基板包含中央区域以及边缘区域；第一半导体芯片，包含安装于封装基板的中央区域的上表面的多个焊垫，第一半导体芯片的面积小于该封装基板的面积；导线架，无需芯片载体而安装于封装基板的上表面；以及散热器，包含安装于封装基板的上表面的腔体，腔体用以容纳第一半导体芯片、导线架的内部以及封装基板的一部分；以及其中，该封装基板还包含位于该封装基板的该边缘区域的上表面的多个指状件，该多个指状件排列为一阵列，排列为该阵列的一列的多个内指状件邻近于该第一半导体芯片，排列为该阵列的另一列的多个外指状件邻近于该封装基板的边缘，该多个内指状件电性连接至该第一半导体芯片的该多个焊垫，以及该多个外指状件电性连接至该导线架。 
与现有的的导线架半导体封装相比，封装基板提供半导体芯片额外的电性连接。与现有的的BGA半导体封装相比，封装基板具有简单的布局。因此，制造成本可以降低且可以改善良率。 
附图说明
图1a为依据本发明的实施例的半导体芯片封装的上视图。 
图1b为依据本发明的实施例的半导体芯片封装的剖面图。 
图2为依据本发明的实施例的半导体芯片封装的组合示意图。 
图3a绘示了导线架的芯片载体的一种不同设计。 
图3b绘示了导线架的芯片载体的一种不同设计。 
图3c绘示了导线架的芯片载体的一种不同设计。 
图3d绘示了导线架的芯片载体的一种不同设计。 
图3e绘示了导线架的芯片载体的一种不同设计。 
 图4a为依据本发明的实施例的半导体芯片封装的封装基板的设计的简要示意图。 
图4b为图4a的一部分的放大示意图。 
图5a绘示本发明半导体芯片封装的另一实施例的上视图。 
图5b为图5a中的部分310的放大图。 
图5c为图5a中的部分312的放大视图。 
图5d为图5a的部分314的放大图。 
图5e为图5a的部分314的放大图。 
图5f为图5a的部分314的放大图。 
图6a为本发明其它实施例的半导体芯片封装的示意图。 
图6b为本发明其它实施例的半导体芯片封装的示意图。 
图7a为本发明其它实施例的半导体芯片封装的示意图。 
图7b为本发明其它实施例的半导体芯片封装的示意图。 
图8为本发明半导体芯片封装的另一实施例的剖面图。 
图9a为本发明半导体芯片封装的封装基板的实施例的示意图。 
图9b为本发明半导体芯片封装的封装基板的实施例的示意图。 
图10为本发明装配半导体芯片封装500的装配过程的流程图。 
具体实施方式
本发明的实施例提供一种半导体芯片封装。图1a与图1b分别为依据本发明的实施例的半导体芯片封装500a的上视图与剖面图。图2为依据本发明的实施例的半导体芯片封装500的装配示意图。在本发明的实施例中，半导体芯片封装500包含薄型四面扁平封装(low-profile quad flat package，LQFP)。半导体芯片封装500包含导线架200，导线架200包含多个单体导脚(discrete lead)204、支撑架(supporting bond)202以及芯片载体(chip carrier)206。芯片载体206位于导线架200的中心部分，并且电性连接至支撑架202。芯片载体206具有第一表面232及与第一表面232相对的第二表面234。 
半导体芯片208通过粘着材料214安装在第一表面232上。半导体芯片208上包含多个焊垫(bonding pad)210。在本发明的实施例中，如图1a所示，焊垫210可位于半导体芯片208的邻近边缘。如图1a与图1b所示，半导体芯片208的面积可大于芯片载体206 的面积。 
封装基板218包含中央区域220与边缘区域222，其中，中央区域220通过粘着材料216附着至芯片载体206的第二表面234，而边缘区域222暴露于芯片载体206之外。在本发明的实施例中，封装基板218可包含球栅阵列基板。封装基板218包含上表面242与下表面244，其中上表面242面向芯片载体206的第二表面234。在本发明的实施例中，封装基板218的面积可大于半导体芯片208的面积。在边缘区域222的上表面242上形成有多个导电面(conductive plane)226以及252，并且在中央区域220的上表面242上形成导电面227。对封装基板218钻孔得到多个通孔(via)224，其中部分通孔224电性连接至导电面226、227以及252。半导体芯片封装500进一步可包含位于封装基板218边缘并且穿过封装基板218的多个凹陷处(recess)246。凹陷处246可位于导电面252上。如图1b所示，位于封装基板218的下表面244的多个锡球垫(ballpad)228电性连接至通孔224。在本发明的实施例中，各导电面226、227与252可分别经由通孔224电性连接至相应的锡球垫228。半导体芯片500a可进一步包含形成于锡球垫228上的锡球(图中未标示)，以供最终产品的印刷电路板(图中未标示)互连。 
如图1a与图1b所示，一些焊垫210，例如，邻近半导体芯片208边缘的焊垫210，分别经由焊线(bonding wire)212b电性连接至位于半导体芯片208的边缘区域222的导电面226。而剩余的焊垫210，例如，远离半导体芯片208边缘的焊垫210，经由焊线212a分别电性连接至导脚204。焊线212包含焊线212a以及焊线212b。为了半导体芯片208与封装基板218之间焊线212b的电性连接，芯片载体206的面积可小于半导体芯片208与封装基板218的面积，并且封装基板218的面积可大于半导体芯片208的面积。可利用覆盖材料230，例如通过充型(mold filling)，来封装半导体芯片208、导线架200的内部以及封装基板218的一部分，使封装基板218的下表面244暴露于覆盖材料230之外。 
图3a至图3e绘示了导线架200的芯片载体206的各种不同设计，以优化半导体芯片208、芯片载体206以及封装基板218之间 的粘着强度。如图3a所示，芯片载体206可以为支撑架202的交叉区域。如图3b所示，芯片载体206可以为方形。在本发明的一些实施例中，如图3c至图3e所示，芯片载体206可具有形成于其内的孔250。备选地，可在芯片载体206外形成附加的支撑架270，并且将其连接至支撑架202，以增进芯片载体206与封装基板218之间的粘着强度。孔250可依据设计需要设计为多种形状，例如方形、梯形、圆形或者相类似的其它形状，且本发明并不限于此。 
图4a与图4b为依据本发明的实施例的半导体芯片封装的封装基板218的设计的简要示意图。封装基板218不但提供半导体芯片208的输入/输出连接，还作为半导体芯片208的散热器(heat sink)。封装基板218可包含中央区域220与边缘区域222。位于封装基板218的上表面242上的中央区域220附着并且电性连接至芯片载体206的第二表面234，并且中央区域220上具有导电面227。在本发明的实施例中，封装基板218的中央区域220提供半导体芯片208的接地路径，例如数字电路接地路径。并且，位于中央区域220的通孔224可用来减少热阻。多个导电面226、252、256以及258可位于封装基板218的边缘区域222的上表面242，分别电性连接至半导体芯片208的多个焊垫210(如图1a所示)。在本发明的一实施例中，导电面226与导电面252可提供给半导体芯片208多个电源路径及/或接地路径，例如，模拟电路的电源路径及/或接地路径。对封装基板218钻孔得到多个通孔224，其中一部分通孔224电性连接至导电面226、227、256以及258。每一导电面226、227、256以及258可分别经由通孔224电性连接至下表面244的相应的锡球垫228(如图1b所示)。 
除此之外，封装基板218的导电面256、258可提供用于传输数据的装置接口连接，例如，通用序列总线(universal serial bus，USB)、高清晰度多媒体接口(high definition multime dia interface，HDMI)、串行高级技术附加(serial advanced technology attachment，SATA)或者其它相似装置接口。如图4a所示，位于边缘区域222的导电面258、256可分别作为装置接口的差分对信号线(differential pair net)与阻抗控制面(impedance control plane)。与现有的基于导线架的半 导体封装相比较，可以缩减半导体芯片208的焊线长度以具有更好的电性性能，例如，减小电阻和电感。 
更进一步，多个电子组件240与254可设置于封装基板218上，经由焊线212b与通孔224电性连接至焊垫210(如图1a与图1b所示)。上述电子组件240与254可包含电源环线(power rings)、接地环线(ground rings)、电容、电阻、二极管或者电感等无源组件。例如，电子组件240可作为螺旋电感走线(spiral inductor trace)，并设置于封装基板218的下表面244上，经由通孔245与焊线212b(如图1a与图1b所示)电性连接至焊垫210。由于通常情况下，无法从上视图上看见电感240，所以在图4a中利用虚线绘示出电感240。此外，电子组件254可作为解耦电容(de-coupling capacitor)，并设置于上表面242上，并且处于接地面(ground plane)与电源面(powerplane)之间(例如，导电面227与导电面252)。解耦电容254可用来减少电路产生的噪声。与现有的基于半导体封装的导线架相比较，封装基板218可为半导体芯片208提供附加的电性连接，例如，电源路径以及/或者接地路径。封装基板218亦可提供可附着电子组件(例如电源环线、接地环线、电容、电阻或者电感)的区域。并且可以增进一些电性性能，例如电源电路电感或者接地电路电感。与现有的球栅阵列半导体封装相比较，封装基板218可具有简单的布局(layout)，例如，线路跨距较疏的大电源面与接地面。因此，可以降低制造成本并且增进良率。 
图4b为图4a的一部分的放大示意图。在本发明的一实施例中，可于封装基板218的边缘处设计凹陷处246，并且凹陷处246穿过封装基板218。可首先在封装基板218上钻孔(图中未标示)，然后透过所钻的孔切割封装基板218，以形成凹陷处246。凹陷处246可位于导电面252上，如图4b所示。凹陷处246可提供附加的电性连接路径给上表面242与下表面244。同时，凹陷处246可增进封装基板218的表面粗糙度。因此，可以增进覆盖材料230与封装基板218之间的结合强度。 
对于现有的基于导线架的半导体封装，在一设计规则中每个导脚所允许的导脚分配是固定的。然而，基于导线架的半导体封装， 结合了具有本发明的所需要的信号走线路径设计的封装基板，可以在不利用高成本的球栅阵列基板的情况下达到信号交换。 
图5a绘示了本发明另一实施例的半导体芯片封装500b的上视图，用以显示封装基板218a的设计。在本发明一实施例中，多个指状件(finger)以及对应的导体走线(conductive trace)位于封装基板218a的边缘区域222的上表面242。多个指状件以及对应的导体走线可以提供在焊垫以及导脚之间所需要的信号走线路径。图5b为图5a中的部分310的放大图。如图5a以及图5b所示，在本发明的一实施例中，封装基板218a包含位于边缘区域222的上表面242的多个指状件518以及520，用以信号交换。多个指状件518以及520排列为具有两列的阵列，包含内指状件518a、518b、518c以及518d以及外指状件520a、520b、520c以及520d。内指状件518a至518d排为一列，邻近半导体芯片208的焊垫210；以及外指状件520a至520d排为另一列，邻近封装基板218a的边缘。在本发明一实施例中，内指状件518a至518d用以电性连接至半导体芯片208的焊垫210，以及外指状件520a至520d用以电性连接至导脚204。为了实现邻近于内指状件518a的焊垫与邻近于外指状件520d的导脚之间的信号交换，导体走线514a位于边缘区域222的上表面242且电性连接内指状件518a以及外指状件520d，其中导体走线514a的路径方向大致是沿着阵列的外边缘。因此，导体走线514a不会与导体走线514c/514d相交，导体走线514c/514d电性连接内指状件518c/518d以及外指状件520a/520b。相似地，电性连接至内指状件518b以及外指状件520c的导体走线514b，具有大致沿着阵列的外边缘的路径方向，导体走线514c/514d分别电性连接至内指状件518c/518d与外指状件520a/520b，且导体走线514b与导体走线514c/514d不相交。 
可替代地，通过封装基板的下表面244上的导体走线可以实现信号交换。图5c为图5a中的部分312的放大视图。如图5a以及图5c所示，在一实施例中，封装基板218a包含位于边缘区域222的上表面242的多个指状件522以及524，用于信号交换。指状件522以及524排列于具有两列的阵列中，分别包含内指状件522a、522b、 522c以及522d以及外指状件524a、524b、524c以及524d。内指状件522a至522d排为一列，邻近于半导体芯片208的焊垫210；以及外指状件524a至524d排为另一列，邻近于封装基板的一边缘。在一实施例中，内指状件522a至522d用以电性连接半导体芯片208的焊垫210，以及外指状件524a至524d用以电性连接至导脚204。为了邻近于内指状件522a的焊垫与邻近于外指状件524a的导脚之间的信号交换，导体走线516a2位于边缘区域222的下表面244。导体走线516a2经由穿过封装基板218a的通孔插塞(via plug)526a1电性连接至内指状件522a以及位于上表面242的导体走线516a1。除此之外，导体走线516a2可以经由穿过封装基板218a的通孔插塞526a2电性连接至外指状件524d以及位于上表面242的导体走线516a3。因此，导体走线516a2不会与导体走线516c/516d相交，导体走线516c/516d分别电性连接于内指状件522c/522d及外指状件524a/524b之间。相似地，导体走线516b2位于边缘区域222的下表面244，且通过通孔插塞526b1以及526b2电性连接至内指状件522b以及外指状件524c，且导体走线516b1以及516b3与导体走线516c/516d不相交，导体走线516c/516d电性连接于内指状件522c/522d以及外指状件524a/524b之间。 
可替换地，自一焊垫至多个绝缘导脚(isolated lead)的信号分割可以通过本发明的具有分支的导体走线的封装基板而实现。图5d为图5a的部分314的放大图。如图5a以及图5d所示，在一实施例中，封装基板218a包含多个指状件502、504以及506。指状件502邻近于半导体芯片208的焊垫210。指状件504以及506邻近于封装基板218a的边缘。为了邻近于指状件502a的焊垫至邻近于指状件504c以及506c的两绝缘导脚的信号分割，具有两个分支512a2以及512a3的导体走线512a1位于边缘区域222的上表面242，导体走线512a1电性连接至指状件502a，其中导体走线512a1的两个分支512a2以及512a3分别电性连接至指状件504c以及指状件506c，以允许指状件502a被同时电性连接至指状件504c以及指状件506c。电阻508作为衰减组件(damping element)耦接至导体走线512a1。可替代地，导体走线的分支不共面。如图5d所示，为了邻近于指状件 502b的焊垫至邻近于指状件504b以及指状件506b的两绝缘导脚的信号分割，导体走线512b1包含同时电性连接至指状件502b、指状件504b以及指状件506b的两个分支512b2以及512b3，其中两个分支512b2以及512b3分别位于上表面242以及下表面244。分支512b3经由穿过封装基板218a的通孔插塞510b1电性连接至分支512b2。此外，位于上表面242的分支512b3通过通孔插塞510b2以及导体走线512b4电性连接至指状件506b。相似地，导体走线512c1包含分支512c2以及512c3，提供自邻近于指状件502c的焊垫至邻近于指状件504a以及506a的导脚的信号分割路径，其中分支512c3通过通孔插塞510c1、510c2以及导体走线512c4电性连接至分支512c2以及位于上表面242的指状件506a。 
除此之外，自一焊垫至多个绝缘导脚的信号分割，也可以通过本发明的具有导体走线以及切换焊线(bonding wire)的封装基板而实现。图5e为图5a的部分314的放大图，用以显示包含切换焊线532的封装基板。如图5a以及图5e所示，在一实施例中，导体走线512b1以及切换焊线532b提供自邻近于指状件502b的焊垫至邻近于指状件504b以及506b的导脚的信号分割路径。切换焊线532b经由连接指状件530b1以及指状件530b2分别电性连接至导体走线512b1以及指状件506b。相似地，导体走线512c1以及切换焊线532c提供自邻近于指状件502c至邻近于指状件504a以及506a的导脚的信号分割路径。切换焊线532c经由连接指状件530c1以及指状件530c2分别电性连接至导体走线512c1以及指状件506a。如图5e所示，切换焊线532b与位于上表面242的导体走线512a1相交，但不电性连接至导体走线512a1。此外，切换焊线532c与位于上表面242的导体走线512a1以及512b1相交，但不电性连接至导体走线512a1以及512b1。 
对于现有的基于导线架的半导体芯片封装，随着半导体芯片尺寸的降低，则会产生由于焊线长度限制而引起的焊接问题。可以利用密集跨距导线架以减少焊垫与导脚之间的焊接距离来解决前述问题。然而，密集跨距导线架会导致高制造成本以及低良率。图5f为图5a的部分314的放大图，用以显示封装基板设计来解决焊线长 度限制的问题。如图5a以及图5f所示，指状件536以及指状件538排列为一个两列阵列，位于边缘区域222的上表面242，其中指状件536邻近半导体芯片208，指状件538邻近封装基板218a的边缘。指状件536电性连接至焊垫(图中未显示)，焊线540电性连接至指状件536以及538之间，以及电性连接至指状件538的焊线542用以连接导脚。焊垫与导脚之间的焊接距离可以通过封装基板218a所提供的多重焊接而减少，封装基板218a包含指状件536、538以及焊线540、542。 
自焊垫至绝缘导脚的信号分割，可以通过本发明的具有分支的导体走线的封装基板而实现，如图5a所示，指状件610a、610b、610c以及610d以及指状件612a、612b、612c以及612d位于边缘区域222的上表面242。指状件610a至610d分别邻近于焊垫210a、210b、210c以及210d，并经由焊线212b电性连接至焊垫210a至210d。指状件612a至612d分别邻近于导脚204a、204b、204c以及204d，并经由焊线616电性连接至导脚204a至204d。多个导体走线614a、614b、614c以及614d位于上表面242，其中导体走线分别电性连接至指状件610a至610d以及指状件612a至612d之间。因此，来自焊垫的信号会经由封装基板上的导体走线被传送至位于焊垫的不同面的导脚。例如，来自焊垫210a的信号经由导体走线614a以及对应的指状件610a和612a被传送至导脚204a，导脚204a位于焊垫210a的不同面。 
除此之外，其它半导体芯片，例如具有焊垫304的电可擦除可编程只读存储器(electrically erasable programmable read-only memory，以下简称EEPROM)芯片位于封装基板218a，并经由焊线(例如焊线212b)电性连接至半导体芯片208。 
图6a至图7b为本发明其它实施例的半导体芯片封装500c以及500d，用以显示具有散热器的半导体芯片封装。如图6a以及图6b所示，为了散热效率的提高，散热器810a装在封装基板218的上表面242上，散热器810a包含一腔体812a用以容纳半导体芯片208、导线架200的内部以及封装基板218的一部分。可替代地，如图7a以及图7b所示，散热器810b以及半导体芯片208装在封装基板218 的上表面242上，且支撑架202不需要芯片载体直接装在封装基板218之上。散热器810b包含腔体812b以容纳半导体芯片208以及封装基板218的一部分。 
图8为本发明半导体芯片封装500e的另一实施例的剖面图，用以显示晶粒堆栈(stack-die)半导体封装。另一半导体芯片808可叠放于半导体芯片208，且经由焊线812电性连接至封装基板218。 
图9a以及图9b为本发明半导体芯片封装的封装基板218的一实施例的示意图。封装基板218进一步包含阻焊(solder mask)层902，位于封装基板218的下表面244，其中阻焊层902包含凹槽(groov)910，大致沿着封装基板218的边缘，以防止用来封装半导体芯片封装的成型树脂(mold resin)漫出。 
图10为本发明装配半导体芯片封装500的装配过程的流程图。在步骤1502中，半导体芯片封装500的装配包含经由粘合材料214将半导体芯片208安装于芯片载体206的第一表面232。在步骤1504中，封装基板218的中央区域220经由粘合材料216安装于芯片载体206的第二表面234，剩下边缘区域222暴露于芯片载体206外。在步骤1506中，一些焊线212电性连接至焊垫210以及位于封装基板218的边缘区域222的导电面226。剩余的焊线212焊接焊垫210以及导脚204。在步骤1508中，覆盖材料230通过成型以封装半导体芯片208、导线架200的内部以及封装基板218的一部分，剩下封装基板218的下表面244暴露于覆盖材料230外。在步骤1510中，完成的半导体芯片封装500被包装用以产品的运输。 
上文已阐明半导体芯片封装500。本发明的半导体芯片封装500的实施例的优点将详述于下。封装基板218不仅作为半导体芯片208的散热器，还提供半导体芯片208的大量输入/输出连接。与现有的的基于导线架的半导体封装相比，封装基板218提供用于半导体芯片208的额外的电性连接，例如，电源及/或接地路径。封装基板218还提供用于电子组件的区域，例如，电源环线、接地环线、电容、电阻或电感位于上述区域上。可以改善一些电性能效，例如，电源电路感应系数或是接地电路感应系数。与现有的的BGA半导体封装相比，封装基板218具有简单的布局。因此，制造成本可以降 低且可以改善良率。中央区域220的通孔224可以用于减少热阻。导线架200的芯片载体206可以具有不同的设计，以优化半导体芯片208、芯片载体206以及封装基板218之间的附着力。除此之外，半导体芯片封装500的封装基板包含多个指状件、导体走线或切换焊线以提供额外的信号路径，用于信号交换以及信号分割。此外，焊垫与导脚之间的焊接距离可以通过包含指状件以及焊线的封装基板所提供的多重焊接而减小，以降低制造成本。除此之外，为了提高散热效率，半导体芯片封装进一步包含安装于封装基板的上表面的散热器，此散热器包含一腔体以容纳半导体芯片、导线架的内部以及封装基板的一部分。可替换地，另一半导体芯片可以叠放于此半导体芯片，经由焊线电性连接至封装基板，以形成晶粒堆栈半导体芯片封装。此外，封装基板进一步包含阻焊层，阻焊层包含凹槽，大致沿着封装基板的边缘，以防止用来封装半导体芯片封装的成型树脂漫出。 

Claims (23)

1.一种半导体芯片封装，包含：
导线架，包含芯片载体，该芯片载体包含第一表面以及与该第一表面相对的第二表面；
第一半导体芯片，安装于该第一表面上，该第一半导体芯片上包含多个焊垫，该第一半导体芯片的面积大于该芯片载体的面积；以及
封装基板，包含附着于该芯片载体的该第二表面的中央区域，该封装基板的面积大于该第一半导体芯片的面积，其中，该封装基板的边缘区域的上表面包含多个指状件，该多个指状件排列为阵列，排列为该阵列的一列的多个内指状件邻近于该第一半导体芯片，排列为该阵列的另一列的多个外指状件邻近于该封装基板的边缘，该多个内指状件电性连接至该第一半导体芯片的该多个焊垫，以及该多个外指状件电性连接至该导线架。
2.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
第一导体走线，位于该边缘区域的上表面，该第一导体走线电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件，其中该第一导体走线的路径方向大致沿着该阵列的外边缘；以及
第二导体走线，位于该边缘区域的上表面，其中该第二导体走线电性连接至该多个内指状件的另一至少之一内指状件以及该多个外指状件的另一至少之一外指状件，该第二导体走线与该第一导体走线不相交。
3.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
第一导体走线，位于该边缘区域的上表面，该第一导体走线电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件；以及
第二导体走线，位于该边缘区域的下表面，经由钻孔穿过该封装基板的多个通孔插塞电性连接至该多个内指状件的另一至少之一内指状件以及该多个外指状件的另一至少之一外指状件。
4.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
导体走线，包含位于该边缘区域的上表面的第一分支以及第二分支，该导体走线电性连接至该多个内指状件的至少之一内指状件，其中该第一分支以及 该第二分支电性连接至该多个外指状件的至少两个外指状件。
5.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
导体走线，包含第一分支以及第二分支，其中该第一分支位于该边缘区域的上表面，该第二分支位于该边缘区域的下表面，该导体走线电性连接至该多个内指状件的至少之一内指状件，其中该第一分支以及该第二分支电性连接至该多个外指状件的至少两个外指状件，且该第二分支经由钻孔穿过该封装基板的通孔插塞电性连接至该第一分支以及该至少两个外指状件之一。
6.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
第一导体走线，位于该边缘区域的上表面，该第一导体走线电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件；
第一连接指状件以及第二连接指状件，位于该边缘区域的上表面，该第一连接指状件以及该第二连接指状件分别电性连接至该第一导体走线以及该多个外指状件的另一外指状件；以及
焊线，电性连接至该第一连接指状件以及该第二连接指状件之间。
7.根据权利要求6所述的半导体芯片封装，其特征在于，该焊线与位于该边缘区域的上表面的第二导体走线相交，但该焊线与该第二导体走线不电性连接。
8.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
焊线，电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件。
9.根据权利要求8所述的半导体芯片封装，其特征在于，该焊线与位于该边缘区域的上表面的导体走线相交，但该焊线与该导体走线不电性连接。
10.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
散热器，安装于该封装基板的上表面，包含腔体以容纳该第一半导体芯片、该导线架的内部以及该封装基板的一部分。
11.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
第二半导体芯片，安装于该第一半导体芯片上，且该第二半导体芯片电性连接至该封装基板。
12.根据权利要求1所述的半导体芯片封装，其特征在于，更包含：
阻焊层，位于该封装基板的下表面，其中该阻焊层包含大致沿着该封装基 板的边缘的凹槽。
13.一种半导体芯片封装，包含：
封装基板，包含中央区域以及边缘区域；
第一半导体芯片，包含安装于该封装基板的该中央区域的上表面的多个焊垫，该第一半导体芯片的面积小于该封装基板的面积；
导线架，无需芯片载体而安装于该封装基板的上表面；
散热器，包含安装于该封装基板的上表面的腔体，该腔体用以容纳该第一半导体芯片、该导线架的内部以及该封装基板的一部分；以及
其中，该封装基板还包含位于该封装基板的该边缘区域的上表面的多个指状件，该多个指状件排列为一阵列，排列为该阵列的一列的多个内指状件邻近于该第一半导体芯片，排列为该阵列的另一列的多个外指状件邻近于该封装基板的边缘，该多个内指状件电性连接至该第一半导体芯片的该多个焊垫，以及该多个外指状件电性连接至该导线架。
14.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
第一导体走线，位于该边缘区域的上表面，该第一导体走线电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件，其中该第一导体走线的路径方向大致沿着该阵列的外边缘；以及
第二导体走线，位于该边缘区域的上表面，其中该第二导体走线电性连接至该多个内指状件的另一至少之一内指状件以及该多个外指状件的另一至少之一外指状件，该第二导体走线与该第一导体走线不相交。
15.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
第一导体走线，位于该边缘区域的上表面，电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件；以及
第二导体走线，位于该边缘区域的下表面，经由钻孔穿过该封装基板的多个通孔插塞电性连接至该多个内指状件的另一至少之一内指状件以及该多个外指状件的另一至少之一外指状件。
16.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
导体走线，包含位于该边缘区域的上表面的第一分支以及第二分支，该导体走线电性连接至该多个内指状件的至少之一内指状件，其中该第一分支以及该第二分支电性连接至该多个外指状件的至少两个外指状件。 
17.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
导体走线，包含第一分支以及第二分支，该第一分支位于该边缘区域的上表面，该第二分支位于该边缘区域的下表面，该导体走线电性连接至该多个内指状件的至少之一内指状件，其中该第一分支以及该第二分支电性连接至该多个外指状件的至少两个外指状件，且该第二分支经由钻孔穿过该封装基板的通孔插塞电性连接至该第一分支以及该至少两个外指状件之一。
18.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
第一导体走线，位于该边缘区域的上表面，该第一导体走线电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件；
第一连接指状件以及一第二连接指状件，位于该边缘区域的上表面，该第一连接指状件以及该第二连接指状件分别电性连接至该第一导体走线以及该多个外指状件的另一外指状件；以及
焊线，电性连接至该第一连接指状件以及该第二连接指状件之间。
19.根据权利要求18所述的半导体芯片封装，其特征在于，该焊线与位于该边缘区域的上表面的第二导体走线相交，但该焊线与该第二导体走线不电性连接。
20.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
焊线，电性连接至该多个内指状件的至少之一内指状件以及该多个外指状件的至少之一外指状件。
21.根据权利要求20所述的半导体芯片封装，其特征在于，该焊线与位于该边缘区域的上表面的导体走线相交，但该焊线与该导体走线不电性连接。
22.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
第二半导体芯片，安装于该第一半导体芯片，且该第二半导体芯片电性连接至该封装基板。
23.根据权利要求13所述的半导体芯片封装，其特征在于，更包含：
阻焊层，位于该封装基板的下表面，其中该阻焊层包含大致沿着该封装基板的边缘的凹槽。 
CN2009101194592A 2008-03-18 2009-03-16 半导体芯片封装 Active CN101540304B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US12/050,210 US7875965B2 (en) 2008-03-18 2008-03-18 Semiconductor chip package
US12/050,210 2008-03-18
US12/266,601 US7834436B2 (en) 2008-03-18 2008-11-07 Semiconductor chip package
US12/266,601 2008-11-07

Publications (2)

Publication Number Publication Date
CN101540304A CN101540304A (zh) 2009-09-23
CN101540304B true CN101540304B (zh) 2011-05-18

Family

ID=40751494

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2008101322539A Active CN101540308B (zh) 2008-03-18 2008-07-22 半导体芯片封装
CN2009101194592A Active CN101540304B (zh) 2008-03-18 2009-03-16 半导体芯片封装

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN2008101322539A Active CN101540308B (zh) 2008-03-18 2008-07-22 半导体芯片封装

Country Status (4)

Country Link
US (1) US7875965B2 (zh)
EP (1) EP2104142B1 (zh)
CN (2) CN101540308B (zh)
TW (1) TWI377657B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090256245A1 (en) * 2008-04-14 2009-10-15 Yong Liu Stacked Micro-Module Packages, Systems Using the Same, and Methods of Making the Same
US20090315163A1 (en) * 2008-06-20 2009-12-24 Terry Johnson Semiconductor Die Packages with Stacked Flexible Modules Having Passive Components, Systems Using the Same, and Methods of Making the Same
US20090315162A1 (en) * 2008-06-20 2009-12-24 Yong Liu Micro-Modules with Molded Passive Components, Systems Using the Same, and Methods of Making the Same
US8018037B2 (en) * 2009-04-16 2011-09-13 Mediatek Inc. Semiconductor chip package
US20100295160A1 (en) * 2009-05-22 2010-11-25 Advanced Semiconductor Engineering, Inc. Quad flat package structure having exposed heat sink, electronic assembly and manufacturing methods thereof
TWI420626B (zh) * 2009-07-01 2013-12-21 Advanced Semiconductor Eng 封裝結構與封裝製程
CN102215043A (zh) * 2010-04-09 2011-10-12 国民技术股份有限公司 一种无线通信模块
US9158883B2 (en) * 2012-08-08 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. System for designing a semiconductor device, device made, and method of using the system
CN103531579B (zh) * 2013-11-06 2017-04-05 北京思比科微电子技术股份有限公司 一种改善半导体芯片封装可靠性的结构及其制备方法
US10410939B2 (en) * 2015-12-16 2019-09-10 Intel Corporation Package power delivery using plane and shaped vias
US11056455B2 (en) * 2017-08-01 2021-07-06 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier
CN109982501A (zh) * 2017-12-28 2019-07-05 中兴通讯股份有限公司 信号传输板
CN114035387B (zh) * 2021-11-30 2023-08-25 绵阳惠科光电科技有限公司 阵列基板和显示面板
CN117253871B (zh) * 2023-11-20 2024-02-13 佛山市蓝箭电子股份有限公司 一种半导体封装器件及其封装方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2585407Y (zh) * 2002-11-11 2003-11-05 矽统科技股份有限公司 用以改善冲线的封装基板及所制造的封装体

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6114731A (ja) 1984-06-29 1986-01-22 Nec Kansai Ltd 半導体装置
JP2623980B2 (ja) 1991-01-30 1997-06-25 日立化成工業株式会社 半導体搭載用リード付き基板の製造法
JPH06163794A (ja) 1992-11-19 1994-06-10 Shinko Electric Ind Co Ltd メタルコアタイプの多層リードフレーム
EP0617464B1 (en) 1993-03-22 2002-05-22 Motorola, Inc. Semiconductor device having X-shaped die support member and method for making the same
JPH0766331A (ja) * 1993-08-02 1995-03-10 Motorola Inc 半導体デバイス・パッケージの製造方法
US5563446A (en) 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
JPH07297348A (ja) 1994-04-21 1995-11-10 Hitachi Ltd 半導体装置およびその製造に用いるリードフレームならびに半導体装置の製造方法
JPH0837252A (ja) 1994-07-22 1996-02-06 Nec Corp 半導体装置
US5508556A (en) 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
JPH09153586A (ja) * 1995-12-01 1997-06-10 Texas Instr Japan Ltd 半導体装置、その製造方法、及びリードフレーム
JP2000058739A (ja) 1998-08-10 2000-02-25 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JP3429245B2 (ja) * 2000-03-07 2003-07-22 沖電気工業株式会社 半導体装置及びその製造方法
US6545345B1 (en) * 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
JP3550391B2 (ja) 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
JP4245466B2 (ja) 2003-12-04 2009-03-25 Ｎｅｃエレクトロニクス株式会社 ノイズ除去回路
JP2008532277A (ja) * 2005-02-23 2008-08-14 エヌエックスピー ビー ヴィ 改良したボンディングパッド接続部を備える集積回路パッケージ装置、リードフレームおよび電子装置
US7384819B2 (en) * 2006-04-28 2008-06-10 Freescale Semiconductor, Inc. Method of forming stackable package
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7872335B2 (en) * 2007-06-08 2011-01-18 Broadcom Corporation Lead frame-BGA package with enhanced thermal performance and I/O counts

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2585407Y (zh) * 2002-11-11 2003-11-05 矽统科技股份有限公司 用以改善冲线的封装基板及所制造的封装体

Also Published As

Publication number Publication date
EP2104142B1 (en) 2016-11-02
TWI377657B (en) 2012-11-21
US20090236709A1 (en) 2009-09-24
CN101540304A (zh) 2009-09-23
EP2104142A3 (en) 2010-10-13
CN101540308A (zh) 2009-09-23
EP2104142A2 (en) 2009-09-23
CN101540308B (zh) 2010-12-08
TW200941683A (en) 2009-10-01
US7875965B2 (en) 2011-01-25

Similar Documents

Publication Publication Date Title
CN101540304B (zh) 半导体芯片封装
TWI430417B (zh) 半導體晶片封裝
TWI401778B (zh) 半導體晶片封裝
US20110089575A1 (en) Multichip package and method of manufacturing the same
US6448639B1 (en) Substrate having specific pad distribution
US7443011B2 (en) System and method for routing supply voltages or other signals between side-by-side die and a lead frame for system in a package (SIP) devices
US20130161836A1 (en) Semiconductor package having interposer comprising a plurality of segments
US7551455B2 (en) Package structure
KR100255476B1 (ko) 볼 그리드 어레이 패키지
US20070035036A1 (en) Semiconductor device, laminated semiconductor device, and wiring substrate
CN104054172A (zh) 用于堆叠的半导体装置的中介层
US20080073786A1 (en) Semiconductor device and method of manufacturing the same
US9717146B2 (en) Circuit module such as a high-density lead frame array (HDA) power module, and method of making same
US20100019374A1 (en) Ball grid array package
CN103814627A (zh) 用于将嵌入的芯片连接到印刷电路板中的方法和设备
CN101236940B (zh) 重配置线路层的线路结构
US9006904B2 (en) Dual side package on package
CN102937663A (zh) 智能电表核心模块的封装结构及封装方法
CN101599480B (zh) 半导体芯片封装结构
JP5979565B2 (ja) 半導体装置
US20230046098A1 (en) Semiconductor package including stiffener
CN114613738B (zh) 一种多芯片封装结构及其制造方法
CN101131974B (zh) 封装结构及其散热片
CN117727725A (zh) 半导体封装
CN102800642A (zh) 具有导线架式接触指的多芯片封装构造

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant