JPS6114731A - 半導体装置 - Google Patents
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- JPS6114731A JPS6114731A JP59135577A JP13557784A JPS6114731A JP S6114731 A JPS6114731 A JP S6114731A JP 59135577 A JP59135577 A JP 59135577A JP 13557784 A JP13557784 A JP 13557784A JP S6114731 A JPS6114731 A JP S6114731A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
!i上皇訓■分艷
この発明は半導体ベレットマウント用ランド部とこのラ
ンド部の近傍から周辺に延びる複数のリードをタイバー
で連結一体化したリードフレームを使用して成る半導体
装置に関する。
ンド部の近傍から周辺に延びる複数のリードをタイバー
で連結一体化したリードフレームを使用して成る半導体
装置に関する。
従来−+7)JixL
最近、半導体装置は、小形化、多機能化の要求が著しく
、ICなどの回路築積度が向上するほど、外部導出端子
が増加し、1つの半導体装置に使用されるリード数は益
々多くなる傾向にある。よってこの種半導体装置製造に
使用されるリードフレーム4.t:、4p々フアインパ
ターン化されている。またリードフレームは特殊な用途
に使用されるのもはエツチング法によ幻成形されるが、
一般のトランジスタ、リニアIC1ハンプリツドICな
どのリードフレームは金属板をプレス打抜き加工したも
のが製作費が格段に安価で、一般的である。
、ICなどの回路築積度が向上するほど、外部導出端子
が増加し、1つの半導体装置に使用されるリード数は益
々多くなる傾向にある。よってこの種半導体装置製造に
使用されるリードフレーム4.t:、4p々フアインパ
ターン化されている。またリードフレームは特殊な用途
に使用されるのもはエツチング法によ幻成形されるが、
一般のトランジスタ、リニアIC1ハンプリツドICな
どのリードフレームは金属板をプレス打抜き加工したも
のが製作費が格段に安価で、一般的である。
リードフレームを使った従来の半導体装置を第6図乃至
第8図を参照し乍ら説明すると次の通りである。第6図
及び第7図において、(1)はファインパターン化され
たリードフレームで、図面では1つのベレットマウント
用ランド部(2)と、このランド部(2)の周辺近傍に
配された多数本のリード(3)(3) をタイバー
(4)(4) −で連結したものとから成っている。
第8図を参照し乍ら説明すると次の通りである。第6図
及び第7図において、(1)はファインパターン化され
たリードフレームで、図面では1つのベレットマウント
用ランド部(2)と、このランド部(2)の周辺近傍に
配された多数本のリード(3)(3) をタイバー
(4)(4) −で連結したものとから成っている。
このリードフレーム(1)は、ランド部(2)とリード
(3)(31−が同一面に並ぶフラントベース型である
。(5)はランド部(2)上にマウントされた1つの半
導体ペレット、(6)(6)−は半導体ペレット(5)
の表面電極と、これと対応するり−F’ (3)(3)
のランド部側先端部(3°) (3’)−との間を横
架接続したAu線ワイヤである。このワイヤボンディン
グ後、図面鎖線部分に外装樹脂材(m)がモールド成形
され、その後リードフレーム(1)からタイバー(4)
(4) −が切断除去されて個々の樹脂封止型半導体
装置が得られる。
(3)(31−が同一面に並ぶフラントベース型である
。(5)はランド部(2)上にマウントされた1つの半
導体ペレット、(6)(6)−は半導体ペレット(5)
の表面電極と、これと対応するり−F’ (3)(3)
のランド部側先端部(3°) (3’)−との間を横
架接続したAu線ワイヤである。このワイヤボンディン
グ後、図面鎖線部分に外装樹脂材(m)がモールド成形
され、その後リードフレーム(1)からタイバー(4)
(4) −が切断除去されて個々の樹脂封止型半導体
装置が得られる。
上記半導体ペレット〈5)は厚さが約200〜300μ
mの大電力用のものか、熱抵抗等の制約がなく厚さが約
400〜500μmと一段と大きい小信号用のいずれか
で、この半導体ペレット(5)として小信号用のものを
使用した場合は半導体ペレット(5)の表面電極とリー
ド(3)(3)−との段差が大きくなってワイヤ(6)
(6) が長くなり、ワイヤ垂れ下りによるラ ・ンド
部(2)へのショート〔エツジタッチ〕の問題が発仕し
bい。そこで半導体ペレ7)(5)に小信号用のものを
使用する場合は第8図に示すようにランド部(2゛)を
リード(3) (3)−より少し下げて半導体ペレッ
ト(5)の表面とり−1”(3)(3) を同稈度の
高さに揃えて上記エソシタフナ等の問題を解消したディ
ンプル型り一1゛フレーム(l゛)が賞用されている。
mの大電力用のものか、熱抵抗等の制約がなく厚さが約
400〜500μmと一段と大きい小信号用のいずれか
で、この半導体ペレット(5)として小信号用のものを
使用した場合は半導体ペレット(5)の表面電極とリー
ド(3)(3)−との段差が大きくなってワイヤ(6)
(6) が長くなり、ワイヤ垂れ下りによるラ ・ンド
部(2)へのショート〔エツジタッチ〕の問題が発仕し
bい。そこで半導体ペレ7)(5)に小信号用のものを
使用する場合は第8図に示すようにランド部(2゛)を
リード(3) (3)−より少し下げて半導体ペレッ
ト(5)の表面とり−1”(3)(3) を同稈度の
高さに揃えて上記エソシタフナ等の問題を解消したディ
ンプル型り一1゛フレーム(l゛)が賞用されている。
発朋左解決↓球う−スーする問題点
先述した半導体装置の小形化、多機能化によるリート数
の増大により、リードフレームのランド部近傍に配さ杓
るり一1゛先端部の幅や間隔は200μ■1程度にまで
小さくなり、板厚は0.1〜0.3a+m程度がほとん
どであるため、リーI゛フレーム形成段階で、リード先
端部に反りや捩れ、曲がりなどの乱れが生じることが多
々あった。このようにリード先端部に乱れが在るとワイ
ヤボンディング時にリード先端部のパターン認識を難し
くし、認識ミスを招き、またリード先端部を平坦な台」
二に乗セてワ・イヤボンディングを行っているがリード
先端部に乱れが生じると、リード先端部が台から浮き上
がってこの部分への熱圧着や超音波溶接等のワイヤボン
ディングが難しくなり、ボンディング歩留まりやボンデ
ィング作業性を息<シていた。更にリード先端部は解放
端なため、ワイヤボンディング後のリードフレーム搬送
時やモールド成形時等において、リードフレームに外力
が加わるとリード先端部が振動L7°ζワイヤ切れを招
いたり、ワイヤフ1−J2を崩して、エソシタフナ、ワ
・イヤ同士のショート等を招き信頼性を悪くしていた。
の増大により、リードフレームのランド部近傍に配さ杓
るり一1゛先端部の幅や間隔は200μ■1程度にまで
小さくなり、板厚は0.1〜0.3a+m程度がほとん
どであるため、リーI゛フレーム形成段階で、リード先
端部に反りや捩れ、曲がりなどの乱れが生じることが多
々あった。このようにリード先端部に乱れが在るとワイ
ヤボンディング時にリード先端部のパターン認識を難し
くし、認識ミスを招き、またリード先端部を平坦な台」
二に乗セてワ・イヤボンディングを行っているがリード
先端部に乱れが生じると、リード先端部が台から浮き上
がってこの部分への熱圧着や超音波溶接等のワイヤボン
ディングが難しくなり、ボンディング歩留まりやボンデ
ィング作業性を息<シていた。更にリード先端部は解放
端なため、ワイヤボンディング後のリードフレーム搬送
時やモールド成形時等において、リードフレームに外力
が加わるとリード先端部が振動L7°ζワイヤ切れを招
いたり、ワイヤフ1−J2を崩して、エソシタフナ、ワ
・イヤ同士のショート等を招き信頼性を悪くしていた。
このような問題はファインパターン化されたリードフレ
ーム、プレス打抜き方式で製作されたリードフレームに
おいて目立って多(発生していた。
ーム、プレス打抜き方式で製作されたリードフレームに
おいて目立って多(発生していた。
また第6図乃至第7図に示した半導体装置の機能は1つ
のランド部上にマウントした半導体ペレット111!I
の単一機能に限定され、多機能化が図れない。また1つ
のランド部上に複数の半導体ぺ【・ソトをマウントして
リードとワイヤボンディングで1続しモールド成形して
多機能化を実現させたハイブリッドIcがあるが、この
ようなハイブリッドICは抵抗、容置、インダクタンス
素子の受動素子の増設、特に大インダクタンス素子の増
設が難しくて実現していない、そこでハイブリッドIC
における受動素子増設の場合には需要家にて、外付けで
もって追加して、所望の回路を形成し7ているため、完
成した回路は大形化、高コスト化する問題があった。
のランド部上にマウントした半導体ペレット111!I
の単一機能に限定され、多機能化が図れない。また1つ
のランド部上に複数の半導体ぺ【・ソトをマウントして
リードとワイヤボンディングで1続しモールド成形して
多機能化を実現させたハイブリッドIcがあるが、この
ようなハイブリッドICは抵抗、容置、インダクタンス
素子の受動素子の増設、特に大インダクタンス素子の増
設が難しくて実現していない、そこでハイブリッドIC
における受動素子増設の場合には需要家にて、外付けで
もって追加して、所望の回路を形成し7ているため、完
成した回路は大形化、高コスト化する問題があった。
またリードフレームを使った半導体装置は、ランド部上
にマウントされる半導体ペレットの種類や数を変えて機
能追加さセると、この追加に応じてリードフレームの段
重変更が必要で、多fl類の半導体装置に対するリード
フレームの標準化が難しく、特に少量多品種のハイブリ
ッドICにおいて不利であった。
にマウントされる半導体ペレットの種類や数を変えて機
能追加さセると、この追加に応じてリードフレームの段
重変更が必要で、多fl類の半導体装置に対するリード
フレームの標準化が難しく、特に少量多品種のハイブリ
ッドICにおいて不利であった。
岡■点f邂訣j擾大−吟の手段
本名案は上記従来の各問題点に鑑みてなされたもので、
この問題点を解決する本考案の技術的手段はリードフレ
ームのランド部下とこのランド部の近傍から周辺に延び
る桟数のリードのランド部側先端部下とに跨がって、少
なくともその裏面に受動素子を含む回路素子パターンを
形成した配線基板を固着L7て、前記ランド部や配線基
板上に半導体ペレット等の部品を固着してワイヤボンデ
ィングで接続した構造にすることである。
この問題点を解決する本考案の技術的手段はリードフレ
ームのランド部下とこのランド部の近傍から周辺に延び
る桟数のリードのランド部側先端部下とに跨がって、少
なくともその裏面に受動素子を含む回路素子パターンを
形成した配線基板を固着L7て、前記ランド部や配線基
板上に半導体ペレット等の部品を固着してワイヤボンデ
ィングで接続した構造にすることである。
作用
この技術的手段によるとリードフレームのランド部近傍
に配されたリード先端部は、その下面に固定された配線
基板で支持されるため、リード先端部の乱れ、振動が無
くなり、リードのワイヤボンディング性の改善、ボンデ
インク後のワイヤ断線やワイヤフオーム崩れなどの防止
が図れる。また配線基板に半導体ペレットや受動素子を
マウントすることにより、半導体装置の小形化、多機能
化が可能であり、また機能変更に配線基板のみを対応さ
せて変更させることによりリードフレームの標準化が図
れる。更にランド部]−に大電力用半導体ペレット、配
線基板トに小信号用半導体ペレットをマウントする選択
によって少なくとも小信号用半導体ペレットとリードを
ディンプル構造にすることができ、ワイヤボンディング
性の良いものが得られる。
に配されたリード先端部は、その下面に固定された配線
基板で支持されるため、リード先端部の乱れ、振動が無
くなり、リードのワイヤボンディング性の改善、ボンデ
インク後のワイヤ断線やワイヤフオーム崩れなどの防止
が図れる。また配線基板に半導体ペレットや受動素子を
マウントすることにより、半導体装置の小形化、多機能
化が可能であり、また機能変更に配線基板のみを対応さ
せて変更させることによりリードフレームの標準化が図
れる。更にランド部]−に大電力用半導体ペレット、配
線基板トに小信号用半導体ペレットをマウントする選択
によって少なくとも小信号用半導体ペレットとリードを
ディンプル構造にすることができ、ワイヤボンディング
性の良いものが得られる。
実施例
以下本考案の第1実施例をWA1図及び第2図、第2実
施例を第3図、第3実施例を第4図及び第5図を参照し
乍ら説明する。
施例を第3図、第3実施例を第4図及び第5図を参照し
乍ら説明する。
第1図及び第2図において、(7)はファインパターン
化されたリードフレームで、図面では1つのランド部(
8)と、このランド部(8)の近傍から延びる多数のリ
ード(9)(9)をタイバー(10) (10)
−で連結一体化した部分を示す。(11)は本発明の特
徴とする配線基板で、ランド部(8)の下面全域とリー
ド(9)(9)−のランド部側先端部(9°)(9°)
−の下面に跨がって絶縁性接着剤(12)で貼着固定さ
れる。配線基板(11)はシリコンやプラスチックなど
の絶縁基板(13)の表裏両面に受動素子パターンや配
線パターン、ポンディングパッド、半田付ランドなどの
回路素子パターン(14a )(14b )を薄膜状に
被着形成したものである。
化されたリードフレームで、図面では1つのランド部(
8)と、このランド部(8)の近傍から延びる多数のリ
ード(9)(9)をタイバー(10) (10)
−で連結一体化した部分を示す。(11)は本発明の特
徴とする配線基板で、ランド部(8)の下面全域とリー
ド(9)(9)−のランド部側先端部(9°)(9°)
−の下面に跨がって絶縁性接着剤(12)で貼着固定さ
れる。配線基板(11)はシリコンやプラスチックなど
の絶縁基板(13)の表裏両面に受動素子パターンや配
線パターン、ポンディングパッド、半田付ランドなどの
回路素子パターン(14a )(14b )を薄膜状に
被着形成したものである。
(15)はランド部(8)上にマウントされた大電力用
半導体ペレット、(16)は配線基板(11)上の半田
付ランドにマウントされた小信号用半導体ペレット、(
IT) (17)−・・は配線基板(11)上の他の
半田付ランドにマウントされた抵抗コンデンサ等のチッ
プ部品である。(1B) (1B)−は各半導体ペレ
ット(15) (16)の表面電極と対応するリード
先端部(9’) (9’)−・及び配線基板(11)
のボンディングバンドや、配線基板(11)のポンディ
ングパッドと対応するリード先端部(9’) (9°
)−を電気的接続するボンディングワイヤである。1線
の(19)はワイヤボンディング後にモールド成形され
る外装樹脂材である。
半導体ペレット、(16)は配線基板(11)上の半田
付ランドにマウントされた小信号用半導体ペレット、(
IT) (17)−・・は配線基板(11)上の他の
半田付ランドにマウントされた抵抗コンデンサ等のチッ
プ部品である。(1B) (1B)−は各半導体ペレ
ット(15) (16)の表面電極と対応するリード
先端部(9’) (9’)−・及び配線基板(11)
のボンディングバンドや、配線基板(11)のポンディ
ングパッドと対応するリード先端部(9’) (9°
)−を電気的接続するボンディングワイヤである。1線
の(19)はワイヤボンディング後にモールド成形され
る外装樹脂材である。
尚、上記実施例の半導体装置は、ハイブリッドICに適
用したものであり、これの製造はリードフレーム(7)
への配線基板(11)の貼着固定、ランド部(8)と配
線基板(11)上への半導体ペレンl−(15) (
16)とチップ部品(17)(17)−−のマウント、
ワイヤボンディング、樹脂モールド成形、及びリードフ
レーム(7)からタイバー(10) (10) を
切断除去して個々のハイブリッドICを得る工程で行わ
れる。
用したものであり、これの製造はリードフレーム(7)
への配線基板(11)の貼着固定、ランド部(8)と配
線基板(11)上への半導体ペレンl−(15) (
16)とチップ部品(17)(17)−−のマウント、
ワイヤボンディング、樹脂モールド成形、及びリードフ
レーム(7)からタイバー(10) (10) を
切断除去して個々のハイブリッドICを得る工程で行わ
れる。
このような半導体装置は次のことを可能にする。
第一に、リードフレーム(7)の各リード先端部(9’
) (9°) は配線基板(11)の絶縁基板(13
)上に貼着固定されているので、リードフレーム(7)
の成形時にリード先端部(9°)〈9″)−に乱れが!
l−じても、この乱れは絶縁基板(13)上に押し付は
貼着される時に修正されるので、リード先端部(9°)
(9’) は絶縁基i (13)上に乱れの無い
状態で固定される。従ってリード先端部(9’) (
9’)−へのワイヤボンディングは、常に良好な条件下
で行えてボンディング性が向−卜する。またリードフレ
ーム搬送時やモールド成形時に外力が加わってもリード
先端部(9°)(9°) は絶縁基板(13)で安定に
支持されて動くことが無いので、ワイヤ断線、ワイヤ倒
れ等の事故が減少し、歩留まりの良い半導体装置製造を
可能にする。
) (9°) は配線基板(11)の絶縁基板(13
)上に貼着固定されているので、リードフレーム(7)
の成形時にリード先端部(9°)〈9″)−に乱れが!
l−じても、この乱れは絶縁基板(13)上に押し付は
貼着される時に修正されるので、リード先端部(9°)
(9’) は絶縁基i (13)上に乱れの無い
状態で固定される。従ってリード先端部(9’) (
9’)−へのワイヤボンディングは、常に良好な条件下
で行えてボンディング性が向−卜する。またリードフレ
ーム搬送時やモールド成形時に外力が加わってもリード
先端部(9°)(9°) は絶縁基板(13)で安定に
支持されて動くことが無いので、ワイヤ断線、ワイヤ倒
れ等の事故が減少し、歩留まりの良い半導体装置製造を
可能にする。
第二に、配線基板(11)の表面の回路素子パターン(
14a )はランド部(8)やリード先端部(9’)
(9°)−の存在でパターニングできる面積で小さく
なるが、裏面の回路素子パターン(14b )は大きな
面積のところにバターニングでき、而も裏面にはポンデ
ィングパッドや半田付ランドのバターニングの必要が無
いので、この回路素子パターン(14b )は主に受動
素子をパターニングしたもので構成できる。この裏面回
路素子パターン(14b )の受動素子は抵抗、コンデ
ンサ、インダクタンス素子でいずれも大抵抗、大容量、
大インダクタンスのものが形成できる。また裏面の回路
素子パターン(14b )と表面の回路素子パターン(
14a )との接続は絶縁基板(13)に第2図に示す
ようにスルーホール(20> (20) −を形成し
てこのスルーホール(20) (20)−を介して上
下パターンの回路端子間を接続することで容易に行える
。このような配線基板(11)の使用により大抵抗、大
容量、大インダクタンスの従来外付けしていた部品が省
略でき、ハイブリッドICのより小形化、多機能化、低
コスト化が実現できる。
14a )はランド部(8)やリード先端部(9’)
(9°)−の存在でパターニングできる面積で小さく
なるが、裏面の回路素子パターン(14b )は大きな
面積のところにバターニングでき、而も裏面にはポンデ
ィングパッドや半田付ランドのバターニングの必要が無
いので、この回路素子パターン(14b )は主に受動
素子をパターニングしたもので構成できる。この裏面回
路素子パターン(14b )の受動素子は抵抗、コンデ
ンサ、インダクタンス素子でいずれも大抵抗、大容量、
大インダクタンスのものが形成できる。また裏面の回路
素子パターン(14b )と表面の回路素子パターン(
14a )との接続は絶縁基板(13)に第2図に示す
ようにスルーホール(20> (20) −を形成し
てこのスルーホール(20) (20)−を介して上
下パターンの回路端子間を接続することで容易に行える
。このような配線基板(11)の使用により大抵抗、大
容量、大インダクタンスの従来外付けしていた部品が省
略でき、ハイブリッドICのより小形化、多機能化、低
コスト化が実現できる。
第三に、大電力用半導体ベレン) (15)をランド部
(8)に、小信号用半導体ベレソI−(16)を配線基
板(11)にマウントすることにより、大電力用半導体
ペレット(15)の放熱性が保証され、また厚さの大き
い小信号用半導体ペレット(16)は、対応するリード
先端部(9’) (9″)−・とディンプル構造で配
置されることになってボンディング性が保証される。
(8)に、小信号用半導体ベレソI−(16)を配線基
板(11)にマウントすることにより、大電力用半導体
ペレット(15)の放熱性が保証され、また厚さの大き
い小信号用半導体ペレット(16)は、対応するリード
先端部(9’) (9″)−・とディンプル構造で配
置されることになってボンディング性が保証される。
第四に、パイブリッドfCの品種に応じ配線基板(11
)を多品種用意して、ハイブリッドICの機能変更に応
じ使用する配線基板(11)を選択すればリードフレー
ム(7)の標準化が可能となり、リードフレーム(7)
の製造コストの低減が図れる。これは多品種少量生産の
ハイブリッドICにとって特に有効である。
)を多品種用意して、ハイブリッドICの機能変更に応
じ使用する配線基板(11)を選択すればリードフレー
ム(7)の標準化が可能となり、リードフレーム(7)
の製造コストの低減が図れる。これは多品種少量生産の
ハイブリッドICにとって特に有効である。
第3図の第2実施例は上記リードフレーム(7)を使用
したハイブリッドICであって、第1実施例との相違点
は配線基板(11’ )に上記配線基板(11)のラン
ド部マウント予定部分の周辺部を除く中央部分に窓孔(
21)を形成した棒状のものを用いることである。
したハイブリッドICであって、第1実施例との相違点
は配線基板(11’ )に上記配線基板(11)のラン
ド部マウント予定部分の周辺部を除く中央部分に窓孔(
21)を形成した棒状のものを用いることである。
第4図及び第5図の第3実施例はリードフレーム(22
)、配線基板(23)共に変更したハイブリッドICを
示す。リードフレーム(22)は1つのランド部(24
)の周辺に幅広の大電力用リード群(25)とファイン
パターン化された幅狭の小電力用リード群(26)を配
し、各々、タイバー(27) (27L−で連結した
ものである。
)、配線基板(23)共に変更したハイブリッドICを
示す。リードフレーム(22)は1つのランド部(24
)の周辺に幅広の大電力用リード群(25)とファイン
パターン化された幅狭の小電力用リード群(26)を配
し、各々、タイバー(27) (27L−で連結した
ものである。
配線基板(23)はランド部(24)の下面一部と小電
力用リード群(26)の各リード先端部(26’ )(
26°)・−・下に貼着固定される大きさものが使用さ
れる。この配線基板(23)は、絶縁基板(28)の表
裏両面に回路素子パターン(29a )(29b )を
形成したものである。リードフレーム(22)への配線
基板(23)の貼着固定後に第1実施例と同様に部品マ
ウント、ワイヤボンディング、モールド成形が行われる
。
力用リード群(26)の各リード先端部(26’ )(
26°)・−・下に貼着固定される大きさものが使用さ
れる。この配線基板(23)は、絶縁基板(28)の表
裏両面に回路素子パターン(29a )(29b )を
形成したものである。リードフレーム(22)への配線
基板(23)の貼着固定後に第1実施例と同様に部品マ
ウント、ワイヤボンディング、モールド成形が行われる
。
この第3実施例において、大電力用リード群(25)の
各リード先端部(25’ ) (25’ ) −下に
も配線基板を貼着してもいいが、大電力用リード群(2
5)はリード幅が大きくて機械的に安定しているので、
配線基板の貼着は必ずしも必要とせず、従って上記第3
実施例の如くすることが配線基板の材料節約の意味から
望ましい。
各リード先端部(25’ ) (25’ ) −下に
も配線基板を貼着してもいいが、大電力用リード群(2
5)はリード幅が大きくて機械的に安定しているので、
配線基板の貼着は必ずしも必要とせず、従って上記第3
実施例の如くすることが配線基板の材料節約の意味から
望ましい。
尚、本発明はハイブリッドICに限らず、リニアICな
どにも同様に適用し得る。
どにも同様に適用し得る。
血■p碧1
本発明によれば、リードフレームがファインパターン化
されてもリード先端部への配線基板の固着一体化で、ワ
イヤのボンディング性改善が図れ、歩留まりの良い高1
rsWI性の半導体装置が提供できる。また配線基板の
付設でリードフレームの標準化や、外付は部品の省略が
可能で半導体装置の小形化、多機能化、低コスト化が図
れる。
されてもリード先端部への配線基板の固着一体化で、ワ
イヤのボンディング性改善が図れ、歩留まりの良い高1
rsWI性の半導体装置が提供できる。また配線基板の
付設でリードフレームの標準化や、外付は部品の省略が
可能で半導体装置の小形化、多機能化、低コスト化が図
れる。
第1図及び第2図は本発明の第1実施例である半導体装
置に用いられるリードフレームを示す部分平面1フ及び
A−A線に沿う要部断面図、第3図は本発明の第2実施
例を示すリードフレームの断面図、第4図及び@5図は
本発明の第3実施例を示すリードフレームの部分平面図
及びB −B Imに沿う要部断面図である。第6図及
び第7図は従来の半導体装置に用いられるリードフレー
ムの部分平面図及びC−C線に沿う断面図、第8図は他
の従来の半導体装置に用いられるリードフレームの要部
断面図である。 (7)−m−リードフレーム、(8)−ランド部、 (
9)−リード、 (9’)−リード先端部、(11)
(11’ ) −配線基板、(13) −絶縁基板、
(14a ) (14b )−回路素子パターン、(
15)(16) (17)−・一部品、(22)−リ
ードフレーム、(23)−・−配線基板、(24)−ラ
ンド部、(25)(26) −リード〔群〕、 (2
5” ) (26’ )−リード先端部、(2B)
−絶縁基板、(29a ) (29b )−回路素
子パターン。 く] 1114図 箇5図 第7図 W!8図
置に用いられるリードフレームを示す部分平面1フ及び
A−A線に沿う要部断面図、第3図は本発明の第2実施
例を示すリードフレームの断面図、第4図及び@5図は
本発明の第3実施例を示すリードフレームの部分平面図
及びB −B Imに沿う要部断面図である。第6図及
び第7図は従来の半導体装置に用いられるリードフレー
ムの部分平面図及びC−C線に沿う断面図、第8図は他
の従来の半導体装置に用いられるリードフレームの要部
断面図である。 (7)−m−リードフレーム、(8)−ランド部、 (
9)−リード、 (9’)−リード先端部、(11)
(11’ ) −配線基板、(13) −絶縁基板、
(14a ) (14b )−回路素子パターン、(
15)(16) (17)−・一部品、(22)−リ
ードフレーム、(23)−・−配線基板、(24)−ラ
ンド部、(25)(26) −リード〔群〕、 (2
5” ) (26’ )−リード先端部、(2B)
−絶縁基板、(29a ) (29b )−回路素
子パターン。 く] 1114図 箇5図 第7図 W!8図
Claims (1)
- (1)リードフレームのランド部下とこのランド部の近
傍から周辺に延びる複数のリードのランド部側先端部下
とに跨がって、少なくともその裏面に受動素子を含む回
路素子パターンを形成した配線基板を固着して、前記ラ
ンド部や配線基板上に半導体ペレット等の部品を固着し
てワイヤボンディングで接続したことを特徴とする半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59135577A JPS6114731A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59135577A JPS6114731A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6114731A true JPS6114731A (ja) | 1986-01-22 |
Family
ID=15155064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59135577A Pending JPS6114731A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6114731A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61112655U (ja) * | 1984-12-26 | 1986-07-16 | ||
WO1997024764A1 (en) * | 1996-01-02 | 1997-07-10 | Texas Instruments Incorporated | Integrated system package |
EP1143514A3 (en) * | 2000-03-07 | 2004-03-31 | Mitsubishi Denki Kabushiki Kaisha | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon |
EP2104142A2 (en) | 2008-03-18 | 2009-09-23 | MediaTek Inc. | Semiconductor chip package |
US8018037B2 (en) | 2009-04-16 | 2011-09-13 | Mediatek Inc. | Semiconductor chip package |
US8106490B2 (en) | 2008-03-18 | 2012-01-31 | Mediatek Inc. | Semiconductor chip package |
EP2618371A3 (en) * | 2012-01-19 | 2017-02-22 | Semiconductor Components Industries, LLC | Semiconductor device |
EP4027382A4 (en) * | 2019-09-30 | 2023-04-05 | Huawei Technologies Co., Ltd. | LEAD FRAME, PACKAGED INTEGRATED PCB, POWER CHIP AND PACKING METHOD FOR PCB |
EP4195261A1 (en) * | 2021-12-08 | 2023-06-14 | Nxp B.V. | Semiconductor package having lead frame with semiconductor die and component module mounted on opposite surfaces of the lead frame and methods of manufacture thereof |
-
1984
- 1984-06-29 JP JP59135577A patent/JPS6114731A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61112655U (ja) * | 1984-12-26 | 1986-07-16 | ||
WO1997024764A1 (en) * | 1996-01-02 | 1997-07-10 | Texas Instruments Incorporated | Integrated system package |
EP1143514A3 (en) * | 2000-03-07 | 2004-03-31 | Mitsubishi Denki Kabushiki Kaisha | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon |
US8212343B2 (en) | 2008-03-18 | 2012-07-03 | Mediatek Inc. | Semiconductor chip package |
EP2104142A2 (en) | 2008-03-18 | 2009-09-23 | MediaTek Inc. | Semiconductor chip package |
EP2104142A3 (en) * | 2008-03-18 | 2010-10-13 | MediaTek Inc. | Semiconductor chip package |
US7875965B2 (en) | 2008-03-18 | 2011-01-25 | Mediatek Inc. | Semiconductor chip package |
US8106490B2 (en) | 2008-03-18 | 2012-01-31 | Mediatek Inc. | Semiconductor chip package |
US8018037B2 (en) | 2009-04-16 | 2011-09-13 | Mediatek Inc. | Semiconductor chip package |
US8288848B2 (en) | 2009-04-16 | 2012-10-16 | Mediatek Inc. | Semiconductor chip package including a lead frame |
EP2618371A3 (en) * | 2012-01-19 | 2017-02-22 | Semiconductor Components Industries, LLC | Semiconductor device |
EP4027382A4 (en) * | 2019-09-30 | 2023-04-05 | Huawei Technologies Co., Ltd. | LEAD FRAME, PACKAGED INTEGRATED PCB, POWER CHIP AND PACKING METHOD FOR PCB |
US11887918B2 (en) | 2019-09-30 | 2024-01-30 | Huawei Technologies Co., Ltd. | Lead frame, packaged integrated circuit board, power chip, and circuit board packaging method |
EP4195261A1 (en) * | 2021-12-08 | 2023-06-14 | Nxp B.V. | Semiconductor package having lead frame with semiconductor die and component module mounted on opposite surfaces of the lead frame and methods of manufacture thereof |
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