JP3429245B2 - 半導体装置及びその製造方法 - Google Patents
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Description
の製造方法に関するものである。
導体装置の断面の概略図を図10に、上面からみた透視
図を図11に示す。これらの図は、QFP(Quad
Flat Package)と呼ばれるパッケージ形態
を示している。本パッケージは2つの半導体素子を積層
しており、それを1つのパッケージに搭載している。
子1及び2を搭載するダイパッド3は、その配線におい
てショート等の発生を抑え、トランスファモールド成型
時に樹脂をバランスよく充填させ、成型後にパッケージ
の反りを抑制するために、インナーリード部8よりも折
り曲げて位置を低くする、ダウンセットと称される加工
を施されている。すなわち、ダウンセット深さをDとし
て、半導体素子2上のモールド樹脂厚t1とダイパッド
3下のモールド樹脂厚t2を同一寸法にするように設計
されている。
パッド3上に、半導体素子1が導電性接着剤、又は絶縁
性接着剤等の接着層4によって搭載され(第1の接着
層)、さらに半導体素子1の上に半導体素子2が絶縁性
接着剤等の接着層5によって搭載(第2の接着層)され
る。第2の接着層5は半導体素子1,2同士を接着する
ため絶縁性が必要である。
体素子2上の電極7とインナーリード部8が金線等の金
属細線9、及び10で配線され、また、半導体素子1上
の電極6と半導体素子2上の電極7が金属細線11で配
線される。さらに、必要部分はエポキシ樹脂等によって
トランスファモールド封止され、パッケージ部分12が
形成され、アウターリード部13が半田メッキ等の端子
処理と所望の形状に加工されることによりパッケージン
グが完了する。
た従来構成のパッケージでは、以下に示すような問題点
があった。
ダウンセット深さが通常より深いため、リードフレーム
製作時の歩留まりが通常に比べて低下し、その結果、コ
ストアップとなっていた(通常のダウンセット深さは半
導体素子と接着層の厚さの1/2であり、一般に0.1
5〜0.25mm程度であるが、2つの半導体素子を搭
載するには、その2倍の0.3〜0.5mm程度に設計
する必要があり、ハンドリング等の問題が発生し易くな
っていた)。
ダウンセット深さが通常より深いため、組立工程での搬
送やモールドまでの工程で変形が発生し、所望のダウン
セット量を維持できないため、ワイヤ断線やワイヤ露出
等のモールド不良が発生し、組立歩留まりが低下し、そ
の結果、コストアップとなっていた。
半導体素子2を搭載するため、その接着剤の応力が半導
体素子1の表面に発生し、その結果、半導体素子上のア
ルミ等の配線がスライド又は、断線したり、パッシベー
ション膜にクラックが入ったりし、その結果、耐湿性等
の品質低下を発生させることがあった。
るために素子表面にバッファとなるコーティングを施す
対策が考えられるが、それはコストアップを招いてい
た。
半導体素子2を搭載するため、その接着剤のヌレ広がり
をコントロールすることが難しい。そのため、下側の半
導体素子1と上側の半導体素子2の寸法差をそのヌレ広
がりの分大きくする必要があった。その結果、接着剤の
種類にもよるが片側0.5mm程度は大きくする必要が
あった。
半導体素子2を搭載するため、高速で信号をやりとりす
る場合には、半導体素子2が半導体素子1のノイズ等を
受けてしまう。その結果、所望の特性を得ることができ
ず、本パッケージ構造を採用できなかった。
半導体素子2を搭載するため、半導体素子2が素子の裏
面に電位を必要とする場合は、構造上電位を与えられな
い。その結果、本パッケージ構造を採用できなかった
(メモリ系デバイスとロジック系デバイスを組み合わせ
る場合、一般にメモリ系デバイスの方が小さいことが多
く、その場合、メモリ系デバイスが半導体素子2に該当
することになるが、設計によってはメモリ系デバイスは
裏面電位が必要になることも多かった)。
ット加工する必要がなく、リードフレーム製作時の歩留
まりを低下させることがなく、また、接着層を設ける際
に同時に粘性が生じてしまい、半導体素子の位置決めが
困難になることを防止することができる半導体装置及び
その製造方法を提供することを目的とする。
成するために、 〔1〕二つの半導体素子を積層して搭載する半導体装置
において、半導体素子を搭載するリードフレームのダイ
パッドはフラットであり、かつ、前記ダイパッドのサイ
ズはこのダイパッドの上に搭載する第2の半導体素子よ
りは大きく、前記ダイパッドの下に搭載する第1の半導
体素子よりは小さいサイズに設定し、前記ダイパッド上
に第2の半導体素子の裏面を第2の接着層により固着
し、前記ダイパッド下に第1の半導体素子の表面を第1
の接着層により固着し、前記第1の接着層と第2の接着
層の位置をずらして配置することを特徴とする。
る半導体装置において、半導体素子を搭載するリードフ
レームのダイパッドはフラットであり、かつ、前記ダイ
パッドのサイズはこのダイパッドの上に搭載する第2の
半導体素子、及び前記ダイパッドの下に搭載する第1の
半導体素子より十分小さいサイズに設定し、前記ダイパ
ッド上に第2の半導体素子の裏面を第2の接着層により
固着し、前記ダイパッド下に第1の半導体素子の表面を
第1の接着層により固着し、前記第1の接着層と第2の
接着層の位置をずらして配置することを特徴とする。
る半導体装置の製造方法において、半導体素子を搭載す
るフラットなリードフレームのダイパッドの表面と裏面
に予めそれぞれ位置を異ならせて第1及び第2の接着層
を形成し、まず、前記ダイパッドの裏面側に前記第1の
接着層により前記ダイパッドのサイズより大きい第1の
半導体素子の表面を固着し、その後、前記ダイパッドの
表面側に前記第2の接着層により前記ダイパッドのサイ
ズより小さい第2の半導体素子の裏面を固定することを
特徴とする。
る半導体装置の製造方法において、半導体素子を搭載す
るフラットなリードフレームのダイパッドの裏面に予め
第1の接着層を形成し、まず、前記ダイパッドの裏面側
にこのダイパッドのサイズより大きい第1の半導体素子
の表面を固着し、その後、前記ダイパッドの表面側に第
2の接着層を前記接着層の位置を異ならせて形成し、前
記ダイパッドの表面側にこのダイパッドのサイズより小
さい第2の半導体素子の裏面を固定することを特徴とす
る。
装置の製造方法において、前記第1の接着層と第2の接
着層とは軟化温度の異なったものを用いることを特徴と
する。
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱硬化性を有する第1の接着層
を設ける工程と、前記ダイパッドの前記表面に熱硬化性
を有する第2の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第1の半導体素子の前
記電極パッドを避けた前記表面を前記第1の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第1の半導体素子よりも小さい第2の半導
体素子の前記裏面を前記第2の接着層に固定する工程と
を施し、前記第1及び前記第2の接着層は、各々、異な
る硬化温度を有しており、前記第1若しくは第2の半導
体素子のいずれか一方が、より低い硬化温度を有する接
着層により固定された後、他方の前記第2若しくは前記
第1の半導体素子が、より高い硬化温度を有する接着層
により固定されることを特徴とする。
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱可塑性を有する第1の接着層
を設ける工程と、前記ダイパッドの前記表面に熱可塑性
を有する第2の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第1の半導体素子の前
記電極パッドを避けた前記表面を前記第1の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第1の半導体素子よりも小さい第2の半導
体素子の前記裏面を前記第2の接着層に固定する工程と
を施し、前記第1及び前記第2の接着層は、各々、異な
る軟化温度を有しており、前記第1若しくは第2の半導
体素子のいずれか一方が、より高い軟化温度を有する接
着層により固定された後、他方の前記第2若しくは前記
第1の半導体素子がより低い軟化温度を有する接着層に
より固定されることを特徴とする。
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱硬化性を有する第1の接着層
を設ける工程と、前記ダイパッドの前記表面に熱硬化性
を有する第2の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第1の半導体素子の 前
記電極パッドを避けた前記表面を前記第1の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第1の半導体素子よりも小さい第2の半導
体素子の前記裏面を前記第2の接着層に固定する工程と
を施し、前記ダイパッドの前記裏面に設けられる前記第
1の接着層の領域は、前記ダイパッドの前記表面に設け
られる前記第2の接着層の領域に対向する領域と異なる
領域に設けられていることを特徴とする。
面と、裏面とを有するダイパッドを設ける工程と、前記
ダイパッドの前記裏面に熱可塑性を有する第1の接着層
を設ける工程と、前記ダイパッドの前記表面に熱可塑性
を有する第2の接着層を設ける工程と、電極パッドの形
成された表面と、裏面とを有する第1の半導体素子の前
記電極パッドを避けた前記表面を前記第1の接着層に固
定する工程と、電極パッドの形成された表面と、裏面と
を有し、前記第1の半導体素子よりも小さい第2の半導
体素子の前記裏面を前記第2の接着層に固定する工程と
を施し、前記ダイパッドの前記裏面に設けられる前記第
1の接着層の領域は、前記ダイパッドの前記表面に設け
られる前記第2の接着層の領域に対向する領域と異なる
領域に設けられていることを特徴とする。
て図を参照しながら詳細に説明する。
型半導体装置の概略断面図、図2はその樹脂封止型半導
体装置を上面から見た透視図である。
子(第1の半導体素子)、2は上側の半導体素子(第2
の半導体素子)、3はダイパッド、4は第1の接着層、
5は第2の接着層、6は下側の半導体素子の電極、7は
上側の半導体素子の電極、8はインナーリード部、9,
10,11は金属細線、12はパッケージ部分、13は
アウターリード部である。
は、ダウンセット加工されていない、インナーリード8
とダイパッド3とが同一面に形成されているリードフレ
ームを使用する。ダウンセット加工されていないダイパ
ッド3上には第2の半導体素子2の裏面が搭載され、ダ
イパッド3下には第1の半導体素子1の表面が搭載され
る構造である。
固定される第1の半導体素子1の電極パッド6が、上に
固定される第2の半導体素子2の縁により規定された領
域よりも外側に設けられた半導体素子1,2を搭載する
ようにしているので、第1の半導体素子の電極パッド6
及び第2の半導体素子2の電極パッド7は重ならない。
また、各電極パッド6,7はダイパッド3より露出する
ように設けられている。具体的には、用いる接着剤の種
類にもよるが、ダイパッド3の上に搭載される第2の半
導体素子2と、下に搭載される第1の半導体素子1との
サイズの差は、下側の第1の半導体素子1の電極パッド
6に配線できる最小寸法、つまり、片側0.3mm程度
にすることができる。
3に各半導体素子1,2を搭載した後、公知のワイヤボ
ンディング法等により、各半導体素子1,2の一括した
電気的接続を行うことが可能となる。
第2の半導体素子2上のモールド樹脂厚t1と第1の半
導体素子1下のモールド樹脂厚t2が同一寸法になるの
である。つまり、ダイパッド3を中心に上下に第1,第
2の半導体素子1,2と、その接着層4,5を持たせる
ため、第1,第2の半導体素子1,2の厚さと接着層
4,5の厚さを同じに設定すれば、第2の半導体素子2
上のモールド樹脂厚t1と第1の半導体素子1下のモー
ルド樹脂t2が同一寸法になる(リードフレームを挟ん
でモールドの上側寸法と下側寸法を同一にした場合)。
ド3の上に搭載する第2の半導体素子2より大きく、ダ
イパッド3の下に搭載する第1の半導体素子1より小さ
いサイズとする(第2の半導体素子2のサイズ<ダイパ
ッド3のサイズ<第1の半導体素子1のサイズ)。
のダイパッド3上に、第2の半導体素子2の裏面が導電
性接着剤、又は絶縁性接着剤等の第2の接着層5によっ
て搭載され、さらにダイパッド3下には半導体素子1の
表面が絶縁性接着剤等の第1の接着層4によって搭載さ
れている。ここで、第2の接着層5に用いる接着剤の持
つ性質を変えると、必要に応じて第2の半導体素子2に
電位を与えることが可能となる。また、第1の接着層4
は下側の半導体素子1を接着するため絶縁性が必要であ
る。
び第2の半導体素子2上の電極7とインナーリード部8
が金線等の金属細線9、及び10で配線され、また、第
1の半導体素子1上の電極6と第2の半導体素子2上の
電極7が金属細線11で配線される。さらに、必要部分
がエポキシ樹脂等によってトランスファモールド封止さ
れ、パッケージ部分12が形成され、アウターリード部
13が半田メッキ等の端子処理と所望の形状に加工され
ることによりパッケージングが完了する。
半導体素子2の電気信号は、それぞれの一部の電極同士
が金属細線11で接続され、また、もう一方の電極同志
は金属細線9,10を介してリードフレーム(インナー
リード)8に接続され、最終的にアウターリード13に
至り、外部へ伝わる。
れば、以下のような効果を奏することができる。
め、リードフレーム製作時の歩留まりを低下させること
がなく、また単純な構造になり、その結果、コストダウ
ンできる。
め、組立工程での搬送やモールドまでの工程で変形が発
生し難く、組立歩留まりを低下させることがなく、その
結果、コストの低減化を図ることができる。
挟んで上下に半導体素子1,2を搭載するため、半導体
素子間をリードフレーム(ダイパッド3)がシールドす
ることとなり、ノイズの影響を受けることを抑制する。
その結果、高速で信号をやりとりする場合でも、本パッ
ケージ構造の採用が可能となる。
半導体素子2を搭載しているため、半導体素子2の裏面
に電位が必要な場合は、第2の接着層5として導電性の
接着剤、例えば半田ペースト等を用いることにより、電
位を与えることが可能となる。
のサイズの関係が(第2の半導体素子2<ダイパッド3
<第1の半導体素子1)となるようにした。特に本実施
例においては、(ダイパッド3<第1の半導体素子1)
という関係にすることで、第1の半導体素子1を第1の
接着層4に固定する際に、第1の接着層4が、ダイパッ
ド3下の第1の半導体素子1へ流れ出てしまうことを防
止している。
イパッド3の面積をより広くすることで、高いグランド
効果を得ることが可能となり、第1の半導体素子1を動
作させた際に生じるノイズを低減することが可能とな
る。
る。
型半導体装置の概略断面図、図4はその樹脂封止型半導
体装置を上面から見た透視図である。第1実施例と同様
に、半導体素子を搭載するダイパッド3は、ダウンセッ
ト加工されていない、フラットなフレームを使用する。
3の下側に搭載する第1の半導体素子1、第2の半導体
素子2のそれぞれのサイズより極めて(十分)小さく具
体的には、ダイパッド3下に搭載される第1の半導体層
1表面の面積の1/2以下であることが望ましい。本実
施例においては、(ダイパッド3のサイズ<第2の半導
体素子2のサイズ<第1の半導体素子1のサイズ)とな
るように配置している。その他は第1実施例と同様のた
め省略する。
れば、以下のような効果を奏することができる。
め、リードフレーム製作時の歩留まりを低下させること
がなく、また、単純な構造になる。その結果、コストの
低減化を図ることができる。
め、組立工程での搬送やモールドまでの工程で変形が発
生し難く、組立歩留まりを低下させることがない。その
結果、コストの低減化を図ることができる。
め、半導体との接着面の面積も小さくなることと、その
接着層の位置がパッケージの中央にあり、発生応力はパ
ッケージ中央からの距離に比例することから、第1の半
導体素子1の表面に発生する応力が小さくなるため、パ
ッシベーション膜が半導体素子上のアルミニウム等の配
線がスライドまたは、断線耐湿性等の品質の低下を発生
させる危険性を抑制することが可能となる。従って、こ
の表面に加わるダメージを防止するために素子表面にバ
ッファとなるコーティングを施す対策を取る必要がなく
なり、その結果、コストの低減化を図ることができる。
3の面積が十分に小さいため、半導体素子1,2を固定
する際に必要な接着剤の塗布量が少なくて済むようにな
る。このようにすることで、半導体素子1,2を接着す
る際、加える圧力にバラツキが生じた場合でも、接着剤
を均一に行き渡らせることが可能となる。結果、十分な
接着強度を得ることが可能となる。
挟んで上下に第1,第2の半導体素子1,2を搭載する
こととダイパッド3のサイズは小さいが第1の半導体素
子1と第2の半導体素子2の間にダイパッド3の板厚分
の距離を取れることから、比較的高速で信号をやり取り
する場合でも、半導体素子間をリードフレーム(ダイパ
ッド3)がシールドする効果を得られることとなり、ノ
イズの影響を受けることを抑制する。その結果、本パッ
ケージ構造の採用が可能となる。
第2の半導体素子2を搭載するため、第2の半導体素子
2が素子の裏面に電位を必要な場合でも、構造上電位を
与えることが可能となる。
る。
子の製造工程断面図である。
導体素子を搭載するダイパッド3は、ダウンセット加工
されていない、フラットなフレームを用意し、さらに、
ダイパッド3の上下には、予め、絶縁性接着剤の接着層
4と絶縁性又は導電性接着剤5を形成する。つまり、半
導体素子(図示なし)を搭載する際に接着層(第1、及
び第2の接着層)となるようにしている。この接着層
4,5は、熱硬化性、又は熱可塑性の性質を有するペー
スト状、または、テープ状の絶縁性接着剤が考えられ
る。特に、最終硬化する前に、半導体素子1,2の位置
決めが可能な程度の適度の粘性を有するものが望まし
い。
イパッド3下に搭載する第1の半導体素子1を位置決め
して、第1の半導体素子1の裏面を通して、第1の半導
体素子1とダイパッド3を加熱し、ダイパッド3下の第
1の接着層4を軟化させて第1の半導体素子1を接着す
る。
1の半導体素子1の裏面から第1の半導体素子1とダイ
パッド3を通して加熱し、ダイパッド3上の第2の接着
層5を軟化させて、位置決めした第2の半導体素子2を
接着する。
最終的な硬化処理を行い、完全に半導体素子1,2を固
着し、ダイスボンド工程を完了する。更に、金属細線
9,10,11によるワイヤボンドを行なう。それ以降
はモールド工程等を行なう。
れば、以下のような効果を奏することができる。
め、リードフレーム製作時の歩留まりを低下させること
がなく、また単純な構造になる。しかし、ダイパッドの
上下に接着層を設けることによりコストアップになる
が、ダウンセット加工がないことと組立時に半導体素子
に接着層を設ける必要がなくなることから、最終的にコ
ストの低減化を図ることができる。
子1、及び第2の半導体素子2を搭載することと、予め
ダイパッド3上下に接着層を設けているため、各半導体
素子を接着する際に必要な加圧による接着剤の広がりを
容易にコントロールすることが可能となり、結果、接着
剤がダイパッド3下に流れ出る恐れが少なくなる。その
ため、下側の半導体素子1と上側の半導体素子2の寸法
差を最小(下側の第1の半導体素子1の電極に配線でき
る寸法)とすることが可能となる。接着剤の種類にもよ
るが、片側0.3mm程度にすることが可能となる。
る。
子の製造工程要部断面図である。
イパッド3は、ダウンセット加工されていない、フラッ
トなフレームである。さらに、ダイパッド3の上下に
は、予め、絶縁性接着剤等の接着層を形成しておき、半
導体素子を搭載する際に接着層(第1及び第2の接着
層)15,16となるようにしている。この第1、第2
の接着層15,16は、熱硬化性、又は熱可塑性の性質
を有するペースト状、又はテープ状の絶縁性接着剤が考
えられる。特に、最終硬化する前に、半導体素子の位置
決めが可能な程度の適度の粘性を有するものが望まし
い。
着剤によっては同時に粘性が生じてしまい、同一の位置
には設けられない場合がある。例えば、熱硬化性若しく
は熱可塑性の接着層で、接着を行う際に加熱を必要とす
る場合等である。この場合、加熱によってダイパッド3
の上下にある第1、第2の接着層16,15に同時に粘
性が生じてしまい、後に接着を行う第2の接着層16の
接着力が劣化する恐れがある。従って、ここでは、ダイ
パッド上下で設ける接着層16,15の領域をずらし、
表面と裏面で異なる位置に各接着層16,15を設ける
ように工夫している。このように各接着層16,15の
位置をずらして設けるようにすることで、ダイパッド3
の裏面に第1の半導体素子1を接着する際、第2の接着
層16が設けられていない領域を加熱し、第1の半導体
素子1の接着を行うことが可能となる。結果、後に第2
の半導体素子2を接着する第2の接着層16に直接熱が
加わることがなく、第2の接着層16の粘性を生じさせ
難くすることができる。その為、第2の接着層16の接
着力の劣化を防ぐことが可能となる。
工程も概ね、図5の製造工程と同様であるので、詳細な
説明は省略し、概略を説明する。但し、本実施例におい
ては、熱可塑性接着剤を用いている。
1の半導体素子1を位置決めして、第1の半導体素子1
の裏面、すなわち、第1の接着層15が設けられてお
り、かつ、第2の接着層16が設けられていない領域を
通して、第1の半導体素子1とダイパッド3を加熱し、
ダイパッド3下の第1の接着層15を軟化させて第1の
半導体素子1を接着する。
ら第1の半導体素子1とダイパッド3を通して加熱し、
ダイパッド3上の第2の接着層16を軟化させて位置決
めした第2の半導体素子2を接着する。
完全に第1,第2の半導体素子1,2を固着し、ダイス
ボンド工程を完了する。ワイヤボンド以降は通常も組立
工程と同一のため省略する。
れば、第3実施例の効果に加え、ダイパッド3の裏面に
第1の半導体素子1を接着する際、第2の接着層15が
設けられていない領域を加熱し、第1の半導体素子1の
接着を行うことが可能となる。結果として、第2の接着
層16の粘性が生じることを防止し、後に第2の半導体
素子2を接着する為に、重要な第2の接着層16の接着
力の劣化を防ぐことが可能となる。これにより、各半導
体素子が確実に接着された半導体装置を得ることができ
るようになる。
る。
子の製造工程要部断面図である。
ウンセット加工されていない、フラットなフレームであ
る。
絶縁性接着剤等の接着層を形成しており、半導体素子
(図示なし)を搭載する際に接着層(第1及び第2の接
着層)17,18となるようにしている。この接着層1
7,18は、熱硬化性、又は熱可塑性の性質を有するペ
ースト状、又はテープ状の絶縁性接着剤が考えられる。
特に、最終硬化する前に、半導体素子の位置決めが可能
な程度の粘性を有するものが望ましい。
着剤によっては、同時に粘性が生じてしまい、ダイスボ
ンド工程で半導体素子1,2が動いてしまい、十分な半
導体素子1,2の位置決め精度が得られない場合があ
る。例えば、熱硬化性若しくは熱可塑性の接着層で、接
着を行う際に加熱を必要とする場合等である。この場
合、加熱によってダイパッド3の上下にある接着層1
8,17に同時に粘性が生じてしまい、ダイスボンド工
程で半導体素子1,2が動いてしまう。その為、十分な
半導体素子1,2の位置決め精度が得られない恐れが生
じてしまう。従って、本実施例では、ダイパッド3の上
下に設ける接着層18,17の軟化温度を変えることで
工夫を行っている。
様、熱可塑性接着剤を例に挙げ、説明を行っている。し
かし、本実施例においても、接着層に熱硬化性接着剤を
用いてもよく、熱硬化性接着剤を用いる場合には、先に
接着を行う接着層の硬化温度が、後に接着する接着層の
硬化温度よりも低くなるように設定すればよい。具体的
には、先に接着を行うダイパッド3下に設けられている
第1の接着層17の軟化温度を高く設定し(例えば10
0℃)、後に接着を行うダイパッド3上に設けられてい
る第2の接着層18の軟化温度を低く設定する(例えば
50℃)。
3下に搭載する第1の半導体素子1を位置決めして、第
1の半導体素子1の裏面を通して、第1の半導体素子1
とダイパッド3を加熱し、ダイパッド3下の第1の接着
層17部分の温度を所望の温度(例えば100℃)に設
定することによって、接着層を軟化させて第1の半導体
素子1を接着する。
ら第1の半導体素子1とダイパッド3を通して加熱し、
ダイパッド3上の第2の接着層18部分の温度を所望の
温度(例えば50℃)に設定することによって、第2の
接着層18を軟化させて、位置決めした第2の半導体素
子2を接着する。
完全に半導体素子1,2を固着し、ダイスボンド工程を
完了する。ワイヤボンド以降は通常の組立工程と同一の
ため省略する。
の硬化温度、軟化温度が異なる接着層を設けるようにし
たので、第3実施例の効果に加え、先に接着された半導
体素子の位置がずれることなく、もう一つの半導体素子
をダイパッドに接着することが可能となる。これによ
り、十分な半導体素子の位置決め精度が得られるように
なる。
る。
子の製造工程要部断面図である。
は、ダウンセット加工されていない、フラットなフレー
ムである。さらに、ダイパッド3の下には、予め、絶縁
性接着剤等の接着層14を形成しており、半導体素子
(図示なし)を搭載する際に接着層(第1の接着層)と
なるようにしている。この接着層14は、熱硬化性、又
は熱可塑性の性質を有するペースト状、又はテープ状の
絶縁性接着剤が考えられる。
電性接着剤の接着層19を形成しており、半導体素子を
搭載する際に接着層(第2の接着層)となるようにして
いる。
は、熱硬化性、又は熱可塑性の性質を有するペースト
状、又はテープ状の導電性接着剤が考えられる。どちら
の接着層も特に、最終硬化する前に、半導体素子1,2
の位置決めが可能な程度の適度の粘性を有するものが望
ましい。
1の半導体素子1(図示なし)を位置決めして、第1の
半導体素子1の裏面を通して、第1の半導体素子1とダ
イパッド3を加熱し、ダイパッド3下の第1の接着層1
4を軟化させて第1の半導体素子1を接着する。
ら第1の半導体素子1とダイパッド3を通して加熱し、
ダイパッド3上の第2の接着層19を軟化させて、位置
決めした第2の半導体素子2を接着する。その後、最終
的な硬化処理を行い、完全に半導体素子を固着し、ダイ
スボンド工程を完了する。ワイヤボンド以降は通常の組
立工程と同一のため省略する。
れば、第3実施例の効果に加えて、ダイパッド上に導電
性の接着層によって、第2の半導体素子2を搭載するた
め、第2の半導体素子2が素子の裏面に電位を必要な場
合は、構造上、電位を与えることが可能となる。
る。
子の製造工程要部断面図である。
ウンセット加工されていない、フラットなフレームであ
る。さらに、ダイパッド3の下には、予め、絶縁性接着
剤の接着層14を形成しており、半導体素子を搭載する
際に接着層となるようにしている。この接着層14は、
熱硬化性、又は熱可塑性の性質を有するペースト状、又
はテープ状の絶縁性接着剤が考えられる。そして、ダイ
パッド3の上には、予め、接着層を形成していない。
の半導体素子1(図示なし)を位置決めして、第1の半
導体素子1の裏面を通して、第1の半導体素子1とダイ
パッド3を加熱し、ダイパッド下の接着層を軟化させて
第1の半導体素子1を接着する。
たは、絶縁性接着剤を塗布する等の方法で接着層(図示
なし)を設けて、位置決めした第2の半導体素子2を接
着する。
完全に半導体素子を固着し、ダイスボンド工程を完了す
る。ワイヤボンド以降は通常の組立工程と同一のため省
略する。
ッド3上の接着層を予め設けていないことから、必要に
応じて、第2の半導体素子2の搭載方法を決定できるた
め、第2の半導体素子2が素子の裏面に電位を必要な場
合には、構造上電位を与えることが可能となるととも
に、電位が不要な場合にも対応可能である。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
よれば、ダウンセット加工する必要がなく、リードフレ
ーム製作時の歩留まりを低下させることがなく、また、
接着層を設ける際に同時に粘性が生じてしまい。半導体
素子の位置決めが困難になることを防止することができ
る。
を奏することができる。
必要がないため、リードフレーム製作時の歩留まりを低
下させることがなく、また単純な構造になる。その結
果、コストの低減化を図ることができる。
め、接着剤の面積も小さくなることと、その接着層の位
置がパッケージの中央にあり、発生応力はパッケージ中
央からの距離に比例することから、半導体素子の表面に
発生する応力が小さくなるため、パッシベーション膜が
半導体素子上のアルミニウム等の配線がスライド、また
は、断線耐湿性等の品質の低下を発生させる危険性を抑
制することが可能となる。
子、及び上側の半導体素子を搭載することと、予めダイ
パッド上下に接着層を設けているため、その接着剤のヌ
レ広がりをコントロールすることが容易になる。そのた
め、下側の半導体素子と上側の半導体素子の寸法差を最
小(下側の半導体素子の電極に配線できる寸法)とする
ことが可能となる。
いないことから、必要に応じて、上側の半導体素子の搭
載方法を決定できるため、上側の半導体素子が素子の裏
面に電位を必要な場合には、構造上電位を与えることが
可能となるとともに、電位が不要な場合にも対応可能で
ある。
置の概略断面図である。
置を上面から見た透視図である。
置の概略断面図である。
置を上面から見た透視図である。
程断面図である。
程要部断面図である。
程要部断面図である。
程要部断面図である。
程要部断面図である。
である。
透視図である。
Claims (9)
- 【請求項1】 二つの半導体素子を積層して搭載する半
導体装置において、 半導体素子を搭載するリードフレームのダイパッドはフ
ラットであり、かつ、前記ダイパッドのサイズは該ダイ
パッドの上に搭載する第2の半導体素子よりは大きく、
前記ダイパッドの下に搭載する第1の半導体素子よりは
小さいサイズに設定し、前記ダイパッド上に第2の半導
体素子の裏面を第2の接着層により固着し、前記ダイパ
ッド下に第1の半導体素子の表面を第1の接着層により
固着し、前記第1の接着層と第2の接着層の位置をずら
して配置することを特徴とする半導体装置。 - 【請求項2】 二つの半導体素子を積層して搭載する半
導体装置において、 半導体素子を搭載するリードフレームのダイパッドはフ
ラットであり、かつ、前記ダイパッドのサイズは該ダイ
パッドの上に搭載する第2の半導体素子、及び前記ダイ
パッドの下に搭載する第1の半導体素子より十分小さい
サイズに設定し、前記ダイパッド上に第2の半導体素子
の裏面を第2の接着層により固着し、前記ダイパッド下
に第1の半導体素子の表面を第1の接着層により固着
し、前記第1の接着層と第2の接着層の位置をずらして
配置することを特徴とする半導体装置。 - 【請求項3】 二つの半導体素子を積層して搭載する半
導体装置の製造方法において、 半導体素子を搭載するフラットなリードフレームのダイ
パッドの表面と裏面に予めそれぞれ位置を異ならせて第
1及び第2の接着層を形成し、まず、前記ダイパッドの
裏面側に前記第1の接着層により前記ダイパッドのサイ
ズより大きい第1の半導体素子の表面を固着し、その
後、前記ダイパッドの表面側に前記第2の接着層により
前記ダイパッドのサイズより小さい第2の半導体素子の
裏面を固定することを特徴とする半導体装置の製造方
法。 - 【請求項4】 二つの半導体素子を積層して搭載する半
導体装置の製造方法において、 半導体素子を搭載するフラットなリードフレームのダイ
パッドの裏面に予め第1の接着層を形成し、まず、前記
ダイパッドの裏面側に該ダイパッドのサイズより大きい
第1の半導体素子の表面を固着し、その後、前記ダイパ
ッドの表面側に第2の接着層を前記接着層の位置を異な
らせて形成し、前記ダイパッドの表面側に該ダイパッド
のサイズより小さい第2の半導体素子の裏面を固定する
ことを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項3又は4記載の半導体装置の製造
方法において、前記第1の接着層と第2の接着層とは軟
化温度の異なったものを用いることを特徴とする半導体
装置の製造方法。 - 【請求項6】 表面と、裏面とを有するダイパッドを設
ける工程と、 前記ダイパッドの前記裏面に熱硬化性を有する第1の接
着層を設ける工程と、 前記ダイパッドの前記表面に熱硬化性を有する第2の接
着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第1の
半導体素子の前記電極パッドを避けた前記表面を前記第
1の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
1の半導体素子よりも小さい第2の半導体素子の前記裏
面を前記第2の接着層に固定する工程とを施し、 前記第1及び前記第2の接着層は、各々、異なる硬化温
度を有しており、前記第1若しくは第2の半導体素子の
いずれか一方が、より低い硬化温度を有する接着層によ
り固定された後、他方の前記第2若しくは前記第1の半
導体素子が、より高い硬化温度を有する接着層により固
定されることを特徴とする半導体装置の製造方法。 - 【請求項7】 表面と、裏面とを有するダイパッドを設
ける工程と、 前記ダイパッドの前記裏面に熱可塑性を有する第1の接
着層を設ける工程と、 前記ダイパッドの前記表面に熱可塑性を有する第2の接
着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第1の
半導体素子の前記電極パッドを避けた前記表面を前記第
1の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
1の半導体素子よりも小さい第2の半導体素子の前記裏
面を前記第2の接着層に固定する工程とを施し 、 前記第1及び前記第2の接着層は、各々、異なる軟化温
度を有しており、前記第1若しくは第2の半導体素子の
いずれか一方が、より高い軟化温度を有する接着層によ
り固定された後、他方の前記第2若しくは前記第1の半
導体素子がより低い軟化温度を有する接着層により固定
されることを特徴とする半導体装置の製造方法。 - 【請求項8】 表面と、裏面とを有するダイパッドを設
ける工程と、 前記ダイパッドの前記裏面に熱硬化性を有する第1の接
着層を設ける工程と、 前記ダイパッドの前記表面に熱硬化性を有する第2の接
着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第1の
半導体素子の前記電極パッドを避けた前記表面を前記第
1の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
1の半導体素子よりも小さい第2の半導体素子の前記裏
面を前記第2の接着層に固定する工程とを施し、 前記ダイパッドの前記裏面に設けられる前記第1の接着
層の領域は、前記ダイパッドの前記表面に設けられる前
記第2の接着層の領域に対向する領域と異なる領域に設
けられていることを特徴とする半導体装置の製造方法。 - 【請求項9】 表面と、裏面とを有するダイパッドを設
ける工程と、 前記ダイパッドの前記裏面に熱可塑性を有する第1の接
着層を設ける工程と、 前記ダイパッドの前記表面に熱可塑性を有する第2の接
着層を設ける工程と、 電極パッドの形成された表面と、裏面とを有する第1の
半導体素子の前記電極パッドを避けた前記表面を前記第
1の接着層に固定する工程と、 電極パッドの形成された表面と、裏面とを有し、前記第
1の半導体素子よりも小さい第2の半導体素子の前記裏
面を前記第2の接着層に固定する工程とを施し、 前記ダイパッドの前記裏面に設けられる前記第1の接着
層の領域は、前記ダイパッドの前記表面に設けられる前
記第2の接着層の領域に対向する領域と異なる領域に設
けられていることを特徴とする半導体装置の製造方法。
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