CN101506940A - 超结沟槽器件及方法 - Google Patents

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Abstract

本发明提供了半导体结构及方法，用于采用超结结构(41)和具有嵌入的控制栅(48)的上覆的沟槽(90)的半导体器件(40)。该方法包括，形成(52－6、52－9)交错的具有不同导电类型和不同迁移率的第一(70)和第二(74)半导体材料的第一(70－1、70－2、70－3、70－4等)和第二(74－1、74－2、74－3等)间隔区域，使得在第一实施例中，对于相同的载流子类型，第二半导体材料(74)具有比第一半导体材料(70)更高的迁移率，以及设置(52－14)上覆的第三半导体材料(82)，其中沟槽(90、91)形成有侧壁(913)，在该侧壁上有第四半导体材料(87)，第四半导体材料(87)具有比第三材料(82)更高的迁移率，适于承载在从源极区(86)经过沟槽(91)中第四(87)半导体材料与器件漂移空间(42)中第二半导体材料(74)至漏极(56)之间的电流(50)。在另一实施例中，第一(70)和第三(82)半导体材料为弛豫材料，而第二(74)和第四(87)半导体材料为应变半导体材料。

Description

超结沟槽器件及方法
技术领域
本发明一般涉及半导体结构，并且更加特别地涉及引入了超结的沟槽型半导体结构。
背景技术
超结结构已经为本领域所熟知，并且在例如以下文献中被描述：Fujihira的“Theory of Semiconductor Superjunction Devices”，JpnJ.Appl.Phys.，Vol.36(1997)，pp.6254-6262；Fujihira和Miyasaka的“Simulated Superior Performance of Semiconductor SuperjunctionDevices”，Proc.of 1998 Symposium on Power Semiconductor Devices &ICs，Kyoto，Japan，pp.423-426；Strollo和Napoli的“OptimalON-Resistance Versus Breakdowm Voltage Tradeoff inSuperjunction Power Devices.A Novel Analytical Model”，IEEETransactions on Electron Devices，Vo.48，No.9，September 2001，pp.2161-2167；以及Gerald Deboy的“The Superjunction Principle asEnabling Technology for Advanced Power Solutions”，IEEE ISIE2005，June 20-23，2005，Dubrovnik，Croatia，pages 469-472。在其最简单的形式中，超结结构采用了大量交替排列的P和N掺杂的半导体层或区域，条件是这些层的掺杂是电荷平衡的，或Na＊Wa＝Nd＊Wd，其中Na和Nd为P层和N层的掺杂浓度，而Wa和Wd为这些相同层的宽度。流经该超结结构的电流对于大部分是平行于P-N结平面的。超结结构经常用于高电压(以及高功率)半导体(SC)器件，用于获得相对高的击穿电压同时最小化串联导通电阻。超结结构促进了这种性能的期望的组合。超结器件也可以在公开市场上买到，例如，由奥地利Villach的Infineon生产的CoolMOSTM系列器件。
在沟槽型功率器件中应用超结结构已为人所知。图1示出了在沟槽型沟道23与漏极29之间的漂移空间22中采用超结结构21的现有技术的N沟道沟槽型金属氧化物半导体(沟槽MOS)器件20。器件20包括N+衬底(例如，漏极)29，其上已形成有超结结构21，超结结构21包括多个平行的垂直排列的例如硅的N型区25和P型区26，中间形成了PN结27。超结结构21的下部28与衬底29接触，其与电触点291一同形成沟槽MOS器件20的漏极。P型体区32位于包含超结结构21的漂移空间22的上方。沟槽31从上表面39延伸通过体区32到达超结结构21的上部35。沟槽31被内衬有栅极电介质(例如，SiO2)36。栅极电介质36内的沟槽31的内部利用具有栅极触点381的栅极(例如，掺杂多晶硅)38填充。具有源极触点341的N+源极区域34形成在沟槽31的两侧上的P型体区32内，通过栅极电介质36与栅极38隔离。在适当偏置时，源极-漏极电流30(简称“ID”)从源极触点341和源极34流经P型体区32中基本垂直的沟道23至由超结结构21的N型区25形成的漂移空间22中，到达漏极区域29和漏极触点291。沟槽31、栅极38和源极34的长度尺寸37基本垂直于超结结构21的平行N区和P区25、26以及中间PN结27的平面。
虽然图1所示的结构是有益的，但仍期望改善其性能。因此，存在对能够提供改善性能的改进器件结构及制造方法的需要。期望提供沟槽和超结型半导体器件，其在提供例如改善的载流子迁移率的同时仍能够使用传统的加工设备和工艺试剂制造。另外，期望提供一种改进的器件结构及制造方法，其可以用于多种半导体材料。另外，通过后面详细描述和所附权利要求，结合附图和前述技术领域和背景技术，将使本发明其它期望的特征和性能变得清晰易懂。
附图说明
在下文中将结合下面的附图对本发明进行描述，附图中相同的附图标记表示相同的元件，并且
图1为采用传统超结结构的现有技术沟槽型半导体器件的简化示意透视图；
图2为根据本发明第一实施例的采用超结结构的沟槽型半导体器件的简化示意透视图；
图3至图17为在制造的不同阶段，根据本发明其它实施例的采用超结结构的沟槽型半导体器件的简化示意截面图；
图18至图19为示出根据本发明的再其它实施例的用于形成图2至图17所示结构的方法的简化流程图。
具体实施方式
下面的详细描述仅为示例性质，并不意图限制本发明或本发明的应用和使用。另外，不应受到前面的技术领域、背景技术、发明内容或以下详细描述中的任何表述或暗含的理论的限制。
为了图示的简化和清晰，附图示出了构造的总体形式，并且可能略去对公知特征和技术的描述和细节从而避免对本发明造成不必要的混淆。另外，附图中的元件不必按照比例绘出。例如，某些附图中某些元件或区域的尺寸可以相对于相同或其它附图中的其它元件或区域放大从而帮助改善对本发明实施例的理解。
若存在，在说明书和权利要求中，术语“第一”、“第二”、“第三”、“第四”等可以用于在相似的元件之间进行区别而不一定用于描述特定的序列或时间顺序。应理解，被这样使用的术语在适当的环境下是可以相互交换的，使得在此所述的本发明实施例，例如，能够按照与所示不同或与在此所描述的不同的顺序应用。另外，术语“包含”、“包括”、“具有”及其任何变化意图覆盖非排它性的包括，使得包含一列要素的工艺、方法、物品或设备不必限于那些要素，而是可以包括没有被明确列出的或对于该工艺、方法、物品或设备所固有的其它要素。若存在，说明书和权利要求中的术语“左”、“右”、“内”、“外”、“前”、“后”、“向上”、“向下”、“顶”、“底”、“上”、“下”、“上方”、“下方”等是用于描述相对位置而非必须用于描述空间中的固定位置。应理解，在此描述的本发明的实施例可以，例如，按照与所示不同或在此所描述的以外的取向来使用。在此使用的术语“耦合”被定义为以电学或非电学方式直接或间接连接。
为便于说明而非意图是限制性的，本发明是针对使用Si和Ge作为示例性半导体材料所形成的超结结构来进行描述的，但本发明不仅仅限于此种材料组合。在此教导的原理适用于可以在器件有源区中被组合以产生具有改善的迁移率的区域的不同晶格常数和/或带隙的各种半导体材料。其它合适的半导体材料组合的非限制性实例为GaN和Si、SiGe和GaAs、GaAs和Ge、Si和Si1-yCy、SiC和AlN、SiC和BP、InGaN和GaN、以及其它各种类型的IV、III-V和II-VI化合物及其混合物和有机半导体。因此，虽然Si和Ge被确定为获得在此所述的改善性能的一对合适的半导体材料，但是本发明不限于此。
图2为根据本发明实施例的在漂移空间42中采用超结结构41的沟槽型半导体器件40的简化示意透视图。为便于说明，对N沟道沟槽型金属氧化物半导体(沟槽MOS)半导体器件进行描述。器件40在沟槽型沟道45与衬底漏极56之间的漂移空间42中采用超结结构41。器件40包括例如硅的N+衬底(例如，漏极)56，其上形成有变化成分的过渡或缓冲层58，如结合图3所详细描述的。超结结构41包括具有中间PN结76的多个平行的垂直排列的P型区70和N型区74。超结结构41的下部44与缓冲层58接触，该缓冲层58又与衬底56接触，该衬底56与电触点561一同形成沟槽MOS器件40的漏极。图2的器件40的超结结构41与图1的器件20的超结结构21的区别在于P型区70和N型区74由不同材料制成，选择材料使得漂移空间42中通过超结41的主要载流子的迁移率比对超结结构41使用同质材料(对N区和P区采用不同掺杂)所获得的迁移率更高。在用于构造N沟道器件的优选实施例中，P型区70由弛豫SiGe形成而N型区74由应变Si形成，如例如结合图3至图10所描述的。应变Si具有如现有技术的超结结构21中典型发现的普通弛豫硅的约两倍的电子迁移率。由于对于这样的器件的RDSON与漂移空间42中的电子迁移率成反比，使器件42中的主要载流子迁移率翻倍将明显降低器件的RDSON，这非常有益。
基本位于超结结构41上方的区域82包括与超结结构41的上部43接触的N区83和从N区83延伸至器件40上表面88的P型体区84。沟槽91从上表面88延伸通过体区84并且通过N区83至超结结构41的上部43。在可替代实施例中，沟槽91从上表面88只延伸通过体区84，与N区83接触。沟槽91的侧壁89由具有比体区84的材料更高迁移率的材料87形成。例如且不意图是限制性的，体区84合适地由弛豫SiGe形成并且材料87合适地为应变硅。按此方式，器件40的沟道45优选地形成在较高迁移率材料87中，并且器件的导通电阻与现有技术器件20相比进一步降低。沟槽91被内衬有与图1的栅极电介质36类似的栅极电介质(例如，SiO2)46。栅极电介质46内的沟槽91的内部利用具有栅极触点481的栅极(例如，掺杂多晶硅)48填充。具有源极触点861的N+源极区86以与图1的源极区34相同的方式被形成在沟槽91的两侧上的P型体区84中，通过栅极电介质46与栅极48隔离。在适当偏置时，源极-漏极电流50(简称为“ID”)从源极触点861和源极区86流经P型体区84的沟槽侧壁89上较高迁移率材料87中的基本垂直的沟道45到由超结结构41的N型区74形成的漂移空间42，至漏极区56和漏极触点561。沟槽91、栅极48、源极区86和体接触区85的长度尺寸49基本垂直于超结结构41的平行的N区和P区70、74以及中间PN结76的平面。体接触区85合适地但非必须地耦合到源极区86和源极触点861。结合下面的图3至图18将更充分地理解图2中所示结构。
图3至图17为根据本发明其它实施例的采用超结结构的沟槽型半导体器件在制造的不同阶段52-3至52-17的简化示意截面图。分别在图3至图10中示出的制造阶段52-3至52-10示出了用于形成图2的器件40的漂移空间42中超结结构41的实施例，并且为基本沿图2中方向410观察的视图。图11至图17的制造阶段52-11至52-17示出了用于形成与超结结构41结合的图2的器件40的沟槽部分82的其它实施例，并且为基本沿图2的方向411观察的视图。在优选实施例中，方向410和411基本正交但是这不是必须的。然而，为便于说明，在下文中假设方向410和411基本正交但这并不意图是限制性的。
现在参考示出制造阶段52-3的图3，图3的结构54-3包括合适地约0.05至0.5mm厚的衬底56，其上表面57上形成具有上表面59的缓冲层58。衬底56和缓冲层58的N或P掺杂之间的选择将取决于所要制造的器件的特定类型。例如，在N沟道沟槽MOS器件的情况下，诸如在此以实例形式所示出的，衬底56期望为N+。对于绝缘栅极双极晶体管(IGBT)类型的器件，衬底56期望为P+。对于P沟道沟槽MOS器件，衬底56期望为P+。本领域技术人员将理解，如何根据期望制造的器件类型选择衬底56的掺杂类型，并且在此以实例形式对衬底56使用N+并不意图是限制性的。缓冲层58根据衬底56的导电类型合适地为例如N型或P型，并且优选为厚度55为约1至5微米的渐变SiGe。为便于说明，关于图3至图18，假设在形成N沟道沟槽MOS器件中所使用的层58和衬底56都是N型的，但这不是必须的。化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)以及分子束外延(MBE)为用于形成层58的公知方法。LPCVD是优选的。缓冲层58的目的是为了提供从具有第一晶格常数的合适衬底材料(例如硅)的半导体(SC)衬底56到在后续步骤中被施加从而提供迁移率改善的期望区域的具有不同晶格常数的另一半导体(SC)材料的过渡区域。在Si和SiGe混合物的情况下，当衬底56为硅时，层58期望是从表面57处的基本纯Si(例如，100％的Si)渐变到表面59处的X％的Si与Y％的Ge的混合物，其中表面59处X:Y的比例可以在约60:40至95:05的范围内，更加合适地为约70:30至90:10且优选地约80:20。
在示出了制造阶段52-4和所得结构54-4的图4中，在表面59上施加了具有厚度61的基本均匀的耐热掩模层60。厚度61能够被用于确定超结结构41的在源极-漏极电流50(见图2)的传导方向上的(垂直)范围。在约2至50微米范围内的厚度61是适用的，确切的范围依赖于目标击穿电压。本领域技术人员将理解，如何选择最适于其特定设计目标的厚度范围。二氧化硅为适用于掩模层60的材料的非限制性实例，其它一般性的耐热惰性材料也可使用。用于掩模层60的其它适用材料的非限制性实例为低温硅氧化物(LTO)、通过正硅酸乙酯(PETEOS)的等离子体增强反应形成的氧化物、硅氮化物、其组合等。例如光致抗蚀剂的蚀刻掩模62被施加在层60上方并且被图形化以提供宽度63-1、63-2、63-3等(合称为宽度63)的受保护区域62-1、62-2、62-3等，这些受保护区域被宽度65-1、65-2等(合称为宽度65)的开口64-1、64-2、64-3、64-4等(合称为开口64)分开。宽度63的蚀刻掩模62的受保护区域和宽度65的开口64将决定最终的超结结构41的平行的、相反掺杂的层的厚度(宽度)。
现在参考示出了制造阶段52-5和所得结构54-5的图5，使用掩模62蚀刻层60从而提供被对应于开口64的空间(space)66-1、66-2、66-3、66-4等分开的间隔的(spaced-apart)区域60-1、60-2、60-3等，对应于受保护区域62-1、62-2、62-3等。过渡层58的表面59的区域59-1、59-2、59-3等在空间66-1、66-2、66-3、66-4等(合称为66)中暴露。过渡层58的表面59的区域59-5、59-6、59-7等仍然被层60的部分60-1、60-2、60-3等覆盖。
现在参考示出了制造阶段52-6和所得结构54-6的图6，第一半导体材料70被外延生长或沉积在过渡层58的表面59的暴露区域59-1、59-2、59-3、59-4等上，期望但非必须，厚度71等于或大于层60的厚度61。化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)、以及大气压化学汽相沉积(APCVD)为用于形成材料70的公知方法。LPCVD是优选的。对于N沟道器件，弛豫SiGe是用于第一半导体材料70的合适材料的非限制性实例。半导体材料70形成在过渡层58的表面59上。在SiGe的情况下，材料70期望为X％的Si与Y％的Ge的混合物，其中X:Y可以在约60:40至95:05的范围内，更加合适地为约70:30至90:10，且优选地为约80:20，基本对应于缓冲层58的表面59处的混合物成分。举例来说，假设衬底56为单晶硅，表面57具有例如[100]的取向，则期望层58在成分上从表面57处的基本100％的Si渐变至表面59处的层70的期望SiGe成分比。这确保了当基本相同成分的SiGe材料70生长在表面59的表面区域59-1、59-2、59-3、59-4等上时，所得的SiGe区域70-1、70-2、70-3、70-4等将基本没应变，即，为“弛豫的”。根据期望的器件功能，期望在沉积期间对SC材料70进行掺杂。在图6至图11中所示的实例中，根据目标击穿电压，期望对SC材料70进行P掺杂的浓度可以为约1E15至1E19。在图7的制造阶段52-7中，将图6的结构54-6平坦化，使得去除区域70高出掩模60的上表面67的超出部分70’(若有的话)。化学机械抛光(CMP)是公知的合适的技术。得到了图7所示的结构54-7。本领域技术人员将理解，厚度71超过掩模层60的厚度61并非必须，因为即使厚度71小于厚度61，结构54-7也可以在平坦化步骤52-7期间通过去除掩模层60的任何超出材料来获得。
在图8所示的制造阶段52-8中，蚀刻图7的结构54-7从而基本去除掩模层60的剩余部分60-1、60-2、60-3等，由此在空间(即，沟槽)66-1、66-2、66-3等(合称为沟槽66)中暴露过渡层58的表面59的预先受保护的区域59-5、59-6、59-7等。优选去除掩模60的剩余部分而不明显损伤材料70的选择性蚀刻。得到具有沟槽66的结构54-8。在图9的制造阶段52-9中，在沟槽66中沉积第二半导体(SC)材料74，由此形成位于SC区域70-1、70-2、70-3、70-4等之间的SC区域74-1、74-2、74-3等。层74期望被外延生长在过渡层58的表面59的暴露区域59-5、59-6、59-7等上，期望但非必要，厚度75等于或大于层60的厚度61。化学汽相沉积(CVD)、低压化学汽相沉积(LPCVD)以及大气压化学汽相沉积(APCVD)为用于形成材料74的公知方法。LPCVD是优选的。在图10的制造阶段52-10中，期望按照与结合图7所述基本相同的方式使结构54-9平坦化。得到结构54-10。
结合第一(例如，“弛豫”)半导体(例如，SiGe)材料70，非弛豫(例如，“应变”)硅为用于第二SC材料74的合适SC材料的非限制性实例，但这并不意图是限制性的。例如作为因其不同成分而具有不同晶格常数的结果，合适的是，SC材料74相对于SC材料70是应变的。因此，SC材料70和74在成分和/或晶体结构上应具有充分的不同，使得区域74-1、74-2、74-3等相对于区域70-1、70-2、70-3、70-4等是应变的。假设材料70为P型，则材料74应为N型，反之亦然，即无论第一SC材料70的掺杂如何，第二SC材料74应是相反导电类型的，以便提供包括图10的交错区域70、74的改进的超结结构41。为方便描述，区域70-1、70-2、70-3、70-4等在图6至图11中标为P型，区域74-1、74-2、74-3等标为N型，但这并不意图是限制性的，所示掺杂类型可以互换。另外，虽然在此关于材料70和74分别使用了术语“第一”SC材料和“第二”SC材料，但这仅是出于识别不同材料或区域的目的而并非是指它们必须按照任何特定顺序来被施加。本领域技术人员基于在此的教导将理解，超结结构41的材料70和74和所得的交错区域70-1、70-2、70-3、70-4等和74-1、74-2、74-3等可以按任何顺序形成。通过相对于过渡层58的表面59调整材料70、74的成分，这两种材料中的任何一种材料可以设置为弛豫或应变的，且任何一种材料可以是P型或N型的。类似的，根据期望形成的器件的类型，层58可以是P型或N型或本征的。
换言之，超结结构41的意图为器件40的漂移空间42的主要电流承载部分的那些部分应由具有比从其它同质的超结结构(例如，所有半导体材料相同仅N区和P区掺杂不同)所获得的迁移率更高的迁移率的材料形成。根据本发明的上述实施例，利用应变半导体材料可以得到迁移率增大的优势，通过在承载电流的漂移空间区域(例如对于N沟道器件的区域74)中设置应变半导体材料，这被合适地实现。例如，与N型沟槽MOS器件相关的超结结构41的P型区70的非应变SiGe相比，通过在N沟道沟槽MOS器件的超结结构41的N型区74中使用应变Si，可以获得约为二倍的电子迁移率的改善。再换言之，通过对超结结构41的N区和P区使用不同成分的材料使得漂移空间42中主要电流承载材料(N或者P)具有比使用同质但不同掺杂的半导体材料所获得的迁移率更高的迁移率，本发明提供了一种包括改善性能的超结结构41的沟槽型半导体器件。根据应变材料处于拉伸还是压缩的状态，应变材料通常表现出对一种类型载流子的提高的迁移率和对相反类型载流子的降低的迁移率。如结合前述实例所说明的，应设置引起拉伸或压缩的材料组合使得对电子的迁移率提高发生在用于N型器件的超结结构的N型漂移区域中，而对于空穴的迁移率提高发生在用于P型器件的超结结构的P型漂移区域中。虽然使用应变半导体来获得迁移率提高是合适的，但是这样的迁移率提高也可以通过在超结结构的主要电流承载漂移空间中使用其它更高迁移率材料来获得。因此，对于N沟道器件，更高迁移率材料应该被用于超结结构的N型区，而对于P沟道器件，更高迁移率材料应该被用于超结结构的P型区。因此，可以使用应变或非应变材料，只要在其中出现主要电流传导的超结漂移空间部分中载流子迁移率被增大。
图11至图17的制造阶段52-11至52-17示出了用于形成结合超结结构41的图2的器件40的沟槽部分82的其它实施例，且为基本沿图2和图10中的方向411观察的视图。图11至图18为根据本发明的所述的其它实施例，在制造的不同阶段52-11至52-17沟槽MOS半导体结构54-11至54-17的简化示意截面图。为便于说明，图11至图17示出了N沟道器件，但这仅是为了举例而不意图是限制性的。本领域技术人员将理解，通过互换各种杂质类型，也可根据本发明的其它实施例制造P沟道器件。其它类型的器件，例如但不限于IGBT器件，也可以使用在此教导的原理制造。现在参考图11的制造阶段52-11，结构54-11包括图10的结构54-10，其上表面412上形成了柱形的外延生长的掩模80。具有上表面801、厚度802和宽度803的外延生长掩模柱80合适地被形成在超结结构41的上表面412上。二氧化硅是对于外延生长掩模柱80的合适的材料的非限制性实例，但也可以使用适于经得住后续工艺步骤的其它通常的耐热材料。SiN、LTO和TEOS为其它合适材料的非限制性实例。因此，关于外延生长掩模柱80的词“氧化物”的使用仅是为了便于识别而不意图是限制性的，并且应该理解为包括上述的其它可替代物。柱80合适地但非必须地通过沉积氧化物层、遮挡期望柱80在其中的部分并且蚀刻掉氧化物层的其余部分而形成。化学汽相沉积(CVD)或低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)为用于形成外延生长掩模柱80的合适技术的实例，但并不排除其它形成技术。LPCVD是优选的。期望使用优先基本垂直于表面412蚀刻的各向异性蚀刻工艺而非各向同性蚀刻，从而在表面412上留下基本均匀宽度803和高度802的柱80。还期望选择性的蚀刻外延生长掩模柱80从而保留下面的半导体表面412基本不受影响。得到结构54-11。
现在参考图12的制造阶段52-12，弛豫半导体的沟槽部分82沉积在超结结构41的表面412上，至期望超过厚度或高度802的厚度821。部分82合适地由与区域70相同的材料形成。根据所期望的特定器件结构，部分82可以是N型或P型。这样的掺杂不明显影响晶格常数和带隙。部分82期望包括初始的(例如，磷掺杂)N区83，其约0.05至0.15微米厚，优选约0.1微米厚，且适用的掺杂密度为每cm3约5E15至1E17(取决于所期望的击穿电压)，接着是足够厚度使得厚度821等于或超过厚度802的(例如，硼掺杂)P型体区84。区域84具有约每cm3 1E17至1E18的适用掺杂密度，且优选约每cm32E17至5E17，但根据期望用于体形成的特定器件特性，更低或更高的掺杂密度也可以使用。部分82可以在形成期间原位掺杂或者在形成后使用传统掺杂技术掺杂。根据形成的器件的类型和是否期望渐变或均匀掺杂，这两种安排都适用。本领域技术人员将理解，如何根据他们打算制造的器件的特定类型为部分82选择合适的掺杂密度和分布。期望体区84与漂移区域70的材料相同，从而确保在漂移与体区之间没有会产生电泄露的晶***错。选择性外延沉积是形成部分82的优选方式。选择性外延沉积合适地使用二氯硅烷或三氯硅烷通过LPCVD、RPCVD或APCVD来进行。还可以使用UHV-CVD。通过使用GeH4气体混合物改善选择性。在部分82的厚度821超过柱高802时可以发生一些外延横向过度生长(ELO)。得到结构54-12。
根据对于沟槽部分82的材料的上表面821所获得的平坦度，沟槽部分82可以在沉积后保持现状的(as-is)使用或者其可以被生长至比厚度802更大的厚度并被研磨(lap)回到厚度823，如制造阶段52-13所示，使得区域84具有厚度841而上表面842基本与外延掩模柱80的表面801共面。或者，若沟槽部分82不如厚度802一般厚，柱80可以被研磨使得表面842和801(研磨后)基本共面。上述任何一种安排都是适用的。本领域技术人员无需过多实验就将能确定，这样的向回研磨步骤是否需要。化学机械抛光(CMP)是公知的合适的平坦化技术的一个实例。也可以使用其它技术。随后去除外延生长掩模柱80，例如通过选择性蚀刻，由此建立空腔或沟槽90。得到结构54-13。由于柱80是例如硅氧化物的，所以其可以被选择性蚀刻而不影响相邻的半导体区域83、84。因此，避免了沟槽90内壁的非晶化。
在制造步骤52-14中，围绕沟槽90的相邻区域83、84的半导体材料期望但非必须地被轻微蚀刻以便圆化沟槽90的角从而避免在去除柱80会留下的任何锐利的角处的并且可能降低最终器件的维持电压的高电场集中。结果，获得了宽度910略大于柱80的宽度803且深度911略大于柱80的高度802的改良沟槽91，如图14的结构54-14中所示。本领域技术人员将理解如何进行这样的蚀刻以便产生对于他们的特定器件应用其所期望的角圆化的量。湿法蚀刻是用于这样的角圆化的合适技术，其中蚀刻剂取决于所使用的特定半导体材料。对于在此描述的示例性的SiGe材料，缓冲氢氟酸、过氧化氢和乙酸为合适的蚀刻剂混合物。作为角圆化蚀刻的结果，沟槽91的底部912一般稍微延伸到区域或层83与超结结构41之间的界面412下方。随后沉积较高迁移率材料87从而至少在侧壁913上为沟槽91的内壁形成内衬。得到了结构54-14。
如之前所述，与用于体区84的SiGe混合物结合，应变硅适合用于材料87。至少在侧面913上，材料87被合适地沉积在沟槽91内至厚度871。其还可以被沉积在沟槽91的底面912上和结构54-13的层或区域84的外表面842上，但这不是必须的。安排材料87通过使用与区域84的材料不同成分且因此不同晶格常数的材料来产生应变。若是这样，材料87在表面842上的部分可以稍后被去除，但这不是必须的。厚度871在约30至100纳米的范围内是有益的，优选为约50纳米。材料87可以是本征的，在这种情况下，将倾向于具有它所沉积于其上的材料的掺杂类型，或者可以在形成期间或之后进行掺杂。沟槽91中材料87的掺杂对于控制阈值电压和确定所得器件是增强还是耗尽模式器件特别合适。汽相外延或分子束外延是用于应变半导体材料87的合适沉积技术的实例。优选LPCVD。硅(掺杂或未掺杂)是用于相对于体区84的弛豫SiGe半导体材料将具有应变的材料87的合适半导体(SC)的非限制性实例。根据期望所得器件的类型，材料87可以是N型或P型。对于N沟道沟槽MOS器件，材料87优选为N型且掺杂密度在约每cm3 1E16的范围是有益的，更加合适地是具有与漂移区70相类似的值，这取决于应用所需的击穿电压。得到了结构54-14。虽然将材料87描述为应变材料，但这仅是获得比弛豫材料的体区84更高迁移率材料的一种方式。材料87可以是提供比在体区84中引起的沟道中通常会遇到的更高的迁移率的任何材料。因此，对于材料87使用应变半导体是合适但不是必须的，只要对于将在沟道45中流动的载流子类型而言材料87具有比体区84的材料更高迁移率(例如，见图2)。
图15的制造阶段52-15、图16的52-16、以及图17的52-17示出了图14的结构54-14如何可以用于形成与图1的器件20相比具有改善性能的图2的N沟道沟槽MOS器件40。作为沟槽91内衬的示例性材料87标示为“N(s)”，其意味着沟槽91内的材料87期望由在被外延沉积于区域83、84的弛豫材料(例如，SiGe)上时成为应变性的材料(例如，Si)形成。区域83、84与材料87之间的晶格失配在被外延生长于沟槽91中的期间产生了材料87中的应变。P(r)区域84作为P-体区，与图1中的P-体区32类似，从表面842延伸至N(r)区域83中。P+体触点85合适地形成为从表面842延伸至P(r)区域84中，以降低与P-体区84的接触电阻，而N+源极区域86与图1的区域34类似，形成为从表面842延伸至P(r)区域84中并且与较高迁移率(例如，应变)材料87接触。栅极电介质46与图1的栅极电介质36类似，合适地形成在N(s)层78在侧壁913和沟槽91的底部912上的部分上。沟道区45与图1的沟道区23类似，位于材料87在源极区域86与N型区83之间的部分中。栅极48形成在栅极电介质46上靠近沟槽91中的沟道区域45，与图1的栅极38类似。离子注入是用于形成具有杂质的区域85、86的合适技术的非限制性实例，其中每平方厘米约1E15至4E15的杂质剂量适用于体接触区域85，每平方厘米约2E15至5E15的杂质剂量适用于源极区域86，但也可使用更低或更高的掺杂。约200至600埃厚度的热生长或沉积硅氧化物合适地用作栅极电介质46。掺杂的多晶硅适合用于栅极48，但也可以使用其它导体。例如AlSiCu的栅极触点98(见图17)设置在栅极48上。设置例如AlSiCu的源极-体触点95与源极区86和体接触区85电连通。漏极触点96设置在衬底56上。设置源极、漏极和栅极连接件861、481和561分别与源极、栅极和漏极触点95、98和96电连通。
器件40(也就是器件结构54-17)与器件20的区别在于，在沟道区域45中存在较高迁移率(例如，应变)半导体材料87以及其上形成有应变材料87的弛豫半导体材料83、84，以及存在与器件40的漂移空间42中的超结结构41中的弛豫半导体材料70相接触的较高迁移率(例如，应变)的半导体材料区74。当器件40适当偏置时，电流50从源极86流经较高迁移率(例如，应变)材料87中的沟道45并流经载流子漂移空间的区域74的较高迁移率(例如，应变)材料，流经过渡或缓冲层58，到达作为改善的沟槽MOS器件40漏极的衬底56。RDSON包括与图1的电流30类似的图2的电流50流经的各个器件区域的组合电阻。因为沟槽91中材料87内的沟道区45和超结结构41的漂移空间区域74中的载流子迁移率比现有技术器件20的相对区域中的载流子迁移率高，所以降低了RDSON。对于相同的器件几何形状(例如，栅极面积、栅极电介质厚度等)，Qgd基本相同，但品质因数(figure of merit)(FOM)＝RDSON＊Qgd得到改善。FOM可以通过在沟槽91底部中包括更厚的电介质区域47，由此进一步将栅极48与超结结构41和漏极56去耦来进一步得到改善。这提供了通过进一步降低Qgd来对FOM的额外改善。区域47也可以由具有比栅极电介质46更低介电常数的材料制成，因此，再进一步降低Qgd。在其它相同的情况下，品质因数越低，器件可以工作的越快。
图14所示的结构54-14优选通过制造阶段52-11至52-14所示的制造顺序获得。这具有以下优点：无需各向异性半导体蚀刻，避免了其中意图沉积较高迁移率材料87且在其中要形成器件沟道的沟槽表面的非晶化的风险。另外，沟槽90的深度可以更加仔细的控制，因为这是由柱80的厚度或高度802决定的，结合任何向回研磨(back-lap)步骤，这提供了合适的蚀刻和/或研磨停止点。与此相比，蚀刻深度通常仅由蚀刻时间确定的仅蚀刻沟槽90对蚀刻深度的控制更加不精确。然而，沟槽90也可以按其它方式形成。例如，图13所示的结构54-13可以无需外延生长掩模柱80而形成，即，层83、84仅沉积或生长在表面412上而无需包括外延生长掩模柱80。随后，蚀刻沟槽90到层83、84的表面842中，由此产生图13的结构54-13。从这点开始，进行如前所述的制造阶段52-14至52-17。如先前所述，这样的工艺易于在沟槽90的RIE期间产生沟槽侧壁的不期望的非晶化。然而，若使用相对温和的各向同性蚀刻步骤去除RIE损伤的侧壁材料以获得制造阶段52-14中的结构54-14，则可以在未受RIE影响的新表面上沉积较高迁移率(例如，应变)半导体材料87并且避免非晶化的负面影响。通过此途径，制造阶段52-14中包括的基本各向同性的蚀刻步骤不仅应去除足够的用于角圆化的材料还应去除足以去除任何RIE蚀刻损坏的材料，哪个大取哪个。这两种方式都适用。
制造阶段52-12至52-17所示的制造顺序示出在沟槽91中沉积材料87后设置体接触区85和源极区86。虽然这是优选的，但非必须。体接触区85和源极86可以例如通过形成体区84时向图13的结构54-13中离子注入(或其它掺杂技术)形成，接下来进行制造阶段52-14至52-17的剩余步骤或在其它制造阶段。另外，虽然在沟槽区82生长期间使用原位掺杂以提供体区84较为便利，但这也非必须。沟槽区82可以由单一导电类型(例如，N型)形成并随后通过向例如阶段52-13的基本平坦化的结构54-13中离子注入或其它掺杂方式形成(例如，P型)体区84。这两种安排都适用。
图18至图19为根据本发明的再其它实施例，示出用于形成图3至图17中所示结构的方法100和200的简化流程图。现在参考图18，方法100从开始102和最初的设置衬底步骤104开始，例如，具有或不具有缓冲层58的衬底56。单晶硅为合适衬底材料的非限制性实例，也可使用其它材料。非限制性实例为SiC、Ge、GaAs、GaN、AlN、InN、BP、InP等。如上所述，SiGe为用于缓冲层58的合适材料的实例，但是也可使用例如上面所列出的那些其它材料。在包含可以按任何顺序进行的子步骤107、108的步骤106中，形成间隔、交错的第一和第二半导体区域(例如，区域70、74)，其具有例如弛豫和应变的晶格特征。在子步骤107中，第一掺杂类型(N或P)的第一间隔(例如，弛豫)半导体(简称“SC”)区域形成在衬底上。在子步骤108中，与第一掺杂类型相反的第二掺杂类型的第二间隔(例如，应变)半导体(SC)区域与第一间隔区域交错地形成，从而形成超结结构。第一和第二交错SC区域可以按任何顺序形成，即，第一(例如，弛豫)SC区域可以被第一个形成，而第二(例如，应变)SC区域可以被第二个形成。这是图3至图10中所示的顺序，但这不是必须的。或者，第二(例如，应变)间隔SC区域可以被第一个形成，而第一(例如，弛豫)间隔SC区域可以被第二个形成，与第二区域交错。两种安排都适用。这提供了图10的超结结构54-10。在随后的步骤110中，例如基本弛豫的半导体(SC)的另一区域(例如，区域83、84)形成在超结结构上方，并且具有外表面(例如，表面842)。步骤112中，形成从外表面延伸通过另一区域而基本到达超结结构的沟槽。如上所述，根据用于形成沟槽的特定工艺，可以可选地使用各向同性蚀刻来对此沟槽的角圆化和/或消除沟槽形成导致的任何非晶表面材料。步骤114中，相对于沟槽通过其的体区，将至少沟槽的侧壁内衬以例如应变半导体(SC)材料(例如，材料87)，并与超结结构连通。随后，步骤116中，在例如应变SC材料上方形成栅极电介质，沟槽的剩余部分期望以栅极材料填充，以及在另一区域中设置源极区和体接触区，使得源极区电耦合到例如应变SC材料并且与超结结构隔开，从而使得电流经过源极区与超结结构提供的漂移空间之间的例如应变SC材料。方法100随后进入结束118，然而，本领域技术人员将理解，也可以进行各种后加工步骤来设置到各种器件区域的电极或电触点、表面钝化、封装等。这些后加工步骤为本领域公知的。
现在参考图19，方法200从开始202和最初的设置衬底步骤204开始，例如，设置具有或不具有缓冲层58的衬底56。单晶硅为合适衬底材料的非限制性实例，但也可使用其它材料。非限制性实例为SiC、Ge、GaAs、GaN、AlN、InN、BP、InP等。如上所述，SiGe为用于缓冲层58的合适材料的实例，但例如上面所列出的那些中的一种或多种的其它材料也可使用。在包含可以按任何顺序进行的子步骤207、208的步骤206中，形成间隔、交错的第一和第二半导体区域(例如，区域70、74)，其具有第一和第二迁移率。在子步骤207中，在衬底上形成具有第一掺杂类型(N或P)和第一迁移率的第一间隔半导体(简称为“SC”)区域(例如，区域70)。在子步骤208中，形成具有与第一掺杂类型相反的第二掺杂类型且对于相同载流子具有更高第二迁移率的第二间隔半导体(SC)区域(例如，区域74)与第一间隔区域交错，从而形成超结结构。第一和第二交错SC区域可以按任何顺序形成，即，第一(例如，弛豫)SC区域可以被第一个形成，而第二(例如，应变)SC区域可以被第二个形成。这是图3至图10中所示的顺序，但这不是必须的。或者，第二较高迁移率的间隔的SC区域可以被第一个形成，而第一(较低)迁移率的第一间隔SC区域可以被第二个形成，与第二区域交错。两种安排都可以。这提供了图10的超结结构54-10。在随后的步骤210中，在超结结构上方形成具有第三迁移率的第三SC的体区，与超结结构连通并具有外表面(例如，表面842)。步骤212中，形成从外表面延伸通过体区与超结结构连通的沟槽(例如，沟槽90、91)。第一和第三SC区域可以由基本相同的材料形成，但这不是必须的，只要它们具有比与之相对的第二和第四SC材料或区域更高的迁移率。如上所述，根据用于形成沟槽的特定工艺，可以可选地使用各向同性蚀刻来对此沟槽的角圆化和/或消除沟槽形成导致的任何非晶表面材料。步骤214中，将至少沟槽侧壁内衬以具有比沟槽通过其中的体区的第三迁移率更高的第四迁移率的第四半导体(SC)材料。随后，步骤216中，在第四SC材料上方形成栅极电介质，沟槽的剩余部分期望以栅极材料填充，该栅极材料通过栅极电介质而与沟槽侧壁绝缘，以及设置源极区和体接触区，使得源极区电耦合到第四SC材料并且与超结结构分开，从而使得电流经过源极区与超结结构提供的漂移空间之间的第四SC材料。方法200随后进入结束218，然而，本领域技术人员将理解，也可以进行各种后加工步骤来设置到各种器件区域的电极或电触点、表面钝化、封装等。这些后加工步骤为本领域公知的。如上所述，源极区和体接触区可以在体区形成后在方法200的任何阶段形成。
根据第一实施例，提供一种用于形成采用超结结构的沟槽型半导体器件的方法，包括以下步骤：以任意顺序，形成具有第一导电类型和第一晶格常数的第一半导体材料的第一间隔区域；形成与第一间隔区域交错的具有第二不同导电类型和第二不同晶格常数的第二半导体材料的第二间隔区域，使得第二区域中的第二半导体材料相对于第一区域中的第一半导体材料是应变的并且其间存在一个或多个PN结；以及设置基本弛豫的半导体材料的另一区域，该另一区域与第一和第二间隔交错区域接触并具有外表面；在该另一区域中形成从外表面延伸基本到第一和第二间隔交错区域的沟槽；在沟槽的至少侧壁上设置应变半导体材料；在应变半导体材料上方形成栅极电介质；设置与栅极电介质接触的栅极，由此该栅极与应变半导体材料分开；以及设置一个或多个源极区域，该源极区域与应变半导体材料连通并通过应变半导体材料的一部分而与第一和第二间隔交错区域分开。在另一实施例中，该方法还包括在形成步骤之前设置具有主表面的预定晶格常数的衬底；以及在主表面上设置具有紧靠主表面的内表面和远离内表面的外表面的渐变半导体层，该渐变半导体层被配置为接受第一间隔区域并在外表面处具有与第一晶格常数基本匹配的晶格常数，使得形成在外表面的第一部分上的第一区域的第一半导体材料基本是弛豫的。在又一实施例中，外表面处的晶格常数与第二晶格常数不同，使得形成在外表面的第二部分上的第二区域的第二材料是应变的。在还一实施例中，第一半导体材料包括SiGe而第二半导体材料包括Si以及低于5％的Ge。在再一实施例中，第一半导体材料包括的Si:Ge比例在约60:40至95:05的范围内。在再又一实施例中，第一半导体材料包括Si:Ge的比例在约70:30至90:10的范围内。在再还一实施例中，第一半导体材料包括的Si:Ge比例在约80:20至85:15的范围内。
在第二实施例中，提供一种用于形成半导体器件的方法，包括以下步骤：设置具有外表面的衬底；在外表面上形成具有第一导电类型和第一迁移率的第一间隔半导体区域；在外表面上形成具有第二相反导电类型和更高的第二迁移率的第二半导体区域，该第二半导体区域与第一间隔半导体区域交错，从而形成超结结构；在超结结构上方形成具有第三迁移率的第三半导体的第一导电类型体区，该第一导电类型体区与超结结构连通并具有外表面；设置从外表面延伸通过体区从而与超结结构连通的沟槽；以及至少在沟槽侧壁上形成具有比第三迁移率更高的第四迁移率的第四半导体区域。在另一实施例中，该方法还包括形成与第四半导体区域接触的栅极电介质。在再一实施例中，该方法包括在沟槽内形成栅极，该栅极通过栅极电介质与第四半导体材料分开。在又一实施例中，该方法还包括形成体区后的任何时间，在体区内设置一个或多个源极区域，该源极区域与第四半导体区域接触并且通过第四半导体区域的一部分与超结结构分开。
在第三实施例中，提供一种半导体器件，包括：具有相反导电类型以及第一和第二迁移率的第一和第二半导体材料的交错区域的超结结构，其中第一和第二半导体材料通过基本平行的PN结分开并且通过基本垂直于PN结的衬底区域在第一端处终止，其中超结结构具有与第一端分开的第二端且其中对于相同的载流子类型第二迁移率比第一迁移率高；第三迁移率的第三半导体材料的体区，耦合到第二端并具有与第二端相对的外表面；沟槽，具有从外表面延伸至至少第二端的侧壁；以及至少在侧壁上的对于相同的载流子类型具有比第三迁移率更高的第四迁移率并且与超结结构连通的第四材料。在另一实施例中，第一半导体材料为弛豫半导体材料并且第二半导体材料为应变半导体材料。在又一实施例中，第三半导体材料为弛豫半导体材料并且第四半导体材料为应变半导体材料。在还一实施例中，第一和第三半导体材料包括SiGe，第二和第四半导体材料基本为硅且包括小于5％的Ge。在再一实施例中，第一和第三半导体材料包括Si：Ge，比例为X份的Si比Y份的Ge，其中X:Y的比例在60:40至95:05的范围内。在再另一实施例中，Si:Ge的比例在70:30至90:10的范围内。在再又一实施例中，衬底包括第一基本为硅的区域，并具有位于第一基本为硅的区域与超结结构之间的变化成分的Si:Ge过渡层。在再还一实施例中，过渡具有基本为硅的紧邻第一基本为硅的区域的成分以及基本与第一半导体材料的成分匹配的紧邻超结结构的成分。在又另一实施例中，该器件还包括至少在沟槽侧壁上的第四材料上的第一电介质材料，以及在沟槽底部中的每单位面积的电容比第一电介质低的第二电介质材料。
虽然已经在前面的详细描述中展示了至少一个示例性实施例，但是应当明白，尤其对于器件类型和材料和步骤顺序的选择存在多种变化。上述发明特别适用于形成沟槽MOS器件，但本领域技术人员将理解，基于在此的描述，其它类型的器件也可以使用在此描述的原理制造。例如但并不意图是限制性的，本发明可用于制造二极管、BJT、IGBT和晶闸管器件以及在此所描述的那些器件。另外，虽然提出Si和SiGe作为用于组合来产生在此所述的相邻的弛豫(较低迁移率)和应变(较高迁移率)半导体区域的合适材料的实例，但是这仅是为了举例而非意图是限制性的。以下为可以用于组合来实现超结和沟槽配置中类似的较低迁移率区域和较高迁移率区域的其它合适半导体材料的非限制性列表，具体包括：GaN和Si、InGaN和GaN、InAsP和InP、SiC和AlN、SiC和BP、SiGe和GaAs、GaAs和Ge、Si和Si1-yCy等。同样应当明白，示例性实施例仅是实例，而不意图以任何方式限制本发明的范围、应用或配置。另外，上述详细描述将为本领域技术人员提供实现示例性实施例的合适的途径。应理解，在不脱离如所附权利要求及其等同物所阐述的本发明的范围的情况下，可以对元件的功能和安排进行各种改变。

Claims (20)

1.一种用于形成采用超结结构的沟槽型半导体器件的方法，包括以下步骤：
以任意顺序，
形成具有第一导电类型和第一晶格常数的第一半导体材料的第一间隔区域；
形成与第一间隔区域交错的并且具有不同的第二导电类型和不同的第二晶格常数的第二半导体材料的第二间隔区域，使得第二区域中的第二半导体材料相对于第一区域中的第一半导体材料是应变的并且其间存在一个或多个PN结；以及
设置基本弛豫的半导体材料的另一区域，该另一区域与交错的第一和第二间隔区域接触并具有外表面；
在该另一区域中形成从所述外表面延伸基本到交错的第一和第二间隔区域的沟槽；
至少在所述沟槽的侧壁上设置应变半导体材料；
在所述应变半导体材料上方形成栅极电介质；
设置栅极，该栅极与所述栅极电介质接触，由此与所述应变半导体材料分开；以及
设置一个或多个源极区域，所述源极区域与所述应变半导体材料连通并通过所述应变半导体材料的一部分而与交错的第一和第二间隔区域分开。
2.如权利要求1所述的方法，还包括在形成步骤之前的以下步骤：
设置具有主表面的预定晶格常数的衬底；以及
在该主表面上形成具有紧靠该主表面的内表面和远离该内表面的外表面的渐变半导体层，该渐变半导体层被配置为接受第一间隔区域并在所述外表面处具有与第一晶格常数基本匹配的晶格常数，使得形成在外表面的第一部分上的第一区域的第一半导体材料基本是弛豫的。
3.如权利要求2所述的方法，其中所述外表面处的晶格常数与第二晶格常数不同，使得形成在所述外表面的第二部分上的第二区域的第二材料是应变的。
4.如权利要求1所述的方法，其中第一半导体材料包括SiGe而第二半导体材料包括Si以及低于5％的Ge。
5.如权利要求4所述的方法，其中第一半导体材料包括的Si:Ge的比例在约60:40至95:05的范围内。
6.如权利要求5所述的方法，其中第一半导体材料包括的Si:Ge的比例在约70:30至90:10的范围内。
7.如权利要求6所述的方法，其中第一半导体材料包括的Si:Ge的比例在约80:20至85:15的范围内。
8.一种用于形成半导体器件的方法，包括以下步骤：
设置具有外表面的衬底；
在所述外表面上形成具有第一导电类型和第一迁移率的第一间隔半导体区域；
在所述外表面上形成具有第二相反导电类型和更高的第二迁移率的第二半导体区域，该第二半导体区域与第一间隔半导体区域交错从而形成超结结构；
在该超结结构上方形成具有第三迁移率的第三半导体的第一导电类型体区，该第一导电类型体区与所述超结结构连通并具有外表面；
设置从该外表面延伸通过体区从而与所述超结结构连通的沟槽；以及
至少在沟槽侧壁上形成具有比第三迁移率更高的第四迁移率的第四半导体区域。
9.如权利要求8所述的方法，还包括形成与第四半导体区域接触的栅极电介质的步骤。
10.如权利要求9所述的方法，还包括在所述沟槽内形成通过所述栅极电介质与第四半导体材料分开的栅极的步骤。
11.如权利要求10所述的方法，还包括以下步骤：在形成所述体区后的任何时间，在所述体区内设置一个或多个源极区域，该源极区域与第四半导体区域接触并且通过第四半导体区域的一部分而与所述超结结构分开。
12.一种半导体器件，包括：
超结结构，具有相反导电类型以及第一和第二迁移率的第一和第二半导体材料的交错区域，其中第一和第二半导体材料通过基本平行的PN结分开并且通过基本垂直于PN结的衬底区域在第一端处终止，其中所述超结结构具有与第一端隔开的第二端，且其中对于相同的载流子类型第二迁移率比第一迁移率高；
第三迁移率的第三半导体材料的体区，耦合到第二端并具有与第二端相对的外表面；
沟槽，具有从外表面延伸至少到第二端的侧壁；以及
至少在所述侧壁上的第四材料，对于相同的载流子类型具有比第三迁移率更高的第四迁移率并且与超结结构连通。
13.如权利要求12所述的器件，其中第一半导体材料为弛豫半导体材料并且第二半导体材料为应变半导体材料。
14.如权利要求13所述的器件，其中第三半导体材料为弛豫半导体材料并且第四半导体材料为应变半导体材料。
15.如权利要求14所述的器件，其中第一和第三半导体材料包括SiGe，第二和第四材料基本为硅且包括小于5％的Ge。
16.如权利要求15所述的器件，其中第一和第三半导体材料包括Si:Ge，比例为X份的Si比Y份的Ge，其中X:Y的比例在60:40至95:05的范围内。
17.如权利要求16所述的器件，其中Si:Ge的比例在70:30至90:10的范围内。
18.如权利要求12所述的器件，其中所述衬底包括第一基本为硅的区域，并具有位于第一基本为硅的区域与超结结构之间的变化成分的Si:Ge过渡层。
19.如权利要求18所述的器件，其中所述过渡层具有基本为硅的紧邻第一基本为硅的区域的成分以及基本与第一半导体材料的成分匹配的紧邻超结结构的成分。
20.如权利要求12所述的器件，还包括至少在所述沟槽的侧壁上的第四材料上的第一电介质材料，以及在沟槽底部中的每单位面积的电容比第一电介质低的第二电介质材料。
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