CN103996705A - 带有具有竖直杂质分布的超级结结构的半导体器件 - Google Patents

带有具有竖直杂质分布的超级结结构的半导体器件 Download PDF

Info

Publication number
CN103996705A
CN103996705A CN201410053636.2A CN201410053636A CN103996705A CN 103996705 A CN103996705 A CN 103996705A CN 201410053636 A CN201410053636 A CN 201410053636A CN 103996705 A CN103996705 A CN 103996705A
Authority
CN
China
Prior art keywords
row
secondary series
super junction
elongated area
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410053636.2A
Other languages
English (en)
Other versions
CN103996705B (zh
Inventor
A·威尔梅洛斯
F·希尔勒
U·瓦尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN103996705A publication Critical patent/CN103996705A/zh
Application granted granted Critical
Publication of CN103996705B publication Critical patent/CN103996705B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种超级结半导体器件包括具有平行的第一和第二表面的半导体部分。在半导体部分中形成第一导电类型的杂质层。在第一表面和杂质层之间，超级结结构包括第一导电类型的第一列和第二导电类型的第二列。第一和第二列之间的补偿率的符号可以沿着垂直于第一表面的列的竖直延伸而变化。在第一表面和第二列中的一个列之间形成第二导电类型的主体区域。第二导电类型的场延伸区域可以电连接到主体区域，或者第一导电类型的场延伸区域可以连接到杂质层。场延伸区域改善了半导体器件的雪崩特性。

Description

带有具有竖直杂质分布的超级结结构的半导体器件
技术领域
本公开总体涉及一种半导体器件，更具体地涉及一种带有具有竖直杂质分布的超级结结构的半导体器件。
背景技术
超级结n-FET（场效应晶体管）的半导体部分包括n型漏极层和漂移层，其中，p型掺杂列被n掺杂列分离开。在相反的模式中，耗尽区在p型掺杂列和n型掺杂列之间在横向方向上延伸，这样使得即使在n型掺杂列中的高杂质浓度也可以得到较高的反向击穿电压。在p型掺杂列和/或n型掺杂列中的竖直杂质分布可以随着到漏极层的距离而变化，这样使得假如触发雪崩效应器件特性得到改善。期待进一步改善超级结半导体器件的雪崩特性，而不过分不利地影响导通状态特性。
发明内容
根据一个实施例，超级结半导体器件包括具有第一表面和与第一表面平行的第二表面的半导体部分。在半导体部分中形成第一导电类型的杂质层和超级结结构。在第一表面与杂质层之间，该超级结结构包括第一导电类型的第一列和第二相反导电类型的第二列。第一列和第二列之间的补偿率的符号沿着垂直于第一表面的列的竖直延伸而变化。在第一表面和第二列中的一个列之间形成第二导电类型的主体区域。被布置在第一列或第二列中的一个列的竖直投影区域中的第二导电类型的场延伸区域电连接到主体区域。场延伸区域中的区域杂质密度在1×1012和5×1012cm-2之间。
根据另一个实施例，超级结半导体器件包括第一导电类型的杂质层，该杂质层形成于具有第一表面和与第一表面平行的第二表面的半导体部分中。在第一表面和杂质层之间是超级结结构，该超级结结构包括第一导电类型的第一列和相反的第二导电类型的第二列。第一列和第二列之间的补偿率的符号沿着垂直于第一表面的列的竖直延伸而变化。在第一表面和第二列中的一个列之间形成第二导电类型的主体区域。第一导电类型的至少一个场延伸区域电连接到杂质层。该至少一个场延伸区域被布置在第一列和第二列中的至少一个列的竖直投影区域中。
本领域技术人员在读到如下详细说明和看到附图时将认识到附加技术特征和优势。
附图说明
将附图包括在内以便提供对本发明的进一步理解，并且它们被并入到本说明书并且形成本说明书的一部分。这些附图图示了本发明的多个实施例并且与本说明书一起用于解释本发明的原理。本发明其他实施例以及想要达到的优点将很容易地得到了解，因为通过参考以下的详细说明它们将更好地得到理解。
图1A是根据一个实施例的半导体器件的一部分的示意性截面图，其中在主体区域和p型列之间提供p型场延伸区域。
图1B是图示了图1A的半导体器件沿着线B-B的电场轮廓的示意图。
图2A是根据一个实施例的超级结半导体器件的一部分的示意性截面图，其中在主体区域和p型列之间提供了包括电介质衬垫和p型掺杂的场延伸区域的超级结结构。
图2B是根据一个实施例的超级结半导体器件的一部分的示意性截面图，其中在主体区域和p型掺杂列之间提供了基于通过外延生长的子层和p型掺杂的场延伸区域的超级结结构。
图2C是根据一个实施例的超级结半导体器件的一部分的示意性截面图，其中在主体区域和锥形的p型掺杂列之间提供了p型掺杂延伸区域。
图3A是根据一个实施例的超级结半导体器件的一部分的示意性截面图，其中在n型掺杂列的竖直投影区域中提供了掩埋栅极电极和p型掺杂的场延伸区域。
图3B是根据另一实施例的超级结半导体器件的一部分的示意性截面图，其中在p型掺杂列的竖直投影区域中提供了掩埋栅极电极和p型掺杂的场延伸区域。
图3C是根据又一实施例的超级结半导体器件的一部分的示意性截面图，其中在p型掺杂列的投影区域中提供了掩埋栅极电极和p型掺杂的场延伸区域。
图4A是根据一个实施例的半导体器件的一部分的示意性截面图，其中在n型掺杂列的投影区域中提供基于通过外延生长的子层和n型掺杂的场延伸区域的超级结结构。
图4B是根据一个实施例的半导体器件的一部分的示意性截面图，其中在p型掺杂列的投影区域中提供包括电介质衬垫和n型掺杂的场延伸区域的节段的超级结结构。
图4C是根据一个实施例的半导体器件的一部分的示意性截面图，其中提供了连续的场延伸区域和锥形的p型掺杂列。
图4D是根据一个实施例的半导体器件的一部分的示意性截面图，其中在p型掺杂列和n型掺杂列的竖直投影区域中提供了场截止延伸区域的空间上分离的节段。
图4E是根据一个实施例的半导体器件的一部分的示意性截面图，其中在p型掺杂列的投影区域中提供包括电介质衬垫、掩埋栅极电极和n型掺杂的场延伸区域的节段的超级结结构。
图4F是根据一个实施例的超级结半导体器件的一部分的示意性截面图，其中提供了包括电介质衬垫、掩埋栅极电极和连续的n型掺杂的场延伸区域的超级结结构。
图4G是根据一个实施例的超级结半导体器件的一部分的示意性截面图，其中在n掺杂列的竖直投影区域中提供了掩埋栅极电极和n型掺杂的场截止延伸区域的节段。
具体实施方式
在以下详细说明中参见了附图，这些附图形成了本详细说明的一部分，并且这些附图通过图示的方式示出了可在其中实施本发明的具体实施例。应当理解的是可以使用其他实施例并且可以在不背离本发明的保护范围的情况下进行结构上的或逻辑上的改变。例如，针对一个实施例所图示或描述的特征可以被用于其他实施例或与其结合以产生仍更进一步的实施例。本发明旨在包括此类改变和变体。这些示例是使用特定语言进行描述的，这不应当形成对所附权利要求的范围的限制。这些图并不是按比例，并且只是用作示例的目的。为了清晰，除非另外说明，在不同的图中相同的元件用相对应的参考所指定。
术语“具有”、“包含”、“包括”等是开放式，并且这些术语表示所述结构、元件或特征的存在，但是并不排除附加的元件或特征。冠词“一个”、“一种”和“该”旨在包括复数及单数，除非上下文以其他方式清晰表明。
术语“电连接”描述了电连接的元件之间的永久性低欧姆连接，例如，所涉及的元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。
图1A示出了超级结半导体器件500，该超级结半导体器件500具有半导体部分100，该半导体部分100具有第一表面101和与第一表面101平行的第二表面102。半导体部分100由单晶半导体材料制备而成，例如硅Si、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。第一和第二表面101、102之间的距离至少为50μm，例如至少175μm。半导体部分100可以具有矩形的形状，该矩形形状具有在几毫米范围内的边长。到第一和第二表面101、102的法线限定了竖直方向，并且与法线方向正交的方向为横向方向。
半导体部分100可以包括第一导电类型的杂质层130。杂质层130中的平均净杂质浓度相对较高，并且可以至少为5×1018cm-3（作为举例）。杂质层130可以沿着半导体部分100的平行于第二表面102的完整的横截面延伸。假如半导体器件500是IGFET（绝缘栅场效应晶体管），该杂质层130与第二表面102直接邻接。假如半导体器件500是IGBT（绝缘栅双极型晶体管），与第一导电类型相反的第二导电类型的集电极层被布置在杂质层130和第二表面102之间。
在第一表面101与杂质层130之间是漂移层120。漂移层120包括超级结结构，该超级结结构具有第一导电类型的第一列121和与第一导电类型相反的第二导电类型的第二列122。第二列122可以与杂质层130直接邻接。根据其他实施例，在离杂质层130一定距离处形成第二列122，这样使得漂移层120包括第一导电类型的连续部分。连续部分（一方面）在第一和第二列121、122的掩埋边缘与（另一方面）杂质层130之间延伸。第一和第二列121、122彼此直接邻接。
第一列121和第二列122可以是以规则距离布置的平行带。根据其他实施例，第二列122的平行于第一表面101的横截面可以是圆形、椭圆面、椭圆形或矩形（例如有或没有圆角的正方形），并且第一列121是将第二列122嵌入的栅格的节段。
半导体部分100进一步包括第一导电类型的源极区域110和第二导电类型的主体区域115，其中，主体区域115被结构地或电地连接到第二列122，并将源极区域110与第一列121结构地分隔开。
源极区域110可以被专门地形成在单元区域内，并且可以不在围绕单元区域的边缘区域内。主体区域115被至少设置在该单元区域内，并且可以或可以不存在于边缘区域内。
栅极电介质205将栅极电极210和主体区域115的邻近部分电性地分离。施加到栅极电极210的电位电容性地控制主体区域115的在源极区域110与相对应的第二列122之间的与栅极电介质205邻接的部分中的少数电荷载流子分布，这样使得在半导体器件500的导电或导通状态中，导通电流在源极区域110与杂质层130之间流经主体区域115中的反型层并且流经漂移层120。
栅极电极210可以被布置在第一表面101上方。根据其他实施例，栅极电极210可以被掩埋在从第一表面101延伸到半导体部分100中的沟槽中。
第一电极结构310可以通过覆盖栅极电极结构210的电介质层220中的通孔电连接到源极区域110和主体区域115。电介质层220中的通孔形成在邻近的栅极电极210之间。第二导电类型的重掺杂型接触区域116可以形成在主体区域115中，与第一电极结构310直接接触以保证第一电极结构310和主体区域115之间的低欧姆接触。电介质层220将第一电极结构310与栅极电极210电介质地隔离。
第二电极结构320直接邻接半导体部分100的第二表面102。根据涉及超级结IGFET的实施例，第二电极结构320直接邻接杂质层130。根据涉及超级结IGBT的实施例，第二导电类型的集电极层可以形成在杂质层130与第二电极结构320之间。
第一和第二电极结构310、320中的每一个可以包含铝Al、铜Cu、或铝或铜的合金（例如AlSi、AlCu或AlSiCu）或由这些材料组成，作为主成分。根据其他实施例，第一和第二电极结构310、320中的一个或两者可以包含镍Ni、钛Ti、银Ag、金Au、铂Pt和/或钯Pd作为主成分。例如，第一和第二电极结构310、320中的至少一个包含两个或更多个子层，每个子层包含Ni、Ti、Ag、Au、Pt、和Pd中的一种或多种作为主成分（例如硅化物和/或合金）。
根据所图示的实施例，第一导电类型是n型，第二导电类型是p型，第一电极结构310是源极电极，并且第二电极结构320是漏极电极。根据其他实施例，第一导电类型是p型。
超级结结构具有随着到第一表面101的距离变化而变化的杂质分布。根据一个实施例，在超级结结构中，补偿率的符号沿着超级结结构的竖直延伸至少改变一次。沿着列121、122的竖直延伸的竖直区段的补偿率可以由第二列122中的第二导电类型的杂质的量和第一列121中的第一导电类型的杂质的量（涉及两个值的较大量）的差所限定。为了实现完美的补偿，涉及竖直延伸的任意区段的量相等，并且这个区段中的补偿率等于0。由于第一导电类型为n型并且第二导电类型为p型，当第二列122的区段中的p型杂质的量是第一列121的相对应的区段中的n型杂质的量的两倍时，该补偿率为+0.5。当第二列122的竖直区段中的p型杂质的量是第一列121的相对应区段中的n型杂质的量的一半时，该补偿率为-0.5。针对在第一和第二列121、122的相等的截面面积所图示的实施例（并且其中，p1>n>p2），取向于第一表面101的第二列122的第一区段122a的补偿率是(p1–n)/p1，并且取向于第二表面102的剩余的第二区段122b的补偿率为(p2–n)/n。
从第一和第二列121、122之间的竖直pn结开始，在增大的反向电压处，耗尽区在横向方向上生长直到超级结结构被从移动电荷载流子完全地耗尽。在具有完美补偿的超级结器件中，第一和第二列121、122中的剩余的电荷载流子的电荷彼此完全地补偿，这样使得电场强度在超级结结构的完整的竖直延伸上不改变。因为第一和第二电极结构310、320之间的电场强度上的积分产生半导体器件可以容纳的阻塞电压，并且因为这个面积可以被最大化，所以得到了较高的击穿电压。
在补偿率沿着超级结的竖直延伸改变符号的超级结器件中，第一导电类型的杂质在取向于第二表面102的区段中针对第二导电类型的杂质稍微地过补偿，并且第二导电类型的杂质在取向于第一表面101的剩余区段中对第一导电类型的杂质稍微地过补偿。过补偿可以通过专门地在第一列121中、专门地在第二列122中、或在第一列和第二列121、122两者中改变杂质浓度实现。备选地或另外，列121、122的在平行于第一表面101的横向方向上的截面面积可以变化。
在第二列122的第一和第二区段122a、122b中的每一个中，补偿率可以是恒定的或者可以严格地或与随着到符号发生改变的界面的距离的减小逐步减小。
根据所图示的实施例，第二列122的横向截面面积Fa和第一列121的Fb沿着竖直延伸是恒定的。取向于第一表面101的第二列122的第一区段122a具有p型杂质的杂质浓度p1，这样使得Fa×p1超过Fb×n，其中，n是第一列121的到第一表面101相同距离的邻接区段中的n型杂质的杂质浓度。补偿率的符号在取向于第一表面101的超级结结构的区段中为正。第二列122的取向于第一表面101的第二区段122b具有p型杂质的杂质浓度p2，这样使得第一列121的到第一表面101相同距离的邻接区段中Fa×p2低于Fb×n。补偿率的符号在取向于第二表面102的超级结结构的区段中为负。
取向于第一表面101并对应于第二列122的第一区段122a的超级结结构的第一区段具有过量的第二导电类型的杂质。取向于第二表面102并对应于第二列122的第二区段122a的剩余的第二区段具有过量的第一导电类型的杂质。第二导电类型的杂质在第一区段中占主导，并且第一导电类型的杂质在第二区段中占主导。其结果是，第一和第二列121、122之间的补偿率的符号沿着列121、122的竖直延伸改变一次。第二列122的第一和第二区段122a、122b至少分别在完整的竖直延伸的三分之一之上延伸。根据一个实施例，第二列122的第一区段122a在第二列122的竖直延伸的40%到60%之上延伸，并且第二区段122b在对应的第二列122的竖直延伸的剩余区段之上延伸。
在相反的模式中，在超级结结构从移动电荷载流子耗尽之后，静止的电荷不互相补偿。结果是，在超级结结构中，电场强度从列121、122的两端增长，并在补偿率符号改变的界面到达浅峰（shallow peak）。
根据一个实施例，超级结结构的第一和第二竖直区段中的补偿率的量均最多为0.5。尽管随着与完美补偿（即，补偿率=0）的偏差的增长，半导体器件500在相反的模式中可以容纳的击穿电压会减少，但是仍然可以获得足够高的击穿电压。电场强度的浅峰限定了当已经触发了雪崩击穿时移动电荷载流子产生的区域。第一和第二区段中的补偿率的量均至少可以是0.1，这样使得在已经触发了雪崩效应的情况下电场强度足够高以产生电荷载流子的峰值范围足够小，以足够限制产生的电荷载流子的数量并且保证半导体器件500两端的电压不立即击穿。
所产生的电场轮廓（分布）近似在超级结结构的竖直延伸的中间具有浅峰。电子和空穴在击穿和雪崩的情况下都影响场分布。两种类型的电荷载流子都具有稳定效应，因为两者都从产生的地方流到对固定电荷载流子的主导的过量电荷进行补偿的区域中。其结果是，从p型负载的补偿率到n型负载的补偿率存在连续的稳定范围。
场延伸区域123被设置在第二列122的竖直投影区域（verticalprojection）中。场延伸区域123具有如第二列122的第二导电类型。每个场延伸区域123电连接到第二列122和被指定到对应的第二列122的主体区域115两者。每个场延伸区域123从对应的主体区域115与相对应的第二列122之间的界面延伸到第一区段122a中。
场延伸区域123中的区域杂质密度被限定，这样使得电场延伸只有在对雪崩模式典型的电流密度进入场延伸区域123，然而，电场在低电流密度停止在场延伸区域123。根据一个实施例，在半导体器件的有效单元区域内部的晶体管元件中，该区域杂质密度在击穿电荷的范围内，或稍微在击穿电荷之上（例如，在1×1012和5×1012cm-2之间）。根据一个实施例，场延伸区域123中的区域杂质密度在2×1012和3×1012cm-2之间。在此类值，在雪崩模式下，电场仅在高电流延伸进入场延伸区域123，其中，雪崩模式中的电流可以至少是额定电流的20%、等于额定电流或超过额定电流20%。
场延伸区域123的竖直延伸可以至少是2μm，这样使得场延伸区域123提供了最大击穿电压的足够明显的增长。然后，平均净杂质浓度最多可以为1×1016cm-3。
场延伸区域123可以在第二列122的整个横向截面面积之上延伸。根据所图示的实施例，该场延伸区域123仅形成在相对应的第二列122的横向中央部分中，并与所有邻近的第一列121隔开。场延伸区域123可以是“泡状物”，其竖直延伸在第二列122的横向中心中有最大值并且随着离中心的距离的增大而减小。
在场延伸区域123内，平均净杂质浓度px比第二列122的第一区段122a中的高，并低于主体区域115中的平均净杂质浓度p0。例如，场延伸区域123中的最大杂质浓度是第二列122的第一区段122a中的平均净杂质浓度p1的至少两倍（例如十倍），并且是主体区域115中的最大净杂质浓度的最多一半（例如，十分之一）。每单位面积的杂质的量可以大于在击穿电压的击穿电荷量。击穿电荷量是在到达雪崩因子1之前可以被pn结耗尽的电荷量。击穿电荷量取决于本底杂质浓度。例如，击穿电荷量在2×1012cm-2和3×1012cm–2之间。根据一个实施例，场延伸区域的竖直延伸为至少2微米。场延伸区域123中的平均杂质浓度可以在5×1015cm-3和5×1016cm-3之间（作为举例）。
图1B示出了图1A的半导体器件在施加了反向电压而且并没有触发雪崩效应的情况下的第一电场轮廓401。实质上，该电场在离第一表面101距离为dz的重掺杂杂质层130与场延伸区域123之间延伸。场延伸区域123中的杂质浓度被选定为使得电场可以向上延伸至场延伸
区域123中特定距离。例如，该电场区域向上延伸至离第一表面101距离为dx处的场延伸区域123的竖直延伸的三分之一。电场强度增长至补偿率的符号变化并且电场强度到达最大值Emax的距离dm。超过dm，电场强度在距离dz处在漂移层120和杂质层130之间降到零。电场强度的斜率取决于补偿率，并且在补偿率高的地方高，并且在补偿率低的地方低。
场延伸区域123中的杂质浓度比主体区域115中的低，这样使得一旦雪崩机制被触发，该电场可以更深地传播到如第二电场轮廓402所示的电场延伸区域123中。相比之下，在没有场延伸区域123的对比示例中，电场被禁止传播进入相对重掺杂的主体区域115。由于电场轮廓402以下的范围确定了半导体器件500可以容纳的电压，因此场延伸区域123明显地提高了半导体器件500中对抗雪崩事件的鲁棒性。场延伸区域123引入了进一步的自由度以使半导体器件500的导通状态电阻、雪崩特性和电压阻塞能力适应于应用约束。
场延伸区域123可以被提供给提供无波动杂质轮廓的各种沟槽手段所获得的超级结结构，其中，沟槽被从对应于从半导体衬底得到的半导体部分100的第一表面101的方向引入这个半导体衬底，并且其中，通过填充这些沟槽或通过将杂质注入沟槽侧壁形成了至少一种类型的列121、122。
图2A示出了通过将沟槽刻蚀到包括n型半导体部分100的半导体衬底中所得到的超级结半导体器件500。电介质衬垫125至少排列在被刻蚀的沟槽的侧壁处。电介质衬垫125可以由半导体氧化物制备而成，例如，半导体部分100的半导体材料的热氧化物（例如二氧化硅），例如沉积氧化物、或半导体氮化物（作为举例）。单晶p型掺杂半导体材料可以通过在沟槽中外延来生长，以形成第二列122。
根据一个实施例，沟槽的横向截面面积不随着到第一表面101的距离而变化。第二列122的取向于半导体部分100的第一表面101的第二区段122a可以被提供有比取向于第二表面102的剩余第二区段122b更高的杂质浓度。第一和第二区段122a、122b中的每一个都可以是均匀地掺杂的。根据其他实施例，杂质浓度可以随着到第一表面101的增大的距离而逐渐减小。其他实施例在杂质浓度轮廓中可以提供不只一步。
图2B涉及通过重复如下序列来提供第一和第二列121、122的实施例，该序列包括通过外延来生长子层和使用注入掩模将至少一种导电类型的杂质注入生长的子层的表面。超级结结构是通过将或者第一或第二列121、122或者两者从注入物中扩散出而获得的。其结果是，第一和第二列121、122的杂质轮廓在如图2B所指示的竖直和/或横向方向可以是波状的。
图2C涉及为锥形的第二列122提供均匀的杂质浓度p并为反向锥形的第一列121提供均匀的杂质浓度n的实施例。补偿率的符号的变化是通过改变第一和第二列121、122沿着它们竖直延伸的横向截面面积来实现的。
根据所图示的实施例，第二列122的在取向于第一表面101的第一区段中的横向截面面积Fa1大于第二列122的在取向于第二表面102的第二区段中的横向截面面积Fa2。对于第一列121的相对应的横向截面面积Fb1和Fb2，在与Fa1距离第一表面101相同的距离处的截面面积Fb1小于在与Fa2到第一表面101相同距离处的横向截面面积Fb2。截面面积的差被选定为使得Fa1×p超过Fb1×n，并且Fa2×p低于Fb2×n。补偿率的符号在取向于第一表面101的区段为正，并且在取向于第二表面102的区段为负。
根据一个实施例，在第二列122的取向于第一表面101的上端处的截面面积超过平均截面面积至少10%并且最多100%，并且在取向于第二表面102的那端的截面面积小于平均截面面积至少10%并且最多100%。
图3A到图3C的实施例提供了被布置在第一导电类型的第一列121的竖直投影区域中的第二导电类型的场延伸区域123。场延伸区域123被布置在第一列121和第一表面101之间。连接区域123a将每个场延伸区域123与主体区域115中的一个电连接。
被布置在第一导电类型的第一列121的竖直投影区域中的第二导电类型的场延伸区域123可以如图1A和图2A到2C所图示的与平面栅极电极210结合。例如，场延伸区域123可以是从第一表面101延伸到漂移层120中的泡状物，其中，泡状物被与邻近的主体区域115分离。
图3A到图3C将第一导电类型的第一列121的竖直投影区域中的第二导电类型的场延伸区域123与沟槽栅极手段结合。栅极电极210被设置在在第一列121上面从第一表面101延伸进入半导体部分100的沟槽。掩埋电介质230将相应的栅极电极210与漂移层120隔离。栅极电介质205在栅极电极210和在栅极沟槽之间形成的主体区域115之间在竖直方向上延伸。第二列122可以被设置在超级结沟槽中，这些沟槽具有垂直于第一表面101延伸的竖直侧壁。第一和第二列121、122之间的电介质衬垫125可以排列在超级结沟槽的竖直侧壁处，并且可以将第一和第二列121、122分离。
在第二列122的第一区段122a（其可以被设置在这些超级结沟槽中）中，杂质浓度可以高于取向于第二表面102的第二区段122b。第一列121可以包括沿着第二列122的侧壁形成的重掺杂的第一区段121a和在剩余部分中的第二轻掺杂部分121b。在提供第二列122之前，可以通过离子束注入物或通过穿过超级结沟槽的侧壁向外扩散或通过沉积保形的n型掺杂层来形成重掺杂的第一区段121a。
场延伸区域123在掩埋电介质230和第一列121的轻掺杂的第二部分121b之间形成。连接区域123a将场延伸区域123与主体区域115结构地并电性地连接。连接区域123a被设置在取向于第二表面102的第一列121的重掺杂的第一部分121a的第一区段的竖直投影区域中。在垂直于截面平面的方向上，连接区域123a和重掺杂的第一部分121a的第二区段121c交替，这样使得第一列121和场延伸区域123交替地连接到对应的主体区域115。重掺杂的第一部分121a的第二区段121c将第一列121与主体区域115的沟道部分连接，其中，在器件500的导通状态形成导电沟道。
在图3B和图3C中，杂质分布发生改变，这样使得在第二列122的第二区段122b中比第一区段122a中每竖直尺度单位提供了更多的第二导电类型的杂质。第二区段122b在明显地在少于第二列122的竖直延伸的一半的之上延伸，并且具有比第一区段122a更高的掺杂物浓度。另外，图3B和图3C的场延伸区域123更深地延伸进入半导体部分100，并具有比图3A中的场延伸区域123更低的掺杂物浓度。
图3C的第二列122包括沿着竖直界面向第一列121布置的第一区段122a，其中，第一区段122a并未完全填充超级结沟槽的相对应部分。第二区段122b对应于超级结沟槽的完全填充的较低部分。可以通过在超级结沟槽中保形地沉积半导体层，然后将沉积的（例如多晶的）半导体材料转变成单晶的半导体材料来形成第一和第二区段122a、122b。填充物结构129可以将第一区段122a的竖直区段分离。填充物结构129可以用环境空气填充的空洞或包括氧化物（例如二氧化硅）的电介质结构。根据其他实施例，该填充物结构129可以包含轻掺杂的硅。第一区段122a中第二导电类型的杂质的量高于第二区段122b中的杂质的量。
图4A总体上对应于图2B。除第二列122的竖直投影区域中的第二导电类型的场截止区域123之外或备选地，图4A的实施例包括被空间上分离的第一导电类型的场延伸区域123，该场延伸区域沿着漂移层120和杂质层130之间的界面被布置在第一列121的竖直投影区域中。场延伸区域123可以是在第一列121的横向中心中具有最大竖直延伸的泡状物。场延伸区域123可以不在第二列122的竖直投影区域中。
图4B的半导体器件500总体上对应于图2A的半导体器件500。除了被指定到第二列122的第一类导电类型的场延伸区域123之外或备选地，图4B的半导体器件500包括沿着与杂质层130的界面被布置在第二列122的竖直投影区域中的场延伸区域123。每个场延伸区域123可以通过注入第二表面102形成，并且可以具有带有在第二列122的横向中心的最大竖直延伸的“泡状物”形状。根据其他实施例，场延伸区域123可以具有带有与漂移层120或第二列122的界面的近似矩形的形状（平行于第二表面102且近似平面）。场延伸区域123可以不在第一列121的竖直投影区域中。
图4C的半导体器件500与图2C的半导体器件500的区别在于连续的场延伸区域123，该连续的场延伸区域123具有与漂移层120的界面，该界面与场延伸区域123与杂质层130之间的界面平行。
图4D的半导体器件500指的是一个实施例，在实施例中具有被设置在栅极沟槽中（如图3A到图3C所示）的栅极电极210和被空间上分离的场延伸区域123。场延伸区域123被彼此分离，并被布置在第一和第二列121、122的竖直投影区域中。场延伸区域123可以被形成为在第一和第二列121、122的横向中心中具有最大竖直延伸的泡状物。
图4E示出了类似于图3A的半导体器件500的实施例，没有第二导电类型的场延伸区域123但是具有第一导电类型的被空间上分离的场延伸区域123，其中，每个场延伸区域123沿着与杂质层130的界面被布置在第一列121中的一个的竖直投影区域中。
图4F的半导体器件500对应于图3B的半导体器件500，并进一步包括与杂质层130平行并直接邻接的第一导电类型的连续的场延伸区域123。场延伸区域123可以完全地填充第二列122和杂质层130之间的空间。其他的实施例可以提供与第二列122分离的场截止区域123，或者伸出到场截止区域123中的第二列122。
图4G的半导体器件500对应于图3C的半导体器件500。除了第二导电类型的场延伸区域123之外或与其相反，图4G的半导体器件500包括至少在第一列121的竖直投影区域中的第一导电类型的空间上分离的场截止区域123。场截止延伸区域123可以具有与平行于杂质层130的漂移层120之间的平面界面。
虽然在此已图示并描述了多个具体的实施例，但本领域的普通技术人员将认识到可以用多种替代方案和/或等效实现方式替代所图示并描述的具体实施例，而不背离本发明的保护范围。本申请旨在覆盖在此所讨论的具体实施例的任何改编或变体。因此，本发明旨在仅由权利要求以及其等效物所限定。

Claims (25)

1.一种超级结半导体器件，包括：
第一导电类型的杂质层，形成于具有第一表面和与所述第一表面平行的第二表面的半导体部分中；
超级结结构，包括在所述第一表面和所述杂质层之间的所述第一导电类型的第一列和相反的第二导电类型的第二列，其中，所述第一列和所述第二列之间的补偿率的符号沿着垂直于所述第一表面的所述列的竖直延伸而改变；
所述第二导电类型的主体区域，形成于所述第一表面和所述第二列中的一个列之间；以及
所述第二导电类型的场延伸区域，电连接到所述主体区域并被布置在所述第一列或所述第二列中的一个列的竖直投影区域中，其中，所述场延伸区域中的区域杂质密度在1×1012和5×1012cm-2之间。
2.根据权利要求1所述的超级结半导体器件，其中，所述场延伸区域沿着所述第二列中的一个列的竖直轴被布置，并且不沿着所述第一列中的任何列的竖直轴。
3.根据权利要求1所述的超级结半导体器件，其中，所述场延伸区域沿着所述第一列中的一个列的竖直轴被布置，并且不沿着所述第二列中的任何列的竖直轴。
4.根据权利要求1所述的超级结半导体器件，其中，所述超级结结构的取向于所述第一表面的第一区段具有过量的所述第二导电类型的杂质，并且取向于所述第二表面的第二区段具有过量的所述第一导电类型的杂质。
5.根据权利要求4所述的超级结半导体器件，其中，所述第一区段在所述第二列的所述竖直延伸的至少三分之一并且最多三分之二上延伸，并且所述第二区段在所述第二列的剩余区段之上延伸。
6.根据权利要求5所述的超级结半导体器件，其中
在所述第一区段中，在竖直延伸单元中的所述第二导电类型的杂质的量超过在所述竖直延伸单元中的所述第一导电类型的杂质的量至少10%，并且
在所述第二区段中，在竖直延伸单元中的所述第一导电类型的杂质的量超过在所述竖直延伸单元中的所述第二导电类型的杂质的量至少10%。
7.根据权利要求2所述的超级结半导体器件，其中，所述第一区段在所述第二列的竖直延伸的40%到60%之上延伸，并且所述第二区段在所述第二列的所述竖直延伸的剩余部分之上延伸。
8.根据权利要求1所述的超级结半导体器件，其中，所述场延伸区域从所述主体区域和对应的所述第二列之间的界面延伸到所述第二列中。
9.根据权利要求8所述的超级结半导体器件，其中，所述场延伸区域形成在对应的所述第二列的中央部分中并与多个邻近的第一列间隔开。
10.根据权利要求8所述的超级结半导体器件，其中，所述场延伸区域中的最大杂质浓度是所述第二列的直接邻接的部分中的最大杂质浓度的至少两倍，并且所述主体区域中的最大杂质浓度是所述场延伸区域中的所述最大杂质浓度的至少两倍。
11.根据权利要求1所述的超级结半导体器件，其中，所述场延伸区域被设置在所述第一表面和所述第一列中的一个列之间。
12.根据权利要求11所述的超级结半导体器件，进一步包括将所述场延伸区域和所述主体区域电连接的所述第二导电类型的连接区域。
13.根据权利要求11所述的超级结半导体器件，进一步包括被设置在沟槽中的掩埋栅极电极，所述沟槽在所述第一列中的一个列的竖直延伸中从所述第一表面延伸到所述半导体部分中。
14.根据权利要求11所述的超级结半导体器件，其中，所述第一列分别包括取向于所述第二列的重掺杂部分和通过所述重掺杂部分与所述第一列间隔开的轻掺杂部分。
15.根据权利要求11所述的超级结半导体器件，进一步包括在所述第一列和所述第二列之间的多个电介质衬垫。
16.根据权利要求14所述的超级结半导体器件，其中
所述场延伸区域被设置在所述第一表面与所述第一列中的一个列之间，
所述第二导电类型的连接区域在所述重掺杂部分的第一区段的竖直投影区域中将所述场延伸区域与所述主体区域电连接。
17.根据权利要求16所述的超级结半导体器件，其中，多个连接区域在与所述第一表面平行的横向方向上与所述重掺杂部分的第二区段交替，所述重掺杂部分的所述第二区段将所述第一列与所述主体区域的在所述器件的导通状态中形成导电沟道的沟道部分在结构上连接。
18.根据权利要求17所述的超级结半导体器件，其中，所述沟道部分与设置在所述主体区域与栅极电极之间的栅极电介质直接邻接。
19.根据权利要求1所述的超级结半导体器件，其中，所述场延伸区域的竖直延伸至少为2μm。
20.根据权利要求1所述的超级结半导体器件，其中，所述场延伸区域中的平均净杂质浓度最多为1016cm-3。
21.一种超级结半导体器件，包括：
第一导电类型的杂质层，形成于具有第一表面和与所述第一表面平行的第二表面的半导体部分中；
超级结结构，包括在所述第一表面和所述杂质层之间的所述第一导电类型的第一列和相反的第二导电类型的第二列，其中，所述第一列和所述第二列之间的补偿率的符号沿着垂直于所述第一表面的所述列的竖直延伸而改变；
所述第二导电类型的主体区域，形成于所述第一表面和所述第二列中的一个列之间；以及
所述第一导电类型的至少一个场延伸区域，电连接到所述杂质层并被布置在所述第一列和所述第二列中的至少一个的竖直投影区域中。
22.根据权利要求21所述的超级结半导体器件，其中，空间上分离的场延伸区域被布置在所述第一列的竖直投影区域中。
23.根据权利要求21所述的超级结半导体器件，其中，空间上分离的场延伸区域被布置在所述第二列的竖直投影区域中。
24.根据权利要求21所述的超级结半导体器件，其中，空间上分离的场延伸区域被布置在所述第一列和所述第二列的竖直投影区域中。
25.根据权利要求21所述的超级结半导体器件，其中，所述场延伸区域是连续的层。
CN201410053636.2A 2013-02-18 2014-02-17 带有具有竖直杂质分布的超级结结构的半导体器件 Active CN103996705B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/769,612 US9318549B2 (en) 2013-02-18 2013-02-18 Semiconductor device with a super junction structure having a vertical impurity distribution
US13/769,612 2013-02-18

Publications (2)

Publication Number Publication Date
CN103996705A true CN103996705A (zh) 2014-08-20
CN103996705B CN103996705B (zh) 2017-09-01

Family

ID=51264030

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410053636.2A Active CN103996705B (zh) 2013-02-18 2014-02-17 带有具有竖直杂质分布的超级结结构的半导体器件

Country Status (3)

Country Link
US (2) US9318549B2 (zh)
CN (1) CN103996705B (zh)
DE (1) DE102014100883B4 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391290A (zh) * 2019-08-12 2019-10-29 电子科技大学 一种具有变掺杂场截止层的超结逆阻型igbt

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318549B2 (en) * 2013-02-18 2016-04-19 Infineon Technologies Austria Ag Semiconductor device with a super junction structure having a vertical impurity distribution
US9070580B2 (en) * 2013-05-01 2015-06-30 Infineon Technologies Austria Ag Semiconductor device with a super junction structure based on a compensation structure with compensation layers and having a compensation rate gradient
US9117694B2 (en) 2013-05-01 2015-08-25 Infineon Technologies Austria Ag Super junction structure semiconductor device based on a compensation structure including compensation layers and a fill structure
US9024383B2 (en) 2013-05-01 2015-05-05 Infineon Technologies Austria Ag Semiconductor device with a super junction structure with one, two or more pairs of compensation layers
DE102014119384A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Austria Ag Ladungkompensationsvorrichtung
DE102015116576B4 (de) 2015-09-30 2021-11-25 Infineon Technologies Austria Ag Superjunction-Halbleitervorrichtung mit entgegengesetzt dotierten Halbleiterbereichen, die in Gräben ausgebildet sind, und Verfahren zur Herstellung
US9960269B2 (en) * 2016-02-02 2018-05-01 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
DE102016113129B3 (de) * 2016-07-15 2017-11-09 Infineon Technologies Ag Halbleitervorrichtung, die eine Superjunction-Struktur in einem SiC-Halbleiterkörper enthält
JP6757288B2 (ja) * 2017-04-14 2020-09-16 株式会社東芝 半導体装置
CN108615724B (zh) * 2018-05-08 2020-05-22 西安交通大学 一种微感型igbt并联均流结构
CN113506828A (zh) * 2021-07-05 2021-10-15 西安卫光科技有限公司 一种mosfet器件结构及制造方法
CN114628493A (zh) * 2021-12-22 2022-06-14 上海功成半导体科技有限公司 超结器件结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020088990A1 (en) * 2000-10-20 2002-07-11 Susumu Iwamoto Semiconductor device
US20060197152A1 (en) * 2005-03-01 2006-09-07 Kabushiki Kaisha Toshiba Semiconductor device
US20090273031A1 (en) * 2008-05-02 2009-11-05 Kabushiki Kaisha Toshiba Semiconductor device
CN101924132A (zh) * 2009-06-09 2010-12-22 株式会社东芝 功率用半导体器件
CN102169902A (zh) * 2010-03-19 2011-08-31 成都芯源***有限公司 一种深槽和深注入型超结器件
CN202042487U (zh) * 2011-05-20 2011-11-16 无锡新洁能功率半导体有限公司 一种具有超结结构的半导体器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081009A (en) * 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
DE19808348C1 (de) * 1998-02-27 1999-06-24 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
DE19840032C1 (de) 1998-09-02 1999-11-18 Siemens Ag Halbleiterbauelement und Herstellungsverfahren dazu
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
US6472678B1 (en) * 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
DE10120656C2 (de) 2001-04-27 2003-07-10 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Avalanche-Festigkeit
JP4524539B2 (ja) 2002-08-13 2010-08-18 富士電機システムズ株式会社 半導体素子
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
JP4940546B2 (ja) * 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
KR101279574B1 (ko) 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
DE102007001108B4 (de) 2007-01-04 2012-03-22 Infineon Technologies Ag Diode und Verfahren zu ihrer Herstellung
JP4564510B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
US20090057713A1 (en) 2007-08-31 2009-03-05 Infineon Technologies Austria Ag Semiconductor device with a semiconductor body
US8928077B2 (en) 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
US7936010B2 (en) 2007-12-27 2011-05-03 Infineon Technologies Austria Ag Power semiconductor having a lightly doped drift and buffer layer
DE102008003984B4 (de) 2008-01-11 2011-06-22 MAICO Elektroapparate-Fabrik GmbH, 78056 Rohrventilator
JP5365016B2 (ja) 2008-02-06 2013-12-11 富士電機株式会社 半導体素子およびその製造方法
US8084811B2 (en) * 2009-10-08 2011-12-27 Monolithic Power Systems, Inc. Power devices with super junctions and associated methods manufacturing
JP5136674B2 (ja) 2010-07-12 2013-02-06 株式会社デンソー 半導体装置およびその製造方法
US9318549B2 (en) * 2013-02-18 2016-04-19 Infineon Technologies Austria Ag Semiconductor device with a super junction structure having a vertical impurity distribution

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020088990A1 (en) * 2000-10-20 2002-07-11 Susumu Iwamoto Semiconductor device
US20060197152A1 (en) * 2005-03-01 2006-09-07 Kabushiki Kaisha Toshiba Semiconductor device
US20090273031A1 (en) * 2008-05-02 2009-11-05 Kabushiki Kaisha Toshiba Semiconductor device
CN101924132A (zh) * 2009-06-09 2010-12-22 株式会社东芝 功率用半导体器件
CN102169902A (zh) * 2010-03-19 2011-08-31 成都芯源***有限公司 一种深槽和深注入型超结器件
CN202042487U (zh) * 2011-05-20 2011-11-16 无锡新洁能功率半导体有限公司 一种具有超结结构的半导体器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110391290A (zh) * 2019-08-12 2019-10-29 电子科技大学 一种具有变掺杂场截止层的超结逆阻型igbt

Also Published As

Publication number Publication date
DE102014100883A1 (de) 2014-08-21
DE102014100883B4 (de) 2021-11-25
CN103996705B (zh) 2017-09-01
US20160218174A1 (en) 2016-07-28
US20140231903A1 (en) 2014-08-21
US9318549B2 (en) 2016-04-19
US9825127B2 (en) 2017-11-21

Similar Documents

Publication Publication Date Title
CN103996705A (zh) 带有具有竖直杂质分布的超级结结构的半导体器件
CN104465734B (zh) 绝缘栅双极型晶体管及其制造方法
JP4564510B2 (ja) 電力用半導体素子
CN104134686B (zh) 基于补偿结构的超结结构半导体器件
KR101568135B1 (ko) 개선된 종단 구조 기술로 설계된 고전압 트렌치 dmos 소자
CN104377238B (zh) 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法
CN103137494A (zh) 半导体器件和场电极
US11245002B2 (en) Superjunction transistor arrangement and method of producing thereof
CN101506940A (zh) 超结沟槽器件及方法
JP2002520857A (ja) 炭化ケイ素水平チャネルの緩衝ゲート用半導体ディバイス
CN103996700A (zh) 包括注入区的超级结半导体器件
JP2021040131A (ja) トレンチ・ゲートを有する炭化ケイ素デバイス
CN103311271B (zh) 电荷补偿半导体器件
CN103000667A (zh) 半导体器件和制造该半导体器件的方法
US7602036B2 (en) Trench type Schottky rectifier with oxide mass in trench bottom
KR20170122335A (ko) 트렌치형 필러 옥사이드를 이용한 탄화규소 슈퍼정션 모스펫 및 그 제조방법
US8901623B2 (en) Super junction semiconductor device with overcompensation zones
CN203553172U (zh) 半导体器件
CN103426929B (zh) 半导体器件及其制造方法、集成电路以及超结半导体器件
CN106158631A (zh) 带埋层沟槽功率器件及其制作方法
CN104134685A (zh) 具有带有补偿层和介电层的超级结结构的半导体器件
CN104064461A (zh) 半导体器件的制造方法
CN103035714A (zh) 超级结mosfet的元胞结构
US20220246744A1 (en) Transistor device and method of manufacturing
CN114613861A (zh) 沟槽型SiC JFET器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant