CN101465353A - 利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件 - Google Patents

利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件 Download PDF

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Abstract

本发明提供一种利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件。一种电荷陷阱闪速存储器件，包括闪速存储器阵列，该闪速存储器阵列中至少具有电荷陷阱存储单元的第一页面，该第一页面被电耦合至第一字线。所述电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的不可寻址“虚拟”存储单元，其中，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址虚拟存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。所述多个虚拟存储单元包括至少一个辅助虚拟存储单元，该辅助虚拟存储单元被用作抵抗所述阵列的电荷陷阱层中的侧孔传递的缓冲器。

Description

利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件
相关申请的交叉引用
此申请要求于2007年12月17日提交的韩国申请No.2007-0132311的优先权，此处通过引用将该申请的公布内容并入本文中。
技术领域
本发明涉及集成电路存储器件，且更具体地，涉及非易失性存储器件和编程非易失性存储器件的方法。
背景技术
一类非易失性存储器件包括电可擦可编程只读存储器(EEPROM)，其可用于许多应用中，包括嵌入式应用和大容量存储应用。在典型的嵌入式应用中，例如，EEPROM器件可用于在其中需要快速随机存取读取时间的个人计算机或移动电话中提供代码存储。典型的大容量存储应用包括要求高容量和低成本的存储卡应用。
一种EEPROM器件包括NAND型闪速存储器，其可提供低成本和高容量来替换其它形式的非易失性存储器。图1A示出了其中具有多个NAND型串的传统闪速存储器阵列1。这些NAND型串中的每一个包括与各个偶数和奇数位线(BL0_e，BL0_o，...，BLn_e，BLn_o)相关联的多个EEPROM单元。将这些位线连接至其中具有多个缓冲器电路(PB0，...，PBn)的页面缓冲器2。每个EEPROM单元包括电荷陷阱层(或浮动栅极)和电连接至各个字线(WL0，WL1，...，WLn)的控制栅极。通过在读取和编程操作期间将与串选择晶体管相关联的串选择线(SSL)驱动至逻辑1电压而使能对每个NAND串的存取。每个NAND串也包括各自的、电连接至接地选择线(GSL)的接地选择晶体管。
如图1B所示，图1A的闪速存储器阵列1中的EEPROM单元为支持单一被编程状态的单元。只支持单一被编程状态的EEPROM单元通常被称为单级单元(SLC)。特别地，SCL可支持处理为逻辑1存储值的被擦除状态，和处理为逻辑0存储值的被编程状态。SLC可以在被擦除时具有负阈值电压(Vth)(例如，3V<Vth<-1V)，而在被编程时具有正阈值电压(例如，1V<Vth<3V)。可通过将位线BL设置为逻辑0值(即，0伏特)、将编程电压(Vpgm)施加到所选择的EEPROM单元并将通过电压(Vpass)施加到串中的未选择EEPROM单元来实现被编程状态，如图1C所示。另外，在编程期间，可通过将正电压(例如，电源电压Vdd)施加到串选择线(SSL)、并将接地电压(例如，0伏特)施加到接地选择线(GSL)而使能NAND串。
此外，可通过对所选择单元进行读取操作来检测EEPROM单元的被编程状态或被擦除状态。如图1D所示，当所选择的单元处于被擦除状态且所选择的字线电压(例如，0伏特)高于所选择单元的阈值电压时，NAND串将操作预充电位线BL放电。然而，当所选择的单元处于被编程状态时，由于所选择的字线电压(例如，0伏特)低于所选择单元的阈值电压且所选择的单元保持为“断开”，因此相应的NAND串将开路电路提供到预充电位线BL。在由Jung等人撰写的题为“AA 3.3Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using aNAND Flash Memory Technology”的论文中公布了NAND型闪速存储器的其它方面，该文章发表在IEEE Journal of Solid-State Circuits，Vol.32，No.11，pp.1748-1757上，并且通过引用将其内容合并于本文。由Kang等人发明的美国专利No.7,126,185以及由Sim等人发明的美国专利公开No.2006/0171209也公布了电荷陷阱闪速(CTF)存储单元。
在由Lee发明的题为“Nonvolatile Semiconductor Memory DeviceHaving Dummy Bit Line With Multiple Sections”的美国专利公开No.2007/0070699，以及美国专利No.6,611,460和No.6,614,688中公布了NAND型闪速存储器的额外方面。特别地，由Lee发明的美国专利公开No.2007/0070699公布了牺牲浮动栅EEPROM单元的NAND型串以向共用源极线(CSL)提供直接连接的闪速EEPROM器件。此闪速EEPROM器件还利用多个虚拟位段用作袖珍P阱偏置带。此外，可将每个NAND型串中的串选择晶体管和接地选择晶体管构造为由Lee等人发明的题为＂Method of Fabricating A Non-Volatile Memory DeviceWith a String Select Gate＂的美国专利No.6,881,626的图2、图5-6和图10公开的，以及由Lee等人发明的美国专利No.6,858,906中所公开的那样，此处通过引用将它们的公开内容并入本文中。
发明内容
根据本发明的实施例的集成电路存储器件利用非易失性存储器阵列中存储单元的多个“虚拟(dummy)”串。在某些这些实施例中，存储单元包括电荷陷阱存储单元，且该多个“虚拟”串包括主虚拟串和辅助虚拟串。特别地，提供一个或多个辅助虚拟串用来增加主虚拟串中存储单元的电荷陷阱层和“常规(normal)”存储单元的电荷陷阱层之间的电隔离程度，该“常规”存储单元的电荷陷阱层被配置用来存储在读取和写入操作期间能存取的数据。该增加的电隔离通过响应于侧向电荷传递(例如，孔传递)来改变其阈值电压，阻止了主虚拟串中的潜在过擦除存储单元对“常规”存储单元产生的不利影响，所述侧向电荷传递跨过存储器阵列的电荷陷阱层。
本发明的一些实施例包括半导体衬底，该半导体衬底中具有第一导电性类型(例如，P型)阱区以及在该阱区上的非易失性存储器阵列。该非易失性存储器阵列中具有“常规”电荷陷阱存储单元的第一多个NAND串和第二多个NAND串，这些串通过电荷陷阱存储单元的主虚拟NAND串和电荷陷阱存储单元的至少一个辅助虚拟NAND串而被相互隔开，该至少一个辅助虚拟NAND串紧邻主虚拟NAND串而延伸。主虚拟NAND串包括电连接至阱区的主虚拟位线。根据这些实施例，主虚拟NAND串可包括具有第一导电性类型(例如，P型)的第一源/漏区的串选择晶体管，所述第一导电性类型的第一源/漏区与下面的阱区形成非整流结。将第一导电性类型的第一源/漏区电连接至主虚拟位线，从而主虚拟位线可向阱区提供适当的偏置，由此阻止该阱区相对周围区域电气地浮动。串选择晶体管还可包括与阱区形成整流结的第二导电性类型(例如，N型)的第二源/漏区。在此情况下，由于形成在串选择晶体管的栅极下面的任何反向层沟道与相反导电性类型的第一源/漏区形成了整流结，因此串选择晶体管被配置为用来阻止对主虚拟串中的存储单元进行编程。辅助虚拟NAND串还可包括电连接至主虚拟位线的辅助虚拟位线。
根据本发明的又一些实施例，将电荷陷阱闪速存储器件设置为其中具有至少一个闪速存储器阵列。该闪速存储器阵列至少包括电荷陷阱存储单元的第一页面，该电荷陷阱存储单元被电耦合至第一字线。电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的不可寻址存储单元，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。特别地，所述多个紧邻的不可寻址存储单元包括主虚拟存储单元和至少一个辅助虚拟存储单元，所述主虚拟存储单元在操作期间被阻止编程以将页面数据写入电荷陷阱存储单元的第一页面，所述辅助虚拟存储单元在每个操作期间使用虚拟数据对其进行编程以将页面数据写入电荷陷阱存储单元的第一页面。此辅助虚拟存储单元缓冲来自可寻址存储单元的主虚拟存储单元，由此降低过擦除主虚拟存储单元将影响相邻(多个)可寻址存储单元的(多个)阈值电压的可能性。
附图说明
图1A是其中具有EEPROM单元的NAND型串的传统非易失性存储器件的电气原理图。
图1B是示出了根据现有技术的被擦除和被编程EEPROM单元的相关阈值电压的曲线图。
图1C是示出了显现编程偏置条件的EEPROM单元的NAND型串的电气原理图。
图1D示出了从根据现有技术的被擦除EEPROM单元和被编程EEPROM单元读取数据的操作期间，NAND型串中的电流。
图2A是根据本发明的实施例的集成电路存储器件的版图视图。
图2B是沿线2B-2B’截取的图2A中存储器件的剖面图。
图2C是沿线2C-2C’截取的图2A中存储器件的剖面图。
图2D是图2A中存储器件的电气原理图。
图3A是根据本发明的另一实施例的集成电路存储器件的版图视图。
图3B是沿线3B-3B’截取的图3A中存储器件的剖面图。
图3C是沿线3C-3C’截取的图3A中存储器件的剖面图。
图4A-4B是根据本发明的附加实施例的集成电路存储器件的版图视图。
图5A是根据本发明的实施例的存储卡的框图。
图5B是根据本发明的实施例的存储***的框图。
具体实施方式
现将参照附图更全面地描述本发明，其中显示了本发明的优选实施例。然而，本发明可由很多不同形式得以具体化且不应该将其解释为由本文所陈述的实施例所限制；而应理解为，通过提供这些实施例，从而使此公开变得完整和完善，且将本发明的范围完全传达给本技术领域中的技术人员。在所有附图中，相同的参考数字表示相同的元件，且其上的信号线和信号表示为相同的参考字符。在不考虑不同信号的情况下，信号可能被同步和/或经由少量的布尔运算(例如，反转)。
图2A和图2D是根据本发明的第一实施例的非易失性集成电路存储器件100的版图和原理图视图。存储器件100为非易失性存储器件，其可包括非易失性存储单元的多个阵列(a/k/a区块)。如本文所述，存储器件100中的非易失性存储单元可能是利用多层电荷陷阱绝缘层的电荷陷阱EEPROM单元，但是，也可能使用其它类型的非易失性存储单元(例如，浮动栅型)。存储器件100中所示出的非易失性存储单元的阵列包括分别连接至对应位线的电荷陷阱EEPROM单元的多个NAND型串。将位线图示为Anormal@位线BL和Adummy@位线，所述Anormal@位线BL与电荷陷阱EEPROM单元的Anormal@NAND型串101相关联，所述Anormal@NAND型串101存储被写入存储器件100的和被从存储器件100读取的数据。虚拟位线与电荷陷阱EEPROM单元的Adummy@NAND型串102和102’相关联，这些串在读取操作期间为不可寻址的，且因此对存储器件的100数据容量没有贡献。将虚拟位线图示为DBLa、以及DBLb和DBLc，DBLa表示与电荷陷阱存储单元的主虚拟NAND型串102相关联的主虚拟存储位线，而DBLb和DBLc表示与电荷陷阱存储单元的一对辅助虚拟NAND型串102’相关联的辅助虚拟位线。电荷陷阱存储单元的三个虚拟NAND型串102和102′将所示阵列左侧上的第一多个可寻址NAND型串101与所示阵列右侧上的第二多个可寻址NAND型串101隔开。
电荷陷阱存储单元的所示阵列与多区块存储器件(例如，包含区块MB(i-1)，MB(i+1)，...)中的单元的第一存储区块MBi相关联。单元的第一存储区块MBi包括多个如WL0-WL3所示的字线、串选择线(SSL)和接地选择线(GSL)。将串选择线SSL电连接至存储单元的每个串顶部处的各个串选择晶体管(例如，NMOS晶体管)的栅极，并且将接地选择线GSL电连接至存储单元的每个串底部处的各个接地选择晶体管(例如，NMOS晶体管)的栅极。每个串选择晶体管包括由导电通孔110电连接至各个位线BL的源/漏区。如图2A中标明区域A和图2B的截面所示，电荷陷阱EEPROM单元的主虚拟串102中的串选择晶体管的源/漏区114由导电通孔110电连接至处于一定水平金属化(例如，M1)的虚拟位线，并电连接至处于更高水平金属化(例如，M2)的金属带111。
图2B示出了沿线2B-2B’截取的图2A中存储器件的剖面图。特别地，图2B示出了阵列中的串选择晶体管的源/漏区的截面，其中，该阵列与第一存储区块MBi相关联。相对于电荷陷阱存储单元的常规NAND型串和电荷陷阱存储单元的辅助虚拟NAND型串(与虚拟位线DBLb和DBLc相关联)，该源/漏区为各个NMOS晶体管的N型(例如，N+)半导体区域113。这些源/漏区113由各个槽型隔离区域112相互隔开。这些槽型隔离区域112在袖珍P阱区14(PPWELL)中被互相间隔开。袖珍P阱区14与下面延伸在P型半导体衬底10中的N+阱区(例如，N型外延层12)形成整流结。相反，虚拟NAND型串中串选择晶体管的源/漏区为与袖珍P阱区14形成非整流结的P型(例如，P+)半导体区域114。
图2C示出了电荷陷阱EEPROM单元的主虚拟串102的剖面图，其中，该主虚拟串102与主虚拟位线DBLa和上层金属带111相关联。与相邻的存储区块MBi和MB(i+1)相关联的串选择晶体管共享P+源/漏区114，该P+源/漏区114提供直接电接触到主虚拟位线DBLa和金属带111。此直接电接触使能存储控制电路(未示出)经由金属带111和主虚拟位线DBLa直接控制袖珍P阱区14的电压电势。该直接控制防止袖珍P阱区14经历会改变周围电荷陷阱EEPROM单元的阈值电压的局部浮动效应(即，阱电压Adrift@)。当其它常规串101中单元的各行以及区块MBi内辅助虚拟串102’中单元的各行经受编程时，与电荷陷阱EEPROM单元的每个主虚拟串102一同存在的P+源/漏区114也阻止对主虚拟串102中的单元进行编程。P+源/漏区114通过防止对应串选择晶体管的常规操作来阻止对主虚拟串102中的单元进行编程。
根据本发明的一些实施例，可将辅助虚拟位线DBLb和DBLc保持为固定电压电平(例如，0伏特)，以使能利用Adummy@数据对辅助虚拟串102’中的电荷陷阱EEPROM单元进行的编程，其中，所述Adummy@数据在对相应的区块MBi进行页面读取操作时，不能用于读取。尽管不希望被任何理论所约束，但可确信的是主虚拟串102中的电荷陷阱存储单元在重复操作期间不能经受编程，用以将页面数据写入存储区块MBi的每一行的，最终将导致在这些单元中的过擦除条件。该过擦除条件会导致单元的电荷陷阱区域中的可迁移正电荷载流子(即，空穴)的堆积，并导致将这些电荷载流子传递至相邻串中。因此，在主虚拟串102的相对侧上使用一对辅助虚拟串102’用作物理缓冲器，以消除和/或限制这些过量的电荷载流子对常规串101中的单元的阈值电压的影响。
图3A是根据本发明的另一实施例的集成电路存储器件100’的版图视图。图3A的存储器件100’类似于图2A的存储器件100，但是，图3A的主虚拟串102包括分段主虚拟位线。此分段位线包括区段DBLa1和DBLa2。由控制电路(未示出)偏置为固定电势的区段DBLa1被电连接至袖珍P阱区14中的P+半导体区域114。如图3A中的区域C所标明，还将每个区段DBLa1连接至处于高水平金属化(例如，M2)的对应金属带111。此外，如图3B-3C所示以及图3A中的区域B所标明，区段DBLa2通过多级互连被电连接至共用源极线CSL和被偏置至固定电势(例如，Vss)的金属带143。共用源极线CSL为在N+半导体区域115和槽型隔离区域112的交错序列上延伸的图案化金属线。基于这些电连接，在擦除存储器件100’的操作期间，以传递至袖珍P阱区14的擦除电压(例如，+20伏特)来驱动位线区段DBLa1，并且电气地浮动与CTF存储单元的常规串相关联的辅助虚拟位线DBLb和DBLc以及常规位线。
图4A-4B示出了根据本发明的又一实施例的集成电路存储器件100”。该存储器件100”包括由图3C进一步示出的主虚拟位线区段DBLa1、以及辅助虚拟位线区段DBLb1和DBLc1，其中，所述位线区段被电连接在一起并被以与袖珍P阱区14和P+阱区114相同的电势对进行偏置。可将这些位线区段DBLa1、DBLb1和DBLc1图案化为与图4A中的区域145所示的结合的区段或者可以使用由图4B中的区域146所示的金属互连、以高水平金属化将它们结合在一起。类似地，可将连接至共用源极CSL的位线区段DBLa2与所示的紧邻位线区段DBLb2和DBLc2结合。基于这些电连接，位线区段DBLa1、DBLb1和DBLc1在存储器件100”的擦除操作期间将以相同的、传递至袖珍P阱区14的擦除电压(例如，+20伏特)来驱动。此外，在此擦除操作期间，电气地浮动与CTF存储单元的常规串相关联的位线。
因此，本发明的这些实施例包括闪速存储器阵列，该闪速存储器阵列中至少具有电荷陷阱单元的第一页面，其中，该电荷陷阱单元的第一页面被电耦合至阵列第一行的第一字线。电荷陷阱存储单元的第一页面包括多个可寻址“常规”存储单元和多个紧邻的不可寻址“虚拟”存储单元，其中，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。多个紧邻的不可寻址存储单元包括主虚拟存储单元和至少一个辅助虚拟存储单元，其中，所述主虚拟存储单元在操作期间被阻止对其编程用来将页面数据写入电荷陷阱存储单元的第一页面，并因此变得易于“过擦除”。在该操作期间，使用虚拟数据对此(多个)辅助虚拟存储单元进行编程，用来将页面数据写入电荷陷阱存储单元的第一页面。
图5A示出了根据本发明的另一实施例的集成电路存储卡200。该存储卡200包括存储控制器220和闪速存储器件210，它们可以被配置为用来包含图2A-2D、图3A-3C和图4A-4B中存储器件100-100＂的元件。经由存储器接口电路225将闪速存储器件210电耦合至常规设计的双向总线。可将诸如SRAM存储器件221、处理单元(CPU)222以及错误检查和修正电路(ECC)的附加存储器电耦合至双向总线。此外，可使用主机处理器接口电路223来实现闪速存储器和主机处理器(未示出)之间的通信。图5B示出了包括存储子***310的集成电路存储***300。存储子***310包括闪速存储器件311和将闪速存储器件310电耦合至双向总线360的存储控制器312。进一步将存储***300图示为包括电耦合至总线360的中央处理器330、随机存取存储器340、用户接口350和调制解调器320。
在附图和说明书中已公布了本发明的典型优选实施例，且尽管使用了特定的术语，但仅以一般性和说明性意义来使用它们而并非出于限制目的，以下的权利要求阐述了本发明的范围。

Claims (22)

1.一种集成电路存储器件，包括：
半导体衬底，所述半导体衬底中具有第一导电性类型阱区；以及
在所述阱区内的非易失性存储器阵列，所述非易失性存储器阵列中具有电荷陷阱存储单元的第一和第二多个NAND串，所述第一和第二多个NAND串通过电荷陷阱存储单元的主虚拟NAND串和电荷陷阱存储单元的辅助虚拟NAND串而被相互隔开，所述辅助虚拟NAND串紧邻所述主虚拟NAND串而延伸，所述主虚拟NAND串包括电连接至所述阱区的主虚拟位线。
2.权利要求1所述的存储器件，其中所述主虚拟NAND串还包括串选择晶体管，所述串选择晶体管中具有与所述阱区形成非整流结的第一导电性类型的第一源/漏区；以及其中所述主虚拟位线被电连接至所述串选择晶体管的所述第一源/漏区。
3.权利要求2所述的存储器件，其中所述串选择晶体管中具有与所述阱区形成整流结的第二导电性类型的第二源/漏区。
4.权利要求1所述的存储器件，其中所述辅助虚拟NAND串包括电连接至所述主虚拟位线的辅助虚拟位线。
5.权利要求4所述的存储器件，其中所述辅助虚拟NAND串还包括其中具有第二导电性类型的第一源/漏区的串选择晶体管，所述的第二导电性类型的第一源/漏区与所述阱区形成整流结并被电连接至所述辅助虚拟位线。
6.一种集成电路存储器件，包括：
非易失性存储器阵列，所述非易失性存储器阵列中具有电荷陷阱存储单元的第一和第二辅助虚拟NAND串，所述第一和第二辅助虚拟NAND串通过电荷陷阱存储单元的主虚拟NAND串被相互间隔开，所述主虚拟NAND串包括电连接至与所述第一和第二辅助虚拟NAND串相关联的第一和第二辅助虚拟位线的主虚拟位线。
7.权利要求6所述的存储器件，其中所述主虚拟NAND串包括NMOS串选择晶体管，所述NMOS串选择晶体管具有电连接至所述主虚拟位线的P型源/漏区。
8.权利要求6所述的存储器件，其中所述非易失性存储器阵列在P型阱区中延伸；且其中所述NMOS串选择晶体管的P型源/漏区与P型阱区形成非整流半导体结。
9.一种集成电路存储器件，包括：
第一导电性类型阱区；以及
在所述阱区中的非易失性存储器阵列，所述非易失性存储器阵列包括电荷陷阱存储单元的多个紧邻的虚拟NAND串，所述多个紧邻的虚拟NAND串具有各自的相互电连接并被电连接至所述阱区的虚拟位线。
10.权利要求9所述的存储器件，其中，与所述多个紧邻的虚拟NAND串中的第一个相关联的串选择晶体管包括第一导电性类型的第一源/漏区和第二导电性类型的第二源/漏区。
11.权利要求9所述的存储器件，其中所述的第一导电性类型的第一源/漏区与所述阱区形成非整流结并被电连接至与所述多个虚拟NAND串相关联的虚拟位线。
12.权利要求10所述的存储器件，还包括：
延伸跨过所述阱区的共用源极线；以及
在所述共用源极线上且在两个所述虚拟位线之间延伸的多级金属互连。
13.一种集成电路存储器件，包括：
半导体衬底，所述半导体衬底中具有第一导电性类型阱区；以及
在所述阱区内的非易失性存储器阵列，所述非易失性存储器阵列包括电荷陷阱存储单元的主虚拟NAND串和电荷陷阱存储单元的至少一个辅助虚拟NAND串，所述辅助虚拟NAND串紧邻所述主虚拟NAND串而延伸，所述主虚拟NAND串包括电连接至所述阱区的主虚拟位线。
14.权利要求13所述的存储器件，其中所述非易失性存储器阵列还包括电荷陷阱存储单元的第一多个NAND串，所述第一多个NAND串通过所述辅助虚拟NAND串与所述主虚拟NAND串隔开。
15.权利要求14所述的存储器件，其中所述非易失性存储器阵列还包括电荷陷阱存储单元的第二多个NAND串；且其中所述主虚拟NAND串在所述第一和第二多个NAND串之间延伸。
16.权利要求13所述的存储器件，还包括：
延伸跨过所述阱区的共用源极线；以及
多级金属互连，所述多级金属互连在邻近所述至少一个辅助虚拟NAND串的位置处、在所述共用源极线上延伸。
17.一种电荷陷阱闪速存储器件，包括：
闪速存储器阵列，所述闪速存储器阵列中至少具有电荷陷阱存储单元的第一页面，所述第一页面被电耦合至第一字线，所述的电荷陷阱存储单元的第一页面包括被配置为用来存储在读取操作期间待检索的数据的多个存储单元和被配置为用来存储在所述读取操作期间不可检索的虚拟数据的多个紧邻的存储单元。
18.权利要求17所述的存储器件，其中所述多个紧邻的存储单元包括：
主虚拟存储单元，在操作期间阻止将所述主虚拟存储单元编程为将页面数据写入电荷陷阱存储单元的所述第一页面；以及
至少一个辅助虚拟存储单元，在所述操作期间使用虚拟数据对所述至少一个辅助虚拟存储单元进行编程，以将页面数据写入电荷陷阱存储单元的所述第一页面。
19.权利要求18所述的存储器件，其中所述至少一个辅助虚拟存储单元包括位于所述主虚拟存储单元的相对侧上的一对辅助虚拟存储单元。
20.一种操作电荷陷阱闪速(CTF)存储器阵列的方法，包括：
在操作期间以擦除电压偏置主虚拟位线，所述主虚拟位线被电耦合至所述存储器阵列的半导体阱区，以擦除所述存储器阵列。
21.权利要求20所述的方法，其中，偏置主虚拟位线包括在所述存储器阵列中同时浮动多个常规位线时，以所述擦除电压对所述主虚拟位线进行偏置。
22.权利要求20所述的方法，其中，偏置主虚拟位线包括在所述存储器阵列中同时浮动多个常规位线时，以所述擦除电压对所述主虚拟位线和至少一个辅助虚拟位线进行偏置。
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