KR20000002335A

KR20000002335A - 불 휘발성 메모리 장치

Info

Publication number: KR20000002335A
Application number: KR1019980023017A
Authority: KR
Inventors: 박동호; 박종민
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-06-18
Filing date: 1998-06-18
Publication date: 2000-01-15
Also published as: JP2000031306A; US6078522A

Abstract

여기에 개시된 불 휘발성 메모리 장치는 복수 개의 셀들을 갖는 메모리 셀 어레이, 복수 개의 더미 비트 라인들과, 복수 개의 더미 워드 라인들과, 상기 더미 비트 라인에 벌크 전압을 인가하기 위한 벌크 탭핑을 포함하고, 상기 더미 비트 라인은 P⁺가 주입된다.

Description

불 휘발성 메모리 장치(A NON-VOLATILE MEMORY DEVICE)

본 발명은 불 휘발성 메모리 장치에 관한 것으로서, 더 구체적으로는 플래시 메모리 장치의 벌크 전압 인가를 위한 것이다.

전기적으로 프로그램 및 소거, 독출 동작이 가능한 불 휘발성 메모리 장치들 중에 특히, 노어형 플래시 메모리 장치 (NOR flash memory device)는 프로그램 및 독출 동작시 속도가 월등히 빠르기 때문에 고속 동작을 요하는 사용자들로부터 많은 호응을 얻고 있다.

도 1은 플래시 메모리 셀의 단면도이다.

플래시 메모리 셀은 P 형 반도체 기판 (2)위에 채널 영역을 사이에 두고 N⁺불순물로 형성된 소오스 및 드레인과, 상기 채널 영역위에 100Å이하의 얇은 절연막 (7)을 사이에 두고 형성되는 플로팅 게이트 (floating gate)(6)와 상기 절연막 (예를 들어, ONO막)을 사이에 두고 상기 플로팅 게이트 (6)와 절연된 컨트롤 게이트 (control gate)(8)가 형성되어 있다. 상기 소오스 (3), 드레인 (4), 플로팅 게이트 (6), 컨트롤 게이트 (8) 그리고 반도체 기판 (2)위에는 프로그램 및 소거, 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs, Vg, Vd, Vb)이 접속되어 있다.

통상적인 플래시 메모리 장치의 프로그램 방법에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 플로팅 게이트 (6)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생함으로써, 셀이 프로그램된다. 상기 전자 주입은 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지 시키고, 컨트롤 게이트 전극 (Vg)에 높은 고전압 (10V)을 인가하고, 그리고 상기 드레인 영역에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (5V∼6V)을 인가함으로써 이루어진다. 상기와 같은 전압 인가로 인해 플래시 메모리 셀이 프로그램되면, 음의 전하 (negative charge)가 플로팅 게이트 (6)에 충분히 축적되고 상기 플로팅 게이트 (6)에 축적된 음의 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.

일반적으로 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 드레인 영역 (4)에 양의 전압 (+1V)을 인가하고, 컨트롤 게이트 전극 (Vg)에는 소정 전압 (약 4.5V)을 인가하고, 소오스 영역 (3)에 0V를 인가하는 것이다. 상기와 같은 전압 조건하에서 독출 동작이 수행되면, 상기 핫 일렉트론 인젝션 방법에 의해서 드레솔드 전압이 높아진 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)으로부터 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 프로그램된 상기 플래시 메모리 셀은 오프 셀 (off cell)이라고 하며, 그것의 드레솔드 전압은 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역에서 컨트롤 게이트로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 플래시 메모리 셀이 소거된다. 상기 F-N 터널링은 음의 고전압 (-10V)을 상기 컨트롤 게이트 (8)에 인가하고, 상기 벌크 영역과 컨트롤 게이트 (8) 사이에 F-N 터널링을 발생시키기 위하여 적당한 양의 전압 (5V)을 인가함으로써 이루어진다. 이때, 드레인 영역은 소거의 효과를 극대화시키기 위하여 고임피던스 상태 (high impedance state) (예를 들면, 플로팅 상태 ; floating state)로 유지된다. 상기와 같은 소거 조건에 따른 전압들을 이에 대응되는 전원 단자들 (Vg),(Vd),(Vs)그리고 (Vb)에 인가하면, 상기 컨트롤 게이트 (8)와 벌크 영역 사이에 강한 전계가 형성된다. 이로 인하여 F-N 터널링이 발생하며, 그 결과 프로그램된 셀의 플로팅 게이트 내의 음의 전하는 소오스 영역 (3)으로 방출시킨다.

일반적으로, F-N 터널링은 6∼7㎹/㎝의 전계가 절연막 사이에 인가되었을 때 발생하게 되며, 이는 플로팅 게이트 (6)의 벌크 영역간에 100Å이하의 얇은 절연막이 형성되어 있기 때문에 가능한 것이다. 상기의 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)에서 벌크 영역으로 방출되면, 일련의 독출 동작이 수행되는 동안 메모리 셀의 드레솔드 전압이 낮아지게 된다. 일반적인 플래시 메모리 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수개의 셀들이 함께 연결되고, 이로 인해 상기와 같은 소거 방법에 의해 소거 동작이 수행될 경우 복수 개의 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역이 분리된 영역에 따라 결정된다. 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 컨트롤 게이트 (8)에 일정 전압이 인가되면, 드레인 영역 (4)으로부터 소오스 영역으로 전류 통로가 형성된다. 이때 상기 셀을 온 셀 (on cell)이라고 한다. 상기 온 셀의 드레솔드 전압은 1V∼3V의 분포를 갖는다.

그러나 메모리 셀의 드레솔드 전압을 낮추는 F-N 터널링에 의한 복수 개의 메모리 셀들의 소거 동작이 진행되면, 셀들의 드레솔드 전압에 대한 균일성 때문에 특정 메모리 셀의 드레솔드 전압은 0V 이하가 된다. 상기와 같이 드레솔드 전압이 0V이하인 셀을 과소거된 셀이라 하고, 상기 과소거된 셀은 소거 복구 동작을 통해 0V 이상의 드레솔드 전압을 갖도록 한다. 일반적인 소거 복구 동작은 과소거된 메모리 셀의 소오스 영역과 P-type 기판 영역을 접지하고, 컨트롤 게이트 전극에 프로그램 동작 (+10V)시보다 낮은 양의 전압 (+3V)을 인가하고, 드레인 영역에는 적당한 양의 전압 (5V∼6V) 인가로 이루어진다. 상기와 같은 방법에 의해 과소거된 셀의 플로팅 게이트에는 프로그램 동작 때보다 적은 양의 음의 전하가 축적되어 셀의 드레솔드 전압을 0V이상으로 높이게 된다.

이하 표 1은 플래시 메모리 셀에 대한 프로그램, 소거 및 독출 동작시 각 전원 단자들 (Vg), (Vd),(Vs) 및 (Vb)에 인가되는 전압 레벨을 보여주는 것이다.

[표 1]

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+5V∼+6V	0V	0V
소 거	-10V	Floating	Floating	+6V
소거 복구	+3V	+5V∼+6V	0V	0V
독 출	+4.5V	+1V	0V	0V

도 2 메모리 셀의 드레솔드 전압 분포를 보여주며, 도 3은 메모리 셀 어레이의 단면을 보여주고 있다.

노어형 플래시 메모리 셀은 소거 동작시 벌크에 0V가 아닌 양의 전압을 인가해야 하므로 다른 트랜지스터들과 벌크를 공유할 수 없다. 그러므로 도 3에서와 같이 기판 (10)내의 1차 웰 (20)내에 2차 웰 (30, 포켓웰)을 형성하고, 상기 제 2 웰에 전압을 인가하기 위한 P⁺텝핑 (tapping)(33)이 필요하다. 그러나 P⁺텝핑 (33)과 셀과의 저항이 클 경우, 프로그램 동작시 핫 캐리어뿐만 아니라 핫 홀도 생겨 2차 웰 (30)로 전류가 흐르게 된다. 상기 핫 캐리어 및 핫 홀은 벌크의 전계를 증가시키고, 기생 바이폴라 트랜지스터를 턴온시켜 드레인쪽의 전계를 낮추므로써 프로그램이 수행되지 못하도록 한다(snapback).

따라서, 본 발명의 목적은 핫 캐리어로 인한 벌크 전압의 증가를 막기 위한 반도체 장치를 제공하기 위함이다.

도 1은 플래시 메모리 셀의 단면도;

도 2는 플래시 메모리 셀의 드레솔드 전압의 변화를 보여주는 도면;

도 3은 메모리 셀 어레이의 단면도;

도 4는 메인 셀의 레이 아웃을 보여주는 도면; 그리고

도 5a 및 도 5b는 본 발명에 따른 더미 비트 라인 및 더미 워드 라인의 레이 아웃을 보여주는 도면이다.

*도면의 주요부분에 대한 부호 설명

1, 3 : 콘택 2 , 4: 비트 라인

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 불 휘발성 메모리 장치는 복수개의 메인 워드 라인들과 복수개의 메인 비트 라인들의 매트릭스 형태로 배열되어 복수 개의 셀들을 갖는 메모리 셀 어레이, 상기 메모리 셀 어레이 주변에 열 방향으로 배열되는 복수 개의 더미 비트 라인들, 상기 메모리 셀 어레이 주변에 행 방향으로 배열되는 복수 개의 더미 워드 라인들, 상기 더미 비트 라인에 벌크 전압을 인가하기 위한 벌크 탭핑을 포함하되, 상기 더미 비트 라인은 P⁺불순물이 주입된다.

바람직한 실시예에 있어서, 상기 벌크 탭핑은 상기 더미 비트 라인과 연결되어 소거 동작시 양의 전압을 인가받는다.

바람직한 실시예에 있어서, 상기 더미 비트 라인과 더미 워드 라인은 상기 메인 비트 라인 및 메인 워드 라인과 동일하게 매트릭스 형태로 배열된다.

이와 같은 장치에 의해서, 디바이스 레이 아웃 면적을 감소시킬 수 있다.

(실시예)

다음에는 첨부된 도면들을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 이후의 설명에서, 도면들 중 동일하거나 유사한 참조 번호 및 부호는 가능한한 동일하거나 유사한 구성 요소를 나타낸다.

도 4는 본 발명에 따른 메모리 셀 어레이 주변을 보여주고 있다.

노어형 플래시 메모리는 소거 동작의 기본 단위인 복수 개의 섹터 (sector)들로 구성된다. 상기 섹터들 중 메인 섹터들은 복수 개의 메인 워드 라인들과 비트 라인들이 매트릭스 형태로 배열된다. 상기 섹터와 섹터 사이에는 메모리 셀 어레이의 프로그램, 소거, 독출 동작에 관련된 주변 회로들이 위치하고 있다. 상기 메모리 셀 어레이와 주변 회로 사이에는 단차가 생겨 주변 회로와 인접한 셀들은 정상적인 다른 셀들과 동일한 특성을 갖지 못한다. 상기 셀 어레이와 주변 회로 사이의 단차를 줄이기 위해 메모리 셀 어레이 (100) 주변에 더미 워드 라인들 (DW/L1, DW/L2, DW/L3, DW/L4)과 더미 비트 라인들 (DB/L1, DB/L2, DB/L3, DB/L4)이 메모리 셀 어레이 (100) 주변에 2개씩 배열된다.

상기 더미 워드 라인들 (DW/L1, DW/L2, DW/L3, DW/L4)과 더미 비트 라인들 (DB/L1, DB/L2, DB/L3, DB/L4)은 도시되진 않았지만 메인 워드 라인들 및 메인 비트 라인들과 동일한 라인들이다.

도 5a는 메인 워드 라인 및 메인 비트 라인의 레이 아웃을 보여주고 있다.

비트 라인 (B/L)과 워드 라인 (W/L)이 서로 교차되도록 배열되고, 상기 비트 라인 (B/L)은 불순물이 주입된 폴리 실리콘으로 형성된다. 메모리 셀과 주변 회로들과의 단차를 줄이기 위한 더미 셀은 소오스/드레인 형성을 위해 n+이 주입된다. 그리고 노어형 플래시 메모리 셀은 소거 동작시 벌크에 0V가 아닌 양의 전압을 인가해야 하므로 다른 트랜지스터들과 벌크를 공유할 수가 없다.

그러므로 도 3에서와 같이 기판 (10)내의 1 차 웰 (20) 내에 2차 웰 (30)이 형성되고, 이에 전압을 인가하기 위한 P⁺텝핑 (tapping)(33)이 필요하다. 이외에도 벌크 전압을 인가하기 위한 벌크 탭핑을 위한 콘택 (1)이 형성된다. 상기와 같이 벌크 탭핑을 위해 셀 어레이 주변에 P⁺탭핑을 만드므로써 레이 아웃 면적이 증가하게 된다. 상기 메모리 셀과 P⁺탭핑 사이에 저항이 크게 되면 프로그램 동작시 포켓 웰로 홀 전류가 흘러 벌크의 전계를 높이게 된다.

도 5b는 본 발명에 따른 레이 아웃을 보여주는 단면도로서, 더미 워드 라인 (DW/L)과 더미 비트 라인 (DB/L)이 서로 교차되어 배열된다. 상기 더미 비트 라인 (DB/L)은 P⁺불순물이 주입된 폴리 실리콘이며, 이는 탭핑을 위한 영역을 위해 형성된다. 상기 더미 비트 라인 (DB/L)이 더미 워드 라인 (DW/L)과 오버랩되지 않은 곳에 셀 트랜지스터의 소오스 및 드레인과의 연결을 위한 콘택 영역 (1)이 2차 웰과의 연결을 위한 콘택 (3)으로 대체된다. 상기 콘택 (3)은 벌크 탭핑을 위한 콘택으로 사용할 수 있다.

그러므로 벌크 전압 방지를 위한 콘택을 다른 주변 영역에 따로 형성할 필요가 없다. 또, 메모리 셀 어레이와 주변 회로들 간의 단차를 줄이기 위한 셀들을 이용하므로써 탭핑으로 인한 레이 아웃 증가를 줄일 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

본 발명에 따르면 벌크 전압 인가를 위해 형성되는 벌크 탭핑의 면적을 감속시킬 수 있다.

Claims

복수개의 메인 워드 라인들과 복수개의 메인 비트 라인들의 매트릭스 형태로 배열되어 복수 개의 셀들을 갖는 메모리 셀 어레이와;

상기 메모리 셀 어레이 주변에 열 방향으로 배열되는 복수 개의 더미 비트 라인들과;

상기 메모리 셀 어레이 주변에 행 방향으로 배열되는 복수 개의 더미 워드 라인들과;

상기 더미 비트 라인에 벌크 전압을 인가하기 위한 벌크 탭핑을 포함하되,

상기 더미 비트 라인은 P형 분순물이 주입되는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 벌크 탭핑은 상기 더미 비트 라인과 연결되어 소거 동작시 양의 전압을 인가받는 불 휘발성 메모리 장치.
제 1 항에 있어서,

상기 더미 비트 라인과 더미 워드 라인은 상기 메인 비트 라인 및 메인 워드 라인과 동일하게 매트릭스 형태로 배열되는 불 휘발성 메모리 장치.