KR20160029602A - 전력 반도체 장치 - Google Patents

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Abstract

전력 반도체 장치는, 기판의 제1 영역 내에 배치되는 다이오드 부분; 상기 기판의 상기 제1 영역에 인접한 제2 영역 내에 배치되는 JFET 부분; 상기 기판의 상기 제1 영역 상에 배치되는 애노드 단자; 및 상기 기판의 상기 제2 영역 상에 배치되는 캐소드 단자;를 포함하며, 상기 다이오드 부분은, 상기 기판 내에 배치되며, 상기 애노드 단자와 전기적으로 연결되는 p형 바디 영역, 상기 p형 바디 영역의 일측 상에 배치되며, 제1 불순물 농도를 갖는 n형 웰, 상기 p형 바디 영역 하부에 배치되며, 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖는 제1 n형 반도체 영역을 포함한다.

Description

전력 반도체 장치{Power semiconductor devices}
본 발명의 기술적 사상은 전력 반도체 장치에 관한 것으로서, 더욱 상세하게는, 부트스트랩 회로(bootstrap circuit)를 포함하는 고전압 집적 회로(high voltage integrated circuit, HVIC) 타입의 전력 반도체 장치에 관한 것이다.
하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일 칩 상에 배치되는 고전압 집적 회로는 예컨대 스위칭 파워 서플라이나 모터 드라이버와 같은 전력 제어 시스템에 많이 사용되고 있다. 고전압 집적 회로는 고전압부와 저전압부를 구비하며, 고전압부와 저전압부 사이에는 저전압부로부터 신호를 레벨 시프트시켜 고전압부로 제공하기 위한 레벨 시프트 소자들이 배열된다. 이러한 레벨 시프트 소자들로 수평 확산 MOS(laterally diffused MOS, LDMOS) 트랜지스터들이 사용된다. 그러나, 이러한 LDMOS 트랜지스터들은 항복전압이 낮고 온저항(on-resistance)이 큰 문제점이 있다. 또한, 상기 고전압 집적 회로의 외부에 부트스트랩 다이오드들을 연결할 때 전체 모듈의 크기가 커져 집적화가 어려울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 부트스트랩 회로를 내부에 포함하는 전력 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 항복전압이 높고 온저항이 낮은 전력 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전력 반도체 장치는, 기판의 제1 영역 내에 배치되는 다이오드 부분; 상기 기판의 상기 제1 영역에 인접한 제2 영역 내에 배치되는 JFET 부분; 상기 기판의 상기 제1 영역 상에 배치되는 애노드 단자; 및 상기 기판의 상기 제2 영역 상에 배치되는 캐소드 단자;를 포함하며, 상기 다이오드 부분은, 상기 기판 내에 배치되며, 상기 애노드 단자와 전기적으로 연결되는 p형 바디 영역, 상기 p형 바디 영역의 일측 상에 배치되며, 제1 불순물 농도를 갖는 n형 웰, 및 상기 p형 바디 영역 하부에 배치되며, 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖는 제1 n형 반도체 영역을 포함한다.
예시적인 실시예들에 있어서, 상기 p형 바디 영역의 바닥부는 상기 n형 웰의 바닥부보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 웰의 측벽 상부(upper portion)는 상기 p형 바디 영역을 둘러싸며, 상기 n형 웰의 측벽 하부(lower portion)는 상기 제1 n형 반도체 영역을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 상기 제1 영역 내에서, 상기 제1 n형 반도체 영역 및 상기 n형 웰 하부에 형성되는 하부 배리어 영역(lower barrier region)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 웰의 바닥부는 상기 하부 배리어 영역의 상부(top)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 n형 반도체 영역은 상기 하부 배리어 영역의 상부(top)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 p형 바디 영역의 바닥부는 상기 하부 배리어 영역의 상부(top)와 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 p형 바디 영역과 상기 제1 n형 반도체 영역은 상기 기판의 상면에 수직한 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 p형 바디 영역 및 상기 제1 n형 반도체 영역이 p-n 접합 다이오드를 정의할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 상기 제1 영역 내에서, 상기 n형 웰의 일측 상에 배치된 측방향 p형 웰; 및 상기 n형 웰과의 사이에 상기 측방향 p형 웰이 위치하도록, 상기 측방향 p형 웰의 일측 상에 배치된 측방향 n형 웰;을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전력 반도체 장치는, 기판의 제1 영역 내에 배치되는 다이오드 부분; 상기 기판의 상기 제1 영역에 인접한 제2 영역 내에 배치되는 JFET 부분; 상기 기판의 상기 제1 영역 상에 배치되는 애노드 단자; 및 상기 기판의 상기 제2 영역 상에 배치되는 캐소드 단자;를 포함하며, 상기 JFET 부분은, 상기 기판 내에 배치되는 제2 n형 반도체 영역, 상기 제2 n형 반도체 영역 상에 배치되는 p형 필드 형성층, 및 상기 제2 n형 반도체 영역 하부에 배치되는 n형 매립층을 포함한다.
예시적인 실시예들에 있어서, 상기 n형 매립층은 상기 캐소드 단자와 상기 기판 상면에 대해 수직한 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 n형 매립층의 적어도 일부분이 상기 p형 필드 형성층과 상기 기판 상면에 대해 수직한 방향으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 n형 반도체 영역은 제1 불순물 농도를 가지며, 상기 n형 매립층은 상기 제1 불순물 농도보다 큰 제2 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 캐소드 단자 하부에서, 상기 n형 매립층에 인접하여 배치되는 n형 하부층을 더 포함하며, 상기 n형 하부층은 상기 n형 매립층의 상기 제2 불순물 농도보다 큰 제3 불순물 농도를 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전력 반도체 장치는, 반도체 물질을 포함하는 베이스 기판; 상기 베이스 기판 상에 배치되며, 제1 영역 및 제2 영역을 포함하는 반도체 물질층; 상기 반도체 물질층의 제1 영역 내에 배치되며, 상기 반도체 물질층의 상부(upper portion)에 배치되는 p형 바디 영역, 상기 p형 바디 영역의 일측 상에 배치된 n형 웰, 및 상기 p형 바디 영역 하부에 배치되며, 제1 불순물 농도를 갖는 제1 n형 반도체 영역을 포함하는 다이오드 부분; 및 상기 반도체 물질층의 제2 영역 내에 배치되며, 상기 반도체 물질층의 상부(upper portion)에 배치되는 p형 필드 형성층, 및 상기 p형 필드 형성층 하부에 배치되며, 제2 불순물 농도를 갖는 제2 n형 반도체 영역,을 포함하는 JFET 부분;을 포함하며, 상기 제1 불순물 농도는 상기 제2 불순물 농도와 실질적으로 동일하다.
예시적인 실시예들에 있어서, 상기 반도체 물질층의 제1 영역 상에 배치되며, 상기 p형 바디 영역과 전기적으로 연결되는 애노드 단자; 및 상기 반도체 물질층의 제2 영역 상에 배치되며, 상기 제2 n형 반도체 영역과 전기적으로 연결되는 캐소드 단자;를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 베이스 기판 내에서, 상기 제1 n형 반도체 영역 및 상기 n형 웰 하부에 배치되는 하부 배리어 영역; 및 상기 베이스 기판 내에서 상기 제2 n형 반도체 영역 하부에 배치되는 n형 매립층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 매립층은 상기 제2 불순물 농도보다 큰 제3 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 물질층은 n형 불순물이 포함된 실리콘 에피택시층(silicon epitaxial layer)을 포함하며, 상기 제1 n형 반도체 영역 및 상기 제2 n형 반도체 영역은 상기 실리콘 에피택시층의 일부분들일 수 있다.
도 1은 예시적인 실시예들에 따른 전력 반도체 장치의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 전력 반도체 장치의 개략적인 평면도이다.
도 3은 도 2의 A-A' 선을 따라 취해진 예시적인 실시예들에 따른 전력 반도체 장치의 단면도이다.
도 4는 도 2의 부트스트랩 구동 회로의 확대도이며, 도 3에 도시된 구조의 개략적인 평면도이다.
도 5는 예시적인 실시예들에 따른 전력 반도체 장치의 구동 방법을 나타내는 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 전력 반도체 장치의 항복 특성을 나타내는 시뮬레이션 결과들이다.
도 7a 내지 도 7d는 예시적인 실시예들에 따른 전력 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 예시적인 실시예들에 따른 전력 반도체 장치의 등가 회로도이다.
도 1을 참조하면, 전력 반도체 장치(1000)는 부트스트랩 구동 회로(100), 저전압 구동 회로(200), 고전압 구동 회로(300) 및 레벨 시프트 회로(400)를 포함할 수 있다. 부트스트랩 커패시터(C)는 고전압 구동 회로(300)에 전원을 제공하는 전원 단자(VB, VS)에 병렬로 연결될 수 있다. 고전압 구동 회로(300)의 출력 단자(HO)는 제1 전력 트랜지스터(T1)의 게이트에 연결되며, 제1 전력 트랜지스터(T1)는 제1 다이오드(D1)와 병렬로 연결될 수 있다. 제1 전력 트랜지스터(T1)의 컬렉터는 고전압(HV)에 연결되고, 제1 전력 트랜지스터(T1)와 제2 전력 트랜지스터(T2)는 직렬로 연결되며, 제2 전력 트랜지스터(T2)의 이미터는 접지와 연결될 수 있다. 제1 및 제2 전력 트랜지스터들(T1, T2)은 예를 들어 절연 게이트 바이폴라 접합 트랜지스터(insulted gate bipolar junction transistor, IGBT), 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT), 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET) 등을 포함할 수 있다.
저전압 구동 회로(200)는 저전압 입력 단자(Lin)를 통해 입력되는 신호에 따라 저전압 제어 신호를 저전압 출력 단자(LO)에 출력함으로써 제2 전력 트랜지스터(T2)를 제어할 수 있다. 저전압 구동 회로(200)는 공통 단자(COM), 예를 들어 접지 전압과 구동 전원(VCC)의 전위차에 의해 전원을 공급받아 동작할 수 있다.
고전압 구동 회로(300)는 레벨 시프트 회로(400)로부터 제공된 신호에 응답하여 고전압 제어 신호를 고전압 제어 단자(HO)에 출력함으로써 제1 전력 트랜지스터(T1)를 제어할 수 있다. 고전압 구동 회로(300)는 출력 단자(OUT)와 동일한 전위를 갖는 단자(VS)와 단자(VB) 사이에 연결된 부트스트랩 커패시터(C)에 의해 전원을 공급받아 동작할 수 있다.
레벨 시프트 회로(400)는 고전압 입력 단자(Hin)로부터 입력되는 신호를 고전압 구동 회로(300)에 제공할 수 있다. 고전압 구동 회로(300)의 기준 전압은 출력 단자(OUT)에서 출력되는 신호의 상태에 따라서 고전압 또는 저전압일 수 있다. 고전압 구동 회로(300)의 기준 전압이 변하더라도, 고전압 입력 단자(Hin)로부터 입력되는 논리 값(0 또는 1)을 고전압 구동 회로(300)에 제공할 수 있다. 레벨 시프트 회로(400)는 온(on) 신호를 출력하게 하기 위한 셋(set) 레벨 시프트 소자와 오프(off) 신호를 출력하게 하기 위한 리셋(reset) 레벨 시프트 소자를 포함할 수 있고, 이러한 레벨 시프트 소자는 수평 확산 MOS (laterally diffused MOS, LDMOS)를 포함할 수 있다.
도 2는 예시적인 실시예들에 따른 전력 반도체 장치(1000)의 개략적인 평면도이다.
도 2를 참조하면, 기판(도시되지 않음)) 상에 형성되는 전력 반도체 장치(1000)는 고전압 영역(302)과 이를 둘러싸도록 형성된 저전압 영역(202)을 포함할 수 있다. 고전압 영역(302)과 저전압 영역(202) 사이에는 제1 소자 분리 영역(212), 제2 소자 분리 영역(222) 및 접합 터미네이션 영역(232)이 형성될 수 있다. 접합 터미네이션 영역(232)은 고전압 영역(302)과 저전압 영역(202)을 아이솔레이션시켜주는 영역일 수 있다.
저전압 영역(202)에는 저전압 구동 회로(도 1의 200)가 형성될 수 있고, 고전압 영역(302)에는 고전압 구동 회로(도 1의 300)가 형성될 수 있다. 레벨 시프트 영역(402)은 접합 터미네이션 영역(232) 내에 배치될 수 있으며, 레벨 시프트 영역(402)에는 저전압 영역(202)에 형성된 고전압 입력 단자를 통해 제공되는 제어 신호를 고전압 영역(302)에 전달하기 위한 레벨 시프트 회로(도 1의 400)가 형성될 수 있다.
접합 터미네이션 영역(232)에는 부트스트랩 구동 회로(100)가 형성될 수 있다. 부트스트랩 구동 회로(100)는 다이오드 부분(102)과 접합 전계 효과 트랜지스터(junction field effect transistor, JFET) 부분(104)을 포함할 수 있다. 다이오드 부분(102)은 저전압 영역(202)에 인접하게 형성될 수 있고, JFET 부분(104)은 다이오드 부분(102)과 고전압 영역(302) 사이에 형성될 수 있다.
도 2에서는 부트스트랩 구동 회로(100)가 레벨 시프트 영역(402)의 반대편에 위치하는 것으로 도시되었지만, 고전압의 크기에 따라 부트스트랩 구동 회로(100)의 폭, 길이 및 배치는 달라질 수 있다. 예를 들어, 도 2에서는 부트스트랩 구동 회로(100)가 고전압 영역(302)의 한 변과 연결되어 있지만, 이와는 달리 부트스트랩 구동 회로(100)가 고전압 영역(302)의 두 변 또는 세 변과 연결되도록 형성될 수도 있다.
도 3은 도 2의 A-A' 선을 따라 취해진 예시적인 실시예들에 따른 전력 반도체 장치(1000)의 단면도이다. 도 4는 도 2의 부트스트랩 구동 회로(100)의 확대도이며, 도 3에 도시된 구조의 개략적인 평면도이다. 도 4에는 도 3의 도전층들(141-145), 필드 산화막(146) 및 상부 절연층(147)을 생략하여 도시하며, 하부 배리어 영역(120), n형 매립층(174) 및 n형 하부층(176)은 상부 표면 상에 노출되지는 않지만 점선으로 함께 도시한다.
도 3 및 도 4를 참조하면, 기판(110)은 베이스 기판(112) 상에 배치된 반도체층(114)을 포함할 수 있다. 예시적인 실시예들에 있어서, 베이스 기판(112)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판, 실리콘 카바이드 기판과 같은 V족 화합물 반도체 기판, 갈륨 비소 기판과 같은 III-V족 화합물 반도체 기판 등의 반도체 기판을 포함할 수 있다. 베이스 기판(112)에는 p형 불순물이 저농도로 포함될 수 있다. 예를 들어, 베이스 기판(112)은 약 1E12 내지 약 1E14 cm-3의 p형 불순물 농도를 가질 수 있다.
반도체층(114)은 베이스 기판(112) 상에 에피택시 공정에 의해 성장된 n형 에피택시층(epitaxial layer)을 포함할 수 있다. 예시적인 실시예들에 있어서, 반도체층(114)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 카바이드와 같은 V족 화합물 반도체, 갈륨 비소와 같은 III-V족 화합물 반도체 등을 포함할 수 있다. 예를 들어, 반도체층(114)은 실리콘 기판 상에 선택적 에피택시 성장(selective epitaxial growth) 공정에 의해 소정의 높이로 성장된 실리콘층을 포함할 수 있다. 반도체층(114)은 베이스 기판(112) 물질과 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니며 반도체층(114)이 베이스 기판(112) 물질과 다른 물질을 포함할 수도 있다.
제1 소자 분리 영역(212)에는 베이스 기판(112)의 상부(upper portion)로부터 반도체층(114) 상면까지 수직 방향으로 연장하는 제1 소자 분리층(214)이 배치될 수 있다. 제1 소자 분리층(214)은 저농도의 하부 소자 분리층(216) 및 하부 소자 분리층(216) 상의 상부 소자 분리층(218)을 포함할 수 있다. 제1 소자 분리층(214)은 저전압 영역(202)과 다이오드 부분(102)을 분리시키는 소자 분리 영역으로 작용할 수 있다.
상부 소자 분리층(218) 내에 접지 영역(152)이 형성될 수 있고, 접지 영역(152)과 연결되는 접지 콘택(154)이 형성될 수 있다. 접지 콘택(154)은 제5 도전층(145)을 통해 접지 단자(GND)에 연결될 수 있다. 이를 통해, 제1 소자 분리층(214)과 베이스 기판(112)이 접지될 수 있다.
제2 소자 분리 영역(222)에는 베이스 기판(112)의 상부로부터 반도체층(114) 상면까지 수직 방향으로 연장하는 제2 소자 분리층(224)이 배치될 수 있다. 제2 소자 분리층(224)은 저농도의 하부 소자 분리층(226) 및 하부 소자 분리층(226) 상의 상부 소자 분리층(228)을 포함할 수 있다. 제2 소자 분리층(224)은 고전압 영역(302)과 JFET 부분(104)을 분리시키는 소자 분리 영역으로 작용할 수 있다.
제1 소자 분리 영역(212)과 제2 소자 분리 영역(222) 사이에서, 다이오드 부분(102)과 JFET 부분(104)은 서로 직렬로 연결되어 전기적 경로를 구성할 수 있다. 또한, JFET 부분(104)과 다이오드 부분(102) 사이에 추가적인 소자 분리 영역 없이 직접 연결되어 형성되므로, 전력 반도체 장치(1000)는 컴팩트한 사이즈를 가질 수 있다.
기판(110)에는 기판(110) 상면에 평행한 방향으로 서로 인접하게 배치된 제1 영역(I) 및 제2 영역(II)이 정의될 수 있다. 기판(110)의 제1 영역(I)에는 다이오드 부분(102)이 배치될 수 있고, 기판(110)의 제2 영역(II)에는 JFET 부분(104)이 배치될 수 있다. 기판(110)의 제1 영역(I)은 베이스 기판(112)의 제1 영역(I) 및 반도체층(114)의 제1 영역(I)을 포함하며, 기판(110)의 제2 영역(II)은 베이스 기판(112)의 제2 영역(II) 및 반도체층(114)의 제2 영역(II)을 포함하여 가리키는 것으로 이해될 수 있다.
이하에서는, 다이오드 부분(102)에 대하여 설명하도록 한다.
기판(110)의 제1 영역(I) 내에는 하부 배리어 영역(120)이 배치될 수 있다. 하부 배리어 영역(120)은 베이스 기판(112)의 상부(upper portion)에서 반도체층(114)의 바닥부에 인접하는 부분까지 형성될 수 있다. 도 3에는 하부 배리어 영역(120)의 상면이 베이스 기판(112)의 상면보다 높은 레벨 상에 위치하는 것으로 도시되어 있으나, 이와는 달리 하부 배리어 영역(120)의 상면이 베이스 기판(112)의 상면과 실질적으로 동일한 레벨 상에 위치할 수도 있다. 하부 배리어 영역(120)은 베이스 기판(112)의 제1 영역(I)의 실질적으로 전체 면 상에 배치될 수 있다. 하부 배리어 영역(120)은 n형 불순물이 고농도로 포함된 N+ 영역일 수 있다. 예를 들어, 하부 배리어 영역(120)은 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있으나, 하부 배리어 영역(120)의 불순물 농도가 이에 한정되는 것은 아니다. 하부 배리어 영역(120)은 기판(110) 하부로 전류가 유출되는 것을 방지하는 배리어 영역으로 작용할 수 있다.
기판(110)의 제1 영역(I) 내에는 p형 바디 영역(122)이 배치될 수 있다. p형 바디 영역(122)은 반도체층(114)의 상면으로부터 소정의 깊이를 가지며 반도체층(114)의 상부(upper portion) 내에 배치될 수 있다. p형 바디 영역(122)은 p형 불순물이 고농도로 포함된 불순물 영역일 수 있다. 예를 들어, p형 바디 영역(122)은 약 1E13 내지 1E15 cm-3의 불순물 농도를 가질 수 있다. 그러나, p형 바디 영역(122)의 불순물 농도가 이에 한정되는 것은 아니다.
p형 바디 영역(122) 상부의 반도체층(114) 내에는 이미터 영역(124)이 배치될 수 있다. 이미터 영역(124)은 p형 불순물이 고농도로 도핑된 불순물 영역일 수 있고, 예를 들어, 이미터 영역(124)은 약 1E15 내지 1E18 cm-3의 불순물 농도를 가질 수 있으나, 이미터 영역(124)의 불순물 농도가 이에 한정되는 것은 아니다.
반도체층(114) 상에는 이미터 영역(124)과 전기적으로 연결되는 이미터 콘택(125)이 배치될 수 있다. 이미터 콘택(125)은 제1 도전층(141)에 전기적으로 연결되며, 제1 도전층(141)은 애노드 단자(도시되지 않음)에 상응할 수 있다.
n형 웰(126)은 반도체층(114) 내에서 p형 바디 영역(122)의 일측 상에 배치될 수 있다. n형 웰(126)은 p형 바디 영역(122)과 인접하여 반도체층(114) 내에 배치될 수 있고, 반도체층(114) 상면으로부터 소정의 깊이를 갖도록 배치될 수 있다. 예시적인 실시예들에 있어서, n형 웰(126)의 바닥부가 하부 배리어 영역(120) 상부와 접촉하도록 n형 웰(126)은 충분히 큰 깊이를 갖도록 형성될 수 있으나, n형 웰(126)의 깊이가 이에 한정되는 것은 아니다. 반도체층(114)의 상면으로부터의 n형 웰(126)의 깊이는 p형 바디 영역(122)의 깊이보다 크게 배치될 수 있다. 즉, p형 바디 영역(122)의 바닥부는 n형 웰(126)의 바닥부보다 높은 레벨 상에 위치하도록 배치될 수 있다. n형 웰(126)은 n형 불순물이 고농도로 포함된 불순물 영역일 수 있다. 예를 들어, n형 웰(126)은 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있다. 그러나, n형 웰(126)의 불순물 농도가 이에 한정되는 것은 아니다.
n형 웰(126) 상부의 반도체층(114) 내에는 베이스 영역(128)이 배치될 수 있다. 베이스 영역(128)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 예를 들어, 베이스 영역(128)은 약 1E15 내지 1E18 cm-3의 불순물 농도를 가질 수 있으나, 베이스 영역(128)의 불순물 농도가 이에 한정되는 것은 아니다.
반도체층(114) 상에는 베이스 영역(128)과 전기적으로 연결되는 베이스 콘택(129)이 배치될 수 있다. 베이스 콘택(129)은 제2 도전층(142)에 전기적으로 연결될 수 있다.
p형 바디 영역(122) 아래에 위치하는 반도체층(114) 부분을 제1 n형 반도체 영역(130)으로 정의할 수 있다. 제1 n형 반도체 영역(130)은 n형 불순물이 저농도로 포함된 불순물 영역일 수 있다. 제1 n형 반도체 영역(130)은 반도체층(114)의 에피택시 성장 공정에서 형성된 반도체층(114)의 일부분에 해당하므로, 반도체층(114)의 n형 불순물 도핑 농도와 실질적으로 동일한 불순물 농도를 가질 수 있다. 예를 들어, 제1 n형 반도체 영역(130)은 약 1E10 내지 1E12 cm-3의 불순물 농도를 가질 수 있으나, 제1 n형 반도체 영역(130)의 불순물 농도가 이에 한정되는 것은 아니다. 제1 n형 반도체 영역(130)의 바닥면 전체는 하부 배리어 영역(120)과 접촉하며, 제1 n형 반도체 영역(130)의 상면 전체는 p형 바디 영역(122)의 바닥면과 접촉할 수 있다. 또한, 도 4에 예시적으로 도시된 것과 같이, n형 웰(126)은 이미터 영역(124)을 둘러싸도록 배치될 수 있다. 따라서, 이미터 영역(124) 하부에 위치하는 제1 n형 반도체 영역(130)의 측벽이 n형 웰(126)에 의해 둘러싸이도록 배치될 수 있다. 즉, 제1 n형 반도체 영역(130)은 하부 배리어 영역(120), p형 바디 영역(122) 및 n형 웰(126)에 의하여 정의되는 반도체층(114)의 일부분에 해당할 수 있다.
p형 바디 영역(122)과 제1 n형 반도체 영역(130)이 함께 p-n 접합 다이오드를 구성할 수 있다. 상기 p-n 접합 다이오드는 애벌랜치(avalanche) 현상에 의해 브레이크다운(breakdown)이 발생하므로, 펀치스루(punch-through)에 의해 브레이크다운이 발생하는 PNP 트랜지스터의 경우에 비하여 높은 항복전압(breakdown voltage, VBD)을 가질 수 있다. 특히, 다이오드 부분(102)의 항복전압(VBD)이 JFET 부분(104)의 핀치오프 전압(Vpinch-off)보다 상당히 높은 경우에 다이오드 부분(102)의 손상 없이 안정적인 부트스트랩 다이오드 회로의 동작이 가능할 수 있다. 이러한 특성은 이후에 도 6a 및 도 6b를 참조로 상세히 설명하도록 한다.
반도체층(114)의 제1 영역(I) 내에서, n형 웰(126)의 일측 상에 측방향 p형 웰(lateral p-type well)(132)이 배치될 수 있고, 측방향 p형 웰(132)의 일측 상에 측방향 n형 웰(lateral n-type well)(136)이 배치될 수 있다. 즉, p형 바디 영역(122)으로부터 기판(110) 상면에 평행한 방향을 따라 n형 웰(126), 측방향 p형 웰(132) 및 측방향 n형 웰(136)이 순차적으로 배치될 수 있다. 측방향 p형 웰(132) 및 측방향 n형 웰(136)은 p형 바디 영역(122)으로부터 기판(110) 상면에 수평한 방향을 따라 전자가 흐르는 것을 방지하여 누설 전류를 감소시키는 배리어 역할을 할 수 있다. 측방향 p형 웰(132) 및 측방향 n형 웰(136)은 각각 p형 불순물 및 n형 불순물이 고농도로 포함된 불순물 영역들일 수 있다. 예를 들어, 측방향 p형 웰(132)은 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있고, 측방향 n형 웰(136)은 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있다. 그러나, 측방향 p형 웰(132) 및 측방향 n형 웰(136)의 불순물 농도가 이에 한정되는 것은 아니다.
측방향 p형 웰(132) 상부에는 p형 불순물이 고농도로 도핑된 컬렉터 영역(134)이 배치되고, 측방향 n형 웰(136) 상부에는 n형 불순물이 고농도로 도핑된 소스 영역(138)이 배치될 수 있다. 반도체층(114) 상에는 컬렉터 영역(134) 및 소스 영역(138)과 각각 전기적으로 연결되는 컬렉터 콘택(135) 및 소스 콘택(139)이 배치될 수 있다.
한편, 이미터 콘택(125)은 제1 도전층(141)에 의해 구동 전압 단자와 전기적으로 연결될 수 있다. 베이스 콘택(129)과 컬렉터 콘택(135)은 제2 도전층(142)에 의해 공통으로 연결될 수 있다. 제2 도전층(142)은 소스 콘택(139)과 연결될 수 있다.
이하에서는, JFET 부분(104)에 대하여 설명하도록 한다. JFET 부분(104)은 기판(110)의 제2 영역(II)에 배치될 수 있으며, JFET 부분(104)과 다이오드 부분(102)과의 사이에 별도의 소자 분리 영역이 형성되지 않을 수 있다.
반도체층(114)의 제2 영역(II)에는 제2 n형 반도체 영역(160)이 정의될 수 있다. 제2 n형 반도체 영역(160)은 n형 불순물이 저농도로 포함된 불순물 영역일 수 있다. 제2 n형 반도체 영역(160)은 반도체층(114)의 에피택시 성장 공정에서 형성된 반도체층(114)의 일부분에 해당하므로, 반도체층(114)의 n형 불순물 도핑 농도와 실질적으로 동일한 불순물 농도를 가질 수 있다. 제2 n형 반도체 영역(160)은 n형 불순물이 저농도로 도핑된 영역일 수 있으며, 약 1E10 내지 1E12 cm-3의 불순물 농도를 가질 수 있다. 제2 n형 반도체 영역(160)은 JFET 부분(104)이 온 상태일 때 애노드 단자(도시되지 않음)로부터 캐소드 단자(도시되지 않음)까지의 전기적 경로(electrical path)를 제공하는 채널(channel)이 형성되는 영역일 수 있다.
p형 필드 형성층(162)은 반도체층(114) 내의 제2 n형 반도체 영역(160) 상부에 배치될 수 있다. p형 필드 형성층(162)은 p형 불순물이 고농도로 도핑된 영역일 수 있다. p형 필드 형성층(162)은 약 1E11 내지 1E14 cm-3의 불순물 농도를 가질 수 있다. 그러나, p형 필드 형성층(162)의 불순물 농도가 이에 한정되는 것은 아니다. JFET 부분(104)에 높은 전압이 인가될 때(즉, 상기 캐소드 단자와 상기 애노드 단자 사이에 높은 전압이 인가될 때), p형 필드 형성층(162)은 전계가 반도체층(114)의 표면에 집중되어 반도체층(114)의 표면이 손상되는 것을 방지할 수 있다. 즉, p형 필드 형성층(162)은 전계의 왜곡(distortion)을 방지하여 제2 n형 반도체 영역(160)에 데미지가 발생하는 것을 방지하는 표면 전계 감소 영역(reduced surface field region)일 수 있다. 또한, JFET 부분(104)에 높은 전압이 인가될 때, p형 필드 형성층(162)은 소스 영역(138)으로부터 드레인 영역(170)까지 제2 n형 반도체 영역(160)을 완전히 공핍시킬 수 있고, 따라서 JFET 부분(104)은 높은 항복전압을 가질 수 있다.
p형 필드 형성층(162)에 인접한 반도체층(114)의 일부분에는 p형 웰(164)이 배치되고, p형 웰(164) 상부에 게이트 영역(166)이 배치될 수 있다. p형 웰(164) 및 게이트 영역(166)은 p형 불순물이 고농도로 도핑된 영역들일 수 있다. p형 웰(164)은 약 1E13 내지 1E15 cm-3의 불순물 농도를 가질 수 있고, 게이트 영역(166)은 약 1E15 내지 1E18 cm-3의 불순물 농도를 가질 수 있다. 그러나, p형 웰(164) 및 게이트 영역(166)의 불순물 농도가 이에 한정되는 것은 아니다. 게이트 영역(166) 상에 게이트 콘택(168)이 배치될 수 있고, 게이트 콘택(168)은 제3 도전층(143)과 전기적으로 연결될 수 있다. 제3 도전층(143)은 접지 단자(도시되지 않음)에 상응하거나, 또는 상기 접지 단자와 연결될 수 있다.
반도체층(114)의 제2 영역(II) 내에는, p형 필드 형성층(162)을 사이에 두고 게이트 영역(166)과 서로 이격된 드레인 영역(170)이 배치될 수 있다. 드레인 영역(170)은 n형 불순물이 고농도로 도핑된 영역일 수 있고, 드레인 영역(170)은 약 1E15 내지 1E18 cm-3의 불순물 농도를 가질 수 있다. 드레인 영역(170) 상에 드레인 콘택(172)이 배치될 수 있고, 드레인 콘택(172)은 제4 도전층(144)과 전기적으로 연결될 수 있다. 제4 도전층(144)은 캐소드 단자(도시되지 않음)에 상응하거나 상기 캐소드 단자와 연결될 수 있다.
제2 n형 반도체 영역(160) 하부에 n형 매립층(174)이 배치될 수 있다. n형 매립층(174)은 베이스 기판(112)의 상부(upper portion)로부터 반도체층(114)의 바닥부에 인접한 영역까지 배치될 수 있다. 도 3에는 n형 매립층(174)의 상면이 베이스 기판(112)의 상면보다 높은 레벨 상에 위치하는 것으로 도시되어 있으나, 이와는 달리 n형 매립층(174)의 상면이 베이스 기판(112)의 상면과 실질적으로 동일한 레벨 상에 위치할 수도 있다. n형 매립층(174)의 적어도 일부분은 p형 필드 형성층(162)과 수직 방향으로(예를 들어, 기판(110) 상면에 수직한 방향으로) 오버랩될 수 있다. n형 매립층(174)은 n형 불순물이 저농도로 포함된 영역일 수 있다. n형 매립층(174)은 약 1E11 내지 1E13 cm-3의 불순물 농도를 가질 수 있으나, n형 매립층(174)의 불순물 농도가 이에 한정되는 것은 아니다. n형 매립층(174)은 반도체층(114)의 제2 영역(II)의 비저항을 감소시킬 수 있으며, 이에 따라 JFET 부분(104)의 온저항이 감소될 수 있다. JFET 부분(104)의 온저항 감소에 따라 캐소드 전류가 증가될 수 있어, 전력 반도체 장치(1000)는 우수한 전류 특성을 가질 수 있다.
n형 매립층(174)에 인접한 베이스 기판(112)의 일부분에는 n형 하부층(176)이 배치될 수 있다. n형 하부층(176)은 n형 불순물이 고농도로 도핑된 영역일 수 있고, 약 1E12 내지 1E15 cm-3의 불순물 농도를 가질 수 있다. 예시적인 실시예들에 있어서, n형 하부층(176)의 불순물 농도는 n형 매립층(174)의 불순물 농도보다 높을 수 있다. n형 하부층(176)은 JFET 부분(104)에 높은 전압이 인가되는 경우에, 전계가 n형 하부층(176)에 집중되도록 유도함으로써, 드레인 영역(170)이 파괴되는 것을 방지할 수 있다.
한편, 반도체층(114) 상에는 필드 산화막(146) 및 상부 절연층(147)이 순차적으로 배치될 수 있고, 상부 절연층(147) 상에 제1 내지 제5 도전층들(141, 142, 143, 144, 145)이 배치될 수 있다. p형 바디 영역(122) 및 이미터 영역(124) 상부에는 하부 절연층(180)과 상부 절연층(147)이 순차적으로 배치될 수 있다.
도 5는 예시적인 실시예들에 따른 전력 반도체 장치(1000)의 구동 방법을 나타내는 단면도이다. 도 5에서는, 도 3의 전력 반도체 장치(1000)에서 표시된 것과 동일한 참조부호들이 동일한 구성요소들을 나타내는 데 사용되었다.
도 5를 참조하면, 다이오드 부분(102)과 JFET 부분(104)은 함께 전기적 경로를 제공할 수 있다. 상기 전기적 경로는 다이오드 부분(102) 내에 제공되는 제1 전류 경로(current path)(10)와 JFET 부분(104) 내에 제공되는 제2 전류 경로(20)를 포함할 수 있다. 이에 따라, 애노드 단자(A), 즉 이미터 콘택(125)에 연결된 제1 도전층(141)으로부터, 캐소드 단자(C), 즉 드레인 콘택(172)에 연결된 제4 도전층(144)까지 전류가 흐르는 경로가 제공될 수 있다.
예시적인 실시예들에 있어서, 다이오드 부분(102)의 p형 바디 영역(122)은 p형 불순물이 도핑된 영역이며, p형 바디 영역(122) 하부의 제1 n형 반도체 영역(130)은 n형 불순물이 도핑된 영역일 수 있다. 따라서, p형 바디 영역(122)과 제1 n형 반도체 영역(130)은 이들의 계면에서 p-n 접합 다이오드를 형성할 수 있다. 애노드 단자(A)와 캐소드 단자(C) 사이에 양의 전압이 인가될 때(즉, 애노드 단자(A)의 포텐셜이 캐소드 단자(C)의 포텐셜보다 높을 때), 다이오드 부분(102)의 상기 p-n 접합 다이오드는 순방향 바이어스될 수 있다(forward biased). 이 때, 제2 도전층(142)은 플로팅 전극일 수 있다. 상기 p-n 접합 다이오드가 순방향 바이어스될 때, p형 바디 영역(122)으로부터 n형 웰(126) 사이에 제1 전류 경로(10)가 정의될 수 있다. 도 5에 도시된 것과 같이, 제1 전류 경로(10)는 전류가 p형 바디 영역(122)으로부터 제1 n형 반도체 영역(130)을 통해 n형 웰(126)까지 이동하도록 형성될 수도 있고, 이와는 달리, 전류가 제1 n형 반도체 영역(130)을 통하지 않고 p형 바디 영역(122)으로부터 n형 웰(126)까지 이동하도록 형성될 수도 있다. 따라서 다이오드 부분(102)의 순방향 전도 상태에서, 전류가 제1 전류 경로(10)를 따라 애노드 단자(A)로부터 제2 도전층(142)으로 흐를 수 있다.
JFET 부분(104)의 제2 n형 반도체 영역(160) 내에 채널(도시되지 않음)이 형성될 수 있고, 상기 채널은 n-형 도전성을 가질 수 있다. 다이오드 부분(102)이 순방향 바이어스될 때, JFET 부분(104)은 상기 채널을 따라 순방향 전류(IF)가 흐르도록 구성될 수 있다. 즉, JFET 부분(104)은 온 상태(on-state)일 수 있다. 이때, 그라운드 단자(G), 즉 게이트 콘택(168)과 연결된 제3 도전층(143)은 그라운드 전압으로 유지되어 다이오드 부분(102)이 순방향 바이어스되게 할 수 있다. 상기 채널은 제2 n형 반도체 영역(160) 내부에서 실질적으로 전체 영역 상에 형성될 수 있다. 도 5에서 상기 채널을 통해 흐르는 순방향 전류(IF)의 개략적인 방향이 화살표로 표시되며, 제2 전류 경로(20)는 제2 n형 반도체 영역(160) 내부에 형성되는 상기 채널의 일부분을 가리키는 것으로 이해될 수 있다. 애노드 단자(A)로부터 제1 전류 경로(10)를 따라 제2 도전층(142)으로 흐르는 전류는 측방향 n형 웰(136)으로부터 상기 채널을 따라(예를 들어, 제2 전류 경로(20)를 따라) 캐소드 단자(C)까지 흐를 수 있다. JFET 부분(104)의 n형 매립층(174)은 제2 n형 반도체 영역(160) 하부에 배치되며, 온 상태에서 반도체층(114)의 비저항을 감소시킬 수 있다. 따라서, 순방향 전류(IF)가 증가할 수 있고, 전력 반도체 장치(1000)는 우수한 전류 특성을 가질 수 있다.
애노드 단자(A)와 캐소드 단자(C) 사이에 음의 전압이 인가될 때(즉, 애노드 단자(A)의 포텐셜이 캐소드 단자(C)의 포텐셜보다 낮을 때), 다이오드 부분(102)의 상기 p-n 접합 다이오드는 역방향 바이어스될 수 있고(reverse biased), 애노드 단자(A)와 캐소드 단자(C) 사이에 전류가 흐르지 않을 수 있다. 애노드 단자(A)와 캐소드 단자(C) 사이에 인가된 상기 음의 전압에 의해 JFET 부분(104)의 상기 채널의 적어도 일부분은 공핍될(depleted) 수 있고, 공핍된 상기 채널의 적어도 일부분에 의해 애노드 단자(A)와 캐소드 단자(C) 사이에 전류가 흐르지 않을 수 있다.
예시적인 실시예들에 있어서, 다이오드 부분(102)의 항복 전압(VBD)은 JFET 부분(104)의 핀치오프 전압(Vpinch-off)보다 높을 수 있다. 예를 들어, 다이오드 부분(102)의 항복 전압(VBD)은 JFET 부분(104)의 핀치오프 전압(Vpinch-off)보다 약 2V 이상 높을 수 있다. 다이오드 부분(102)의 항복 전압(VBD) 상태에서, 캐소드 포텐셜이 증가할 때 JFET 부분(104)에서 p형 불순물 영역인 p형 웰(164)과 그 하부의 제2 n형 반도체 영역(160) 사이에서 제1 공핍 영역(도시되지 않음)이 기판(110)의 상면에 수직한 방향을 따라 베이스 기판(112)을 향해 연장할 수 있다. 또한, 다이오드 부분(102)의 항복 전압(VBD) 상태에서, 캐소드 포텐셜이 증가할 때 JFET 부분(104)에서 p형 불순물 영역인 베이스 기판(112)으로부터 그 상부의 제2 n형 반도체 영역(160) 사이에서 제2 공핍 영역(도시되지 않음)이 기판(110)의 상면에 수직한 방향을 따라 p형 웰(164)을 향해 연장할 수 있다. 캐소드 포텐셜이 더 증가할 때, 상기 제1 공핍 영역 및 상기 제2 공핍 영역은 서로 접촉할 수 있고, 이때 캐소드 단자(C)와 애노드 단자(A) 사이에 인가된 전압을 핀치오프 전압(Vpinch-off)이라고 부를 수 있다. 만약, JFET 부분(104)의 핀치오프 전압(Vpinch-off)이 다이오드 부분(102)의 항복전압(VBD)보다 높다면, 다이오드 부분(102)에서의 포텐셜이 항복전압(VBD)보다 커질 수 있고, JFET 부분(104)이 오프 상태일 때(즉, 다이오드 부분(102)이 역방향 바이어스될 때), 다이오드 부분(102)이 손상될 수 있다.
JFET 부분(104)의 핀치오프 전압은 주로 반도체층(114)의 두께 및 반도체층(114)의 비저항에 따라 달라질 수 있고, JFET 부분(104)의 핀치오프 전압(Vpinch-off)의 변동(variation)은 반도체층(114)의 두께 및 비저항에 대한 정밀한 컨트롤에 관련될 수 있다. 즉, 반도체층(114)의 형성 공정에서, 반도체층(114)의 두께 및/또는 비저항(예를 들어, 반도체층(114) 내부에 도핑되는 불순물에 의한 반도체층(114)의 비저항)을 정밀하게 조절할 수 있을 때, 핀치오프 전압(Vpinch-off)의 산포가 줄어들 수 있다. 그러나, 에피택시 공정에 의해 반도체층(114)을 성장시킬 때, 반도체층(114)의 두께 및/또는 비저항(또는, 반도체층(114)의 형성 과정에서 도핑되는 상기 불순물의 농도)을 정밀하게 조절하는 것은 상대적으로 어려우며, 이에 따라 JFET 부분(104)의 핀치오프 전압(Vpinch-off)의 변동은 상대적으로 클 수 있다. 만약, 다이오드 부분(102)의 항복전압(VBD)이 JFET 부분(104)의 핀치오프 전압(Vpinch-off)보다 상당히 큰 값을 가진다면 JFET 부분(104)의 핀치오프 전압(Vpinch-off) 변동이 다소 크더라도 전력 반도체 장치(1000)는 안정적으로 구동할 수 있다. 상기 전력 반도체 장치(1000)는 다이오드 부분(102)의 p형 바디 영역(122) 및 제1 n형 반도체 영역(130)이 p-n 접합 다이오드를 구성하므로, 다이오드 부분(102)의 항복전압(VBD)이 JFET 부분(104)의 핀치오프 전압(Vpinch-off)보다 상당히 큰 값을 가질 수 있고, 이에 따라 전력 반도체 장치(1000)는 안정적으로 구동할 수 있다. 이러한 항복 특성은 도 6a 및 도 6b를 참조로 상세히 설명하도록 한다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 전력 반도체 장치의 항복 특성을 나타내는 시뮬레이션 결과들이다. 도 6a는 예시적인 실시예들에 따른 전력 반도체 장치의 애노드 전압에 따른 애노드 전류를 나타내는 그래프이고, 도 6b는 예시적인 실시예에 따른 전력 반도체 장치의 캐소드 전압에 따른 캐소드 전류를 나타내는 그래프이다. 도 6a 및 도 6b에는 비교예에 따른 전력 반도체 장치의 애노드 전류 및 캐소드 전류를 나타내는 그래프들이 함께 도시되었다.
도 6a를 참조하면, 예시적인 실시예들에 따른 전력 반도체 장치(610)의 애노드 전압에 따른 애노드 전류의 그래프가, 비교예에 따른 전력 반도체 장치(620)의 애노드 전압에 따른 애노드 전류의 그래프와 비교하여 도시된다.
비교예에 따른 전력 반도체 장치(620)는, 애노드 단자와 연결된 PNP 트랜지스터 구조를 포함할 수 있다. 구체적으로, 비교예에 따른 전력 반도체 장치(620)는, 애노드 단자와 연결된 p형 바디 영역 하부에 순차적으로 배치된 n형 반도체층 및 p형 반도체층 영역을 포함할 수 있다. 비교예에 따른 전력 반도체 장치(620)는 한국 공개특허공보 제2010-0116878호에 개시된 구조와 유사할 수 있다.
비교예에 따른 전력 반도체 장치(620)가 약 47V의 애노드 항복 전압을 갖는 반면, 실시예들에 따른 전력 반도체 장치(610)는 약 65V의 애노드 항복 전압을 갖는 것을 도 6a로부터 확인할 수 있다. 이는, 비교예에 따른 전력 반도체 장치(620)에서, 상기 PNP 트랜지스터 구조는 펀치스루에 의한 브레이크다운이 발생할 수 있으나, 예시적인 실시예들에 따른 전력 반도체 장치(610)에서는, 다이오드 부분이 p-n 접합 다이오드를 형성하고 애벌랜치 현상에 의해 상기 다이오드 부분의 브레이크다운이 발생하므로 더욱 증가된 항복 전압을 가질 수 있기 때문이다. 예를 들어, 실시예들에 따른 전력 반도체 장치(610)는 비교예에 따른 전력 반도체 장치(620)보다 약 18V 높은 항복 전압을 가질 수 있다.
도 6b를 참조하면, 실시예에 따른 전력 반도체 장치(630)의 캐소드 전압 증가에 따른 캐소드 전류가, 비교예에 따른 전력 반도체 장치(640)의 캐소드 전압 증가에 따른 캐소드 전류와 함께 도시된다. 실시예에 따른 전력 반도체 장치(630)는 다이오드 부분의 애노드 항복전압이 JFET 부분의 핀치오프 전압보다 큰 경우(Vanode BV > Vpinch-off)에 해당하며, 비교예에 따른 전력 반도체 장치(640)는 애노드 항복전압이 핀치오프 전압보다 작은 경우(Vanode BV < Vpinch-off)에 해당한다.
JFET 부분의 오프 상태에서 캐소드 포텐셜이 증가할 때 다이오드 부분에도 캐소드 포텐셜이 유지될 수 있다. 비교예에 따른 전력 반도체 장치(640)의 경우, 다이오드 부분의 항복전압이 JFET 부분의 핀치오프 전압보다 낮으므로, 캐소드 포텐셜이 다이오드 부분의 항복전압 이상으로 증가할 수 있고, 다이오드 부분에 브레이크다운이 발생할 수 있다. 따라서, 비교예에 따른 전력 반도체 장치(640)는 오프 상태를 유지할 수 없다. 예를 들어, 약 50V의 캐소드 전압에서 캐소드 전류가 급격하게 증가할 수 있고, 이 때 다이오드 부분은 데미지를 받을 수 있다. 즉, 비교예에 따른 전력 반도체 장치(640)는 JFET 부분의 높은 전압을 유지(또는 블로킹)할 수 없다.
그러나, 실시예에 따른 전력 반도체 장치(630)의 경우, 다이오드 부분의 항복전압이 JFET 부분의 핀치오프 전압보다 크므로, 캐소드 포텐셜이 핀치오프 전압에 도달할 때, 다이오드 부분은 브레이크다운이 발생하지 않을 수 있다. JFET 부분이 핀치오프 전압에 도달한 이후에 다이오드 부분에는 핀치오프 전압의 포텐셜이 유지되므로, 실시예에 따른 전력 반도체 장치(630)는 고전압까지 오프 상태가 유지될 수 있다. 예를 들어, 약 700V의 캐소드 전압까지 캐소드 전류가 거의 흐르지 않으므로 오프 상태가 유지될 수 있다.
도 7a 내지 도 7d는 예시적인 실시예들에 따른 전력 반도체 장치의 제조 방법을 나타내는 단면도들이다. 특히, 도 7a 내지 도 7e에서는, 도 2 내지 도 4를 참조로 설명한 전력 반도체 장치의 부트스트랩 구동 회로(100)의 제조 방법을 중점적으로 설명하도록 한다.
도 7a를 참조하면, 제1 소자 분리 영역(212), 제1 영역(I), 제2 영역(II) 및 제2 소자 분리 영역(222)이 정의된 베이스 기판(112)이 제공될 수 있다. 제1 이온 주입 공정에 의해 베이스 기판(112)의 제1 영역(I) 및 제2 영역(II)의 일부분에 n형 불순물 이온들을 주입하여 베이스 기판(112)의 제1 영역(I)에 하부 배리어 영역(120)을 형성하고, 베이스 기판(112)의 제2 영역(II)에 n형 하부층(176)을 형성할 수 있다. 상기 제1 이온 주입 공정에서 사용된 불순물 이온의 도즈(dose)는 약 1E12 내지 1E15 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다. 선택적으로, 주입된 n형 불순물 이온들을 확산시키기 위한 열처리 공정이 더 수행될 수 있다.
이후, 제2 이온 주입 공정에 의해 베이스 기판(112)의 제2 영역(II)에 n형 불순물 이온들을 주입하여 n형 매립층(174)을 형성할 수 있다. 이때, 상기 제2 이온 주입 공정의 이온 주입 에너지는 약 50 내지 약 200 keV일 수 있으나, 상기 제2 이온 주입 공정의 이온 주입 에너지가 이에 한정되는 것은 아니다. 상기 제2 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E11 내지 1E13 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다.
제3 이온 주입 공정에 의해 베이스 기판(112)의 제1 소자 분리 영역(212) 및 제2 소자 분리 영역(222)에 p형 불순물 이온들을 주입하여 하부 소자 분리층들(216, 226)을 형성할 수 있다. 선택적으로, 주입된 p형 불순물 이온들을 확산시키기 위한 열처리 공정이 더 수행될 수 있다.
도 7b를 참조하면, 선택적 에피택시 성장 공정에 의해 베이스 기판(112)의 전체 영역 상에 반도체층(114)이 소정의 두께로 형성될 수 있다. 반도체층(114)은 약 1 내지 10 마이크로미터를 가질 수 있으나, 반도체층(114)의 두께가 이에 한정되는 것은 아니다. 반도체층(114)의 성장 공정에서 n형 불순물 이온들이 인시츄(in-situ) 도핑될 수 있고, 이에 따라 반도체층(114)은 약 1E10 내지 1E12 cm-3의 불순물 농도를 가질 수 있다. 예를 들어, 반도체층(114)은 약 1 내지 30Ωcm의 비저항을 가질 수 있으나, 이는 예시적으로 설명하기 위한 값이며 반도체층(114)의 비저항이 이에 한정되는 것은 아니다.
반도체층(114) 상부에는 하부 절연층(180)이 소정의 두께로 형성될 수 있다.
이후, 제4 이온 주입 공정에 의해 반도체층(114)의 제1 영역에 n형 불순물 이온들을 주입하여 n형 웰(126) 및 측방향 n형 웰(136)을 형성할 수 있다. 상기 제4 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E12 내지 1E15 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, n형 웰(126) 및 측방향 n형 웰(136)을 형성하기 위한 상기 제4 이온 주입 공정은 각각 불순물 이온의 도즈를 달리하는 복수의 이온 주입 단계들에 의해 수행될 수도 있다. 예를 들어, 상기 제4 이온 주입 공정은, 불순물 이온의 도즈가 낮은 제1 이온 주입 단계 및 불순물 이온의 도즈가 높은 제2 이온 주입 단계를 순차적으로 수행함에 의해 수행될 수 있다. 이러한 경우에 n형 웰(126) 및 측방향 n형 웰(136)은 불순물 농도가 다른, 즉 불순물 농도 분포를 갖는 복수의 서브 웰들(sub-wells)을 포함하도록 형성될 수 있다.
이후, 제5 이온 주입 공정에 의해 반도체층(114)의 제1 영역(I)에 p형 불순물 이온들을 주입하여 측방향 p형 웰(132)을 형성하고, 제1 및 제2 소자 분리 영역들(212, 222)에 p형 불순물 이온들을 주입하여 상부 소자 분리층들(218, 228)을 형성할 수 있다. 상기 제5 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E12 내지 1E15 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다. 선택적으로, 주입된 p형 불순물 이온들을 확산시키기 위한 열처리 공정이 더 수행될 수 있다.
한편, 상기 열처리 공정에 의해 베이스 기판(112)에 주입된 상기 n형 불순물들 및 상기 p형 불순물들이 반도체층(114) 내부로 소정의 높이만큼 확산할 수 있다. 이에 따라, 하부 배리어 영역(120), n형 매립층(174) 및 n형 하부층(176)의 상부들(upper portions)은 베이스 기판(112)의 상면보다 높은 레벨 상에 위치할 수 있다.
이후, 제6 이온 주입 공정에 의해 반도체층(114)의 제2 영역(II)에 p형 불순물 이온들을 주입하여 p형 웰(164)을 형성하고, 반도체층(114)의 제1 영역(I)에 p형 불순물 이온들을 주입하여 p형 바디 영역(122)을 형성할 수 있다. 상기 제6 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E13 내지 1E15 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다.
이후, 제7 이온 주입 공정에 의해 반도체층(114)의 제2 영역(II)에 p형 불순물 이온들을 주입하여 p형 필드 형성층(162)을 형성하고, 제1 소자 분리 영역(212)의 제2 소자 분리층(218) 내에 p형 불순물 이온들을 주입하여 접지 영역(152)을 형성할 수 있다. 상기 제7 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E11 내지 1E14 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다. 선택적으로, 주입된 p형 불순물 이온들을 확산시키기 위한 열처리 공정이 더 수행될 수 있다.
도 7c를 참조하면, 하부 절연층(180) 상에 하드 마스크층(182)을 형성하고, 하드 마스크층(182)을 패터닝하여 필드 영역(field region)이 정의될 부분의 하부 절연층(180) 부분들을 노출시킬 수 있다. 이후, 로코스(local oxidation of semiconductor, LOCOS) 공정을 수행하여, 노출된 하부 절연층(180) 부분에 필드 산화막(146)을 형성할 수 있다. 필드 산화막(146)은 후속 공정에서 콘택홀들(도시되지 않음)이 형성될 부분 및 p형 바디 영역(122) 및 이미터 영역(124) 상부의 하부 절연층(180) 부분을 제외한 반도체층(114) 부분들 상에 형성될 수 있다. 필드 산화막(146)의 두께는 약 400 나노미터 내지 2 마이크로미터일 수 있으나, 필드 산화막(146)의 두께가 이에 한정되는 것은 아니다.
도 7d를 참조하면, 제8 이온 주입 공정에 의해 반도체층(114)의 제1 영역(I)의 p형 바디 영역(122) 내에 p형 불순물 이온들을 주입하여 이미터 영역(124)을 형성하고, 측방향 p형 웰(132) 내에 p형 불순물 이온들을 주입하여 컬렉터 영역(134)을 형성할 수 있다. 상기 제8 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E15 내지 1E18 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다.
이후, 제9 이온 주입 공정에 의해 반도체층(114)의 제1 영역(I)의 n형 웰(126) 내에 n형 불순물 이온들을 주입하여 베이스 영역(128)을 형성하고, 측방향 n형 웰(136) 내에 n형 불순물 이온들을 주입하여 소스 영역(138)을 형성할 수 있다. 상기 제9 이온 주입 공정에서 사용된 불순물 이온의 도즈는 약 1E15 내지 1E18 cm-3일 수 있으나, 상기 불순물 이온의 도즈가 이에 한정되는 것은 아니다.
이후, 필드 산화막(146) 상부에 상부 절연층(147)을 형성할 수 있다. 상부 절연층(147)을 패터닝하여 콘택홀들(184)을 형성할 수 있다.
다시 도 3을 참조하면, 상부 절연층(147) 상에 도전층(도시되지 않음)을 형성하고, 상기 도전층을 패터닝하여 콘택홀들(184)을 채우는 제1 내지 제5 도전층들(141, 142, 143, 144, 145)을 형성할 수 있다. 도 3에 예시적으로 도시된 것과 같이, 제1 도전층(141)은 이미터 콘택(125)에 의해 이미터 영역(124)에 전기적으로 연결될 수 있다. 제2 도전층(142)은 베이스 콘택(129)에 의해 베이스 영역(128)과 전기적으로 연결될 수 있고, 컬렉터 콘택(135)에 의해 컬렉터 영역(134)과 전기적으로 연결될 수 있으며, 소스 콘택(139)에 의해 소스 영역(138)과 전기적으로 연결될 수 있다. 제3 도전층(143)은 게이트 콘택(168)에 의해 게이트 영역(166)에 전기적으로 연결될 수 있고, 제4 도전층(144)은 드레인 콘택(172)에 의해 드레인 영역(170)에 전기적으로 연결될 수 있다. 제5 도전층(145)은 접지 콘택(154)에 의해 접지 영역(152)에 전기적으로 연결될 수 있다.
전술한 공정을 수행하여 예시적인 실시예들에 따른 전력 반도체 장치(1000)가 완성될 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
112: 베이스 기판 114: 반도체층
120: 하부 배리어 영역 122: p형 바디 영역
126: n형 웰 130: 제1 n형 반도체 영역
132: 측방향 p형 웰 136: 측방향 n형 웰
146: 필드 산화막 160: 제2 n형 반도체 영역
162: p형 필드 형성층 164: p형 웰
174: n형 매립층 176: n형 하부층

Claims (20)

  1. 기판의 제1 영역 내에 배치되는 다이오드 부분;
    상기 기판의 상기 제1 영역에 인접한 제2 영역 내에 배치되는 JFET 부분;
    상기 기판의 상기 제1 영역 상에 배치되는 애노드 단자; 및
    상기 기판의 상기 제2 영역 상에 배치되는 캐소드 단자;를 포함하며,
    상기 다이오드 부분은,
    상기 기판 내에 배치되며, 상기 애노드 단자와 전기적으로 연결되는 p형 바디 영역,
    상기 p형 바디 영역의 일측 상에 배치되며, 제1 불순물 농도를 갖는 n형 웰, 및
    상기 p형 바디 영역 하부에 배치되며, 상기 제1 불순물 농도보다 낮은 제2 불순물 농도를 갖는 제1 n형 반도체 영역을 포함하는 것을 특징으로 하는 전력 반도체 장치.
  2. 제1 항에 있어서,
    상기 p형 바디 영역의 바닥부는 상기 n형 웰의 바닥부보다 높은 레벨 상에 위치하는 것을 특징으로 하는 전력 반도체 장치.
  3. 제1항에 있어서,
    상기 n형 웰의 측벽 상부(upper portion)는 상기 p형 바디 영역을 둘러싸며, 상기 n형 웰의 측벽 하부(lower portion)는 상기 제1 n형 반도체 영역을 둘러싸는 것을 특징으로 하는 전력 반도체 장치.
  4. 제1항에 있어서,
    상기 기판의 상기 제1 영역 내에서, 상기 제1 n형 반도체 영역 및 상기 n형 웰 하부에 형성되는 하부 배리어 영역(lower barrier region)을 더 포함하는 전력 반도체 장치.
  5. 제4항에 있어서,
    상기 n형 웰의 바닥부는 상기 하부 배리어 영역의 상부(top)와 접촉하는 것을 특징으로 하는 전력 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 n형 반도체 영역은 상기 하부 배리어 영역의 상부(top)과 접촉하는 것을 특징으로 하는 전력 반도체 장치.
  7. 제1항에 있어서,
    상기 p형 바디 영역의 바닥부는 상기 하부 배리어 영역의 상부(top)와 접촉하지 않는 것을 특징으로 하는 전력 반도체 장치.
  8. 제1항에 있어서,
    상기 p형 바디 영역과 상기 제1 n형 반도체 영역은 상기 기판의 상면에 수직한 방향으로 오버랩되는 것을 특징으로 하는 전력 반도체 장치.
  9. 제1항에 있어서,
    상기 p형 바디 영역 및 상기 제1 n형 반도체 영역이 p-n 접합 다이오드를 정의하는 것을 특징으로 하는 전력 반도체 장치.
  10. 제1항에 있어서,
    상기 기판의 상기 제1 영역 내에서, 상기 n형 웰의 일측 상에 배치된 측방향 p형 웰; 및
    상기 n형 웰과의 사이에 상기 측방향 p형 웰이 위치하도록, 상기 측방향 p형 웰의 일측 상에 배치된 측방향 n형 웰;을 더 포함하는 전력 반도체 장치.
  11. 기판의 제1 영역 내에 배치되는 다이오드 부분;
    상기 기판의 상기 제1 영역에 인접한 제2 영역 내에 배치되는 JFET 부분;
    상기 기판의 상기 제1 영역 상에 배치되는 애노드 단자; 및
    상기 기판의 상기 제2 영역 상에 배치되는 캐소드 단자;를 포함하며,
    상기 JFET 부분은,
    상기 기판 내에 배치되는 제2 n형 반도체 영역,
    상기 제2 n형 반도체 영역 상에 배치되는 p형 필드 형성층, 및
    상기 제2 n형 반도체 영역 하부에 배치되는 n형 매립층을 포함하는 것을 특징으로 하는 전력 반도체 장치.
  12. 제11항에 있어서,
    상기 n형 매립층은 상기 캐소드 단자와 상기 기판 상면에 대해 수직한 방향으로 오버랩되는 것을 특징으로 하는 전력 반도체 장치.
  13. 제11항에 있어서,
    상기 n형 매립층의 적어도 일부분이 상기 p형 필드 형성층과 상기 기판 상면에 대해 수직한 방향으로 오버랩되는 것을 특징으로 하는 전력 반도체 장치.
  14. 제11항에 있어서,
    상기 제2 n형 반도체 영역은 제1 불순물 농도를 가지며,
    상기 n형 매립층은 상기 제1 불순물 농도보다 큰 제2 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치.
  15. 제14항에 있어서,
    상기 캐소드 단자 하부에서, 상기 n형 매립층에 인접하여 배치되는 n형 하부층을 더 포함하며,
    상기 n형 하부층은 상기 n형 매립층의 상기 제2 불순물 농도보다 큰 제3 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치.
  16. 반도체 물질을 포함하는 베이스 기판;
    상기 베이스 기판 상에 배치되며, 제1 영역 및 제2 영역을 포함하는 반도체 물질층;
    상기 반도체 물질층의 제1 영역 내에 배치되며,
    상기 반도체 물질층의 상부(upper portion)에 배치되는 p형 바디 영역,
    상기 p형 바디 영역의 일측 상에 배치된 n형 웰, 및
    상기 p형 바디 영역 하부에 배치되며, 제1 불순물 농도를 갖는 제1 n형 반도체 영역을 포함하는 다이오드 부분; 및
    상기 반도체 물질층의 제2 영역 내에 배치되며,
    상기 반도체 물질층의 상부(upper portion)에 배치되는 p형 필드 형성층, 및
    상기 p형 필드 형성층 하부에 배치되며, 제2 불순물 농도를 갖는 제2 n형 반도체 영역,을 포함하는 JFET 부분;을 포함하며,
    상기 제1 불순물 농도는 상기 제2 불순물 농도와 실질적으로 동일한 것을 특징으로 하는 전력 반도체 장치.
  17. 제16항에 있어서,
    상기 반도체 물질층의 제1 영역 상에 배치되며, 상기 p형 바디 영역과 전기적으로 연결되는 애노드 단자; 및
    상기 반도체 물질층의 제2 영역 상에 배치되며, 상기 제2 n형 반도체 영역과 전기적으로 연결되는 캐소드 단자;를 더 포함하는 전력 반도체 장치.
  18. 제16항에 있어서,
    상기 베이스 기판 내에서, 상기 제1 n형 반도체 영역 및 상기 n형 웰 하부에 배치되는 하부 배리어 영역; 및
    상기 베이스 기판 내에서 상기 제2 n형 반도체 영역 하부에 배치되는 n형 매립층을 더 포함하는 전력 반도체 장치.
  19. 제18항에 있어서,
    상기 n형 매립층은 상기 제2 불순물 농도보다 큰 제3 불순물 농도를 갖는 것을 특징으로 하는 전력 반도체 장치.
  20. 제16항에 있어서,
    상기 반도체 물질층은 n형 불순물이 포함된 실리콘 에피택시층(silicon epitaxial layer)을 포함하며,
    상기 제1 n형 반도체 영역 및 상기 제2 n형 반도체 영역은 상기 실리콘 에피택시층의 일부분들인 것을 특징으로 하는 전력 반도체 장치.
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