CN101421832A - 沟槽器件的自对准接触结构 - Google Patents

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Abstract

一种沟槽型功率半导体器件的制造流程，包括在半导体表面上形成具有开口的掩膜层。通过掩膜层的开口，在半导体本体中形成具有栅极的沟槽。之后，在栅极的顶上以及掩膜层的开口内形成绝缘插块。然后移除该掩膜层，留下在半导体表面上延伸的绝缘插块。在沟槽之间形成源极注入区域。然后，沿着绝缘插块的侧壁形成间隔物，覆盖源极注入区域邻接沟槽的部分。使用这些间隔物作为掩膜，然后蚀刻和移除源极注入区域的暴露部分。然后驱动在间隔物之下的剩余源极注入区域以形成源极区域。然后，在蚀刻区域内形成浅的高传导率接触区域。因此在器件上形成了源极和漏极接触。

Description

沟槽器件的自对准接触结构
相关申请
本申请基于美国临时申请号60/549,267，公开于2004年3月1日，由David P.Jones申请的名称为“Self Aligned Contact Structure for TrenchDevice”的申请并要求其优先权，其内容在此引入作为参考。
技术领域
本发明通常涉及半导体器件，尤其涉及沟槽类型功率半导体器件以及制造相同器件的方法。
背景技术
沟槽类型功率半导体器件例如功率金属氧化物半导体场效应晶体管(MOSFET)是众所周知的。参考图1，根据现有技术的功率MOSFET 100的实例包括多个形成在半导体本体14中的沟槽12。半导体本体14通常是一个包括沿外延生长的硅层(外延硅层)16的硅片，该硅层具有形成在具有相同导电类型但是具有更高杂质浓度的硅衬底18上的一种导电类型(例如N类型)。沟道区域20(有时称作本体区域)形成在外延硅层16中并且从半导体本体的顶部表面延伸到第一深度。沟道区域20具有与外延层16(例如P类型)相反的导电类型。源极区域22形成在沟道区域20内，其与外延硅层16具有相同的导电类型(例如N类型)。
众所周知，沟槽12通常在沟道区域20的底部延伸到一深度并且包括栅极绝缘体24，其形成在二氧化硅内，至少在沟槽12的侧壁上。每一个沟槽12的底部也与二氧化硅以及类似物绝缘。栅极电极26在每一个沟槽内排列并且通常再一次在沟道区域20深度以下延伸到一个深度。栅极电极26通常由导电多晶硅组成。
典型的沟槽型功率MOSFET进一步包括源极电极28，其电接触到源极区域22，还包括高传导率接触区域30，其也形成在沟道区域20内。为了减少源极电极28和沟道区域20之间的接触电阻，高传导率接触区域30更高地掺杂了与沟道区域20(例如P型)具有相同导电类型的搀杂剂。典型的沟槽型功率MOSFET 10进一步包括与硅衬底18电接触的漏极电极32。
众所周知，功率MOSFET 100的电流密度可以调节成直接与器件的单元密度成比例。因此，每单位面积的沟槽数量越大就可以控制更大的器件电流。因为这种关系，有必要为给定的芯片区域放置尽可能多的沟槽。实现此的一种方法就是减少沟槽间距，例如，需要减少源极区域22和/或高传导率接触区域30的宽度。然而，传统制造过程可以限制在这些尺寸下获得的减少的数量，因此影响了在沟槽间距中获得的减少的数量。
众所周知，在现有技术的功率半导体器件中，例如MOSFET 100，沟槽12必需至少通过沟道区域20的整个厚度延伸。另外，栅极电极26也必需在至少区域的长度上延伸，其在沟道区域内转换。自然地，当沟道区域的厚度增加(例如为了增加器件的击穿电压)，栅极沟槽一定更深并且通常栅极电极更大。不必要具有更大的栅极电极，然而，当它们包括了更大体积的导电材料时，就需要更高的电荷量来工作。另外，更厚的沟道区域随着其增加了电流通路而增加了器件的导通状态的电阻。
发明内容
因此，有必要生产一种可以克服现有技术中的上述以及其它缺点的沟槽型功率半导体器件。在根据本发明的工艺中，首先在半导体本体的表面上形成硬掩膜层，半导体本体包括衬底和第一导电类型的外延硅层和在其上的第二导电类型的沟道区域。因此该掩膜层被蚀刻形成多个开口，其延伸并且暴露在半导体本体的表面。通过这些开口，栅极电极沟槽形成在半导体本体内。在形成沿沟槽侧壁和底部的栅极氧化物之后，栅极电极形成在沟槽内，这些栅极电极在半导体本体的表面下延伸一个距离。
接下来，从每一个栅极电极的顶部形成氧化物绝缘插块，使得每一个插块可以向上延伸和进入由硬掩膜层形成的开口内。之后，移除硬掩膜层，从而将氧化物绝缘插块延伸到半导体本体表面之上。值得注意的是，这些氧化物绝缘插块与栅极电极沟槽对准。
接下来，执行源极注入，以便在相邻绝缘插块/沟槽之间的区域内的半导体本体表面中形成源极注入区域。其后，沿着绝缘插块的侧壁形成间隔物，以便间隔物覆盖/掩膜与每一个沟槽紧邻的源极注入区域的部分。重要地，间隔物与绝缘插块对准，因此也与沟槽对准，同样地，形成在相邻间隔物之间的开口也与插块和沟槽对准。
接下来，使用间隔物作为掩膜，沿着半导体本体的表面执行接触蚀刻，从而移除了源极注入区域的未掩膜部分，并且沿着蚀刻区域排列沟道区域的顶部表面。然而，由于间隔物，保留了与沟槽紧邻的源极注入区域。之后，执行源极扩散驱动以驱动源极注入区域的剩余部分，从而形成与沟槽相邻的源极区域。重要地，因为间隔物，这些源极区域都是与沟槽自对准。
接下来，使用与沟道区域具有相同导电类型的搀杂剂，在沟道区域内沿着由接触蚀刻创建的蚀刻区域执行低能量接触注入。然后使用RTA(快速热退火)工艺或者炉驱动来驱动该注入，从而形成浅的高传导率接触区域。重要地，由于间隔物，这些高传导率接触区域都与源极区域和沟槽自对准。然后形成了源极和漏极接触。
根据本发明和上面所述，通过对准的绝缘插块和间隔物形成源极区域和高传导率接触区域，源极区域在相邻栅极沟槽之间自对准，高传导率接触区域在相邻源极区域和栅极沟槽之间自对准。作为通过该自对准程序形成高传导率接触区域的结果，这些接触区域没有被以前的制造工艺(例如光刻)所限制，并具有减少的宽度。例如，本发明的高传导率接触区域只有0.2微米的宽度。例如，与以前的大约1.8微米沟槽间距相比，这种减少的尺寸允许结果器件的沟槽间距减少到大约0.8微米。这种减少的沟槽间距允许最终器件具有增加的单元密度。
参考附图说明，本发明的其它特性和优点将从下面的发明描述中变得更加显著。
附图说明
图1示出了根据现有技术的沟槽型功率MOSFET的有源区域的部分的剖视图。
图2示出了根据本发明的实施例的沟槽型功率MOSFET的有源区域的部分的剖视图。
图3A-3R用图表给出了根据本发明实施例的制造图2的沟槽型功率MOSFET的工艺。
具体实施方式
参考图2，根据本发明的功率MOSFET 200包括在邻近栅极沟槽228之间自对准的源极区域260，并且进一步包括在邻近的源极区域260和栅极沟槽228之间自对准的高传导率接触区域264，从而减少了器件的沟槽间距。特别地，根据本发明，氧化物绝缘插块248从栅极电极242的顶部生长，其插块与沟槽228对准。依次的，间隔物256沿着氧化物绝缘插块248的侧壁形成，并且与这些插块对准。通过间隔物256，形成了源极区域260和高传导率接触区域264，导致源极区域和高传导率接触区域在互相之间以及沟槽228之间自对准。作为本发明通过这种自对准流程形成高传导率接触区域的结果，接触区域没有受以前的制造工艺的限制，例如光刻，并且具有减少的宽度。例如，高传导率接触区域264只有0.2微米宽。与以前的大约1.8微米的沟槽间距相比，这种减少的尺寸允许该器件的沟槽间距减少到大约0.8微米。该减少的沟槽间距允许功率MOSFET 200具有增加的单元密度。
如图2中进一步描述，栅极沟槽228是浅的并且在沟道区域220底部上延伸一定的距离，不延伸进入外延硅层206。相反地，每一个沟槽228的底部都是低浓度沟槽端注入232，具有与外延硅层206相同的传导率。这些沟槽端注入通过沟道区域220延伸进入下面的外延硅层206。该沟槽端注入反向紧邻每一个沟槽228下面的区域中的掺杂，有效地以非常局部的方式阻止漂移区域。如在图2中所示，衬套沟槽228的栅极氧化物234与沟槽侧壁相比沿着沟槽底部228更厚。
重要的，通过更浅的沟槽228和沟槽端注入232的组合，可以减少由于沟槽深度变化引起的相反的影响。而且，可以在不减少沟道区域的厚度和因此损害击穿电压的情况下增加导通状态的阻抗。另外，更浅的沟槽228使得MOSFET 200的栅极电极242的栅极电阻(Rg)和栅极电荷(Qg)降低。而且，例如，沟槽端注入232可以减少栅极—漏极电荷(Qgd)大约40％。沿沟槽228底部的厚栅极氧化物234进一步减少栅极—漏极电荷(Qgd)。总的来讲，因为减少了栅极—漏极电荷，增加了MOSFET 200的电荷率，Qgd/Qgsb(该比率小于1)。
现在参考图3A-3R(注意图不是按比例绘制)，示出了根据本发明的实施例制造图2的沟槽型功率MOSFET 200的实例过程。始于图3A，其示出了初始硅本体202。硅本体202优选地包括一种导电类型(例如N型)的硅衬底204和在硅衬底204一个主表面上生长的具有相同导电类型(例如N型)的外延硅层206。已经知道，外延硅层206包括与衬底204相比更低浓度的搀杂剂。优选的，外延硅层206具有大约0.21欧姆厘米的电阻率。一旦具有外延硅层206，则在其表面上形成衬垫氧化物208，优选的大约230埃的厚度。然后使用与外延硅层206相反导电类型的搀杂剂(例如P型)执行沟道注入，从而在外延硅层206中形成沟道注入区域210。优选的，分别使用2.7E13的离子剂量和50KeV的能量形成沟道注入区域210。注意沟道注入区域210此时没有被驱动/激活。在衬垫氧化物208的表面形成硬掩膜层212，优选的由氮化硅(Si3Ni4)组成，在大约4000埃或更大的厚度。如下面所讨论的，该硬掩膜层通过形成栅极沟槽228和氧化物绝缘插块248而被保留下来。
参考图3B，终端接下来在硬掩膜层212的表面上形成终端沟槽掩膜214，暴露了沿着终端区域216的掩膜层212的部分。终端沟槽掩膜214可以是光刻胶层，例如，使用传统的光刻工艺形成。之后，终端通过沿着未掩膜的终端区域216蚀刻沟槽形成终端沟槽218。沟槽通过硬掩膜层212/衬垫氧化物208延伸进入外延硅层206到沟道注入区域210之下的一个深度。然后移除终端沟槽掩膜214。图3C示出了最终的结构。
参考图3D，接下来执行沟道驱动，优选的在1110摄氏度45分钟，从而在外延硅层206内形成了沟道区域220。之后，同时在终端沟槽218的侧壁和底部上生长场氧化物222，优选地使用在1050摄氏度70分钟的湿法处理。注意由于硬掩膜层212，所以在该步骤中只有终端沟槽218的底部和侧壁被氧化。
参考图3E，接下来在图3D示出的结构的表面上形成有源沟槽掩膜224，该掩膜具有在有源区域内延伸到硬掩膜层212表面的间隔开口226。例如，可以通过将光刻胶层和具有预期的沟槽图形的掩膜应用到结构的表面，然后使用合适的光刻工艺图形化光刻胶层的来形成有源沟槽掩膜224。
参考图3F，接下来通过开口226执行有源沟槽蚀刻，在结构的有源区域内形成沟槽228。重要的，注意沟槽228的底部在沟道区域220的底部之上延伸一个距离，同样的，并不延伸进入外延硅层206。特别地，用于形成沟道注入区域210的能量和用于形成沟道区域220的驱动作为目标，使得沟槽228中的沟槽蚀刻结果，其比沟道区域220优选的浅大约0.1微米或者更大(如图2F的距离230所示)。
参考图3G，使用低剂量，与外延硅层206(例如N型)具有相同导电类型的低能量搀杂剂，优选地为磷，在沟槽228的底部形成沟槽端注入232。注意，沟槽端注入232延伸通过沟道区域220并进入下面的外延硅层206。此外，沟槽端注入232反向紧邻每一个沟槽228下面区域中的掺杂，有效地以非常局部的方式阻止漂移区域。重要的，沟槽端注入浓度低的足以在反向偏置中耗尽，但仍然高的足以不创建JFET。一旦形成沟槽端注入232，就移除有源沟槽掩膜224。
参考图3H，接下来使用LOCOS工艺在沟槽228的侧壁和底部形成栅极氧化物234，以便沿着每一沟槽228的底部形成的氧化物层比沿着每一沟槽侧壁形成的氧化物层更厚，如图中所示出。具体地，首先同时沿着每一沟槽228的侧壁和底部生长牺牲氧化物层(SiO2)(注意该步骤以及用于形成栅极氧化物234的下一步都未在图中示出)。然后执行牺牲氧化物蚀刻来完整的移除该氧化物层。接下来在每一沟槽228的侧壁和底部形成衬垫氧化物。之后，在图3G中结构的表面，包括沟槽228的侧壁和底部，沉积可移除的硬掩膜层，优选地由氮化硅组成。因此，使用干的氮化物蚀刻，从结构的表面和每一沟槽228的底部移除硬掩膜层，从而沿着每一沟槽228的侧壁形成氮化物间隔物并且暴露每一沟槽的底部。
之后，沿着每一沟槽228的底部形成热生长的厚底部氧化物。重要的，沿着每一沟槽的侧壁的氮化物间隔物防止了在该步骤中侧壁上的氧化物生长。接下来，执行湿方法氮化物蚀刻，从沟槽侧壁剥去氮化物间隔物。最后，沿着每一沟槽的侧壁和底部热生长氧化物层，具有图3H中示出的最终的结构。此外，以这种方式形成的栅极氧化物234导致沿着每一沟槽的底部形成的氧化物层，比沿着每一沟槽的侧壁形成的氧化物层更厚。特别地，在每一沟槽底部的栅极氧化物234的厚度的目标可以是沿着每一沟槽侧壁的栅极氧化物234厚度的1.5到4倍。
参考图3I，接下来在图3H的结构的表面上沉积未掺杂的多晶硅层236，从而填充沟槽228，沿着终端沟槽218覆盖硬掩膜层221和场氧化物222。之后，执行POC1沉积和扩散使多晶硅成为N型以及可传导。然后将结构的顶部表面去玻璃化(deglassed)。
参考图3J，接下来在图3I的表面上部分地形成多晶硅掩膜238，暴露基本上在结构的有源区域上的掺杂多晶硅236的表面。多晶硅掩膜238优选的由氮化硅组成，例如其可以通过对图3I的结构施加氮化硅层并且适当地蚀刻它们而形成。
接下来，使用多晶硅掩膜238作为用于终点检测的蚀刻终端，使用定时的等离子蚀刻深蚀刻在有源区域上的暴露的/未掩膜的多晶硅236，使得从结构表面移除未掩膜的多晶硅，从而暴露硬掩膜层212的一部分，并进一步从沟槽228的内部移除，以便多晶硅在沟槽内部凹进去优选的在硅的顶部表面之下大约2000埃。然后移除多晶硅掩膜238。作为该步骤的结果，在终端沟槽218内的场氧化物222上，而且在硬掩膜层212的一部分上形成场起伏电极240，并在沟槽228内形成栅极电极242，如图3K中所示。
接下来，在生长多氧化物顶栅极电极242和场起伏电极240(图中未示出)之后，例如，在图3K的结构的表面上形成由TEOS组成的氧化物层244，在硬掩膜层212上填充沟槽228，如图3L中所示。以这种方式，从栅极电极242的顶部之上生长了插块，如下面进一步所述。之后，插块终端接触掩膜246部分地形成在氧化物层244之上，在终端沟槽218和有源区域之上暴露氧化物层244的表面，如图3L中进一步所示。插块终端接触掩膜246优选的由氮化硅组成，并且例如通过在结构的表面施加氮化硅层并且适当地蚀刻相同层而形成。
接下来，使用插块终端接触掩膜246作为用于终点检测的蚀刻终端，暴露的氧化物层244被深蚀刻，从而暴露了场起伏电极240的一部分，并且暴露在有源区域内的硬掩膜层212的一部分。然而，在沟槽228内氧化物层244基本上被留到硬掩膜层212顶部表面。以这种方式，氧化物绝缘插块248形成在栅极电极242的顶部上。重要的，插块248与沟槽228对准。之后，移除插块终端接触屏蔽246，在场起伏电极240上留下绝缘体250。图3M中示出了最终的结构。
参考图3N，接下来执行湿的氮化物蚀刻来完整的移除硬掩膜层212(除被场起伏电极240和绝缘体250覆盖的掩膜的一部分)，从而留下氧化物插块248。该步骤期间，衬垫氧化物208的全部或者一部分也被移除。然后，紧跟着预先源极注入干法氧化物蚀刻，在沟道区域220内在沟槽228之间形成源极注入区域252，如图3N所示。优选的，分别使用2E16的离子剂量和和50KeV的能量形成源极注入区域252。注意使用可以从终端区域216阻挡源极的光刻胶掩膜执行源极注入。
参考图3O，接下来在图3N示出的结构的表面上形成间隔层254。间隔层254优选的具有1000埃或者更大的厚度，其由TEOS或者氮化硅组成。接下来，使用合适的蚀刻工艺，从结构表面深蚀刻间隔层254，以暴露源极注入252的表面和场电极240的表面。重要的，然而，在深蚀刻间隔层254期间，沿着氧化物绝缘插块248的壁形成间隔物256，如图3P中所示(注意任何在绝缘体250上剩余的间隔层254在图3P中作为绝缘体250的一部分示出)。注意间隔物256覆盖了紧邻每一沟槽228的源极注入区域252的一部分。重要的，间隔物256与氧化物绝缘插块248对准，从而与沟槽228对准。这样，形成在相邻间隔物之间的开口258也与氧化物绝缘插块248对准，从而与沟槽228对准。
接下来，使用间隔物256作为掩膜，沿着源极注入区域252的表面执行接触蚀刻。该接触蚀刻优选地移除大约1500埃或者更大的硅，来确保移除源极注入区域252的任何未掩膜的部分，从而暴露沟道区域220的顶部表面部分。但是，由于间隔物256，紧邻沟槽228的源极注入区域被保留下来。注意该蚀刻步骤也建立到多晶硅栅极支座的接触(图中未示出)。应当注意在该步骤中，场起伏电极240的暴露的表面也被蚀刻，移除了其中的一部分。图3Q中示出了最终结构。
参考图3R，接下来执行源极扩散驱动来驱动由间隔物256掩膜的源极注入区域252的剩余部分，从而形成了源极区域260。注意优选地驱动源极注入区域以便最终的源极区域260与栅极电极242在沟槽228重叠大约500埃或者更大。重要的，由于间隔物256，源极区域260自对准到沟槽228。
参考图2，使用与沟道区域220具有相同导电类型的搀杂剂，接下来在沟道区域220中沿着由图3中的接触蚀刻创建的蚀刻区域执行低能量接触注入(也就是在图3R中由箭头262所指)。然后使用RTA(快速热退火)工艺或者炉驱动来驱动该注入，从而形成浅的高传导率接触区域264。重要的，由于间隔物256，高传导率接触区域264自对准到源极区域256和沟槽228。此外，通过该自对准工艺形成高传导率接触区域，该接触区域并不受以前的制造工艺(例如光刻)的限制，其具有减少的宽度，并且例如其可以只有0.2微米宽。与以前的大约1.8微米的沟槽间距相比，该减少的尺寸允许沟槽间距减少到大约0.8微米。
最后，使用已知的方法应用前金属和后金属来获得源极接触266和漏极接触268。
注意图2和3A-3R示出了N型沟槽MOSFET。但是，本领域技术人员将能理解本发明也可以应用到P型沟槽MOSFET。
虽然已经结合特殊的实施例描述了本发明，但是对本领域技术人员许多其它的变化和修改以及其它使用都是明显的。因此，本发明并不由其中特殊的公开所限制，而被后附的权利要求所限制。

Claims (20)

1.一种制造功率半导体器件的方法，包括以下步骤：
在第一导电类型的半导体本体的表面上形成第一掩膜层；
图形化具有多个第一开口的所述第一掩膜层，其中所述多个第一开口的每一个向所述半导体本体的表面延伸；
通过所述的第一开口由蚀刻所述半导体本体在所述半导体本体内定义沟槽；
在每一所述沟槽内形成栅极电极；
在每一所述栅极电极顶上形成绝缘插块，每一插块延伸到所述半导体本体的表面上，并且延伸进入所述掩膜层的各自的第一开口；
沿着每一所述绝缘插块的侧壁形成间隔物，其中所述间隔物定义到所述半导体本体表面的第二开口；和
使用所述间隔物形成沿着所述半导体本体表面并对准到邻接沟槽的第二导电类型的区域。
2.根据权利要求1所述的方法，其中使用所述间隔物的步骤包括以下步骤：
通过所述间隔物接触蚀刻半导体本体的表面，从而形成蚀刻区域；和
沿所述蚀刻区域形成所述第二导电类型的所述区域。
3.根据权利要求2所述的方法，其中所述的形成步骤包括以下步骤：
沿每一所述蚀刻区域执行低能量接触注入；和
使用快速热退火来退火所述低能量接触注入。
4.根据权利要求1所述的方法，进一步包括，在所述绝缘插块形成步骤之后，在所述半导体本体表面上在沟槽之间形成所述第一导电类型的注入区域的步骤，以便在所述间隔物形成步骤中形成的沟槽部分地掩膜在紧邻每一所述沟槽区域内的所述注入区域，所述注入区域未掩膜的部分由所述第二开口暴露。
5.根据权利要求4所述的方法，其中使用所述间隔物的步骤包括以下步骤：
接触蚀刻从而完整的移除所述注入区域的所述未掩膜的部分，从而形成蚀刻区域；和
沿所述蚀刻区域形成所述第二导电类型的所述区域。
6.根据权利要求5所述的方法，进一步包括在所述接触蚀刻步骤之后，驱动由所述间隔物掩膜的所述注入区域以形成多个源极区域的步骤。
7.根据权利要求1所述的方法，其中所述第二导电类型的每一所述区域都具有大约0.2微米的宽度。
8.根据权利要求7所述的方法，其中所述半导体器件具有大约0.8微米的沟槽间距。
9 根据权利要求1所述的方法，其中所述间隔物由二氧化硅或者氮化硅组成。
10.根据权利要求1所述的方法，其中形成绝缘插块的所述步骤包括以下步骤：
在所述第一掩膜层上形成氧化物层，以便所述氧化物层可以至少填充所述多个第一开口的每个；
在所述氧化物层上形成第二掩膜层；
使用所述第二掩膜层蚀刻所述氧化物层，以便所述氧化物层保留在所述多个第一开口的每个中，从而形成所述绝缘插块。
11.根据权利要求10所述的方法，其中所述第二掩膜层由氮化硅组成。
12.根据权利要求1所述的方法，进一步包括在所述绝缘插块，所述间隔物，和所述第二导电类型的所述区域上形成源极电极的步骤。
13.根据权利要求1所述的方法，进一步包括以下步骤：
在图形化所述第一掩膜层之前，在所述半导体本体上蚀刻终端沟槽，所述终端沟槽包括侧壁和底部并定义了包括所述沟槽的有源区域；
在所述终端沟槽的所述侧壁和所述底部形成场绝缘本体；
在所述场绝缘本体和所述第一掩膜层上形成导电层；以及
沿在所述第一掩膜层上面的一部分蚀刻所述导电层，在所述终端沟槽内定义终端电极。
14.根据权利要求13所述的方法，其中形成绝缘插块的所述步骤包括以下步骤：
在所述终端电极和所述第一掩膜层上形成氧化物层，以便所述氧化物层至少填充所述多个第一开口；
沿所述终端沟槽和所述有源区域蚀刻所述氧化物层，以定义所述绝缘插块和第二绝缘体，该第二绝缘体从所述第一掩膜层延伸，并且延伸到所述终端电极的一部分之上。
15.根据权利要求1所述的方法，进一步包括在所述半导体本体内形成第二导电类型的沟道区域的步骤。
16.一种功率半导体器件，包括：
第一导电类型的半导体本体；
沿所述半导体本体表面的多个沟槽；
在所述多个沟槽的每一个内的栅极电极；
在所述半导体本体内的所述第一导电类型的多个源极区域，所述多个源极区域的每一个与邻接的沟槽对准；和
在所述半导体本体内的第二导电类型的多个接触区域，所述多个接触区域的每一个位于邻接的源极区域之间并且与邻接的沟槽对准；
其中所述器件具有少于1.8微米的沟槽间距。
17.根据权利要求16所述的功率半导体器件，其中所述多个接触区域的每一个具有大约0.2微米的宽度。
18.根据权利要求16所述的功率半导体器件，其中所述器件具有大约0.8微米的沟槽间距。
19.根据权利要求16所述的功率半导体，进一步包括在所述半导体本体内的第二导电类型的沟道区域。
20.根据权利要求19所述的功率半导体器件，进一步包括：
在所述半导体本体内的终端沟槽，所述终端沟槽包括侧壁和底部，并且定义包括所述多个沟槽的有源区域；
在所述终端沟槽的所述侧壁和所述底部上的场绝缘体；和
在所述场绝缘体上的所述终端沟槽内并且向所述有源区域延伸的终端电极。
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