CN102169902B - 一种深槽和深注入型超结器件 - Google Patents

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Abstract

本发明公开了一种具有降低表面电场技术(Reduced Surface Field，RESURF)作用的半导体器件，该器件具有较深的沟槽和较深的注入区，同时，本发明还公开了一种制作该器件的方法。该RESURF器件包含多个交替的第一区和第二区，所述第一区和第二区分别具有第一导电类型和第二导电类型，其中，每个第二区包含一个形成在第二区沟槽中的注入区，该器件可保证在较高耐压值时具有较低的导通电阻，同时易于制作。

Description

一种深槽和深注入型超结器件
技术领域
本发明公开了一种半导体器件及其制作工艺，例如，具有较深沟槽和较深注入的超结器件及制作该器件的工艺。
背景技术
在高电压金属氧化物半导体场效应管器件中，一般期望具有较高击穿电压(Breakdown Voltage，BV)和较低导通电阻(On-resistance，Ron)特性。但是，这两个特性都取决于器件漂移区的厚度和阻值。通常，这两个特征值都随着掺杂浓度下降或厚度增加而增加。为了保证在较高耐压值时具有较低的导通电阻，常采用降低表面电场技术(Reduced Surface Field，RESURF)。例如，由于在漂移区和源极区之间采用多耗尽区，RESURF器件工作时，在漂移区内具有一个大幅减弱的电场。
图1所示的超结器件100是一个REFURF器件的示例。如图所示，器件100包含N+区10、漂移区11、P源极区12、N+源极区13、栅极区14。在器件100中，漂移区11包含一个超结结构，该超结结构包含交替的N条格111和P条格112。交替的N条格111和P条格112可采用横向掺杂，同时对于给定的BV值，允许漂移区11的掺杂浓度升高(例如，以得到较低的导通电阻Ron)。但是，制造超结器件100较复杂，因为在漂移区11中准确制作条格很困难。
发明内容
本发明公开了一种功率器件，该器件采用了降低表面电场技术，可保证在较高耐压值时具有较低的导通电阻，同时可简化超结器件的制作。该器件包括：衬底；形成在衬底上的多个具有第一导电类型的第一区；形成在衬底上的多个具有第二导电类型的第二区。其中第二区与第一区交错排列，每个第二区又包含：沟槽区；注入区，注入于衬底和沟槽区之间；导电柱，形成于沟槽区内；绝缘层，用于将导电柱同注入区以及邻近第二区的第一区隔开。
本发明所述的功率器件，衬底是N+衬底，第一区是N区，第二区是P区。
本发明所述的功率器件，第一导电类型是N型，第二导电类型是P型。
本发明所述的功率器件，导电柱包含掺杂的多晶硅。
本发明所述的功率器件，每一个第一区形成柱状，并被垂直淀积在衬底和具有第二导电类型的第三区之间。
本发明所述的功率器件，每一个第一区与第三区电短路。
本发明所述的功率器件，衬底至少包含两层，且每一层的掺杂浓度不同。
本发明所述的功率器件，绝缘层包含二氧化硅。
本发明所述的功率器件，绝缘层包含旋涂玻璃、流动性氧化物或有机材料。
本发明所述的功率器件还包括活性层，沟槽区延伸进器件的活性层。
本发明所述的功率器件，器件是金属氧化物半导体场效应管。
本发明所述的功率器件，多个第一区和多个第二区形成功率器件的漂移区。
本发明所述的功率器件，功率器件是金属氧化物半导体场效应管，进一步包括：第一导电类型的漏极区；源极区；以及栅极区。
本发明还公开了一种晶体管，包括衬底和与衬底接触的漂移区。漂移区又包含多个具有第一导电类型的第一区和多个具有第二导电类型的第二区。其中，第二区与第一区交错排列，每一个第二区包含：沟槽区；注入区，注入于衬底和沟槽区之间；导电柱，形成于沟槽区内；绝缘层，用于将导电柱同注入区以及邻近第二区的第一区隔开。
本发明所述的晶体管，进一步包括：与衬底接触的漏极区；与漂移区接触的源极区；与漂移区电容性耦合的栅极区。
本发明所述的晶体管，晶体管是垂直超结功率晶体管。
本发明还公开了一种制作半导体器件的方法，步骤为：在衬底上形成半导体材料层；在半导体材料层中形成系列沟槽，沟槽部分通过半导体材料；通过沟槽，在半导体材料中注入注入区；在一个或多个沟槽表面形成绝缘层；以及在部分沟槽中填充第一材料。
本发明所述的方法，半导体材料层是外延层。
本发明所述的方法，沟槽不延伸进衬底。
本发明所述的方法，注入区从沟槽底部延伸至衬底。
本发明所述的方法，半导体材料层是通过化学气相积淀工艺、等离子体增强化学气相淀积工艺、原子层淀积工艺或液相外延工艺形成的外延层。
本发明所述的方法，衬底和半导体材料层是第一导电类型，而注入区和填充材料是第二导电类型。
本发明采用上述结构和/或上述步骤，可使功率器件在较高耐压值时具有较低的导通电阻，并可简化超结器件的制作。
附图说明
附图作为说明书的一部分，对本发明实施例进行说明，并与实施例一起对本发明的原理进行解释。为了更好的理解本发明，将根据以下附图对本发明进行详细描述。
图1所示为超结器件的截面图。
图2所示为根据本发明的一个超结器件实施例框图
图3所示为根据本发明的又一超结器件实施例框图。
图4A-4B所示为根据本发明的一个垂直MOSFET实施例框图。
图5A-5F所示为根据本发明图2中所示超结器件的一个制作方法实施例框图。
图6所示为根据本发明的又一超结器件制作方法实施例框图。以及
图7所示为根据本发明的又一垂直MOSFET实施例框图。
具体实施方式
本发明将在下文中结合附图进行全面描述。虽然本发明结合实施例进行阐述，但应理解为这并非意指将本发明限定于这些实施例中，相反，本发明意在涵盖由所附权利要求所界定的本发明精神和范围内所定义的各种可选项、可修改项和等同项。此外，在下面对本发明的详细描述中，为了更好的理解本发明，阐述了大量的细节。然而，本领域技术人员将理解，没有这些具体细节，本发明同样可以实施。在其他的一些实施例中，为了便于凸显本发明的主旨，对于大家熟知的方案、流程、元器件以及电路未作详细的描述。
图2所示为一超结器件200，超结器件200包含N+衬底20和漂移区21。漂移区21包含交替的N区211和P区212(例如：每个N区211之间被一个P区212隔开，每个P区212之间被一个N区211隔开)。每一个P区212包含一个注入区213，该注入区通过高能量离子注入工艺形成于N+衬底20和对应的沟槽区214之间。每一个沟槽区214包含一个对应的绝缘层215，该绝缘层包裹住每个由P型材料形成的P型柱216。如图2所示，绝缘层215将每个P型柱216与对应的N区211和注入区213隔离开。因此，绝缘层215在注入区213上，同时与N区211横向接触。
N区211、注入区213以及P型柱216可由任何合适的材料形成，同时以适当的离子浓度掺杂，使其能横向耗尽。例如，P型柱216可包含掺杂的多晶硅等其他合适的材料，绝缘层215可包含电介质材料，如二氧化硅、硅氮化物等其他合适的材料。在一个实施例中，P区212同时包含注入区213和沟槽214，这样可加强漂移区21下部或靠近漂移区21下部的RESURF的效果。
图3所示为超结器件300。除了超结器件200的特征，超结300每个N区211顶部包含一个P区31。此外，所有P型柱216电耦合在一起作为源极。在一个实施例中，P型柱216被短路和/或被电耦合于P区31。在另一个实施例中，P区31还可以横向延伸过P型柱216(未示出)。
图4A所示为垂直MOSFET 400的截面图。图4B所示为垂直MOSFET 400的立体图。如图4A-4B所示，MOSFET 400包含漏电极41，该漏电极耦合和/或形成于N+衬底的N型漏极区40上。在一个实施例中，N型漏极区40的电阻率为0.001Ω·cm～0.1Ω·cm。但是，其他漏极区也可具有其他合适的电阻率。在一个实施例中，N区211也可包含上层和下层，在这样一个实施例中，上层的掺杂浓度低于下层的掺杂浓度。此外，上层的厚度为1μm～100μm，掺杂浓度为1×1014cm-3～5×1016cm-3；下层的厚度为1μm～10μm，掺杂浓度为5×1017cm-3～5×1020cm-3。
同超结器件200相似，MOSFET 400包含如上所述的N+衬底20和漂移区21。但是MOSFET 400进一步还包含常规MOSFET的特点，比如N+源极区43、源电极431、P型体区44、栅极45、栅极氧化区451。如图所示，每个源电极431与一个或多个N+源极区43以及P型体区44耦合在一起。此外，每个N+源极区43和P型体区44被淀积在一个P区212上，栅极45形成在栅极氧化区451上，并独立于源电极431。
图5A-5F所示为如图2所示的超结器件200的制作方法。
如图5A所示，N型外延层51形成在N+衬底20上，例如，可通过化学气相淀积(Chemical Vapor Deposition，CVD)工艺、等离子体增强化学气相淀积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、原子层淀积(AtomicLayer Deposition，ALD)工艺、液相外延(Liquid Phase Epitaxy，LPE)工艺和/或其它适合的工艺生长N型外延层51。作为一个示例，N型外延层51包含一个形成在单晶硅衬底上的单晶硅片或单晶硅层，同时掺杂有磷、砷、锑和/或其他合适的掺杂物。当然，还可采用其他合适的半导体材料。
在形成N型外延层51以后，接下来将形成如图5B所示的较深沟槽53。形成沟槽53包含，例如，通过生长工艺或淀积工艺在N型外延层51上形成掩膜52，接着将在N型外延层51上淀积光刻胶，同时在图形掩膜时将采用刻蚀工艺。但是，在其他实施例中，也可采用光刻胶作为掩膜来代替图形掩膜。图形掩膜后，光刻胶被除去，同时N型外延层51将各相异性刻蚀形成沟槽53。在一个实施例中，刻蚀N型外延层51包含反应离子刻蚀(Reactive Ion Etching，RIE)工艺，该刻蚀工艺可刻蚀出任何合适宽度和深度的沟槽。如图所示，刻蚀沟槽53不能到达N+衬底20。虽然图5B中示出了两个沟槽，但还可刻蚀出任何合适数量的沟槽。
如图5C所示，P型离子将通过沟槽53被注入N型外延层51，进而形成注入区213。在一个实施例中，将通过高能注入工艺注入硼离子，其浓度为5×1011cm-3～5×1012cm-3，能量范围为200keV～25meV。当然，可采用任何合适的注入浓度和能量范围。在一个示例中，离子通过沟槽53垂直注入N型外延层51，进而到达或进入N+衬底20。此外，通过连续变化注入浓度和能量，离子可选择性的进入到N型外延层51的不同深度，进而使注入区213达到均匀杂质浓度分布。在一个实施例中，在注入工艺之后，还将采用一个热处理工艺(例如，退火工艺)。
接下来将在沟槽53的内表面形成绝缘层54，如图5D所示。作为一个示例，绝缘层54的厚度约为1000～1500埃米，同时将采用化学气相淀积工艺形成二氧化硅。当然，也可采用其他合适的厚度和工艺(如热氧化工艺等)。绝缘层54还包含旋涂玻璃(SOG)、流动性氧化物、有机材料等其他合适的具有较低掺杂扩散率的材料。
绝缘层54形成之后，将在绝缘层54的表面和沟槽53的里面淀积多晶硅，如图5E所示。作为另一个示例，也可淀积其他P型材料来代替多晶硅55。如图5F所示，接下来，将采用机械或化学工艺除去多余的多晶硅55和绝缘层54，从而形成器件200。
图6所示为根据本发明实施例的另一个制作超结器件的方法。在步骤601中，将提供一个具有第一导电类型的衬底，在一个实施例中，提供的该衬底具有均匀的掺杂浓度，但在其他实施例中的衬底，沿不同方向可具有不同的掺杂浓度。接下来，在步骤602中，将在衬底上形成(比如生长)具有第一导电类型的外延层，该外延层的掺杂浓度相比衬底较低，但该外延层也可采用任何其他合适的杂质浓度掺杂。在步骤603中，接下来将在外延层中形成沟槽，进而形成互相隔开的柱。在一个实施例中，沟槽通过在外延层淀积光刻胶、在光刻胶上形成图形、再通过图形光刻胶的方式刻蚀外延层形成，在刻蚀沟槽时不需穿透外延层。在步骤604中，具有第二导电类型的离子将通过沟槽垂直注入进外延层，在一个实施例中，该离子可以向下注入直到衬底和/或被注入进衬底。此外，外延层的厚度是刻蚀深度和注入深度的和，其中注入深度取决于刻蚀和离子加速工艺的特性。步骤605中，将在沟槽内表面形成绝缘材料，随后步骤606中将在沟槽中形成具有第二导电类型的材料。为使器件表面平坦，还将采用机械或化学抛光工艺。
虽然在图5和图6中论述的技术包含某些确定的工艺和特征，但是同样可有其他变化例，例如，可直接在半导体衬底上刻蚀出沟槽，而不需首先形成外延层。在这些实施例中，衬底包含单晶硅或其他合适的掺杂一种或多种杂质的半导体材料。同样在其他一些实施中，可在器件上制作其他一些特征。
图7所示为根据本发明实施例的另一个超结器件。
在如图7所示的实施例中，沟槽区74形成于半导体材料中，该半导体材料包含活性层71和外延层72。活性层包括N+源极区和P型体区，如图所示，沟槽区74延伸过整个活性层71进入外延层72。
如图中所示，P区212的深度等于注入区213和沟槽区214深度的和，因此，P区212掩膜深度将比一般只通过刻蚀到达的深度深。
虽然上面详细的描述了本发明具体的实施例，并指明了最优方案，但是不论先前描述的多详细，本发明仍有许多其他实施方式。在实际执行时可能有些变化，但仍然包含在本发明主旨范围内，比如，在其他实施例中采用其他一些合适的工艺，因此，本发明旨在包括所有落入本发明和所述权利要求范围及主旨内的替代例、改进例和变化例等。

Claims (17)

1. 一种功率器件，包括：
衬底；
漂移区，形成于所述衬底上，包括：
多个具有第一导电类型的第一区；以及
多个具有第二导电类型的第二区，所述第二区与所述第一区横向交错，每一个所述第二区包含：
沟槽区；
注入区，注入于所述衬底和所述沟槽区之间；
导电柱，包含具有第二导电类型的多晶硅，形成于所述沟槽区内，用于形成横向耗尽；以及
绝缘层，所述绝缘层位于所述注入区上，并与所述第一区横向接触，用于将导电柱同注入区以及邻近第二区的第一区隔开。
2. 如权利要求1所述器件，其特征在于，所述衬底是N+衬底，所述第一区是N区，所述第二区是P区。
3. 如权利要求1所述器件，其特征在于，第一导电类型是N型，第二导电类型是P型。
4. 如权利要求1所述器件，其特征在于，每一个所述第一区的顶部还包括一个具有第二导电类型的第三区，每一个所述第一区形成柱状，并被垂直淀积在所述衬底和所述第三区之间。
5. 如权利要求4所述器件，其特征在于，每一个所述第一区与所述第三区电短路。
6. 如权利要求1所述器件，其特征在于，所述衬底至少包含两层，且每一层的掺杂浓度不同。
7. 如权利要求1所述器件，其特征在于，所述绝缘层包含二氧化硅。
8. 如权利要求1所述器件，其特征在于，所述绝缘层包含旋涂玻璃、流动性氧化物或有机材料。
9. 如权利要求1所述器件，其特征在于，所述器件还包括活性层，所述沟槽区延伸进器件的活性层。
10. 如权利要求1所述器件，其特征在于，所述器件是金属氧化物半导体场效应管。
11. 如权利要求1所述器件，其特征在于，所述器件是金属氧化物半导体场效应管，并且所述功率器件进一步包括：
第一导电类型的漏极区；
源极区；以及
栅极区。
12. 如权利要求1所述器件，其特征在于，所述晶体管是垂直超结功率晶体管。
13. 一种制作半导体器件的方法，包括：
在所述衬底上形成第一导电类型的半导体材料层；
在所述半导体材料层中形成系列沟槽，所述沟槽部分通过所述半导体材料；
通过所述沟槽，在所述第一导电类型的半导体材料中注入第二导电类型的半导体材料，形成注入区；
在一个或多个所述沟槽表面形成绝缘层；以及
在部分所述沟槽中填充第二导电类型的半导体材料，用于形成横向耗尽，所述第二导电类型半导体材料为多晶硅；
其中，所述系列沟槽和注入区与所述半导体材料层横向交错。
14. 如权利要求13所述方法，其特征在于，所述半导体材料层是外延层。
15. 如权利要求13所述方法，其特征在于，所述沟槽不延伸进衬底。
16. 如权利要求13所述方法，其特征在于，所述注入区从沟槽底部延伸至衬底。
17. 如权力要求13所述方法，其特征在于，所述半导体材料层是通过化学气相积淀工艺、等离子体增强化学气相淀积工艺、原子层淀积工艺或液相外延工艺形成的外延层。
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