JP5680326B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

近年、電力変換や電力制御を行う場合、パワー半導体デバイスが用いられる。このようなパワー半導体デバイスの中でも、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor - Field Effect Transistor）は、高速スイッチング性能が優れており、スイッチング電源等の分野において、キーデバイスとして用いられている。

パワーＭＯＳＦＥＴの一種としては、トレンチゲート型ＭＯＳＦＥＴがある。このトレンチゲート型ＭＯＳＦＥＴには、半導体基板にトレンチ（溝）が形成されており、溝内部の底面及び壁面に酸化膜等のトレンチゲート絶縁膜を形成し、更に内部に、トレンチゲート電極を形成した構造のものである。

このような構造のトレンチゲート型ＭＯＳＦＥＴは、トレンチゲート絶縁膜に高い電界が印加されるため、トレンチゲート絶縁膜が絶縁破壊されてしまうという問題点を有していた。

具体的には、図１に示すように、トレンチゲート型ＭＯＳＦＥＴは、Ｎ型ドレイン層２０１上に、Ｎ−型ドリフト層２０２、Ｐ型ボディ拡散層２０３が積層形成されたものに、Ｐ型ボディ拡散層２０３が形成されている側よりＮ−型ドリフト層２０２に至るまでのトレンチを形成する。トレンチの開口部分の両側には、Ｎ＋型ソース層２０７が形成されており、この後、トレンチ内の側面及び底面には酸化膜からなるトレンチゲート絶縁膜２０４を形成し、更に内部には、トレンチゲート電極２０５が形成されたものである。尚、Ｎ型ドレイン層２０１にはドレイン電極２０６が設けられており、Ｐ型ボディ拡散層２０３の表面には、Ｎ＋型ソース層２０７に接しソース電極２０８が設けられている。このような構造のトレンチゲート型ＭＯＳＦＥＴにおいては、トレンチゲート電極２０５の最も深い位置となる最下端２０５ａは、Ｐ型ボディ拡散層２０３の最も深い位置となる最下端２０３ａよりも深い位置に形成される。このため、破線Ａで囲まれた領域内におけるトレンチゲート絶縁膜２０４に電界が集中し、これによりトレンチゲート絶縁膜２０４が絶縁破壊されて、トレンチゲート型ＭＯＳＦＥＴが破壊されてしまう。

特に、半導体層及び半導体基板としてＳｉＣを用いた半導体装置の場合では、ドリフト層は薄く形成されるため、トレンチゲート絶縁膜２０４が絶縁破壊されやすくなる。

特開平１０−９８１８８号公報 特開２０００−２６９４８７号公報 特開２０００−３３２２４３号公報 特開２００５−１１６８２２号公報

このため、トレンチゲート絶縁膜における絶縁破壊が生じにくい構成のトレンチゲート型ＭＯＳＦＥＴの検討がなされている。

例えば、トレンチゲート絶縁膜における電界の集中を回避するために、図２に示すように、Ｎ型ドレイン層２１１上に、Ｎ−型ドリフト層２１２、Ｐ型ボディ拡散層２１３が積層形成されたものに、Ｐ型ボディ拡散層２１３が形成されている側よりＰ型ボディ拡散層２１３内にトレンチを形成する。トレンチの開口部分の両側には、Ｎ＋型ソース層２１７が形成されており、この後、トレンチ内の側面及び底面には酸化膜からなるトレンチゲート絶縁膜２１４を形成し、更に内部には、トレンチゲート電極２１５を形成した構造のものが考えられる。尚、Ｎ型ドレイン層２１１にはドレイン電極２１６が設けられており、Ｐ型ボディ拡散層２１３の表面には、Ｎ＋型ソース層２１７に接しソース電極２１８が設けられている。このような構造のトレンチゲート型ＭＯＳＦＥＴにおいては、トレンチゲート電極２１５の最も深い位置となる最下端２１５ａは、Ｐ型ボディ拡散層２１３の最も深い位置となる最下端２１３ａよりも浅い位置に形成される。このためトレンチゲート絶縁膜２１４における電界の集中を緩和させることができる。しかしながら、チャネルが形成されにくくなってしまうため、ドレイン電極２１６とソース電極２１８におけるオン抵抗が増加してしまうという問題が生じてしまう。

また、図３に示すように、Ｎ型ドレイン層２２１上に、Ｎ−型ドリフト層２２２、Ｐ型ボディ拡散層２２３が積層形成されたものに、Ｐ型ボディ拡散層２２３の形成されている側よりＮ−型ドリフト層２２２に至るまでのトレンチを形成する。トレンチの開口部分の両側には、Ｎ＋型ソース層２２７が形成されており、この後、トレンチ内の側面及び底面には酸化膜からなるトレンチゲート絶縁膜２２４を形成し、更に内部には、トレンチゲート電極２２５を形成した構成のものが考えられる。尚、トレンチゲート絶縁膜２２４は、トレンチの底面と側面とは異なる膜厚で形成されており、トレンチの底面におけるトレンチゲート絶縁膜２２４ａの膜厚は、トレンチの側面におけるトレンチゲート絶縁膜２２４ｂの膜厚よりも厚くなるように形成されている。また、Ｎ型ドレイン層２２１にはドレイン電極２２６が設けられており、Ｐ型ボディ拡散層２２３の表面には、Ｎ＋型ソース層２２７に接しソース電極２２８が設けられている。このような構造のトレンチゲート型ＭＯＳＦＥＴにおいては、トレンチゲート電極２２５の最も深い位置となる最下端２２５ａは、Ｐ型ボディ拡散層２２３の最も深い位置となる最下端２２３ａよりも深い位置に形成されている。よって、トレンチの底面のトレンチゲート絶縁膜２２４ａは厚く形成されており、トレンチの底面のトレンチゲート絶縁膜２２４ａは破壊されにくくなる。しかしながら、トレンチの側面のトレンチゲート絶縁膜２２４ｂは、トレンチの底面のトレンチゲート絶縁膜２２４ａよりも薄く形成されており、トレンチの側面のトレンチゲート絶縁膜２２４ｂにおけるトレンチの底面近傍において、電界が集中してしまうという問題点を有している。

本発明は、上記に鑑みてなされたものであり、オン抵抗を増加させることなく、印加される電界によりトレンチゲート絶縁膜が破壊されることのない構造のトレンチゲート型ＭＯＳＦＥＴを提供することを目的とするものである。

本発明は、半導体基板上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上の一部領域に形成された第１の導電型の第２の半導体層と、前記第１の半導体層上及び前記第２の半導体層上に形成された第２の導電型の第３の半導体層と、前記第３の半導体層の形成されている側より形成された前記第２の半導体層に底面を有するトレンチと、前記トレンチの開口部分の両側に形成された第１の導電型の第４の半導体層と、前記トレンチの底面及び側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記トレンチ内に形成されたゲート電極と、を有し、前記ゲート絶縁膜は、前記トレンチの側面における膜厚よりも、前記トレンチの底面における膜厚が厚く形成されており、前記トレンチの底面におけるゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層との深さ方向における界面よりも深い位置に形成されており、前記第２の半導体層と前記トレンチの底面におけるゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記第３の半導体層との深さ方向における界面よりも浅い位置に形成されており、前記半導体基板の面に平行な方向において、前記トレンチの側面における前記ゲート絶縁膜と前記第２の半導体層との界面から、前記第２の半導体層と前記第３の半導体層との界面までの長さをＸとし、前記半導体基板の面に垂直な方向において、前記第１の半導体層と前記第３の半導体層との界面から、前記第２の半導体層と前記第３の半導体層との界面までの長さをＹとした場合、Ｘ＜Ｙであることを特徴とする。

また、本発明は、半導体基板上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上の一部領域に形成された第１の導電型の第２の半導体層と、前記第１の半導体層上及び前記第２の半導体層上に形成された第２の導電型の第３の半導体層と、前記第３の半導体層の形成されている側より形成された前記第２の半導体層に底面を有するトレンチと、前記トレンチの開口部分の両側に形成された第１の導電型の第４の半導体層と、前記トレンチの底面及び側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記トレンチ内に形成されたゲート電極と、を有し、前記ゲート絶縁膜は、前記トレンチの側面における膜厚よりも、前記トレンチの底面における膜厚が厚く形成されており、前記トレンチの底面におけるゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層との深さ方向における界面よりも深い位置に形成されており、前記第２の半導体層と前記トレンチの底面におけるゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記第３の半導体層との深さ方向における界面よりも浅い位置に形成されており、前記半導体基板の面に平行な方向において、前記トレンチの側面における前記ゲート絶縁膜と前記第２の半導体層との界面から、前記第２の半導体層と前記第３の半導体層との界面までの長さは、０．１μｍ以上であって、空乏層が形成される長さ以下であることを特徴とする。

また、本発明は、前記半導体基板の面に平行な方向において、前記トレンチ側面における前記ゲート絶縁膜と前記第２の半導体層との界面から、前記第２の半導体層と前記第３の半導体層との界面までの長さは、０．１μｍ以上であって、空乏層が形成される長さ以下であることを特徴とする。

また、本発明は、前記第１の半導体層における不純物濃度よりも、前記第２の半導体層における不純物濃度が高いことを特徴とする。

また、本発明は、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＳｉＣを含む材料により形成されているものであることを特徴とする。

また、本発明は、前記第１の半導体層において、前記第３の半導体層が形成されている面と反対側の面には、第１の導電型の第５の半導体層が形成されており、前記第５の半導体層の表面にはドレイン電極が形成されており、前記第３の半導体層の表面には、前記第４の半導体層に接しソース電極が形成されていることを特徴とする。

また、本発明は、半導体基板に形成されている第１の導電型の第１の半導体層上に、第２の導電型の半導体層を形成し、前記第２の導電型の半導体層において、所定の領域に第１の導電型からなる領域を形成することにより、前記所定の領域以外の領域を第２の導電型からなる領域とし、前記第１の導電型からなる領域を第２の半導体層とする工程と、前記第２の半導体層及び前記第２の導電型からなる領域上に、前記第２の導電型の半導体膜を形成し、前記第２の導電型からなる領域と前記第２の導電型の半導体膜からなる第３の半導体層を形成する工程と、前記第３の半導体層の形成されている側より、前記第２の半導体層に底面を有するトレンチを形成するとともに、前記トレンチの開口部分の両側に第１の導電型の第４の半導体層を形成する工程と、前記トレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記トレンチ内にゲート電極を形成する工程と、を有し、前記ゲート絶縁膜は、前記トレンチの側面における膜厚よりも、前記トレンチの底面における膜厚が厚く形成されており、前記ゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層との深さ方向における界面よりも深い位置に形成されており、前記第２の半導体層と前記ゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記第３の半導体層との界面よりも浅い位置に形成されていることを特徴とする。

また、本発明は、半導体基板に形成されている第１の導電型の第１の半導体層上に、第１の導電型の半導体層を形成し、前記第１の導電型の半導体層において、所定の領域に第２の導電型からなる領域を形成することにより、前記所定の領域以外の領域を第１の導電型からなる領域とし、前記第１の導電型からなる領域を第２の半導体層とする工程と、前記第２の半導体層及び前記第２の導電型からなる領域上に、前記第２の導電型の半導体膜を形成し、前記第２の導電型からなる領域と前記第２の導電型の半導体膜からなる第３の半導体層を形成する工程と、前記第３の半導体層の形成されている側より、前記第２の半導体層に底面を有するトレンチを形成するとともに、前記トレンチの開口部分の両側に第１の導電型の第４の半導体層を形成する工程と、前記トレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記トレンチ内にゲート電極を形成する工程と、を有し、前記ゲート絶縁膜は、前記トレンチの側面における膜厚よりも、前記トレンチの底面における膜厚が厚く形成されており、前記ゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層との深さ方向における界面よりも深い位置に形成されており、前記第２の半導体層と前記ゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記第３の半導体層との界面よりも浅い位置に形成されていることを特徴とする。

また、本発明は、半導体基板に形成されている第１の導電型の第１の半導体層上に、第１の導電型の第２の半導体層を形成する工程と、前記第２の半導体層上に第２の導電型の第３の半導体層を形成する工程と、前記第３の半導体層が形成されている側より、第２の半導体層に底面を有する第１のトレンチを形成するとともに、前記第１のトレンチの開口部分の両側に第１の導電型の第４の半導体層を形成する工程と、前記第３の半導体層が形成されている側より、第１のトレンチとは異なる部分に、第３の半導体層に底面を有する第２のトレンチを形成する工程と、前記第２のトレンチの底面部分の領域に対応する前記第２の半導体層の領域に第２の導電型の半導体領域を形成し、更に前記第２のトレンチを第２の導電型の半導体材料により埋め込むことにより、前記第３の半導体層に含まれる層を形成する工程と、前記第１のトレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記第１のトレンチ内にゲート電極を形成する工程と、を有し、前記ゲート絶縁膜は、前記第１のトレンチの側面における膜厚よりも、前記第１のトレンチの底面における膜厚が厚く形成されており、前記ゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層の深さ方向における界面よりも深い位置に形成されており、前記第２の半導体層と前記ゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記半導体領域との界面よりも浅い位置に形成されていることを特徴とする。

また、本発明は、半導体基板に形成されている第１の導電型の第１の半導体層上に、第２の導電型の第３の半導体層を形成する工程と、前記第３の半導体層の形成されている側より、前記第３の半導体層に底面を有するトレンチを形成するとともに、前記トレンチの開口部分の両側に第１の導電型の第４の半導体層を形成する工程と、前記トレンチの底面に不純物元素を注入し、前記トレンチの底面より前記第１の半導体層に至るまでの領域に、第１の導電型の第２の半導体層を形成する工程と、前記トレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記トレンチ内にゲート電極を形成する工程と、を有し、前記ゲート絶縁膜は、前記トレンチの側面における膜厚よりも、前記トレンチの底面における膜厚が厚く形成されており、前記ゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層との界面における最も、浅い位置よりも深い位置に形成されており、前記第２の半導体層と前記ゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記第３の半導体層の界面よりも浅い位置に形成されていることを特徴とする。

本発明によれば、オン抵抗を増加させることなく、印加される電界によりトレンチゲート絶縁膜が破壊されることのない構造のトレンチゲート型ＭＯＳＦＥＴを提供することができる。

従来のトレンチゲート型ＭＯＳＦＥＴの構造図 図１を改善したトレンチゲート型ＭＯＳＦＥＴの構造図（１） 図１を改善したトレンチゲート型ＭＯＳＦＥＴの構造図（２） 第１の実施の形態におけるトレンチゲート型ＭＯＳＦＥＴの構造図 第２の実施の形態におけるトレンチゲート型ＭＯＳＦＥＴの製造工程図 第３の実施の形態におけるトレンチゲート型ＭＯＳＦＥＴの製造工程図 第４の実施の形態におけるトレンチゲート型ＭＯＳＦＥＴの製造工程図 第５の実施の形態におけるトレンチゲート型ＭＯＳＦＥＴの製造工程図

本発明を実施するための形態について、以下に説明する。

〔第１の実施の形態〕
第１の実施の形態における半導体装置を図４に基づき説明する。図４では、本実施の形態における半導体装置として、ＳｉＣを半導体材料として用いた半導体装置について説明する。

本実施の形態における半導体装置は、Ｎ型ドレイン層１１（第５の半導体層）上に、エピタキシャル成長により形成されたＮ−型ドリフト層１２、Ｐ型ボディ拡散層１３（第３の半導体層）が積層されている。Ｎ−型ドリフト層１２は高さ（深さ）の異なる２つの領域、即ち、Ｎ型ドレイン層１１側に略全面に形成された第１の領域１２ａ（第１の半導体層）とＰ型ボディ拡散層１３側に入り込むように、第１の領域１２ａ上の一部の領域に形成された第２の領域１２ｂ（第２の半導体層）を有している。従って、Ｎ−型ドリフト層１２の第１の領域１２ａの最上部となる第１の領域１２ａとＰ型ボディ拡散層１３との界面１０ａの位置は、Ｎ−型ドリフト層１２の第２の領域１２ｂの最上部となる第２の領域１２ｂとＰ型ボディ拡散層１３との界面１０ｂよりも深い位置となる。

尚、エピタキシャル成長をさせるための方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）、ＭＢＥ（Molecular Beam Epitaxy）等による成膜方法が挙げられる。

またトレンチは、Ｐ型ボディ拡散層１３の表面にＮ＋型ソース層１７を形成し、Ｎ＋型ソース層１７及びＰ型ボディ拡散層１３を貫通し、Ｎ−型ドリフト層１２の第２の領域１２ｂ内に底面を有するように形成されており、トレンチ内の側面及び底面には酸化膜からなるトレンチゲート絶縁膜１４が形成され、更に内部には、トレンチゲート電極１５が形成されている。このため、Ｐ型ボディ拡散層１３の表面のトレンチの開口部分の両側には、Ｎ＋型ソース層１７（第４の半導体層）が形成されている。

また、トレンチゲート絶縁膜１４は、トレンチの底面と側面において異なる膜厚で形成されており、トレンチの底面のトレンチゲート絶縁膜１４ａは、トレンチの側面のトレンチゲート絶縁膜１４ｂよりも厚くなるように形成されている。ここで、トレンチゲート絶縁膜１４ａの最下部となるトレンチゲート絶縁膜１４ａとＮ−型ドリフト層１２の第２の領域１２ｂとの界面１０ｃ、トレンチゲート絶縁膜１４ａの最上部となるトレンチゲート絶縁膜１４ａとトレンチゲート電極１５との界面１０ｄ、界面１０ａ及び１０ｂとの深さ方向における関係は、深い位置から順に、界面１０ａ、界面１０ｃ、界面１０ｄ、界面１０ｂとなるように形成されている。即ち、トレンチゲート絶縁膜１４ａの最上部となる界面１０ｄよりも浅い位置に、第２の領域１２ｂとＰ型ボディ拡散層１３との界面１０ｂが形成されており、トレンチゲート絶縁膜１４ａの最下部となる界面１０ｃよりも深い位置に、第１の領域１２ａとＰ型ボディ拡散層１３との界面１０ａが形成されている。尚、Ｎ型ドレイン層１１にはドレイン電極１６が設けられており、Ｐ型ボディ拡散層１３の表面には、Ｎ＋型ソース層１７に接し、ソース電極１８が設けられている。

また、Ｎ−型ドリフト層１２の第２の領域１２ｂはトレンチが形成される前の断面形状が、略長方形の形状となるように形成されている。即ち、図４に示す構造の半導体装置では、各々の半導体層を形成する半導体材料として、ＳｉＣを用いているため、ＳｉＣでは不純物の拡散が、ほとんど進まない。よって、第２の領域１２ｂは略長方形の形状に形成することができる。また、トレンチの側面方向の第２の領域１２ｂにおける長さ、即ち、半導体基板の面に平行な方向（図４におけるＮ型ドレイン層１１の膜面に平行な方向）において、トレンチゲート絶縁膜１４ｂとＮ−型ドリフト層１２の第２の領域１２ｂとの界面から、第２の領域１２ｂとＰ型ボディ拡散層１３との界面までの長さＸは、０．１μｍ以上、空乏層が届く距離以下となるように形成されている。ここで、空乏層の厚は、（１）に示す式により得ることができる。

空乏層厚＝（２εＶｂｉ／ｑＮｄ）^１／２・・・・・（１）
尚、εは誘電率であり、ＳｉＣの場合、約９×１０^−１３Ｆ／ｃｍである。Ｖｂｉは内蔵電位であり、２〜３Ｖである。ｑは素電荷であり、１．６×１０^−１９Ｃである。Ｎｄは不純物元素の濃度であり、約１×１０^１５〜１×１０^１７ｃｍ^−３である。この条件に基づいて、（１）に示す式により得られる空乏層厚の最小値は約０．１５μｍである。よって、製造誤差等を考慮すると、空乏層厚は、少なくとも０．１μｍ以上形成する必要がある。また、逆バイアスが加わった場合には、空乏層は広がるため、形成されるトレンチピッチの１／２以下であることが好ましい。また、半導体基板の面に垂直な方向（図４におけるＮ型ドレイン層１１の膜面に垂直な方向）において、界面１０ａから界面１０ｂまでの長さＹは、０．２μｍ以下で形成されていることが好ましく、また、長さＸと長さＹとの関係は、Ｘ＜Ｙであることが好ましい。

尚、本実施の形態における半導体装置では、１０００Ｖの耐圧を想定したものであり、Ｎ−型ドリフト層１２は不純物元素として窒素（Ｎ）が、１×１０^１５〜１×１０^１６ｃｍ^−３ドープされており、Ｎ−型ドリフト層１２において第１の領域１２ａよりも第２の領域１２ｂの方が、不純物元素の濃度が高くなるように形成されている。また、Ｐ型ボディ拡散層１３は、不純物元素としてアルミニウム（Ａｌ）が、１×１０^１６〜５×１０^１７ｃｍ^−３ドープされている。尚、本実施の形態における説明では、Ｐ型を形成するための不純物元素として、Ａｌを用いた場合について説明するが、不純物元素としてＢ（ボロン）を用いてもよい。

次に、図４に示される本実施の形態における半導体装置と、図１、図２及び図３に示される半導体装置において、ドレイン電極とソース電極との間に１０００Ｖの電圧を印加した場合における各々のトレンチゲート絶縁膜における電界強度を調べた結果について説明する。この結果、図１に示される半導体装置の場合では５．６ＭｅＶであり、図２に示される半導体装置の場合では１．４ＭｅＶであり、図３に示される半導体装置の場合では２．１ＭｅＶであり、図４に示される半導体装置の場合では１．４ＭｅＶであった。

以上より、図４に示す本実施の形態における半導体装置では、図１及び図３に示される半導体装置のトレンチゲート絶縁膜における電界強度よりも低くなり、図２に示される半導体装置のトレンチゲート絶縁膜における電界強度と略同じであった。また、本実施の形態における半導体装置は、図２に示されるＮ−型ドリフト層２１２とＰ型ボディ層２１３の界面となる最下端２１３ａより、図４に示されるＮ−型ドリフト層１２の第２領域１２ｂの最上部となる第２の領域１２ｂとＰ型ボディ拡散層１３との界面１０ｂが、より浅い位置となっているため、図２に示される半導体装置よりもオン抵抗を低くすることができる。

従って、本実施の形態における半導体装置では、オン抵抗を増加させることなく、印加される電界によりトレンチゲート絶縁膜１４が破壊されることを防ぐとことができる。

尚、上述した説明では、ＮＭＯＳについて説明したが、Ｎ型とＰ型とを入れ替えることにより、本実施の形態における半導体装置をＰＭＯＳとすることも可能である。また、上述した説明では、半導体材料としてＳｉＣを用いた場合について説明したが、Ｓｉを用いた場合についても同様である。

また、本実施の形態における半導体装置となる具体的なものとしては、半導体材料としてＳｉＣを用いた場合には、パワーＭＯＳＦＥＴ等、半導体材料としてＳｉを用いた場合には、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等が挙げられる。

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、半導体装置の製造方法である。

図５に基づき本実施の形態における半導体装置の製造方法について説明する。

最初に、図５（ａ）に示すように、不図示のＮ型ドレイン層の形成されているＳｉＣ基板上に、ＳｉＣのＮ層１１１を形成し、更に、Ｎ層１１１上にＳｉＣのＰ層１１２をエピタキシャル成長により形成する。尚、Ｎ層１１１は、Ｎ−型ドリフト層の第１の領域（第１の半導体層）となるものであり、Ｐ層１１２の形成される厚さは、後述するＮ−型ドリフト層の第２の領域の厚さと略同じ厚さとなるように形成する。尚、エピタキシャル成長により形成する方法としては、ＣＶＤ、ＰＶＤ、ＭＢＥ等の方法が挙げられる。また、Ｎ層１１１を形成するためには、不純物元素として窒素をドープし、Ｐ層１１２を形成するためには、不純物元素としてＡｌをドープする。

次に、図５（ｂ）に示すように、Ｐ層１１２の所定の領域にＳｉＣからなるＮ層１１３を形成する。尚、このＮ層１１３は、Ｎ−型ドリフト層の第２の領域（第２の半導体層）となるものであり、Ｎ−型ドリフト層の第１の領域となるＮ層１１１よりも不純物濃度が高くなるように形成されている。また、Ｐ層１１２においてＮ層１１３が形成されることにより、Ｐ層１１２においてＮ層１１３が形成されていない領域はＰ層１１２ａとなる。Ｎ層１１３を形成する方法の一つとしては、Ｐ層１１２を形成した後、Ｎ層１１３が形成される領域に開口部を有する不図示のレジストパターンを形成し、このレジストパターンをマスクとして、レジストパターンの開口部におけるＰ層１１２をＮ層１１１の表面が露出するまでエッチングにより除去し、この後、エッチングにより除去された領域にエピタキシャル成長により、不純物元素として窒素がドープされたＳｉＣを成膜することによりＮ層１１３を形成する方法が挙げられる。また、別の方法としては、Ｐ層１１２を形成した後、Ｎ層１１３が形成される領域に開口部を有する不図示のレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ層１１２に不純物元素として窒素を注入することにより、レジストパターンの開口部における領域にＮ層１１３を形成する方法が挙げられる。

次に、図５（ｃ）に示すように、Ｐ層１１２ａ及びＮ層１１３上にＰ層１１４をエピタキシャル成長により形成する。これによりＰ層１１２ａとＰ層１１４からなるＰ型ボディ拡散層１１５（第３の半導体層）が形成される。

次に、図５（ｄ）に示すように、トレンチ１１６を形成する。トレンチ１１６は、Ｎ−型ドリフト層の第２の領域となるＮ層１１３が形成されている部分に形成され、Ｐ型ボディ拡散層１１５のＰ層１１４を貫通し、トレンチ１１６の底面がＮ層１１３となるように形成する。尚、トレンチ１１６を形成する前、または後において、トレンチ１１６の開口部分の両側には、Ｎ＋ソース層１１８が形成されている。例えば、Ｐ型ボディ拡散層１１５の表面にＮ＋ソース層１１８を形成し、この後、トレンチ１１６が形成される領域に開口部を有する不図示のマスクを形成し、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、開口部の形成されている領域のＮ＋ソース層１１８及びＰ型ボディ拡散層１１５を貫通し、Ｎ層１１３の一部を除去することにより形成する。尚、Ｎ−型ドリフト層の第１の領域となるＮ層１１１とＰ型ボディ拡散層１１５におけるＰ層１１２ａとの界面を１１０ａとし、Ｎ−型ドリフト層の第２の領域となるＮ層１１３とＰ型ボディ拡散層１１５におけるＰ層１１４との界面を１１０ｂとした場合、形成されたトレンチ１１６の底面となる界面１１０ｃは、界面１１０ａよりも浅い位置であって、界面１１０ｂよりも深い位置となるように形成する。また、形成されるトレンチ１１６とＮ層１１３との位置関係については、アライメント精度が良いことが望ましいが、多少位置ズレが生じていても、製造される半導体装置の特性に影響を及ぼすことはない。即ち、形成されるトレンチ１１６の位置が多少ずれていたとしても、膜面方向におけるＮ層１１３の幅の広い部分に流れる電流量は多く、幅の狭い部分に流れる電流量は少ない。よって、トレンチ１１６の形成される位置が多少ずれたとしても、一つのトレンチ１１６において流れる電流量は殆ど変わらない。

次に、図５（ｅ）に示すように、トレンチ１１６内にトレンチゲート絶縁膜１１７を形成する。トレンチゲート絶縁膜１１７は、トレンチ１１６の底面のトレンチゲート絶縁膜１１７ａの膜厚が、トレンチ１１６の側面のトレンチゲート絶縁膜１１７ｂの膜厚よりも厚くなるように形成する。具体的には、ＣＶＤによる成膜と熱酸化を行うことにより、トレンチ１１６の底面のトレンチゲート絶縁膜１１７ａの膜厚が、トレンチ１１６の側面のトレンチゲート絶縁膜１１７ｂの膜厚よりも厚くなるようにトレンチゲート絶縁膜１１７を形成する。尚、トレンチ１１６の底面のトレンチゲート絶縁膜１１７ａは、トレンチゲート絶縁膜１１７ａの上面となる界面１１０ｄの位置が、界面１１０ｂよりも深い位置となるように形成する。

次に、図５（ｆ）に示すように、トレンチゲート絶縁膜１１７が形成されたトレンチ１１６内に、トレンチゲート電極１１８を形成し、更には、Ｐ型ボディ拡散層１１５の表面に、Ｎ＋ソース層１１８に接してソース電極１１９を形成し、不図示のドレイン層の表面にドレイン電極を形成する。これにより、本実施の形態における半導体装置の製造方法により半導体装置が製造される。

本実施の形態における半導体装置の製造方法では、簡単な工程により、オン抵抗を増加させることなく、トレンチゲート絶縁膜が電界により破壊されることのない構造のトレンチゲート型ＭＯＳＦＥＴ等の半導体装置を製造することができる。

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第２の実施の形態とは異なる半導体装置の製造方法である。

図６に基づき本実施の形態における半導体装置の製造方法について説明する。

最初に、図６（ａ）に示すように、不図示のＮ型ドレイン層の形成されているＳｉＣ基板上に、ＳｉＣのＮ層１３１を形成し、更に、Ｎ層１３１上にＮ層１３２をエピタキシャル成長により形成する。尚、Ｎ層１３１は、Ｎ−型ドリフト層の第１の領域（第１の半導体層）となるものである。また、Ｎ層１３２は後述するようにＮ−型ドリフト層の第２の領域を形成するものであり、Ｎ−型ドリフト層の第１の領域となるＮ層１３１よりも不純物濃度が高くなるように形成する。

次に、図６（ｂ）に示すように、Ｎ層１３２の所定の領域にＳｉＣからなるＰ層１３３を形成する。尚、Ｎ層１３２においてＰ層１３３が形成されることにより、Ｎ層１３２においてＰ層１３３が形成されていない領域はＮ層１３２ａとなる。Ｐ層１３３を形成する方法の一つとしては、Ｎ層１３２を形成した後、Ｐ層１３３が形成される領域に開口部を有する不図示のレジストパターンを形成し、このレジストパターンをマスクとして、レジストパターンの開口部におけるＮ層１３２をＮ層１３１の表面が露出するまでエッチングにより除去し、この後、エッチングにより除去された領域にエピタキシャル成長により、不純物元素としてＡｌがドープされたＳｉＣを成膜することによりＰ層１３３を形成する方法が挙げられる。また、別の方法としては、Ｎ層１３２を形成した後、Ｐ層１３３が形成される領域に開口部を有する不図示のレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ層１３２に不純物元素としてＡｌを注入することにより、レジストパターンの開口部における領域にＰ層１３３を形成する方法が挙げられる。このようにしてＰ層１３３が形成された後のＮ層１３２ａは、Ｎ−型ドリフト層の第２の領域（第２の半導体層）となる。

次に、図６（ｃ）に示すように、Ｎ層１３２ａ及びＰ層１３３上にＰ層１３４をエピタキシャル成長により形成する。これによりＰ層１３３とＰ層１３４からなるＰ型ボディ拡散層１３５（第３の半導体層）が形成される。

次に、図６（ｄ）に示すように、トレンチ１３６を形成する。トレンチ１３６は、Ｎ−型ドリフト層の第２の領域となるＮ層１３２ａが形成されている部分に形成され、Ｐ型ボディ拡散層１３５のＰ層１３４を貫通し、トレンチ１３６の底面がＮ層１３２ａとなるように形成する。尚、トレンチ１３６を形成する前、または後において、トレンチ１３６の開口部分の両側には、Ｎ＋ソース層１３９が形成されている。例えば、Ｐ型ボディ拡散層１３５の表面にＮ＋ソース層１３９を形成し、この後、トレンチ１３６の形成される領域に開口部を有する不図示のマスクを形成し、ＲＩＥ等のドライエッチングにより、開口部の形成されている領域のＮ＋ソース層１３９及びＰ型ボディ拡散層１３５を貫通し、Ｎ層１３２ａの一部を除去することにより形成する。尚、Ｎ−型ドリフト層の第１の領域となるＮ層１３１とＰ型ボディ拡散層１３５におけるＰ層１３３との界面を１３０ａとし、Ｎ−型ドリフト層の第２の領域となるＮ層１３２ａとＰ型ボディ拡散層１３５におけるＰ層１３４との界面を１３０ｂとした場合、形成されたトレンチ１３６の底面となる界面１３０ｃは、界面１３０ａよりも浅い位置であって、界面１３０ｂよりも深い位置となるように形成する。また、形成されるトレンチ１３６とＮ層１３２ａとの位置関係については、アライメント精度が良いことが望ましいが、多少位置ズレが生じていても、製造される半導体装置の特性に影響を及ぼすことはない。即ち、形成されるトレンチ１３６の位置が多少ずれていたとしても、膜面方向におけるＮ層１３２ａの幅の広い部分に流れる電流量は多く、幅の狭い部分に流れる電流量は少ない。よって、トレンチ１３６の形成される位置が多少ずれたとしても、一つのトレンチ１３６において流れる電流量は殆ど変わらない。

次に、図６（ｅ）に示すように、トレンチ１３６内にトレンチゲート絶縁膜１３７を形成する。トレンチゲート絶縁膜１３７は、トレンチ１３６の底面のトレンチゲート絶縁膜１３７ａの膜厚が、トレンチ１３６の側面のトレンチゲート絶縁膜１３７ｂの膜厚よりも厚くなるように形成する。尚、トレンチ１３６の底面のトレンチゲート絶縁膜１３７ａは、トレンチゲート絶縁膜１３７ａの上面となる界面１３０ｄの位置が、界面１３０ｂよりも深い位置となるように形成する。

次に、図６（ｆ）に示すように、トレンチゲート絶縁膜１３７が形成されたトレンチ１３６内に、トレンチゲート電極１３８を形成し、更には、Ｐ型ボディ拡散層１１５の表面に、Ｎ＋ソース層１３９に接してソース電極１４０を形成し、不図示のドレイン層の表面にドレイン電極を形成する。これにより、半本実施の形態における半導体装置の製造方法により半導体装置が製造される。

本実施の形態における半導体装置の製造方法では、第２の実施の形態と同様に、簡単な工程により、オン抵抗を増加させることなく、トレンチゲート絶縁膜が電界により破壊されることのない構造のトレンチゲート型ＭＯＳＦＥＴ等の半導体装置を製造することができる。

尚、上記以外の成膜方法等の内容については、第２の実施の形態と同様である。

〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、第２及び第３の実施の形態とは異なる半導体装置の製造方法である。

図７に基づき本実施の形態における半導体装置の製造方法について説明する。

最初に、図７（ａ）に示すように、不図示のＮ型ドレイン層の形成されているＳｉＣ基板上に、ＳｉＣのＮ層１５１を形成し、更に、Ｎ層１５１上にＳｉＣのＮ層１５２をエピタキシャル成長により形成する。尚、Ｎ層１５１は、Ｎ−型ドリフト層の第１の領域（第１の半導体層）となるものである。また、後述するようにＮ層１５２はＮ−型ドリフト層の第２の領域を形成するものであり、Ｎ−型ドリフト層の第１の領域となるＮ層１５１よりも不純物濃度が高くなるように形成する。尚、Ｎ層１５１及びＮ層１５２を形成するためには、不純物元素として窒素がドープされている。

次に、図７（ｂ）に示すように、Ｎ層１５２上に、ＳｉＣのＰ層１５３を形成する。具体的には、エピタキシャル成長によりＮ層１５２上に、不純物元素としてＡｌがドープされたＳｉＣを成膜することによりＰ層１５３を形成する。

次に、図７（ｃ）に示すように、トレンチ１５４（第１のトレンチ）を形成する。トレンチ１５４は、Ｐ層１５３を貫通し、Ｎ層１５２にトレンチ１５４の底面が形成されるように形成する。尚、トレンチ１５４を形成する前、または後において、トレンチ１５４の開口部分の両側には、Ｎ＋ソース層１６１が形成されている。例えば、Ｐ層１５３の表面にＮ＋ソース層１６１を形成し、この後、トレンチ１５４の形成される領域に開口部を有する不図示のマスクを形成し、ＲＩＥ等のドライエッチングにより、マスクの開口部となる領域のＮ＋ソース層１６１及びＰ層１５３を貫通しＮ層１５２の一部を除去することによりトレンチ１５４を形成する。

次に、図７（ｄ）に示すように、トレンチ１５４間に、別の異なるトレンチ１５５（第２のトレンチ）を形成し、不純物元素のイオン注入を行う。具体的には、トレンチ１５５の形成方法は、トレンチ１５４と同様の方法により形成する。形成されるトレンチ１５５の底面はＮ層１５２とＰ層１５３との界面近傍であって、Ｎ層１５２とＰ層１５３との界面よりも浅い位置となるように形成する。このため、トレンチ１５５の底面はトレンチ１５４の底面よりも浅い位置に形成される。この後、トレンチ１５５以外の領域に不図示のマスクを形成し、トレンチ１５５の形成されている領域下のＮ層１５２に、不純物元素としてＡｌのイオン注入を行うことによりＰ層１５６を形成する。このように形成されたＰ層１５６とＮ−型ドリフト層の第１の領域となるＮ層１５１との界面１５０ａの位置は、トレンチ１５４の底面となる界面１５０ｃよりも深い位置となるよう形成される。尚、Ｎ層１５２の上面となる界面１５０ｂの位置は、界面１５０ｃよりも浅い位置となる。このようにしてＰ層１５６が形成された後のＮ層１５２は、Ｎ−型ドリフト層の第２の領域（第２の半導体層）となる。

次に、図７（ｅ）に示すように、トレンチ１５５にＰ層１５７を形成し、Ｐ層１５３、１５６及び１５７からなるＰ型ボディ拡散層１５８（第３の半導体層）を形成する。この後、トレンチ１５４内にトレンチゲート絶縁膜１５９を形成する。トレンチゲート絶縁膜１５９は、トレンチ１５４の底面のトレンチゲート絶縁膜１５９ａの膜厚が、トレンチ１５４の側面のトレンチゲート絶縁膜１５９ｂの膜厚よりも厚くなるように形成する。ここで、トレンチ１５４の底面のトレンチゲート絶縁膜１５９ａは、トレンチ１５４の底面のトレンチゲート絶縁膜１５９ａの上面となる界面１５０ｄの位置が、界面１５０ｂよりも深い位置となるように形成する。

次に、図７（ｆ）に示すように、また、トレンチゲート絶縁膜１５９が形成されたトレンチ１５５内に、トレンチゲート電極１６０を形成し、更には、Ｐ型ボディ拡散層１５８の表面に、Ｎ＋ソース層１６１に接してソース電極１６２を形成し、不図示のドレイン層の表面にドレイン電極を形成する。これにより、本実施の形態における半導体装置の製造方法により半導体装置が製造される。

本実施の形態における半導体装置の製造方法では、オン抵抗を増加させることなく、トレンチゲート絶縁膜が電界により破壊されることのない構造のトレンチゲート型ＭＯＳＦＥＴ等の半導体装置を製造することができる。また、本実施の形態では、トレンチ１５４を形成する際のアライメントを行う必要がないため、より均一性の高い半導体装置を製造することができる。

尚、上記以外の成膜方法等の内容については、第２の実施の形態と同様である。

〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、第２及び第４の実施の形態とは異なる半導体装置の製造方法である。

図８に基づき本実施の形態における半導体装置の製造方法について説明する。

最初に、図８（ａ）に示すように、不図示のＮ型ドレイン層の形成されているＳｉＣ基板上に、ＳｉＣのＮ層１７１を形成し、更に、Ｎ層１７１上にＳｉＣのＰ層１７２をエピタキシャル成長により形成する。尚、Ｎ層１７１は、Ｎ−型ドリフト層の第１の領域（第１の半導体層）となるものであり、Ｐ層１７２は、Ｐ型ボディ拡散層（第３の半導体層）となるものである。また、Ｎ層１７１を形成するために、不純物元素として窒素がドープされており、Ｐ層１７２を形成するために、不純物元素としてＡｌがドープされている。

次に、図８（ｂ）に示すように、トレンチ１７３を形成する。具体的には、Ｐ層１７２の表面にＮ＋ソース層１７８を形成し、この後、トレンチ１７３の形成される領域に開口部を有する不図示のマスクを形成し、開口部におけるＮ＋ソース層１７８及びＰ層１７２をＲＩＥ等のドライエッチングにより除去することにより、Ｐ層１７２内にトレンチ１７３を形成する。尚、Ｎ＋ソース層１７８はトレンチ１７３を形成する前または後のいずれにおいても形成することが可能であり、トレンチ１７３の開口部分の両側に形成される。また、トレンチ１７３は、トレンチ１７３の最下端となる界面１７０ｃが、Ｎ層１７１とＰ層１７２との界面１７０ａよりも浅い位置となるように形成する。

次に、図８（ｃ）に示すように、酸化膜１７４を形成する。酸化膜１７４は、ＴＥＯＳ酸化膜、熱酸化、ＣＶＤ等の方法により、トレンチ１７３の内部において略均一の膜厚で形成する。

次に、図８（ｄ）に示すように、トレンチ１７３の形成されている領域に不純物元素のイオン注入を行う。具体的には、トレンチ１７３の形成されている領域以外に不図示のマスクを形成し、不純物元素として窒素のイオン注入を行う。トレンチ１７３の底面は図示するように曲面状に形成されているため、注入された窒素は、トレンチ１７３の底面から広がるように打ち込まれ、Ｎ層１７５を形成する。このように形成されたＮ層１７５は、Ｎ−型ドリフト層の第２の領域（第２の半導体層）となるものである。尚、トレンチ１７３の側面には酸化膜１７４が形成されているため、イオン注入される窒素はトレンチ１７３の側面よりＰ層１７２に広がることはない。

次に、図８（ｅ）に示すように、酸化膜１７４を除去した後、トレンチ１７３の側面及び底面にトレンチゲート酸化膜１７６を形成する。形成されるトレンチゲート酸化膜１７６は、トレンチ１７３の底面に形成されるトレンチゲート酸化膜１７６ａと、トレンチ１７３の側面にトレンチゲート酸化膜１７６ａよりも薄く形成されるトレンチゲート酸化膜１７６ｂにより構成される。トレンチ１７３の底面に形成されるトレンチゲート酸化膜１７６ａの上部となる界面１７０ｄの位置は、Ｎ層１７５とＰ層１７２との界面１７０ｂにおける最も浅い位置よりも、深い位置となるように形成する。

次に、図８（ｆ）に示すように、トレンチゲート絶縁膜１７６が形成されているトレンチ１７３内にトレンチゲート電極１７７を形成し、更には、Ｐ型ボディ拡散層１１５の表面に、Ｎ＋ソース層１７８に接してソース電極１７９を形成し、不図示のドレイン層の表面にドレイン電極を形成する。これにより、本実施の形態における半導体装置の製造方法により半導体装置が製造される。

本実施の形態における半導体装置の製造方法により、オン抵抗を増加させることなく、トレンチゲート絶縁膜が電界により破壊されることのない構造のトレンチゲート型ＭＯＳＦＥＴ等の半導体装置を製造することができる。

尚、上記以外の成膜方法等の内容については、第２の実施の形態と同様である。

また、第２から第５の実施の形態では、半導体材料としてＳｉＣを用いたものについて説明したが、半導体材料としてＳｉを用いた場合においても、同様の効果の得ることのできる半導体装置を製造することができる。また、Ｐ型を形成するための不純物元素として、Ａｌを用いた場合について説明しているが、Ｂ（ボロン）を用いてもよい。

以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。

１０ａ 界面
１０ｂ 界面
１０ｃ 界面
１０ｄ 界面
１１ Ｎ型ドレイン層（第５の半導体層）
１２ Ｎ−型ドリフト層
１２ａ 第１の領域（第１の半導体層）
１２ｂ 第２の領域（第２の半導体層）
１３ Ｐ型ボディ拡散層（第３の半導体層）
１４ トレンチゲート絶縁膜
１４ａ トレンチゲート絶縁膜（トレンチの底面）
１４ｂ トレンチゲート絶縁膜（トレンチの側面）
１５ トレンチゲート電極
１６ ドレイン電極
１７ Ｎ＋型ソース層（第４の半導体層）
１８ ソース電極

Claims (2)

1. 半導体基板に形成されている第１の導電型の第１の半導体層上に、第２の導電型の半導体層を形成し、前記第２の導電型の半導体層において、所定の領域に第１の導電型からなる領域を形成することにより、前記所定の領域以外の領域を第２の導電型からなる領域とし、前記第１の導電型からなる領域を第２の半導体層とする工程と、
   前記第２の半導体層及び前記第２の導電型からなる領域上に、前記第２の導電型の半導体膜を形成し、前記第２の導電型からなる領域と前記第２の導電型の半導体膜からなる第３の半導体層を形成する工程と、
   前記第３の半導体層の形成されている側より、前記第２の半導体層に底面を有するトレンチを形成するとともに、前記トレンチの開口部分の両側に第１の導電型の第４の半導体層を形成する工程と、
   前記トレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を介し前記トレンチ内にゲート電極を形成する工程と、
   を有し、前記ゲート絶縁膜は、前記トレンチの側面における膜厚よりも、前記トレンチの底面における膜厚が厚く形成されており、
   前記ゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層との深さ方向における界面よりも深い位置に形成されており、
   前記第２の半導体層と前記ゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記第３の半導体層との界面よりも浅い位置に形成されていることを特徴とする半導体装置の製造方法。
2. 半導体基板に形成されている第１の導電型の第１の半導体層上に、第１の導電型の第２の半導体層を形成する工程と、
   前記第２の半導体層上に第２の導電型の第３の半導体層を形成する工程と、
   前記第３の半導体層が形成されている側より、第２の半導体層に底面を有する第１のトレンチを形成するとともに、前記第１のトレンチの開口部分の両側に第１の導電型の第４の半導体層を形成する工程と、
   前記第３の半導体層が形成されている側より、第１のトレンチとは異なる部分に、第３の半導体層に底面を有する第２のトレンチを形成する工程と、
   前記第２のトレンチの底面部分の領域に対応する前記第２の半導体層の領域に第２の導電型の半導体領域を形成し、更に前記第２のトレンチを第２の導電型の半導体材料により埋め込むことにより、前記第３の半導体層に含まれる層を形成する工程と、
   前記第１のトレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を介し前記第１のトレンチ内にゲート電極を形成する工程と、
   を有し、前記ゲート絶縁膜は、前記第１のトレンチの側面における膜厚よりも、前記第１のトレンチの底面における膜厚が厚く形成されており、
   前記ゲート絶縁膜と前記ゲート電極との深さ方向における界面の位置は、前記第２の半導体層と前記第３の半導体層の深さ方向における界面よりも深い位置に形成されており、
   前記第２の半導体層と前記ゲート絶縁膜との深さ方向における界面の位置は、前記第１の半導体層と前記半導体領域との界面よりも浅い位置に形成されていることを特徴とする半導体装置の製造方法。

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