CN101359314A - 通过将所检索的数据直接写入存储器的存储控制器来最佳使用缓冲器空间 - Google Patents

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CN101359314A CNA2008101312096A CN200810131209A CN101359314A CN 101359314 A CN101359314 A CN 101359314A CN A2008101312096 A CNA2008101312096 A CN A2008101312096A CN 200810131209 A CN200810131209 A CN 200810131209A CN 101359314 A CN101359314 A CN 101359314A
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Abstract

一种存储控制器，其使用同一缓冲器来存储从不同的辅助存储单元检索的数据元素。在实施例中，所述控制器在数据可用于存储在目标存储器中之前检索位置描述符。每一位置描述符均指示将要存储从辅助存储装置接收的数据的存储器位置。在处理每一请求之前，仅可检索及存储一子组的所述位置描述符。由于有限数量的位置描述符的所述检索及存储，因此可减小所述存储控制器所使用的缓冲器的大小。由于提前检索所述位置描述符，因此避免了在所述存储控制器内对所述数据元素的不必要缓冲，从而减少将所述数据写入到所述主存储器中的延时，因此改进性能。

Description

通过将所检索的数据直接写入存储器的存储控制器来最佳使用缓冲器空间
技术领域
本发明大体来说涉及存储器技术，且更具体来说涉及将检索的数据直接写入存储器的存储控制器对缓冲器空间的最佳使用。
背景技术
存储控制器涉及控制对非易失性存储媒体的读取及写入请求的组件(或单元)。所述请求一般是从中央处理器(例如，中央处理单元CPU)接收，且存储控制器与非易失性存储媒体连接以处理每一请求。在读取请求的情况下，存储控制器从非易失性存储媒体检索数据。
一般要求存储控制器将检索的数据写入存储器中。例如，CPU可指示将包含于文件中的数据检索及存储于操作为主存储器(以与控制存储器区分，下文提及)的随机存取存储器(RAM)中。
可进一步请求存储控制器直接写入存储器中。“直接”一般暗示存储控制器将数据存储在RAM中而不针对每一存储操作中断CPU。作为图解说明，在直接存储器存取(DMA)操作中，存储控制器仅在完成存储整个数据之后中断CPU。
缓冲器空间通常提供于存储控制器中(或与其相关联)以支持各种读取/写入请求。缓冲器空间提供用于临时存储，且允许即使在速度不匹配及资源不可用(例如，总线)的情况下仍依序转移数据以将数据存储在目标主存储器中。缓冲器空间通常实施为RAM，且称作控制器存储器。
一般需要最佳使用缓冲器空间以使得可以有效支持各种操作(更好的通过量、减少的延时等中的一者或一者以上)，即使具有较小的缓冲器/存储器大小。
发明内容
本发明的一个实施例涉及存储控制器，其控制对多个辅助存储单元的存取请求，所述存储控制器包括缓冲器、及用以接收指定来自第一辅助存储单元的第一数据序列的第一读取请求及指定来自第二辅助存储单元的第二数据序列的第二读取请求的控制单元，所述控制单元分别响应于所述第一读取请求及第二读取请求来检索来自第一辅助存储单元的第一数据序列及来自第二辅助存储单元的第二数据序列，并将所述第一数据序列及第二数据序列二者存储在所述缓冲器中。
本发明的另一实施例涉及一***，其包括：存储器；多个辅助存储单元；处理单元，其发出指定来自第一辅助存储单元的第一数据序列的第一读取请求及指定来自第二辅助存储单元的第二数据序列的第二读取请求，其中该第一辅助存储单元及第二辅助存储单元包含于所述多个辅助存储单元中；存储控制器，其处理所述第一读取请求及第二读取请求，所述存储控制器包括缓冲器及用以接收所述第一读取请求及第二读取请求的控制单元，所述控制单元分别响应于第一读取请求及第二读取请求来检索来自第一辅助存储单元的第一数据序列及来自第二存储单元的第二数据序列，并将所述第一数据序列及第二数据序列二者存储在缓冲器中。
附图说明
本文将参照下列附图来描述实例性实施例，所述附图简要地描述如下。
图1是图解说明其中可实施本发明的数个特征的实例性***的图示。
图2是图解说明实施例中的存储控制器细节的框图。
图3A及3B是显示其中在一个实施例中由请求数据的处理器指定位置描述符的方式的图示。
图4是图解说明其中在本发明实施例中可减小由存储控制器使用的缓冲器的大小的方式的流程图。
图5A是图解说明实施例中的存储控制器中的缓冲器细节的图示。
图5B是图解说明其中在实施例中指定存储控制器中缓冲器中的数据的控制信息的方式的图示。
图6是用于图解说明在一个实施例中在数据从辅助存储器转移到目标存储器期间的事件顺序的序列图。
在图示中，相同参考编号一般指示相同的、功能类似、及/或结构类似的元件。元件首先出现的图示由对应参考数字中的最左数位指示。
具体实施方式
1.总述
根据本发明一方面提供的存储控制器使用单个缓冲器来存储从多个辅助存储单元检索的数据。在实施例中，提供于存储控制器中的控制单元设计有将从任一辅助存储单元检索的数据元素存储在缓冲器中的一组(一个或一个以上)存储器位置中的每一者内的灵活性。缓冲器空间可最佳使用，且因此可降低缓冲器大小需求。
本发明的一方面提供用于通过在可能需求对应信息之前预检索位置描述符(其指示目标存储器的位置，其中最后将检索的数据元素存储于目标存储器中)来进行进一步最佳使用。在实施例中，存储控制器向非易失性存储器发出命令以提供在读取请求中请求的数据元素，并检索仅一子组位置描述符。所述子组中的元件数量经选择以在对应数据元素可用于存储之后立即确保位置描述符的可用性。检索的位置描述符还可以存储在缓冲器中。
由于仅一子组位置描述符的检索及存储，可降低缓冲器大小需求。这种需求当技术(例如，NCQ)准许辅助存储单元在发送关于较早请求的数据元素之前发送关于较晚请求的数据元素时可能是重要的，且需要存储控制器检索所有未决请求的位置描述符。
由于提前检索位置描述符，则将数据缓存在存储控制器中的持续时间可减少，从而除了以较低延时完成数据转移之外进一步降低缓冲器大小需求，而不被存储描述符的即时不可用性妨碍。位置描述符的这种及时可用性在使用单个缓冲器存储从不同的辅助存储单元检索的数据时可能是重要的，因为共享缓冲器可能经设计以具有较小大小，且释放位置以用于存储关于其它请求的数据可能是必要的。
下文参照实例来描述本发明的数个方面以供图解说明。应了解，本文列举各种具体细节、关系及方法以提供对本发明的完全理解。然而，所属技术领域的技术人员将易于了解，本发明可在不具有所述一个或一个以上具体细节的前提下来实施，或使用其它方法等来实施。在其它示例中，不详细展示熟知结构或操作以避免混淆本发明的特征。此外，所述特征/方面可按各种组合来实行，尽管本文为简明起见仅描述某些组合。
2.实例性***
图1是图解说明其中可实施本发明的数个特征的实例性***的图示。图中显示所述图示含有中央处理单元(CPU 110)、存储控制器120、主存储器130、及辅助存储单元140A-140N。必须了解，典型的环境可含有各种其它组件(在类型及数量两方面)，其并未显示为与所述特征的理解相关。类似地，某些其它***可含有较少组件。图1的每一组件均详细描述如下。
主存储器130可实施为随机存取存储器(RAM，例如动态RAM-DRAM)，并存储各种指令及数据。根据本发明的某些方面，由CPU 110执行的某些指令(例如，代表用户应用程序)使得从辅助存储单元检索数据。代表操作***的某些其它指令可分配主存储器130中的指定位置以存储检索的数据。某些其它指令的执行使得提供下文描述的其它特征。类似地，主存储器130可存储位置描述符(描述于下文的部分中)以及存储检索的数据元素，如下文的部分中描述。
辅助存储单元140A-140N中的每一者均含有非易失性存储媒体，且可实施为(例如)硬盘、CD-ROM等。辅助存储单元140A-140N一般在其中含有控制器单元以协调包含数据的各选项(例如，读取、写入、数据转移到存储控制器120)，且可以与所属技术中熟知的对应协议/标准(例如，SATA，串行先进技术连接)一起实施。
在串行技术的情形中，可在路径124A上发送对字节序列的请求，且可针对所述请求依序接收所请求字节(数据元素)。在一个实施例中，对于每一辅助存储装置仅一个请求可以是待决的。然而，如果存在针对每一辅助存储装置而待决的多个请求的支持(例如，使用NCQ、本地命令排队)，则关于每一请求的数据可继续以相同次序接收，如数据(以逻辑方式)存储在辅助存储装置中的次序。
CPU 110可以代表一个或一个以上处理器单元，所述处理器单元执行软件指令(例如，从主存储器130检索)。某些指令可发出请求以从辅助存储单元检索数据。在实施例中，CPU 110仅发出请求以转移数据元素序列，且存储控制器120产生对所请求数据的转移完成的信号中断。应了解，数个请求可在短的持续时间内发出，以使得许多请求由存储控制器120处理。正被处理的请求可称为待决请求。
存储控制器120从CPU 110(经由路径112)接收请求以读取来自辅助存储单元140A-140N的数据元素序列，并向辅助存储单元140A-140N发出对应命令以提供所请求数据元素。一旦从辅助存储单元检索数据，则存储控制器120将所述数据转移到由从CPU接收的请求指定的相应目标存储器。
在从辅助存储单元接收数据与其后转移到存储器130之间，存储控制器120需要暂时存储所述数据。
在一个现有实施例中，存储控制器120针对在每一物理接口(链路)124A-124N上接收的数据分别含有一个缓冲器。这种方法导致更高聚合度的芯片上存储器(在所有缓冲器中)，其可能由于诸如增加成本及晶片区域需求等原因而不合需要。
根据本发明一方面提供的存储控制器克服某些这种缺点，如下文进一步详细描述。
3.存储控制器
图2是图解说明在本发明实施例中存储控制器的细节的框图。存储控制器120显示为含有缓冲器210、控制器单元220、FIFO 240A-240N及总线主控250。存储控制器120可以含有图示中未显示的与以下说明不相关的各种其它组件/块。假设接收指示将从辅助存储单元140A检索数据元素且将检索的数据元素存储在主存储器130中的读取请求，来提供所述说明。然而，可指定不同的存储单元及目标存储器而不背离本发明各方面的范围及精神。图2的每一组件均详细描述如下。
FIFO 240A-240N的每一者均提供用于在控制单元220将数据(经由路径224A-224N从对应的FIFO)移动到缓冲器210之前经由路径124A-124N从对应的辅助存储单元140A-140N接收的数据的暂时存储。另外，每一FIFO可存储从辅助存储单元接收的任何状态/控制信息，并向控制单元220提供相同信息。在以SATA协议为背景提供的实施例中，如相关技术领域中熟知，每一FIFO均用于流控制目的以满足协议规范。例如，SATA要求存储控制器在路径124A上起动接收流控制之后能够接收至少21个D字。此确保任一端口上的数据决不会由于获得共享缓冲器210时的可能仲裁延时而被丢弃。
控制单元220执行各种操作以在路径112与124A/124N之间协调数据转移。确切地说，控制单元220可在路径112上接收请求以检索存储在连接到任一路径124A-124N的存储单元上的字节序列。所述字节序列可根据任一预指定惯例(例如，根据所属技术领域的技术人员熟知的高级主机控制器接口(AHCI)标准)来指定，且一般由COU 110执行的装置驱动器软件提供。所述请求还指定目标存储器及所述数据将要存储在所述目标存储器中的位置，例如如下文各部分所述。
控制单元220在路径124A-124N上向存储单元发出对应命令(例如，根据SATA标准)以将所请求数据检索到对应FIFO。然后，控制单元230将每一FIFO中的数据转移到缓冲器210。控制单元220可存储控制信息以及所述数据来协助将数据存储在目标存储器/位置中，如下文借助各实例在各部分中描述。
缓冲器210代表在将从路径124A-124N接收的数据存储在主存储器120之前将其暂时存储的随机存取存储器。在实施例中，实施为SRAM的单个存储器单元(具有存储器单元及存取电路的矩阵)用于存储在所有路径124A-124N上接收的数据。所述SRAM与存储控制器的其它组件一起实施为单个集成电路，且缓冲器210因此在这种情形中被称为“芯片上”。然而，替代实施例可使用支持单个缓冲器的多个存储器单元。
根据本发明的一方面，存储器空间经共享以使得所述存储器位置的至少某些可用于存储在任一路径124A-124N上检索的数据。缓冲器空间可由于这种共享而被有效利用。由于缓冲器空间的有效使用，这种共享可被认为是可能的，同时避免性能瓶颈和数据丢弃(溢流)。
总线主控250将缓冲器210中的数据转移到主存储器130。在实施例中，总线主控250对存取总线112进行仲裁，且然后使用DMA技术将缓冲器210的数据存储在存储器130中。当存储完最后一数据元素后，总线主控250可以首先向CPU 110发送中断(指示数据转移已完成)并放开对总线112的控制。
在实施例中，从辅助存储单元检索的数据存储在目标存储器/位置中，如与从CPU 110接收的命令相关联的位置描述符所指定，并相应地参照位置描述符来继续所述描述。
4.位置描述符
图3A及3B分别代表控制单元220中的主存储器及寄存器的一部分，且用于结合图1及2来图解说明在实施例中由CPU 210将位置描述符上的信息提供给控制单元220的方式。如上文提及，每一位置描述符均指示一目标存储器及其中的位置，其中将数据元素的对应块写入所述位置。
在实施例中，CPU 110将命令写入控制单元220中的寄存器310中。在AHCI标准中，位置描述符称为物理区域描述符(PRD)且因此存储器130用PRD表350来显示。在这种情况下，目标存储器可能多于一个存储器单元，位置描述符也可以指定存储器单元中的指定一者(根据指定惯例)。
PRD 350A-350N可位于PRD表350内的邻近位置处。或者，PRD表本身可实施为链接表，其中每一PRD(除了最后一个)均含有链接表中的下一PRD的地址。
在实施例中，每一PRD(350A-350N)经设计以包含存储器单元130中的存储器块的开始地址，以及所述块的大小(存储器位置数量)，其中所述块是存储器中存储待读取的一对应子组字节序列的位置。在装置驱动器将读取请求发送到存储控制器120之前，所述块中的每一者可由执行于图1所示***中的操作***分配。
另外，CPU 110可设定一包含于控制单元220中的旗标(未显示)，指示已做出请求。作为响应，控制单元220读取字段310的内容，并在主存储器130中检索对应的命令报头(字段320)。在支持NCQ技术的实施例中，可提供对应于32个可能的未决命令中的每一者的多达32个命令报头。命令报头320又含有命令表330的地址(在此实例中是PRD表350)。
因此，所有PRD一起指定目标存储器及存储器位置，以存储设法从辅助存储单元检索的数据元素。应了解，对于最小化缓冲于存储控制器中的数据元素的持续时间并因此降低缓冲器空间需求，位置描述符的及时可用性可能是重要的。
在一个实施例中，控制单元可以检索所有待决读取请求的所有位置描述符。然而，这种方法可能需要足量的缓冲器空间。所述缓冲器空间需求是在上文提及的诸如NCQ等技术的情况下混合而成的。
本发明的一方面确保位置描述符的及时可用性，同时减小所需求的缓冲器大小，如下文进一步详细描述。
5.检索位置描述符
图4是图解说明其中根据本发明一方面来检索及使用位置描述符的方式的流程图。仅出于图解说明的目的，参照图1且关于存储控制器120来描述所述流程图。然而，各种特征可在其它环境中(例如，具有或不具有上文参照图3所述的共享缓冲器)且以其它组件来实施。
此外，以仅用于图解说明的指定序列来描述所述步骤。在其它环境中、使用其它组件及不同步骤序列的替代实施例也可以在不背离本发明若干方面的范围及精神的前提下来实施，如相关技术领域的技术人员将通过阅读本文提供的揭示内容而显而易见。所述流程图开始于步骤401处，其中控制转到步骤410。
在步骤410中，存储控制器120接收请求以将所需的数据元素序列从存储装置转移到主存储器，其中所述请求指定位置描述符位于何处。如上文提及，位置描述符识别将所述数据存储于何处(指定存储器单元及其中的位置)。为借助实例进行说明，存储控制器120可接收请求以将存储于辅助存储单元140A中的文件转移到主存储器130。
任一预指定的惯例均可用于所述请求的格式(包含识别指定的辅助存储单元、其上的数据元素序列的位置/识别符)以及用于指定位置描述符的位置。通过阅读本文提供的揭示内容，用于这种惯例的若干方法将对相关技术领域的技术人员显而易见。然而，在一个实施例中，根据上文提及的AHCI标准来指定设法检索的数据元素，且如上文所述参照图3A及3B来指定位置描述符。然后，控制转到步骤420。
在步骤420中，存储控制器120向存储装置发出命令以提供(也就是发送回)数据元素序列。在上文提及的实例中，存储控制器120向辅助存储单元140A发出命令以在指定位置处提供数据，例如根据相关领域中众所周知的SATA协议。所述命令可与对应协议/标准一起发出。然后，控制转到步骤440。
在步骤440中，存储控制器120在完成数据元素接收之前检索一子组描述符，其中所述数据元素将使用所述子组中各描述符的第一者来存储。在上文提及的串行技术的情况下，假设花费大量时间检索对应于位置描述符的数据元素，则可能需要仅单个位置描述符。可检索更多位置描述符，但检索所有位置描述符(针对所述请求)可能出于上文提及的愿意而不合需要。
检索描述符子组的行为可在步骤420的发出命令之前。然而，为降低缓冲器需求，检索位置描述符的行为可开始于步骤420的发出命令之后，但在完成接收对应于所述子组中的第一描述符的数据之前。所述指定行为相依于从中检索描述符的单元。
例如，假设指定位置描述符指示将字节编号1024-2047存储于主存储器130的存储器位置4048到5071中，则存储控制器120可确保位置描述符至少在从辅助存储单元接收字节5071(最后一字节)之前对控制单元220可用。额外的位置描述符可减少出于从主存储器130检索位置描述符的目的而需要存取总线112的次数。然后，控制转到步骤445。
在步骤445中，存储控制器120将检索的描述符存储在缓冲器(例如，210)中。由于在步骤440中仅检索一子组的位置描述符，则可降低缓冲器大小需求。然后，控制转到步骤450。
在步骤450中，存储控制器120将所接收数据存储在由描述符中的第一者指示的存储器位置处。然后，控制转到步骤460。
在步骤460中，存储控制器120取得所述子组之后的下一描述符并将所述下一描述符添加到所述子组中。为图解说明，假设在步骤440中检索的所述子组描述含有两个描述符，则存储控制器120在接收到对应于第一描述符的数据(并在步骤450中接续存储在主存储器中的对应位置处)时检索第三描述符，且因此具有存储对应于第二及第三描述符的数据的位置信息。然后，控制转到步骤480。
在步骤480中，如果存储控制器120确定正接收更多来自所述文件的数据，则控制转到步骤450，或者控制转到步骤499，其中所述流程图结束。
由于检索仅一子组位置描述符，则可降低缓冲器大小需求。另外，由于所需求的位置描述的现成可用性，需要对数据(从辅助存储单元接收)进行缓冲的次数也可被减少，从而降低缓冲器大小需求。
缓冲器210可使用各种方法来实施，同时支持上文描述的所需特征。所述说明是参照一个实施例中的缓冲器210的细节来提供的。
6.缓冲器
图5A是图解说明一个实施例中的缓冲器210的细节的框图。缓冲器210显示为含有数据缓冲器510和控制缓冲器520，其还参照图5B进一步详细描述如下。图5B图解说明在一个实施例中存储于控制缓冲器520中的数据的特性。
控制单元220将对应于每一位置描述符的数据块(由单个读取请求设法从CPU110检索的数据元素序列的子组)存储于数据缓冲器510中，并将所述块的状态信息存储于控制缓冲器520中。图5B图解说明在本发明一实施例中含有对应数据块的状态信息的各字段。
在典型情景中，数个文件请求可能未完成(尚未完成或待决)，且控制单元220可将从辅助存储单元140A-140N中的每一者接收的文件部分存储在数据缓冲器510中。由于使用单个缓冲器210来存储对应于不同链接的数据(从不同的辅助存储单元接收的数据)，且在主存储器中具有不同的目标地址，则每一数据块可能需要存储有对应的状态信息，如下文借助实例所述。
状态条目590显示为含有字段550、560、570和580。在实例中，假设状态条目590对应于从辅助存储单元140A接收的数据，且将被写入到主存储器位置360，也就是对应于PRD 350A的数据，显示于图3A中。
字段550指定接收所述数据的端口(对应于辅助存储单元的链路)。在所述实例中，所述条目将对应指定数据是从辅助存储单元140A接收的编号。
字段560指定状态条目590对应的数据块(在数据缓冲器510中)的长度/大小。
字段570和580一起指定主存储器130中将写入数据缓冲器510中的数据块开始的地址。主存储器130中的地址由PRD的内容指定，所述PRD的地址又由字段570(上PRD地址(例如，较高阶32位))及字段580(下PRD地址(例如，较低阶32位))指定。两个字段570和580中显示的上PRD地址及下PRD地址均反映主存储器中的地址空间由64位地址指定，且所述字段中的每一者在一个实施例中仅含有32个位。在所图解说明的实例中，字段570和580的值是从PRD 350A检索的。
因此，位置描述符的相关信息可与缓冲器210中的数据的每一块相关联地存储，且总线主控250可使用所述信息来确定存储每一数据元素的目标位置/存储器。
所述说明继续图解说明实例性序列图，其图解说明包含在实施例中的数据元素序列的读取操作中的操作序列。
7.序列图
图6是用于图解说明在本发明实施例中的文件读取操作期间包含的CPU 110、存储控制器120和辅助存储单元140A中的每一者中的操作序列的实例性序列图。
事件610代表CPU 110对存储控制器120的请求，以将数据元素序列(对应于文件)从辅助存储单元140A转移到主存储器130。事件615代表其中存储控制器120读取由CPU 110发出的请求610的操作。
事件620代表存储控制器120向辅助存储单元140A发出的提供文件中的数据的命令。在同一事件中，存储控制器120可起始所述子组的位置描述符的检索(通过发出到主存储器130的适合存取命令)，如上文描述。
在所述实例中，假设存储控制器120在事件620期间检索两个位置描述符，即使单个位置描述符可能足以确保在多数示例中对应信息的及时可用性(假设从辅助存储单元检索数据块会花费比从主存储器检索位置描述符更多的时间)。然而，在小块(特别是最后一块)的情形中，检索所述额外位置描述符会确保必要信息的及时可用性而无需等待位置描述符。
在时间示例t1处，辅助存储单元140A开始将文件中的数据提供给存储控制器120。所述数据可存储在缓冲器210中(图2)。到t2时，由第一位置描述符指定的数据被认为在缓冲器210中可用。文件描述符被认为已在t2之前被检索/接收，并也存储在缓冲器210中(由控制单元220)。所述组文件描述符的所有剩余者(两个，在上文事件620中提及)也被认为已接收。
因此，事件640代表将数据690A从数据缓冲器510转移到主存储器130。因此，总线主控250可起始将对应部分DMA转移到主存储器130，只要所述部分(或在DMA转移中允许转移的至少最小部分)可用。在实施例中，DMA转移最少转移64个字节。因此，当文件的对应部分的至少64个字节已被接收并存储在缓冲器210中时，总线主控250可起始对主存储器130的转移。
数据的接收继续进行，如对应于第二位置描述符的数据690B的接收的开始所代表。
在时间示例t3处，存储控制器120可在在时间示例t4处完全接收对应于第二描述符的数据之前检索下一描述符(所述实例中的第三位置描述符)。显示为立即开始于t4之后的事件660代表将数据690B转移到主存储器130。接收对应于第三描述符的数据690C(在时间示例t3处检索)开始于时间示例t4处。
检索后续位置描述符、将数据部分写入主存储器130、及从辅助存储单元140A接收数据以类似方式继续，直到在读取请求中所请求的所有数据元素均转移到主存储器130。
尽管上述说明是仅用于图解说明而参照单个读取请求来提供，但应了解，可与上文说明相一致地并行处理多个读取请求。
8.总结
尽管上文已描述本发明的各实施例，但应了解，其应仅以举例方式提供而非限定。因此，本发明的宽度及范围不应由任一上述实例性实施例限制，而应仅由下列权利要求及其等价物界定。

Claims (10)

1、一种控制对多个辅助存储单元的存取请求的存储控制器，所述存储控制器包括：
缓冲器；及
控制单元，其用以接收第一读取请求和第二读取请求，所述第一读取请求指定来自第一辅助存储单元的第一数据序列，及所述第二读取请求指定来自第二辅助存储单元的第二数据序列，
所述控制单元分别响应于所述第一读取请求及所述第二读取请求而检索来自所述第一辅助存储单元的所述第一数据序列及来自所述第二辅助存储单元的所述第二数据序列，并将所述第一数据序列及所述第二数据序列二者均存储于所述缓冲器中。
2、如权利要求1所述的存储控制器，其进一步包括主控单元，所述主控单元将所述第一数据序列及所述第二数据序列转移到主存储器。
3、如权利要求2所述的存储控制器，其中所述缓冲器包括控制缓冲器及数据缓冲器，其中所述控制单元将所述第一数据序列及所述第二数据序列存储在所述数据缓冲器中，所述控制单元进一步存储指示其中将要存储所述第一数据序列及所述第二数据序列的存储器的位置的数据。
4、如权利要求3所述的存储控制器，其中所述第一请求进一步指定多个位置描述符，其中第一位置描述符指示所述存储器及其中将一对应子组的所述第一数据序列存储在所述存储器中的对应位置，其中所述控制单元在完成检索所述对应子组之前预取所述第一位置描述符。
5、如权利要求4所述的存储控制器，其中所述控制单元在从所述第一辅助存储单元接收所述对应子组时预取第二位置描述符，其中所述第二位置识别符识别第二子组的数据，根据所述序列次序所述第二子组的数据在所述对应子组之后。
6、一种***，其包括：
存储器；
多个辅助存储单元；
处理单元，其发出指定来自第一辅助存储单元的第一数据序列的第一读取请求及指定来自第二辅助存储单元的第二数据序列的第二读取请求，其中所述第一辅助存储单元及所述第二辅助存储单元包含于所述多个辅助存储单元中；
存储控制器，其处理所述第一读取请求及所述第二读取请求，所述存储控制器包括：
缓冲器；及
控制单元，其用以接收所述第一读取请求及所述第二读取请求，所述控制单元分别响应于所述第一读取请求及所述第二读取请求而检索来自所述第一辅助存储单元的所述第一数据序列及来自所述第二辅助存储单元的所述第二数据序列，并将所述第一数据序列及所述第二数据序列二者存储在所述缓冲器中。
7、如权利要求6所述的***，其进一步包括主控单元，所述主控单元将所述第一数据序列及所述第二数据序列转移到主存储器。
8、如权利要求7所述的***，其中所述缓冲器包括控制缓冲器及数据缓冲器，其中所述控制单元将所述第一数据序列及所述第二数据序列存储在所述数据缓冲器中，所述控制单元进一步存储指示其中将要存储所述第一数据序列及所述第二数据序列的存储器的位置的数据。
9、如权利要求8所述的***，其中所述第一请求进一步指定多个位置描述符，其中第一位置描述符指示所述存储器及其中将对应子组的所述第一数据序列存储在所述存储器中的对应位置，其中所述控制单元在完成检索所述对应子组之前预取所述第一位置描述符。
10、如权利要求9所述的***，其中所述控制单元在从所述第一辅助存储单元接收所述对应子组时预取第二位置描述符，其中所述第二位置识别符识别第二子组的数据，根据所述序列次序所述第二子组的数据在所述对应子组之后。
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