CN104036815A - 用于降低访问延时的非易失性存储装置和相关方法 - Google Patents

用于降低访问延时的非易失性存储装置和相关方法 Download PDF

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Abstract

公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。

Description

用于降低访问延时的非易失性存储装置和相关方法
本申请要求于2013年03月04日提交到韩国知识产权局的第10-2013-0023004号韩国专利申请的优先权，其主旨通过引用完整地包含于此。
技术领域
本发明构思一般涉及一种包括可变电阻存储单元的非易失性存储装置和相关的操作方法。
背景技术
一些内存装置使用可变电阻材料存储信息。这种装置可通常被称为可变电阻存储器装置。这种装置的示例包括相变随机存取存储器（PRAM）、电阻式RAM（RRAM）和磁性RAM（MRAM）。
在典型的可变电阻存储装置中，通过将存储元件从与第一数据值（例如，“1”）对应的第一电阻状态（例如，低电阻）改变为与第二数据值（例如，“0”）对应的第二电阻状态（例如，高电阻）来存储信息。例如，在PRAM中，通过将电流施加到诸如硫族化物的相变材料以将其从相对高电阻的结晶状态（或“置位”状态）改变为相对低电阻的非结晶状态（或“复位”状态）（反之亦然），来存储信息。在PRAM中，电流用于加热然后冷却相变材料，从而假设为置位状态或复位状态。
在一些可变电阻存储器装置中，存储单元与其他组件（诸如寄存器、缓冲器或其他存储器）共享虚拟地址空间。存储单元相比于其他组件可具有不同的访问延时，因此读或写命令的时序可取决于相应的虚拟地址是否指定存储单元或其他组件。
发明内容
在本发明构思的一个实施例中，非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出（I/O）电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。
在本发明构思的另一实施例中，操作非易失性存储装置的方法包括：依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息；解码第一数据包信号，在解码第一数据包信号时发起针对非易失性存储装置的存储器阵列的核存取操作，之后解码第二数据包信号；在解码第二数据包信号时选择性地继续或停止核存取操作。
本发明构思的这些和其他实施例可通过降低核存取操作的访问延时来潜在地提高非易失性存储装置的性能。
附图说明
附图示出本发明构思的被选择的实施例。在附图中，相同的标号表示相同的特征：
图1是根据本发明构思的实施例的非易失性存储装置的框图；
图2是根据本发明构思的实施例的图1中的非易失性存储装置中的存储单元的电路图；
图3是根据本发明构思的实施例的图1中所示的读取电路的电路图；
图4是根据本发明构思的实施例的图1中所示的I/O电路的框图；
图5是根据本发明构思的实施例的图4中所示的缓冲单元的框图；
图6示出根据本发明构思的实施例的用于读取操作的第一数据包信号和第二数据包信号；
图7是根据本发明构思的实施例的图4中所示的行地址缓冲（RAB）单元的框图；
图8是根据本发明构思的实施例的图4中所示的数据输出缓冲（DOB）单元的框图；
图9示出根据本发明构思的实施例的图4中所示的核读取开始信号发生器；
图10是示出根据本发明构思的实施例的操作非易失性存储装置的方法的时序图；
图11是示出根据本发明构思的实施例的操作非易失性存储装置的方法的时序图；
图12是示出根据本发明构思的实施例的操作非易失性存储装置的方法的时序图；
图13是示出根据本发明构思的实施例的操作非易失性存储装置的方法的时序图；
图14是根据本发明构思的实施例的存储***的框图；
图15是根据本发明构思的实施例的存储***的框图；
图16是根据本发明构思的实施例的包括图15的存储***的计算***的框图。
具体实施方式
下面参照附图描述本发明构思的实施例。这些实施例被呈现为教导示例并且不应被解释为限制本发明构思的范围。
在以下描述中，当一个特征被表示为“连接到”或“结合到”另一特征时，该特征可以直接连接或结合到另一特征，或者可以存在介于中间的特征。相反，当一个特征被表示为“直接连接到”或“直接结合到”另一特征时，不存在介于中间的特征。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任意和所有组合。
可使用术语第一、第二等来描述不同的特征，但是所描述的特征不应该受这些术语的限制。相反，这些术语仅是用来区分不同的特征。因此，例如，在不脱离本发明构思的教导的情况下，下面讨论的第一特征可被称作第二特征。指代术语及类似的指示物被解释为包括单数和复数两者，除非在这里另有指示或与上下文明显矛盾。诸如“组成”、“具有”、“包括”和“包含”的术语被解释为开放式的术语，除非另有注明。
除非另有定义，否则这里使用的所有技术术语和科学术语具有与本发明所属领域的普通技术人员所通常理解的意思相同的意思。除非另有规定，否则这里所提供的任何和所有的示例或者术语的用途只是为了更好地阐明本发明构思，而不是对本发明构思的范围的限制。此外，除非表示相反，否则在通用字典中定义的所有术语应根据相关的上下文被解释，并不应以过于正式的含义来解释它们。
如在这里使用的，术语“核存取操作”、“核读取操作”、“核写入操作”是指在存储器阵列或存储器核上执行的各种存储存取操作。相反，术语“重叠窗口存取操作”、“重叠窗口读取操作”、“重叠窗口写入操作”是指在与存储单元共享虚拟地址空间的组件上执行的各种存储器存取操作。换句话说，在本文中，术语“重叠窗口”是指映射到存储器的组件（例如，重叠窗口寄存器），所述组件与存储器阵列或存储器核共享虚拟地址空间。
将参照PRAM描述本发明构思的特定实施例，但本发明构思并不局限于PRAM装置。例如，还可将参照PRAM描述的特定构思应用于包括电阻材料的其他非易失性存储装置，诸如，例如，RRAM和FRAM装置。此外，将参照核读取操作描述特定实施例，但本发明构思并不局限于这些操作类型。即，还可将发明构思应用于其他操作，包括例如核写入操作、核重写操作、核擦除操作等。
图1是根据本发明构思的实施例的非易失性存储装置的框图，图2是根据本发明构思的实施例的图1中所示的非易失性存储装置中的存储单元的电路图。
参照图1，非易失性存储装置1包括：I/O电路10、读取电路20和存储器阵列190（也被称作存储器核190）。
存储器阵列190包括图2中所示的多个非易失性存储单元（MCs）。非易失性MCs存储使用电阻材料的数据。每个非易失性MCs包括：可变电阻电路，包括根据所存储的数据而具有不同的电阻值的相变材料；存取电路（AC），控制流进AC的电流。AC可包括可被串联到RC的二极管、晶体管等。在图2中所示的实施例中，二极管被用作AC。
相变材料通常包含：两种元素的化合物，诸如GaSb、InSb、InSe、Sb2Te3或GeTe；三种元素的化合物，诸如GeSbTe,、GaSeTe、InSbTe、SnSb2Te4或InSbGe；或者四种元素的化合物，诸如AgInSbTe、(GeSn)SbTe、GeSb(SeTe)或Te81Ge15Sb2S2。作为锗（Ge）、锑（Sb）和碲（Te）的化合物的GeSbTe通常被用作相变材料。
I/O电路10依次接收共同提供用于执行单核读取操作的信息的第一数据包信号P1和第二数据包信号P2。连续地提供这些数据包信号，即，首先提供第一数据包信号P1，之后提供第二数据包信号P2。虽然在本示例中讨论了两种数据包信号P1和P2，但本发明构造不限于此。例如，四种数据包信号可对应于一个核读取操作。
通常与时钟信号同步地提供第一数据包信号P1和第二数据包信号P2。例如，可与第一时钟信号（例如，时钟的上升沿）同步地提供第一数据包信号P1，可与第二时钟信号（例如，时钟的下降沿）同步地提供第二数据包信号P2。
第一数据包信号P1可包括命令、第一行地址RADDR1和缓冲器选择信号BA，但不限于此。第二数据包信号P2可包括第二行地址RADDR2，但不限于此。参照附图6详细描述第一数据包信号P1和第二数据包信号P2的示例。通常，第一行地址RADDR1可以是第二行地址RADDR2的上层地址。可选择地，第一行地址RADDR1可以是第二行地址RADDR2的下层地址。
I/O电路10包括多个RAB。每个RAB存储分区地址PADDR。第一数据包信号P1的缓冲器选择信号BA选择RAB之一。
如上所述，I/O电路10依次接收数据包信号P1和P2。在某些情况下，第一数据包信号P1和第二数据包信号P2中的第一个被接收到的信号提供用于发起或执行核读取操作的部分的足够信息，因此核操作可以在接收到其他信号之前开始。例如，可在接收和解码第一数据包信号P1时发起核读取操作，而不需要等待接收第二数据包信号P2。在这些情况下，核读取操作可基于第一数据包信号P1中的信息而开始。
在以下描述的特定实施例中，核读取操作包括位线放电操作、位线预充电操作和开发操作。在这种实施例中，可在接收和解码第一数据包信号P1时执行位线预充电操作，而不需要等待接收第二数据包信号P2。可选择地或此外，可基于第一数据包信号P1执行其他操作，诸如由第一数据包信号P1的缓冲器选择信号BA对行地址缓冲器RAB的选择。首先，读取电路20利用被选择的行地址缓冲器RAB的分区地址PADDR执行放电操作。然后，在执行对第二数据包信号P2的解码之后，读取电路20利用第一行地址RADDR1和第二行地址RADDR2执行预充电操作和开发操作。
通常基于库（bank）执行位线放电操作，因此可以指定由分区地址PADDR放电的区域。然而，可通过第一行地址RADDR1和第二行地址RADDR2的组合指定被预充电和被开发的区域。在第二数据包信号P2被解码之后，可根据解码结果停止核读取操作。
在第一数据包信号P1中的命令指示读取操作的情况下，读取操作可以是核读取操作或重叠窗口寄存器读取操作。为确定命令是否对应于重叠窗口寄存器读取，确定第二数据包信号P2的第二行地址RADDR2中的一些（例如，图6中的地址位a13和a14）是否与重叠窗口地址匹配。如果是，则执行重叠窗口寄存器读取操作，而不执行核读取操作。从而，停止核读取操作，执行重叠窗口寄存器读取操作。
在非易失性存储装置1中，核读取操作在解码第二数据包信号P2之前（即，在确定命令是否指示重叠窗口寄存器读取操作之前）开始。这可以提高性能，因为相比于指示重叠窗口寄存器读取操作，指示命令通常更有可能指示核读取操作，并且相比于重叠窗口寄存器读取操作，需要更长的时间来执行核读取操作。
在以这种方式先执行核读取操作的一部分的情况下，可以减少核读取延时tAA。同样，由于不需要等待接收所有的数据包信号P1和P2而执行核读取操作，因此也可以减少RAS–CAS延时tRCD。
以下将参照图3描述执行上述操作的读取电路20的更详细的示例，并将参照图4、图5、图7、图8和图9描述I/O10的更详细的示例。
图3是根据本发明构思的实施例的图1的读取电路20的电路图。
参照图3，读取电路20包括：放电单元211、预充电单元212、补偿单元214、夹钳单元（clamping unit）216、感测放大器（AMP）218和复用器（MUX）219。
放电单元211使电连接到存储器阵列190的位线（感测节点）放电。放电单元211包括由放电控制信号PLBLDIS控制的NMOS晶体管。
在开发操作之前的预充电期间，预充电单元212将感测节点预充电到预定的电平，例如，电源电压VDD或升压电压VPPSA。预充电单元212包括由预充电控制信号PCHG1控制的PMOS晶体管。为补偿由流过被选择的非易失性存储单元（图2中的MC）的电流Icell产生的感测节点的电平的减小，补偿单元214向感测节点供应补偿电流。
在非易失性存储单元处于SET状态的情况下，相变材料的电阻可以小，从而穿透电流Icell的量大。在非易失性存储单元处于RESET状态的情况下，相变材料的电阻可以大，从而穿透电流Icell的量小。由补偿单元214提供的补偿电流的大小可以是诸如用于在RESET状态下补偿穿透电流Icell。在这种情况下，在SET状态下的感测节点的电平减小，而在RESET状态下的感测节点的电平保持不变。因此，在SET状态下的感测节点的电平和在RESET状态下的感测节点的电平之间的差异可能很大。因此，可以容易地区分SET状态和RESET状态。由此，可以增大感测边缘。补偿单元214可包括由补偿控制信号nPBIAS控制的PMOS晶体管和由电压信号VBIAS控制的PMOS晶体管。
夹钳单元216将耦合到被选择的非易失性存储单元的位线BL的电平固定在可读取的适当的范围内。具体地说，夹钳单元216将位线BL的电平固定在低于相变材料的临界电压的预定电平。这是因为，在位线BL的电平高于或等于临界电压的情况下，可改变被选择的相变存储单元的相变材料的相。夹钳单元216包括由夹钳控制信号VCLAMP控制的NMOS晶体管。
感测AMP218比较感测节点的电平和设置参考电压Vref，并将比较的结果输出到输出端。感测AMP218可以是电流感测AMP或电压感测AMP。MUX219输出感测AMP218的输出信号作为数据。通过MUX控制信号PMUX启用MUX219。
图4是根据本发明构思的实施例的图1中的I/O电路10的框图。
参照图4，I/O电路10包括缓冲单元101、RAB单元102、DOB单元103和核读取开始信号（RSARD）发生器104。
缓冲单元101利用时钟CLK、第一数据包信号P1和第二数据包信号P2产生第一行地址RADDR1、第二行地址RADDR2、第一边缘信号ACTCMDR、第二边缘信号ACTCMDF和设置信号ACTCMDR_D，参照图5对此更详细地描述。
RAB单元102接收和缓冲分区地址PADDR，并且接收和选择性地输出缓冲器选择信号BA。分区地址PADDR是上层地址（例如，图6中的地址位a20到a32），参照图7对此更详细地描述。DOB单元103接收并缓存从存储器阵列190输出的数据，并且接收和选择性地输出缓冲器选择信号BA，参照图8对此更详细地描述。
在上述示例中，RAB单元102和DOB单元103接收相同的缓冲器选择信号BA，但本发明构思不限于此。可选择地，RAB单元102和DOB单元103可接收不同的选择信号。
RSARD发生器104利用第二边缘信号ACTCMDF和设置信号ACTCMDR_D产生核读取开始信号RSARD。核读取开始信号RSARD是指示开始核读取操作的内部命令，参照图9对此更详细地描述。
图5是根据本发明构思的实施例的图4中的缓冲单元101的框图。图6示出根据本发明构思的实施例的用于读取操作的第一数据包信号和第二数据包信号。
参照图5，缓冲单元101包括：时钟缓冲器110、命令缓冲器120、命令解码器130、第一地址寄存器151、第二地址寄存器152和延时器140。时钟缓冲器110从外部源接收时钟CLK。命令缓冲器120从外部源接收第一数据包信号P1和第二数据包信号P2。
参照图6，与时钟CLK的上升沿同步地接收的第一数据包信号P1包括：命令（例如，从CA0和CA1输入的L和H）、第一行地址RADDR1（例如，从CA2到CA6输入的地址位a15到a19）、缓冲器选择信号BA（例如，从CA7和CA8输入的地址位BA0和BA1）。缓冲器选择信号BA选择稍后将描述的多个地址缓冲器RAB_A到RAB_D中的至少一个，或者多个数据缓冲器DOB_A到DOB_D中的至少一个。与时钟CLK的下降沿同步地接收的第二数据包信号P2包括第二行地址RADDR2（例如，从CA0到CA9输入的地址位a5到a14）。也就是说，可根据时钟是在上升沿还是在下降沿来将命令或地址输入到CA0到CA1。
再参照图5，命令解码器130接收时钟CLK、第一数据包信号P1和第二数据包信号P2并将对其解码。结果，命令解码器130产生第一边缘信号ACTCMDR和第二边缘信号ACTCMDF。第一边缘信号ACTCMDR是与时钟CLK的上升沿同步地产生的信号，第二边缘信号ACTCMDF是与时钟CLK的下降沿同步地产生的信号，但本发明构思不限于此。
延时器140接收第一边缘信号ACTCMDR并产生由分区地址设置时间tS_PADDR延时的设置信号ACTCMDR_D。第一地址寄存器151接收第一边缘信号ACTCMDR和第一数据包信号P1，并提供第一行地址RADDR1。第二地址寄存器152接收第二边缘信号ACTCMDF和第二数据包信号P2，并提供第二行地址RADDR2。
图7是根据本发明构思的实施例的图4中的RAB单元102的框图。
参照图7，RAB单元102包括多个地址缓冲器RAB_A至RAB_D、第一MUX102a和第二MUX102b。在图7中，示出四个地址缓冲器RAB_A至RAB_D，但本发明构思不限于此，并且地址缓冲器的数量可以变化。
分区地址PADDR不同于第一行地址RADDR1和第二行地址RADDR2。分区地址PADDR是上层地址，例如，地址位a20至a32。在地址缓冲器RAB_A至RAB_D中的一个地址缓冲器（例如，RAB_A）中存储分区地址PADDR。同时，可利用第一行地址RADDR1中的缓冲器选择信号BA选择地址缓冲器RAB_A至RAB_D中的一个地址缓冲器。在将缓冲器选择信号BA输入到第二MUX120的情况下，输出存储在与缓冲器选择信号BA相应的地址缓冲器（例如，RAB_A）中的分区地址PADDR。与分区地址PADDR相应的存储器阵列的区域可以是放电区域。
图8是根据本发明构思的实施例的图4中的DOB单元103的框图。
参照图8，DOB单元103包括多个数据缓冲器DOB_A至DOB_D、第三MUX103a、第四MUX103b和输出状态机103c。在图8中，示出四个数据缓冲器DOB_A至DOB_D，但本发明构思不限于此，并且数据缓冲器的数量可以变化。
可在数据缓冲器DOB_A至DOB_D中的一个数据缓冲器中存储从存储器阵列输出的数据DATA。这里，可利用第一行地址RADDR1中的缓冲器选择信号BA选择数据缓冲器DOB_A至DOB_D中的一个数据缓冲器。在将缓冲器选择信号BA输入到第四MUX103b的情况下，在与缓冲器选择信号BA相应的数据缓冲器（例如，DOB_A）中存储数据DATA。类似地，在将缓冲器选择信号BA输入到第三MUX103a的情况下，输出存储在与缓冲器选择信号BA相应的数据缓冲器（例如，DOB_A）中的数据DATA。
输出状态机103c利用预定的地址a0至a4以预定数量的比特（例如，256比特）为单位分离输出数据DATA，并将数据DATA输出到DQ引脚（pin）。
图9示出根据本发明构思的实施例的图4中的核读取开始信号发生器104。
参照图9，核读取开始信号RSARD是控制核读取操作开始的内部命令。在激活核读取开始信号RSARD的情况下，开始核读取操作。读取电路20包括SR锁存器210和SR锁存器220、与运算器230和与运算器240、或运算器250和脉冲发生器260。
由重置信号RST重置SR锁存器210。例如，在将设置信号ACTCMDR_D激活到高电平时，相应地输出高电平的第一输出信号OUT1。类似地，由重置信号RST重置SR锁存器220。例如，在将第二边缘信号ACTCMDF激活到高电平的情况下，相应地输出高电平的第二输出信号OUT2。
与运算器230接收SR锁存器220的第二输出信号OUT2和设置信号ACTCMDR_D。在第二输出信号OUT2和设置信号ACTCMDR_D都在高电平的情况下，输出高电平。与运算器240接收SR锁存器220的第一输出信号OUT1和第二边缘信号ACTCMDF。在第一输出信号OUT1和第二边缘信号ACTCMDF都在高电平的情况下，输出高电平。
或运算器250接收与运算器230和与运算器240的输出值。在或运算器250的两个输出值中的一个输出值为高电平的情况下，输出指示开始核读取的核读取开始信号RSARD。从而，在将设置信号ACTCMDR_D和第二边缘信号ACTCMDF都（例如，在高电平）被激活的情况下，核读取开始信号RSARD被激活。脉冲发生器260利用核读取开始信号RSARD的反向值产生重置信号RST。
图10和图11是示出根据本发明构思的实施例的操作非易失性存储装置的方法的时序图。图10和图11示出在高频率（例如，166Mbps或更高）下的操作。图10示出连续执行核读取操作的示例，图11示出在核读取操作正执行时被停止的示例。
参照图10，与时钟CLK的第一边缘（例如，上升沿）同步地产生第一边缘信号ACTCMDR（S501），并且与时钟CLK的第一边缘同步地输入第一数据包信号P1。然后，与时钟CLK的第二边缘（例如，下降沿）同步地产生第一边缘信号ACTCMDR（S502），并且与时钟CLK的第二边缘同步地输入第二数据包信号P2。
设置信号ACTCMDR_D从时钟CLK的第一边缘延迟分区地址设置时间tS_PADDR，然后被激活（S503）。这里，只有在经过分区地址设置时间tS_PADDR之后，才可以使用分区地址。也就是说，分区地址设置时间tS_PADDR是发起后续操作所需的时间。当第一数据包信号P1的缓冲器选择信号BA被激活时，缓冲器选择信号BA选择地址缓冲器RAB_A至RAB_D中的一个地址缓冲器。将在地址缓冲器RAB_A至RAB_D中选择的地址缓冲器的分区地址PADDR供应到读取电路20。
如上所示，核读取开始信号RSARD是发起核读取操作的执行的内部命令。基于第二边缘信号ACTCMDF和设置信号ACTCMDR_D产生核读取开始信号RSARD。在激活第二边缘信号ACTCMDF然后激活设置信号ACTCMDR_D的情况下，激活核读取开始信号RSARD（S504和S505）。
由于在高频下早于设置信号ACTCMDR_D激活第二边缘信号ACTCMDF，可由设置信号ACTCMDR_D确定核读取开始信号RSARD的激活时间。在经过分区地址设置时间tS_PADDR之后激活设置信号ACTCMDR_D。在激活设置信号ACTCMDR_D之后激活核读取开始信号RSARD的情况下，可利用分区地址PADDR执行位线放电操作。可选择地，可以只产生设置信号ACTCMDR。
核读取状态信号RDST是指示执行核读取操作正被执行的信号。在接收核读取开始信号RSARD之后，激活核读取状态信号RDST（S506）。详细地说，将核读取状态信号RDST激活到高电平时，执行核读取操作。如上所述，放电控制信号PLBLDIS是控制读取电路（例如，图3中的读取电路20）的放电单元211的信号。将放电控制信号PLBLDIS激活到高电平以使位线放电。在接收到核读取状态信号RDST之后，激活放电控制信号PLBLDIS（S507）。
如上所述，预充电控制信号PCHG1是控制读取电路（例如，图3中的读取电路20）的预充电单元212的信号。将预充电控制信号PCHG1激活到低电平以使位线放电。在接收到字线选择信号PWLX时，激活预充电控制信号PCHG1（S508）。
同时，确定核读取停止信号READSTOP维持在不被激活的情况下的低状态。详细地讲，在执行核读取操作时，解码第二数据包信号P2以确认第二行地址RADDR2中的一些（例如，图6中的地址位a13和a14）是否与重叠窗口地址匹配。如果不是，则继续执行核读取操作。因此，不激活核读取停止信号READSTOP。
参照图11，在核读取操作正执行时被停止的情况下，执行以下操作。与时钟CLK的第一边缘（例如，上升沿）同步地产生第一边缘信号ACTCMDR（S501）。与时钟CLK的第二边缘（例如，下降沿）同步地产生第一边缘信号ACTCMDR（S502）。设置信号ACTCMDR_D从时钟CLK的第一边缘延迟分区地址设置时间tS_PADDR，然后被激活（S503）。在激活第二边缘信号ACTCMDF然后激活设置信号ACTCMDR_D的情况下，激活核读取开始信号RSARD（S504和S505）。在接收到核读取开始信号RSARD之后，激活核读取状态信号RDST（S506）。在接收到核读取状态信号RDST之后，激活放电控制信号PLBLDIS（S507）。在接收到字线选择信号PWLX之后，激活预充电控制信号PCHG1（S508）。
在执行核读取操作时，激活核读取停止信号READSTOP。在执行核读取操作时，第二数据包信号P2的第二行地址RADDR2中的一些（例如，图6中的地址位a13和a14）与重叠窗口地址匹配，停止核读取操作，并且需要执行重叠窗口寄存器读取操作。因此，在第二数据包信号P2的第二行地址RADDR2中的一些与重叠窗口地址匹配的情况下，激活核读取停止信号READSTOP。
在接收到核读取停止信号READSTOP之后，核读取状态信号RDST失活到低电平（S511）。因此，字线选择信号PWLX也失活（S512），在接收到字线选择信号PWLX之后，预充电控制信号PCHG1也失活（S513）。
根据本发明构思的实施例，图12和图13是示出根据本发明构思的实施例的操作非易失性存储装置的方法的时序图。图12和图13示出在低频率（例如，低于166Mbps）的操作。以下描述将针对图10和图11的区别。图12示出连续执行核读取操作的示例，图13示出在核读取操作正执行时被停止的示例。
参照图12和图13，在激活第二边缘信号ACTCMDF然后激活设置信号ACTCMDR_D的情况下，激活核读取开始信号RSARD（S504，S505）。由于在低频下早于第二边缘信号ACTCMDF激活设置信号ACTCMDR_D，因此可由第二边缘信号ACTCMDF确定核读取开始信号RSARD的激活时间。
图14是根据本发明构思的实施例的存储***的框图。
参照图14，存储***1000包括非易失性存储装置1100和控制器1200。可根据图1至图13的描述构造和操作非易失性存储装置1100。
控制器1200连接到主机和非易失性存储装置1100。控制器1200响应于来自主机的请求访问非易失性存储装置1100。例如，控制器1200可控制非易失性存储装置1100的读取、写入、擦除和后台操作。控制器1200提供非易失性存储装置1100和主机之间的接口。控制器1200驱动用于控制非易失性存储装置1100的固件。
作为示例，控制器1200还包括诸如随机存取存储器（RAM）、处理单元、主机接口、存储器接口等的特征。RAM可用作处理单元的操作存储器、非易失性存储装置1100和主机之间的高速缓冲存储器、非易失性存储装置1100和主机之间的缓冲存储器之间的至少一种。处理单元控制控制器1200的操作。
主机接口可以实现用于交换主机和控制器1200之间的数据的协议。例如，控制器1200可被构造为通过诸如通用串行总线（USB）、多媒体卡（MMC）、外设部件互连标准（PCI）协议、PCI-高速（PCI-E）协议、先进技术附件（ATA）协议、串行-ATA协议、并行-ATA协议,小型计算机***接口（SCSI）协议、增强型小磁盘接口（ESDI）协议和集成驱动电子（IDE）协议的各种接口协议中的一种协议与外部装置（主机）通信。存储器接口可与非易失性存储装置1100进行交互。这里，存储器接口可包括例如NAND接口或NOR接口。
存储***1000还包括误差校正块。误差校正块可被构造为利用误差校正码（ECC）检测和校正存储在存储***1000中的数据。作为示例，可作为控制器1200的组件提供误差校正块。可选择地，还可以将误差校正块提供为非易失性存储装置1100的组件。
可将控制器1200和非易失性存储装置1100集成在一个半导体装置中。作为示例，可将控制器1200和非易失性存储装置1100集成在一个半导体装置中以形成存储卡。例如，可将控制器1200和非易失性存储装置1100集成在一个半导体装置中以形成多媒体卡（MMC、RS-MMC、MMCmicro)、安全数字卡（SD、miniSD、microSD）、通用闪存（UFS）、PC卡（原PCMCIA或PCMCIA卡）、致密闪存（CF）卡、智能媒体卡（SM）卡、记忆棒等，但不限于此。
作为另一示例，可将控制器1200和非易失性存储装置1100集成在一个半导体装置中以形成固态盘/驱动器（SSD）。SSD包括被构造为在半导体存储器中存储数据的存储装置。
在存储***1000形成SSD时，显著提高连接到存储***1000的主机的操作速度。作为另一示例，存储***1000可包括或被包含于计算机、超移动个人计算机（UMPC）、工作站、上网本、个人数字助理（PDA）、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、便携式游戏台、导航装置、黑盒子、数字相机、三维电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频录像机、数字视频播放器、能够在无线环境下发送/接收信息的装置、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置或者嵌入式***，但不限于此。
可以以各种方式封装非易失性存储装置1100或存储***1000。例如，可在堆叠式封装（PoP）、球栅阵列（BGA）封装、芯片尺寸封装（CSP）、塑料芯片载体（PLCC）、塑料双列直插式封装（PDIP）、窝伏尔组件中的冲模（die）、晶片形式的冲模、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料度量四方扁平封装（MQFP)、薄型四方扁平封装（TQFP）、小外型集成电路（SOIC）、收缩型小外形封装（SSOP)、薄型小尺寸封装（TSOP）、薄型四方扁平封装（TQFP）、***级封装（SIP）、多芯片封装（MCP)、晶圆级组合封装（WFP）或晶圆级处理栈封装（WSP）。
图15是根据本发明构思的实施例的存储***的框图。图15中的存储***是在图14中示出的存储***1000的变形。
参照图15，存储***2000包括非易失性存储器2100和控制器2200。非易失性存储器2100包括多个非易失性存储芯片。非易失性存储芯片被分为多个组。每组的非易失性存储芯片被构造为通过公共通道与控制器2200通信。例如，非易失性存储芯片可通过第一通道CH1至第k通道CHk与控制器2200通信。
每个非易失性存储芯片可以以与图1至图13中所示的非易失性存储装置相同的方式被构造。虽然在图15中示出将多个非易失性存储芯片连接到一个通道，但是可将存储***2000修改为将一个非易失性存储芯片连接到通道。
图16是根据本发明构思的实施例的包括存储***的计算***的框图。计算***可被构造为包含图14中所示的存储***1000和图15中所示的存储***2000中的一种或两种。
参照图16，计算***3000包括中央处理单元（CPU）3100、RAM3200、用户接口3300、电源3400和存储***2000。
通过***总线3500将存储***2000电连接到CPU3100、RAM3200、用户接口3300和电源3400。可将通过用户接口3300提供或由CPU3100处理的数据存储在存储***2000中。在图16中，可通过控制器2000将非易失性存储器2100连接到***总线3500。然而，非易失性存储器2100可选择地被构造为直接连接到***总线3500。
上述描述是对实施例的说明而不被解释为对其限制。虽然已描述了一些实施例，但本领域技术人员将容易理解，在不实质上脱离本发明构思的范围的情况下，可以在实施例中进行很多修改。因此，意图所有这样的修改旨都包括在由权利要求限定的本发明的范围内。

Claims (20)

1.一种非易失性存储装置，所述装置包括：
存储器核，包括多个可变电阻存储单元；
输入/输出I/O电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出I/O电路还被构造为在解码第一数据包信号时发起核存取操作，并且在解码第二数据包信号时选择性地继续或停止核存取操作；
读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。
2.根据权利要求1所述的非易失性存储装置，其中，所述核存取操作为非易失性存储装置的核读取操作。
3.根据权利要求2所述的非易失性存储装置，其中，所述部分核存取操作为用于核读取操作的位线放电操作。
4.根据权利要求2所述的非易失性存储装置，其中，第一数据包信号和第二数据包信号分别包括用于核读取操作的第一行地址和第二行地址。
5.根据权利要求4所述的非易失性存储装置，其中，I/O电路基于第二行地址确定第一数据包信号和第二数据包信号是与核读取操作相应还是与非核读取操作相应。
6.根据权利要求4所述的非易失性存储装置，其中，I/O电路在确定第一数据包信号和第二数据包信号与非核读取操作相应时停止核读取操作，并在确定第一数据包信号和第二数据包信号与核读取操作相应时继续核读取操作。
7.根据权利要求4所述的非易失性存储装置，其中，第一行地址为第二行地址的上层地址。
8.根据权利要求1所述的非易失性存储装置，其中，第一数据包信号包括命令。
9.根据权利要求1所述的非易失性存储装置，其中，I/O电路包括存储有分区地址的多个地址缓冲器，并且第一数据包信号包括用于选择所述多个地址缓冲器中的一个地址缓冲器的缓冲器选择信号。
10.根据权利要求9所述的非易失性存储装置，其中，读取电路利用由缓冲器选择信号选择的地址缓冲器的分区地址执行所述部分核读取操作。
11.根据权利要求10所述的非易失性存储装置，其中，在分区地址的设置时间之后，读取电路执行所述部分核读取操作。
12.根据权利要求8所述的非易失性存储装置，其中，在I/O电路接收第二数据包信号之后，读取电路执行所述部分核读取操作。
13.根据权利要求1所述的非易失性存储装置，其中，作为确定第二数据包信号与重叠窗口地址重叠的结果，停止核存取操作。
14.根据权利要求1所述的非易失性存储装置，其中，与时钟信号的上升沿同步地提供第一数据包信号至I/O电路，与时钟信号的下降沿同步地提供第二数据包信号至I/O电路。
15.根据权利要求1所述的非易失性存储装置，其中，可变电阻存储单元包括相变存储单元。
16.一种操作非易失性存储装置的方法，所述方法包括：
依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息；
解码第一数据包信号，在解码第一数据包信号时发起针对非易失性存储装置的存储器阵列的核存取操作，之后解码第二数据包信号；
在解码第二数据包信号时选择性地继续或停止核存取操作。
17.根据权利要求16所述的方法，其中，所述核存取操作是非易失性存储装置的核读取操作。
18.根据权利要求16所述的方法，其中，发起核存取操作的步骤包括在存储器阵列上执行位线放电操作。
19.根据权利要求18所述的方法，其中，继续核存取操作的步骤包括在存储器阵列上执行位线预充电操作和开发操作。
20.根据权利要求16所述的方法，还包括：在停止核存取操作时，基于第一数据包信号和第二数据包信号中的信息，访问重叠窗口寄存器。
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