JP3248992B2 - マルチプロセッサ - Google Patents
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- OSWPMRLSEDHDFF-UHFFFAOYSA-N methyl salicylate Chemical compound COC(=O)C1=CC=CC=C1O OSWPMRLSEDHDFF-UHFFFAOYSA-N 0.000 claims 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【0001】
【産業上の利用分野】本発明はスーパコンピュータのよ
うに、スカラ命令を実行するスカラユニットと、ベクト
ル命令を実行するベクトルユニットとを備えたマルチプ
ロセッサシステムに係り、更に詳しくはアーキテクチャ
が異なる複数のスカラユニットから送られるベクトル命
令を単一のベクトルユニットによって処理することを可
能とする非対称ベクトルマルチプロセッサに関する。
うに、スカラ命令を実行するスカラユニットと、ベクト
ル命令を実行するベクトルユニットとを備えたマルチプ
ロセッサシステムに係り、更に詳しくはアーキテクチャ
が異なる複数のスカラユニットから送られるベクトル命
令を単一のベクトルユニットによって処理することを可
能とする非対称ベクトルマルチプロセッサに関する。
【0002】
【従来の技術】近年のデータ処理システムの高性能化に
伴って、複数のプロセッサをデータ処理システムの内部
に設けたり、あるいは例えば演算や画像処理を専門に実
行する専用プロセッサが設けられる傾向がある。例えば
スーパコンピュータにおいては、一般にスカラ演算を実
行するスカラプロセッサとベクトル演算を実行するベク
トルプロセッサとが備えられており、スカラプロセッサ
においてベクトル演算命令が検出されると、その命令は
ベクトルプロセッサに送られて実行されるような形式に
なっている。
伴って、複数のプロセッサをデータ処理システムの内部
に設けたり、あるいは例えば演算や画像処理を専門に実
行する専用プロセッサが設けられる傾向がある。例えば
スーパコンピュータにおいては、一般にスカラ演算を実
行するスカラプロセッサとベクトル演算を実行するベク
トルプロセッサとが備えられており、スカラプロセッサ
においてベクトル演算命令が検出されると、その命令は
ベクトルプロセッサに送られて実行されるような形式に
なっている。
【0003】ベクトルプロセッサは、繰り返し演算を高
速に行うプロセッサであり、特に同一演算の繰り返しを
頻繁に必要とする画像処理やシミュレーション等の分野
で有効なものである。
速に行うプロセッサであり、特に同一演算の繰り返しを
頻繁に必要とする画像処理やシミュレーション等の分野
で有効なものである。
【0004】ベクトルプロセッサは、例えば、FORT
RAN言語でのDOループ、すなわち、 DO 10I=1,100 C(I)=A(I)*B(I) 10 CONTINUE で表されるような繰り返し演算に対して最適化されたア
ーキテクチャを持っている。
RAN言語でのDOループ、すなわち、 DO 10I=1,100 C(I)=A(I)*B(I) 10 CONTINUE で表されるような繰り返し演算に対して最適化されたア
ーキテクチャを持っている。
【0005】一定の演算を複数のデータに対して繰り返
すような処理をベクトル処理といい、大量の繰り返し演
算を行う演算装置にあっては、ベクトル処理を高速に実
行することが必要となる。
すような処理をベクトル処理といい、大量の繰り返し演
算を行う演算装置にあっては、ベクトル処理を高速に実
行することが必要となる。
【0006】ここで、一般のMPU(Micro Processing
Unit)では、前述のような繰り返し乗算を 100回繰り返
す式が与えられた場合、乗算命令MULを 100回展開す
ることにより行うことになり、この場合、命令のフェッ
チ、デコード、オペランドの読み出しや書き込み等も 1
00回繰り返すことになる。
Unit)では、前述のような繰り返し乗算を 100回繰り返
す式が与えられた場合、乗算命令MULを 100回展開す
ることにより行うことになり、この場合、命令のフェッ
チ、デコード、オペランドの読み出しや書き込み等も 1
00回繰り返すことになる。
【0007】これに対し、ベクトルプロセッサでは、ベ
クトル命令として、乗算やその他の演算、入出力命令等
が与えられると、予めレジスタで指定された繰り返し数
(ベクトル長)の演算を連続して1命令で処理するた
め、99回分の命令のフェッチ、デコード時間等を省略で
きる。
クトル命令として、乗算やその他の演算、入出力命令等
が与えられると、予めレジスタで指定された繰り返し数
(ベクトル長)の演算を連続して1命令で処理するた
め、99回分の命令のフェッチ、デコード時間等を省略で
きる。
【0008】したがって、ベクトルプロセッサを用いて
ベクトル処理を行うことにより高能率で演算ができ、ト
ータルの演算時間を大幅に短縮できる。また、ベクトル
プロセッサでは、同じループ内に存在する他の命令や、
入出力命令を並列に実行できるように複数の演算器を持
っているため、例えば、前述したFORTRAN言語で
のDOループ内に加算命令が追加されていた場合、すな
わち、 DO 10I=1,100 C(I)=A(I)*B(I) F(1)=D(I)+E(I) 10 CONTINUE で表されるような繰り返し演算となっていた場合、演算
に対する効率がさらにアップする。
ベクトル処理を行うことにより高能率で演算ができ、ト
ータルの演算時間を大幅に短縮できる。また、ベクトル
プロセッサでは、同じループ内に存在する他の命令や、
入出力命令を並列に実行できるように複数の演算器を持
っているため、例えば、前述したFORTRAN言語で
のDOループ内に加算命令が追加されていた場合、すな
わち、 DO 10I=1,100 C(I)=A(I)*B(I) F(1)=D(I)+E(I) 10 CONTINUE で表されるような繰り返し演算となっていた場合、演算
に対する効率がさらにアップする。
【0009】前述のように、例えばスーパコンピュータ
では、スカラプロセッサ(スカラユニット)で検出され
たベクトル命令はベクトルプロセッサ(ベクトルユニッ
ト)に送られて実行されるが、これに関連して2つのス
カラユニットが1つのベクトルユニットに接続されたD
SP(デュアル・スカラ・プロセッサ)システムがあ
る。図8はこのこのDSPシステムの構成ブロック図で
ある。
では、スカラプロセッサ(スカラユニット)で検出され
たベクトル命令はベクトルプロセッサ(ベクトルユニッ
ト)に送られて実行されるが、これに関連して2つのス
カラユニットが1つのベクトルユニットに接続されたD
SP(デュアル・スカラ・プロセッサ)システムがあ
る。図8はこのこのDSPシステムの構成ブロック図で
ある。
【0010】図8において、2つのスカラユニット7
1,72、およびベクトルユニット73がそれぞれ主記
憶装置70に接続され、また各スカラユニット71,7
2はベクトルユニット73に接続されている。このDS
Pシステムではベクトルユニット内のベクトル命令実行
部の切換えを行うことにより、2つのスカラユニットか
ら送られるベクトル命令の実行がなされている。この場
合ベクトルユニットに接続される2つのスカラユニット
のアーキテクチャは1種類のみに限られていた。
1,72、およびベクトルユニット73がそれぞれ主記
憶装置70に接続され、また各スカラユニット71,7
2はベクトルユニット73に接続されている。このDS
Pシステムではベクトルユニット内のベクトル命令実行
部の切換えを行うことにより、2つのスカラユニットか
ら送られるベクトル命令の実行がなされている。この場
合ベクトルユニットに接続される2つのスカラユニット
のアーキテクチャは1種類のみに限られていた。
【0011】
【発明が解決しようとする課題】近年様々な特徴を持つ
アーキテクチャが開発され、それらの中でもRISC
(リデュースド・インストラクション・セット・コンピ
ュータ)アーキテクチャの性能向上は著しいものがあ
る。しかしながら、そのような新しいアーキテクチャを
スカラユニットとベクトルユニットとを備えたスーパコ
ンピュータのスカラユニット用に採用するためには従来
のオペレーションシステム(OS)を新しいアーキテク
チャ用のOSに取り換えなければならず、新しいアーキ
テクチャ用のOSがない場合には新しいOSを新規に開
発しなければ実際に使用することができないという問題
点があった。また新しいアーキテクチャを採用する場合
には、これまでに蓄積されている従来のアーキテクチャ
を用いたソフトウェア資産が使用できなくなるという問
題点もあった。
アーキテクチャが開発され、それらの中でもRISC
(リデュースド・インストラクション・セット・コンピ
ュータ)アーキテクチャの性能向上は著しいものがあ
る。しかしながら、そのような新しいアーキテクチャを
スカラユニットとベクトルユニットとを備えたスーパコ
ンピュータのスカラユニット用に採用するためには従来
のオペレーションシステム(OS)を新しいアーキテク
チャ用のOSに取り換えなければならず、新しいアーキ
テクチャ用のOSがない場合には新しいOSを新規に開
発しなければ実際に使用することができないという問題
点があった。また新しいアーキテクチャを採用する場合
には、これまでに蓄積されている従来のアーキテクチャ
を用いたソフトウェア資産が使用できなくなるという問
題点もあった。
【0012】また前述のDSPシステムにおいてスカラ
ユニットのアーキテクチャの種類が1種類に限られてい
たために、2つのスカラユニットのうち一方に従来のア
ーキテクチャを採用し、他方に新しいアーキテクチャを
採用するということはできないという問題点があった。
ユニットのアーキテクチャの種類が1種類に限られてい
たために、2つのスカラユニットのうち一方に従来のア
ーキテクチャを採用し、他方に新しいアーキテクチャを
採用するということはできないという問題点があった。
【0013】本発明は、例えば前述のDSPシステムに
おいて1つのベクトルユニットに対して異なるアーキテ
クチャを有する複数のスカラユニットを接続し、アーキ
テクチャの異なるスカラユニットから送られるベクトル
命令を1つのベクトルユニットによって処理可能とする
ことを目的とする。
おいて1つのベクトルユニットに対して異なるアーキテ
クチャを有する複数のスカラユニットを接続し、アーキ
テクチャの異なるスカラユニットから送られるベクトル
命令を1つのベクトルユニットによって処理可能とする
ことを目的とする。
【0014】
【課題を解決するための手段】図1は本発明の原理構成
ブロック図である。同図は異なるアーキテクチャを有
し、スカラ命令を処理する複数のスカラユニット1と、
スカラユニット1から送られるベクトル命令を処理する
ベクトルユニット2とを備えた非対称ベクトルマルチプ
ロセッサにおいて、単一のベクトルユニット2によって
複数のアーキテクチャに対応するベクトル命令を実行可
能とする本発明の原理構成ブロック図である。
ブロック図である。同図は異なるアーキテクチャを有
し、スカラ命令を処理する複数のスカラユニット1と、
スカラユニット1から送られるベクトル命令を処理する
ベクトルユニット2とを備えた非対称ベクトルマルチプ
ロセッサにおいて、単一のベクトルユニット2によって
複数のアーキテクチャに対応するベクトル命令を実行可
能とする本発明の原理構成ブロック図である。
【0015】図1において、命令変換手段3はベクトル
ユニット2の内部に、複数のスカラユニットが有するア
ーキテクチャの1つ以上にそれぞれ対応して備えられ、
1つ以上の各アーキテクチャに対応するスカラユニット
1から送られるベクトル命令をベクトルユニット2の内
部で処理可能な命令形式に変換するものである。
ユニット2の内部に、複数のスカラユニットが有するア
ーキテクチャの1つ以上にそれぞれ対応して備えられ、
1つ以上の各アーキテクチャに対応するスカラユニット
1から送られるベクトル命令をベクトルユニット2の内
部で処理可能な命令形式に変換するものである。
【0016】ベクトル命令実行手段4はベクトルユニッ
ト2の内部に備えられ、命令変換手段3から送られる変
換後のベクトル命令を実行するものである。なお、図1
において、一部のスカラユニットから命令変換手段3を
経由することなく直接ベクトル命令実行手段4に対して
ベクトル命令が送られているが、これはスカラユニット
1とベクトルユニット2とで用いられているアーキテク
チャが同一の場合に対応し、この場合は命令変換を行う
必要がないため命令変換手段3を経由することなくスカ
ラユニット1からベクトル命令がベクトル命令実行手段
4に送られ、ベクトル命令が実行される。
ト2の内部に備えられ、命令変換手段3から送られる変
換後のベクトル命令を実行するものである。なお、図1
において、一部のスカラユニットから命令変換手段3を
経由することなく直接ベクトル命令実行手段4に対して
ベクトル命令が送られているが、これはスカラユニット
1とベクトルユニット2とで用いられているアーキテク
チャが同一の場合に対応し、この場合は命令変換を行う
必要がないため命令変換手段3を経由することなくスカ
ラユニット1からベクトル命令がベクトル命令実行手段
4に送られ、ベクトル命令が実行される。
【0017】
【作用】本発明においては、図1の原理構成に加えて、
例えばベクトルユニット2に接続されている各スカラユ
ニット1のアーキテクチャを示すデータを保持する構成
制御レジスタがベクトルユニット2の内部に備えられ、
この構成制御レジスタから命令変換手段3、例えば命令
変換回路にそのアーキテクチャを示すデータが出力さ
れ、そのデータに応じて命令変換回路によってスカラユ
ニット1から送られるベクトル命令がベクトルユニット
2の内部で処理可能な命令形式に変換されて、ベクトル
命令実行手段4によって実行される。
例えばベクトルユニット2に接続されている各スカラユ
ニット1のアーキテクチャを示すデータを保持する構成
制御レジスタがベクトルユニット2の内部に備えられ、
この構成制御レジスタから命令変換手段3、例えば命令
変換回路にそのアーキテクチャを示すデータが出力さ
れ、そのデータに応じて命令変換回路によってスカラユ
ニット1から送られるベクトル命令がベクトルユニット
2の内部で処理可能な命令形式に変換されて、ベクトル
命令実行手段4によって実行される。
【0018】従って、単一のベクトルユニットによっ
て、複数の異なるアーキテクチャを有するスカラユニッ
トから送られる形式の異なるベクトル命令の処理を行う
ことが可能となる。
て、複数の異なるアーキテクチャを有するスカラユニッ
トから送られる形式の異なるベクトル命令の処理を行う
ことが可能となる。
【0019】
【実施例】図2は本発明を用いるDSPシステムの実施
例の構成ブロック図である。同図においては、2つの異
なるアーキテクチャA,Bを有する2つのスカラユニッ
トが1つのベクトルユニットに接続されている。すなわ
ちアーキテクチャAを有するスカラユニット11は接続
線11aを介して、またアーキテクチャBを有するスカ
ラユニット12は接続線12aを介してベクトルユニッ
ト13に接続されている。
例の構成ブロック図である。同図においては、2つの異
なるアーキテクチャA,Bを有する2つのスカラユニッ
トが1つのベクトルユニットに接続されている。すなわ
ちアーキテクチャAを有するスカラユニット11は接続
線11aを介して、またアーキテクチャBを有するスカ
ラユニット12は接続線12aを介してベクトルユニッ
ト13に接続されている。
【0020】ベクトルユニット13はスカラユニット1
1からのベクトル命令の変換を行う命令変換回路21、
スカラユニット12からのベクトル命令の変換を行う命
令変換回路22、2つの命令変換回路21,22に対し
て、それぞれに接続されているスカラユニットにおいて
用いられているアーキテクチャの種類を示すデータを出
力する構成制御レジスタ23、および2つの命令変換回
路21,22から出力されたベクトル命令を実行するベ
クトル命令実行部24によって構成されている。そして
ベクトルユニット13内の構成制御レジスタ23の格納
内容は端末14から設定される。
1からのベクトル命令の変換を行う命令変換回路21、
スカラユニット12からのベクトル命令の変換を行う命
令変換回路22、2つの命令変換回路21,22に対し
て、それぞれに接続されているスカラユニットにおいて
用いられているアーキテクチャの種類を示すデータを出
力する構成制御レジスタ23、および2つの命令変換回
路21,22から出力されたベクトル命令を実行するベ
クトル命令実行部24によって構成されている。そして
ベクトルユニット13内の構成制御レジスタ23の格納
内容は端末14から設定される。
【0021】図2の実施例の動作を具体的なベクトル命
令の例を用いて説明する。その例として、以下に示すよ
うに同じ目的の命令でありながら、アーキテクチャの相
違によって形式の異なる,の命令があるものとす
る。
令の例を用いて説明する。その例として、以下に示すよ
うに同じ目的の命令でありながら、アーキテクチャの相
違によって形式の異なる,の命令があるものとす
る。
【0022】 VA R1 R2 R3 → 5F
001 002 003 VA R3 R2 R1 → 7F 003 00
2 001 命令はスカラユニット11で用いられるアーキテクチ
ャAの形式のベクトル命令であり、R3のフィールドで
示されるベクトルレジスタ003の内容とR2のフィー
ルドで示されるベクトルレジスタ002との内容を加算
して、R1のフィールドで示されるベクトルレジスタ0
01にその結果を書き込めという命令であり、アーキテ
クチャAにおいてこの命令のオペレーションコードは5
Fである。
001 002 003 VA R3 R2 R1 → 7F 003 00
2 001 命令はスカラユニット11で用いられるアーキテクチ
ャAの形式のベクトル命令であり、R3のフィールドで
示されるベクトルレジスタ003の内容とR2のフィー
ルドで示されるベクトルレジスタ002との内容を加算
して、R1のフィールドで示されるベクトルレジスタ0
01にその結果を書き込めという命令であり、アーキテ
クチャAにおいてこの命令のオペレーションコードは5
Fである。
【0023】の命令はスカラユニット12で用いられ
るアーキテクチャBの形式で同じ命令を表現したもので
ある。ベクトルユニット13がアーキテクチャAの形式
のベクトル命令を処理するように作られているものと
すると、スカラユニット12から送られるアーキテクチ
ャBの形式のベクトル命令に対しては命令のオペレー
ションコードを7Fから5Fに変換し、かつR3とR1
のフィールドのレジスタ番号を入れ替える必要がある。
るアーキテクチャBの形式で同じ命令を表現したもので
ある。ベクトルユニット13がアーキテクチャAの形式
のベクトル命令を処理するように作られているものと
すると、スカラユニット12から送られるアーキテクチ
ャBの形式のベクトル命令に対しては命令のオペレー
ションコードを7Fから5Fに変換し、かつR3とR1
のフィールドのレジスタ番号を入れ替える必要がある。
【0024】図3は図2における命令変換回路22の概
略構成ブロック図である。前述のようにスカラユニット
12からアーキテクチャBの形式で表現されたベクトル
命令が送られるものとして、この命令変換回路の動作
を説明する。
略構成ブロック図である。前述のようにスカラユニット
12からアーキテクチャBの形式で表現されたベクトル
命令が送られるものとして、この命令変換回路の動作
を説明する。
【0025】図3において命令変換回路22は、変換前
の命令を保持するレジスタ33、変換後の命令を保持す
るレジスタ34、オペレーションコードの変換を行うオ
ペコード変換回路31、レジスタ番号の入れ替えを行う
ための9つのアンドゲート35〜43、およびこれらの
アンドゲートに対する制御信号を出力するデコーダ32
から構成され、オペコード変換回路31、およびデコー
ダ32に対しては、図2の構成制御レジスタ23からス
カラユニット12で用いられているアーキテクチャを識
別するためのアーキテクチャ識別ビット(後述)の内容
が出力される。
の命令を保持するレジスタ33、変換後の命令を保持す
るレジスタ34、オペレーションコードの変換を行うオ
ペコード変換回路31、レジスタ番号の入れ替えを行う
ための9つのアンドゲート35〜43、およびこれらの
アンドゲートに対する制御信号を出力するデコーダ32
から構成され、オペコード変換回路31、およびデコー
ダ32に対しては、図2の構成制御レジスタ23からス
カラユニット12で用いられているアーキテクチャを識
別するためのアーキテクチャ識別ビット(後述)の内容
が出力される。
【0026】スカラユニット12から送られたアーキテ
クチャBの形式のベクトル命令の内容はレジスタ33
に格納される。構成制御レジスタ23はスカラユニット
11および12が接続されているか否かをコネクト状態
として示すビットをそれぞれ備え、このビットの内容が
‘1’の時にはそのビットに対応するスカラユニットが
接続されていることが示される。ここではスカラユニッ
ト11とスカラユニット12に対するコネクトビットの
内容は共に‘1’となっており、ベクトルユニット13
に対してスカラユニット11,12が接続されているこ
とが示されている。
クチャBの形式のベクトル命令の内容はレジスタ33
に格納される。構成制御レジスタ23はスカラユニット
11および12が接続されているか否かをコネクト状態
として示すビットをそれぞれ備え、このビットの内容が
‘1’の時にはそのビットに対応するスカラユニットが
接続されていることが示される。ここではスカラユニッ
ト11とスカラユニット12に対するコネクトビットの
内容は共に‘1’となっており、ベクトルユニット13
に対してスカラユニット11,12が接続されているこ
とが示されている。
【0027】また構成制御レジスタ23は、それぞれの
スカラユニットに対してそのスカラユニットで用いられ
ているアーキテクチャを識別するアーキテクチャ識別ビ
ットを備えており、ここではこのビットが‘0’の時に
はアーキテクチャがAであることを示し、‘1’の時に
はアーキテクチャBであることを示すものとする。前述
のようにベクトルユニット13はアーキテクチャAを用
いているために、このビットが‘1’である時には命令
形式の変換が必要であることになる。
スカラユニットに対してそのスカラユニットで用いられ
ているアーキテクチャを識別するアーキテクチャ識別ビ
ットを備えており、ここではこのビットが‘0’の時に
はアーキテクチャがAであることを示し、‘1’の時に
はアーキテクチャBであることを示すものとする。前述
のようにベクトルユニット13はアーキテクチャAを用
いているために、このビットが‘1’である時には命令
形式の変換が必要であることになる。
【0028】そこで構成制御レジスタ23から、スカラ
ユニット12のアーキテクチャ識別ビットが‘1’であ
ること、すなわち命令形式の変換を行うべきことが接続
線23bを経由してオペコード変換回路31とデコーダ
32とに送られる。オペコード変換回路31はこの信号
に対応してレジスタ33に格納されているオペレーショ
ンコード7Fを5Fに変換してレジスタ34に格納す
る。
ユニット12のアーキテクチャ識別ビットが‘1’であ
ること、すなわち命令形式の変換を行うべきことが接続
線23bを経由してオペコード変換回路31とデコーダ
32とに送られる。オペコード変換回路31はこの信号
に対応してレジスタ33に格納されているオペレーショ
ンコード7Fを5Fに変換してレジスタ34に格納す
る。
【0029】一方、デコーダ32は構成制御レジスタ2
3からの信号を受け取ると、オペコード7Fをデコード
してアンドゲート35,36および37を開けるための
制御信号を出力する。これらのアンドゲートが開けられ
ることによって、前述の命令におけるフィールドR1
とR3のレジスタ番号が入れ替えられ、結果としてレジ
スタ34にはオペレーションコードが5Fに変換され、
フィールドR1とR3のレジスタ番号が入れ替えられた
状態、すなわちアーキテクチャAの命令形式に変換され
たベクトル命令が格納される。この命令は接続線22a
を介してベクトル命令実行部24に送られ、命令が実行
される。
3からの信号を受け取ると、オペコード7Fをデコード
してアンドゲート35,36および37を開けるための
制御信号を出力する。これらのアンドゲートが開けられ
ることによって、前述の命令におけるフィールドR1
とR3のレジスタ番号が入れ替えられ、結果としてレジ
スタ34にはオペレーションコードが5Fに変換され、
フィールドR1とR3のレジスタ番号が入れ替えられた
状態、すなわちアーキテクチャAの命令形式に変換され
たベクトル命令が格納される。この命令は接続線22a
を介してベクトル命令実行部24に送られ、命令が実行
される。
【0030】図2のスカラユニット11に接続されてい
る命令変換回路21の構成も図3と全く同様であるが、
この回路に対しては構成制御レジスタ23から接続線2
3aを介してスカラユニット11のアーキテクチャ識別
ビットの内容が‘0’として出力され、命令形式の変換
を行う必要がないためにオペコード変換回路31による
変換が行われず、またデコーダ32からアンドゲート3
8,36、および39を開くための制御信号が出力さ
れ、レジスタ番号の入れ替えが行われることなく、レジ
スタ34への命令格納が行われる。
る命令変換回路21の構成も図3と全く同様であるが、
この回路に対しては構成制御レジスタ23から接続線2
3aを介してスカラユニット11のアーキテクチャ識別
ビットの内容が‘0’として出力され、命令形式の変換
を行う必要がないためにオペコード変換回路31による
変換が行われず、またデコーダ32からアンドゲート3
8,36、および39を開くための制御信号が出力さ
れ、レジスタ番号の入れ替えが行われることなく、レジ
スタ34への命令格納が行われる。
【0031】図4は図3にその概略を示した命令変換回
路の詳細構成ブロック図である。同図においては、図3
で概念的にそれぞれ1個だけで示したアンドゲート35
〜43がそれぞれ8個のアンドゲートで構成される点
と、オペコード変換回路31とレジスタ33,34、お
よびデコーダ32とレジスタ33の間の接続がより詳細
に示されている。なお図3ではレジスタ33、および3
4に格納されるレジスタ番号が3桁のデータとして示さ
れているが、図4では簡単のために、16進2桁のデータ
として示されている。
路の詳細構成ブロック図である。同図においては、図3
で概念的にそれぞれ1個だけで示したアンドゲート35
〜43がそれぞれ8個のアンドゲートで構成される点
と、オペコード変換回路31とレジスタ33,34、お
よびデコーダ32とレジスタ33の間の接続がより詳細
に示されている。なお図3ではレジスタ33、および3
4に格納されるレジスタ番号が3桁のデータとして示さ
れているが、図4では簡単のために、16進2桁のデータ
として示されている。
【0032】図5は図3,4のオペコード変換回路31
の詳細構成ブロック図であり、図6は図5のオペコード
変換回路によって行われるオペコード変換動作の説明図
である。
の詳細構成ブロック図であり、図6は図5のオペコード
変換回路によって行われるオペコード変換動作の説明図
である。
【0033】図5(a) においてオペコード変換回路は入
力値および入力反転値出力器500〜507 、2つの8
入力アンドゲート51,52、2つの2入力アンドゲー
ト53,54、20のEx オアゲート55,56から構
成されている。
力値および入力反転値出力器500〜507 、2つの8
入力アンドゲート51,52、2つの2入力アンドゲー
ト53,54、20のEx オアゲート55,56から構
成されている。
【0034】図6において、本実施例ではアーキテクチ
ャBにおけるオペコード7Fと8Fをそれぞれアーキテ
クチャAにおけるオペコード5Fと9Fとにそれぞれ変
換するものとし、その他の命令は変換する必要がないも
のとして図5の回路の動作を説明する。すなわち図6
(a) においてオペコード7Fをオペコード5Fに変換す
るためにビット2を反転する必要があり、また同図(b)
においてはオペコード8Fを9Fに変換するためにビッ
ト3を反転する必要があることを示している。
ャBにおけるオペコード7Fと8Fをそれぞれアーキテ
クチャAにおけるオペコード5Fと9Fとにそれぞれ変
換するものとし、その他の命令は変換する必要がないも
のとして図5の回路の動作を説明する。すなわち図6
(a) においてオペコード7Fをオペコード5Fに変換す
るためにビット2を反転する必要があり、また同図(b)
においてはオペコード8Fを9Fに変換するためにビッ
ト3を反転する必要があることを示している。
【0035】図5(a) において、オペコード7F(01
111111)が7つの入力値および入力反転値出力器
500 〜507 に入力されるとアンドゲート51の出力
が‘1’となる。接続線23b を介して構成制御レジス
タ23内のスカラユニット12のアーキテクチャ識別ビ
ットの内容として‘1’が入力されるとアンドゲート5
3の出力が‘1’となり、図5(b) に示すEx オアゲー
ト55の出力はビット2のデータを反転した値、すなわ
ち‘0’となる。一方アンドゲート52、54の出力は
‘0’であり、Ex オアゲート56の出力はビット3の
入力データ値をそのまま出力することになり、オペコー
ド変換回路からの出力は5F(01011111)とな
ってレジスタ34に与えられる。
111111)が7つの入力値および入力反転値出力器
500 〜507 に入力されるとアンドゲート51の出力
が‘1’となる。接続線23b を介して構成制御レジス
タ23内のスカラユニット12のアーキテクチャ識別ビ
ットの内容として‘1’が入力されるとアンドゲート5
3の出力が‘1’となり、図5(b) に示すEx オアゲー
ト55の出力はビット2のデータを反転した値、すなわ
ち‘0’となる。一方アンドゲート52、54の出力は
‘0’であり、Ex オアゲート56の出力はビット3の
入力データ値をそのまま出力することになり、オペコー
ド変換回路からの出力は5F(01011111)とな
ってレジスタ34に与えられる。
【0036】図6(b) に示したオペコード8Fを9Fに
変換する場合には、図5(a) のアンドゲート52,54
の出力が‘1’となり、Ex オアゲート56がビット3
の入力データの値を反転した結果を出力することにな
る。その結果オペコード8F(10001111)のビ
ット3が反転され、9F(10011111)が出力さ
れる。7Fまたは8F以外のオペコードが入力される時
アンドゲート51,52の出力は共に‘0’のままであ
り、入力されたオペコードはそのままオペコード変換回
路からレジスタ34に出力される。
変換する場合には、図5(a) のアンドゲート52,54
の出力が‘1’となり、Ex オアゲート56がビット3
の入力データの値を反転した結果を出力することにな
る。その結果オペコード8F(10001111)のビ
ット3が反転され、9F(10011111)が出力さ
れる。7Fまたは8F以外のオペコードが入力される時
アンドゲート51,52の出力は共に‘0’のままであ
り、入力されたオペコードはそのままオペコード変換回
路からレジスタ34に出力される。
【0037】図7は図3,4のデコーダ32の詳細構成
ブロック図である。同図は図3,4に対応して、オペコ
ード7Fが入力された時にレジスタ番号の入れ替えを行
うためのデコーダの詳細構成ブロック図を示す。
ブロック図である。同図は図3,4に対応して、オペコ
ード7Fが入力された時にレジスタ番号の入れ替えを行
うためのデコーダの詳細構成ブロック図を示す。
【0038】図7においてデコーダ32は、7つの入力
値または入力反転値出力器600 〜607 、8入力アン
ドゲート61、2入力アンドゲート62、インバータ6
3、および5つのオアゲート64〜68から構成されて
いる。
値または入力反転値出力器600 〜607 、8入力アン
ドゲート61、2入力アンドゲート62、インバータ6
3、および5つのオアゲート64〜68から構成されて
いる。
【0039】図7においてオペコードとして7F(01
111111)が7つの入力値または入力反転出力器6
00 〜607 に入力されるとアンドゲート61の出力は
‘1’となり、スカラユニット12のアーキテクチャ識
別ビットの値が‘1’であればアンドゲート62の出力
も‘1’となる。その結果オアゲート64〜66の出力
が‘1’となり、図3のアンドゲート35〜37に対す
るデコーダ出力が全て‘1’となるために、前述のよう
にレジスタ番号の入れ替えが行われる。
111111)が7つの入力値または入力反転出力器6
00 〜607 に入力されるとアンドゲート61の出力は
‘1’となり、スカラユニット12のアーキテクチャ識
別ビットの値が‘1’であればアンドゲート62の出力
も‘1’となる。その結果オアゲート64〜66の出力
が‘1’となり、図3のアンドゲート35〜37に対す
るデコーダ出力が全て‘1’となるために、前述のよう
にレジスタ番号の入れ替えが行われる。
【0040】これに対してスカラユニット12のアーキ
テクチャ識別ビットが‘0’である時にはアンドゲート
62の出力は‘0’であり、インバータ63の出力が
‘1’となるためにオアゲート65,67および68の
出力が‘1‘となり、図3のアンドゲート36,38,
39に対してデコーダから‘1’が出力され、レジスタ
番号の入れ替えが行われることなく、レジスタ番号はレ
ジスタ33から34に格納される。
テクチャ識別ビットが‘0’である時にはアンドゲート
62の出力は‘0’であり、インバータ63の出力が
‘1’となるためにオアゲート65,67および68の
出力が‘1‘となり、図3のアンドゲート36,38,
39に対してデコーダから‘1’が出力され、レジスタ
番号の入れ替えが行われることなく、レジスタ番号はレ
ジスタ33から34に格納される。
【0041】なお、上述の実施例ではスカラユニット1
1がアーキテクチャA、スカラユニット12がアーキテ
クチャB、またベクトルユニット13がアーキテクチャ
Aを用いるものとして動作を説明したが、2つのスカラ
ユニットのアーキテクチャを入れ替えたり、両方とも
A、またはBにしたり、ベクトルユニット13がアーキ
テクチャBを用いることにしても、本発明を適用するこ
とができることは当然である。
1がアーキテクチャA、スカラユニット12がアーキテ
クチャB、またベクトルユニット13がアーキテクチャ
Aを用いるものとして動作を説明したが、2つのスカラ
ユニットのアーキテクチャを入れ替えたり、両方とも
A、またはBにしたり、ベクトルユニット13がアーキ
テクチャBを用いることにしても、本発明を適用するこ
とができることは当然である。
【0042】
【発明の効果】以上説明したように、本発明によれば新
しいアーキテクチャを用いるスカラユニットからの異な
る形式のベクトル命令は命令変換回路によってベクトル
ユニット内部で処理可能な形式に変換されるために、命
令実行部を変えることなく新しいアーキテクチャのスカ
ラユニットを採用することが可能となる。
しいアーキテクチャを用いるスカラユニットからの異な
る形式のベクトル命令は命令変換回路によってベクトル
ユニット内部で処理可能な形式に変換されるために、命
令実行部を変えることなく新しいアーキテクチャのスカ
ラユニットを採用することが可能となる。
【0043】また1つのベクトルユニットに対して2つ
のスカラユニットが接続されたDSPシステムにおい
て、一方のスカラユニットを従来のアーキテクチャ、他
方を新しいアーキテクチャのものとして、従来のアーキ
テクチャのスカラユニットでオペレーションシステムを
動かしてジョブ、メモリ、I/Oの管理を行い、新しい
アーキテクチャのスカラユニットではジョブ実行のみを
行うというように、新しいアーキテクチャに対しては機
能を限定して使用することにより、新しいアーキテクチ
ャ用のオペレーションシステムを備えることなく、新し
いアーキテクチャのスカラユニットを採用することが可
能となり、それぞれのアーキテクチャに仕事を振り分け
ることによって能率的なデータ処理が可能となる。
のスカラユニットが接続されたDSPシステムにおい
て、一方のスカラユニットを従来のアーキテクチャ、他
方を新しいアーキテクチャのものとして、従来のアーキ
テクチャのスカラユニットでオペレーションシステムを
動かしてジョブ、メモリ、I/Oの管理を行い、新しい
アーキテクチャのスカラユニットではジョブ実行のみを
行うというように、新しいアーキテクチャに対しては機
能を限定して使用することにより、新しいアーキテクチ
ャ用のオペレーションシステムを備えることなく、新し
いアーキテクチャのスカラユニットを採用することが可
能となり、それぞれのアーキテクチャに仕事を振り分け
ることによって能率的なデータ処理が可能となる。
【0044】更に、複数のアーキテクチャを採用するこ
とによって複数の種類のソフトウェア資産の利用が可能
となり、コンピュータシステムの実用性の向上に寄与す
るところが大きい。
とによって複数の種類のソフトウェア資産の利用が可能
となり、コンピュータシステムの実用性の向上に寄与す
るところが大きい。
【図1】本発明の原理構成ブロック図である。
【図2】本発明を用いるDSPシステムの実施例の構成
を示すブロック図である。
を示すブロック図である。
【図3】命令変換回路の概略構成を示すブロック図であ
る。
る。
【図4】命令変換回路の詳細構成を示すブロック図であ
る。
る。
【図5】オペコード変換回路の詳細構成を示す図であ
る。
る。
【図6】図5の回路におけるオペコード変換の例を説明
する図である。
する図である。
【図7】デコーダの詳細構成を示す回路図である。
【図8】DSPシステムの構成を示すブロック図であ
る。
る。
1,11,12 スカラユニット 2,13 ベクトルユニット 3 命令変換手段 4 ベクトル命令実行手段 21,22 命令変換回路 23 構成制御レジスタ 24 ベクトル命令実行部 31 オペコード変換回路 32 デコーダ 33,34 レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−197832(JP,A) 特開 平1−224873(JP,A) 「FUJITSU VP 2000シリー ズ ハードウェア機能説明書」(マニュ アル型番79HS−2030−1)(1990− 8)P.2,19−20 「FUJITSU VP2000シリーズ ハードウェア解説書」(マニュアル型 番79HS−2000−5)(1991−10)P. 2−3 (58)調査した分野(Int.Cl.7,DB名) G06F 9/44,15/16,17/10
Claims (5)
- 【請求項1】 異なるアーキテクチャを有し、スカラ命
令を処理する複数のスカラユニットと、該スカラユニッ
トから送られるベクトル命令を処理するベクトルユニッ
トとを備えたマルチプロセッサにおいて、 該ベクトルユニットが、該複数のスカラユニットの有す
るアーキテクチャの1つ以上にそれぞれ対応し、該1つ
以上の各アーキテクチャに対応するスカラユニットから
送られるベクトル命令を該ベクトルユニット内で処理可
能な命令形式に変換する1つ以上の命令変換手段と、 該命令変換手段から送られる変換後のベクトル命令を実
行するベクトル命令実行手段と、 を備えることを特徴とするマルチプロセッサ。 - 【請求項2】 前記ベクトルユニットが、該ベクトルユ
ニットに接続されている各スカラユニットのアーキテク
チャを示すデータを保持し、前記命令変換手段を構成す
る命令変換回路に該データを出力する構成制御レジスタ
を更に備えたことを特徴とする請求項1記載のマルチプ
ロセッサ。 - 【請求項3】 前記構成制御レジスタに保持される、各
スカラユニットのアーキテクチャを示すデータが端末か
ら設定されることを特徴とする請求項2記載のマルチプ
ロセッサ。 - 【請求項4】 前記命令変換手段が、前記スカラユニッ
トから送られるベクトル命令の命令コードを変換すると
共に、該ベクトル命令に記述されているレジスタ番号の
記述順序の入れ替えを行うことにより、前記ベクトルユ
ニット内で処理可能な形式に命令変換を行う命令変換回
路によって構成されることを特徴とする請求項1記載の
マルチプロセッサ。 - 【請求項5】 前記命令変換回路が、 変換前の命令を格納する第1のレジスタと 、 変換後の命令が格納される第2のレジスタと、 該第1のレジスタに格納されている命令コードを変換し
て第2のレジスタに出力するオペコード変換回路と、 該第1のレジスタに格納されているレジスタ番号の記述
順序の入れ替えを行って第2のレジスタに格納するため
の複数個のアンドゲートと、 該第1のレジスタに格納されている命令コードに基づい
て該複数個のアンドゲートに対するゲート制御信号を出
力するデコーダとによって構成されることを特徴とする
請求項4記載のマルチプロセッサ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17335493A JP3248992B2 (ja) | 1993-07-13 | 1993-07-13 | マルチプロセッサ |
US08/254,758 US5561808A (en) | 1993-07-13 | 1994-06-06 | Asymmetric vector multiprocessor composed of a vector unit and a plurality of scalar units each having a different architecture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17335493A JP3248992B2 (ja) | 1993-07-13 | 1993-07-13 | マルチプロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0728761A JPH0728761A (ja) | 1995-01-31 |
JP3248992B2 true JP3248992B2 (ja) | 2002-01-21 |
Family
ID=15958860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17335493A Expired - Fee Related JP3248992B2 (ja) | 1993-07-13 | 1993-07-13 | マルチプロセッサ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5561808A (ja) |
JP (1) | JP3248992B2 (ja) |
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US6857061B1 (en) * | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
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US8427490B1 (en) | 2004-05-14 | 2013-04-23 | Nvidia Corporation | Validating a graphics pipeline using pre-determined schedules |
US8624906B2 (en) | 2004-09-29 | 2014-01-07 | Nvidia Corporation | Method and system for non stalling pipeline instruction fetching from memory |
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CN104011670B (zh) | 2011-12-22 | 2016-12-28 | 英特尔公司 | 用于基于向量写掩码的内容而在通用寄存器中存储两个标量常数之一的指令 |
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- 1993-07-13 JP JP17335493A patent/JP3248992B2/ja not_active Expired - Fee Related
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「FUJITSU VP 2000シリーズ ハードウェア機能説明書」(マニュアル型番79HS−2030−1)(1990−8)P.2,19−20 |
「FUJITSU VP2000シリーズ ハードウェア解説書」(マニュアル型番79HS−2000−5)(1991−10)P.2−3 |
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Publication number | Publication date |
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JPH0728761A (ja) | 1995-01-31 |
US5561808A (en) | 1996-10-01 |
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