CN101329993A - 二步骤化学机械抛光 - Google Patents
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- 239000000126 substance Substances 0.000 title claims description 5
- 239000011241 protective layer Substances 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 239000004411 aluminium Substances 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 239000002002 slurry Substances 0.000 claims description 5
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 5
- 238000005240 physical vapour deposition Methods 0.000 claims 8
- 150000004767 nitrides Chemical class 0.000 claims 4
- 239000010410 layer Substances 0.000 abstract description 20
- 238000005498 polishing Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000002310 reflectometry Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- BEKIOVUSGKFJMC-UHFFFAOYSA-N [Cu+2].[O-2].[Ta+5] Chemical compound [Cu+2].[O-2].[Ta+5] BEKIOVUSGKFJMC-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
本发明公开了一种二步骤化学机械抛光法，该方法，包括：在半导体基板上提供二结构，此二结构间具有一间隔；在二结构上以及其间的间隔内提供共形的第一层；在第一层上沉积共形的保护层；平坦化保护层，直到第一层的顶面暴露；以及平坦化第一层和保护层，直到二结构的顶面暴露并且一部分保护层位于二结构之间。
Description
技术领域
本发明是关于半导体工艺，并且特别是关于一种化学机械抛光(CMP)方法。
背景技术
随着芯片上元件的集成度增加至单个芯片上可达到几十万个元件，为了避免元件性能的退化及低效，希望具有精密规格的平面(planar surface)。
化学机械平坦化或抛光(Chemical-mechanical planarization or polishing，CMP)为一种在半导体工艺中平坦化基板(substrate)顶面的技术。CMP通常要结合抛光垫(polishing pad)及定位环(retaining ring)，而使用具有研磨性且腐蚀性的化学浆料以平坦且均匀的方式移除材料。然而，已知的CMP在一步骤中完成，而材料的移除率与图案密度关系密切，详言之，高密度区的移除率低于低密度区。因此，为了移除位于高密度区中的材料同时，具有较高移除率的低密度区可能被过度研磨，导致在移除表面上产生不平盘化效应(non-planar dishing effects)。这种盘化效应会对所制作的元件的外形(topography)及性能产生不利的影响。因此，亟需发展一种避免不平盘化效应的CMP方法。
发明内容
本发明提供了一种避免盘化效应的二步骤CMP法。
在本发明的一实施例中，一种方法包括：在半导体基板上提供二结构，此二结构间具有一间隔；在二结构上及在其间的间隔中提供共形的第一层；在第一层上沉积共形的保护层；平坦化保护层，直到第一层的顶面暴露；并且平坦化第一层及保护层，直到此二结构的顶面暴露并且一部分保护层位于此二结构之间。
在另一实施例中，一种方法包括：提供基板；在基板上提供低密度图案区，此低密度图案区包括其间间隔约大于50微米的至少二结构；以及在基板上提供高密度图案区，此高密度图案区包括其间间隔约小于0.2微米的至少二结构。此方法还包括：在低密度图案区及高密度图案区上提供共形的第一层；在第一层上沉积共形的保护层；平坦化保护层，直到第一层的顶面暴露；以及平坦化第一层及保护层，直到低密度图案区及高密度图案区的结构的顶面暴露并且一部分保护层位于低密度区的至少二结构之间。
本发明的范围由专利申请范围所界定，专利申请范围并入本案以作参考。通过考虑下文的一个或多个实施例的详细介绍，本领域技术人员将会更完整地理解本发明的实施例及其附加优点的实现。将参考首先进行简要描述的附图。
附图说明
图1绘示了具有高密度图案区及低密度图案区的半导体基板的剖面示意图，其中在半导体基板上形成有有源层。
图2绘示了在图1所示的结构上以共形方式沉积保护层112后的剖面示意图。
图3绘示了对图2所示的结构进行第一CMP步骤后的剖面示意图。
图4绘示了对图3所示结构进行第二CMP步骤后的剖面示意图。
主要元件符号说明：
102：半导体基板
104a：结构
104b：结构
106：有源层
108：间隔
110：间隔
112：保护层
具体实施方式
本发明提供一种二步骤化学机械平坦化或抛光(CMP)的方法，此方法可避免盘化效应。图1至图4绘示为根据本发明一实施例的半导体工艺的剖面示意图。
参见图1，其绘示了具有高密度图案区及低密度图案区的半导体基板102的剖面示意图。基板102可以是由单晶硅形成的晶片，但基板102也可能包括其它材料，诸如外延材料、多晶半导体材料或其它适当材料。可通过已知方式，以不同剂量的掺质及能量级对基板102进行掺杂。应该注意到，基板102还可包括附加层、结构和/或元件。
在基板102上形成多个结构104a与多个结构104b，结构104a之间具有一间隔108，结构104b之间具有一间隔110。在一实施例中，在高密度区中，结构104a彼此之间的间隔108约小于0.2微米，并且在低密度区中，结构104b彼此之间的间隔110约大于50微米。在一实施例中，在高密度区及低密度区中的结构104a与结构104b的高度实质上相同，并且此高度在约0.05微米到约0.5微米的范围内。可通过光刻(photolithography)及蚀刻工艺来形成结构104a、104b，此外，也可通过CMP并且蚀刻掉二结构之间的材料来形成这种结构。也可使用其它方法来形成这种结构。
应该注意到，高密度区及低密度区可并列设置或由基板或元件等各种范围、区域或电路隔开。在一实施例中，高密度区例如是快闪式存储器装置(flash memory device)的储存阵列区(memory array region)，且包括多个栅极结构(gate structure)，而每个栅极结构包括多晶硅层及绝缘层。在另一实施例中，低密度区例如是快闪式存储器装置的周边区，且包括辅助电路(support circuitry)，例如读/写/擦除控制电路、译码器或其它必需的控制元件。
以共形的方式，在半导体基板102上形成有源层106。有源层106可由各种材料构成，包括但不局限于：非晶硅或多晶硅、钨、氧化硅、铝、铜、及介电质。有源层106也可以通过各种技术形成，包括但不局限于化学气相沉积法(CVD)、旋转式涂布法(spin-on coating)和/或各种其他方式及方法。
请参见图2，其绘示了在图1所示的结构上以共形方式沉积保护层112后的剖面示意图。在一实施例中，保护层112的沉积厚度为至少约0.05微米。保护层112可由各种材料构成，包括但不局限于：二氧化硅、氮化硅、氮氧化合物、钛化钨、硅、氧化钽及以物理气相沉积法(PVD)所形成的金属。保护层112亦可通过各种技术形成，包括但不局限于化学气相沉积法(CVD)及物理气相沉积法(PVD)。
表格1列出具有优势的有源层与保护层的组合实例。
| 有源层 | 保护层 |
| 非晶硅或多晶硅 | 以热或CVD方式所形成的二氧化硅；氮化硅；氮氧化合物 |
| 钨 | 氮氧化合物；氮化硅；钛化钨；非晶硅；多晶硅 |
| CVD氧化硅 | 氮化硅；多晶硅 |
| 铝 | 以CVD方式所形成的二氧化硅；氮化硅；氮氧化合物 |
| 铜 | 氧化钽 |
| 低介电系数(Low-K)的介电质 | 以PVD方式所形成的金属 |
请参见图3，其绘示了对图2所示的结构进行第一CMP步骤后的剖面示意图。在一实施例中，在保护层112的顶面到有源层106之间，利用高选择性浆料(high selectivity slurry)进行第一CMP步骤。进行第一CMP步骤直到高密度区或低密度区中的有源层106的顶面暴露。可应用各种终点法(endpoint method)来终止第一CMP步骤，包括但不局限于：预定时间、马达电流、通过温度偏移的光学检测、反射率等。
现参见图4，其绘示了对图3所示结构进行第二CMP步骤后的剖面示意图。在一实施例中，在有源层106的顶面到保护层112之间以及有源层106的顶面到下层结构104a和104b之间，利用高选择性浆料进行第二CMP步骤。进行第二CMP步骤直到结构104a或结构104b的顶面暴露，并且一部分保护层112剩余在结构104b之间以及有源层106上方。因此，保护层112可避免低密度区中的结构104b之间发生盘化效应。可使用各种终点法来终止第二CMP步骤，包括但不局限于：预定时间、马达电流、通过温度偏移的光学检测、反射率等等。
在进行第二CMP步骤后(如图4所示)，可将保护层112的剩余部分保留或者蚀刻掉。可通过各种方法将保护层112蚀刻掉，例如是通过化学蚀刻方式，其中根据保护层112与结构104a和104b的材料特性，可提供一比一或其它比率的高选择性蚀刻比率。
应该注意到，沉积工具及/或CMP工具可以根据已预定的参数(如层厚度及/或终点检测)而自动地配置。因此，上述的沉积工具及/或CMP工具或者工艺还包括使用电脑进行自动化的参数设定，换句话说，可以用由电脑控制或其他方式指定的CMP工艺来降低盘化效应。电脑可读媒体或其他形式的软件产品或机器指令方式(包括但不局限于：硬碟、光碟、快闪记忆棒、在网路上的制造指令信号的下载体(downloading)及/或类似的软件产品)可指示机器(如CMP工具)执行上述自动化的工艺。换句话说，可指示机器进行CMP工艺及/或提供可指示CMP工具执行CMP工艺的软件产品均在本公开内容的范围内。
因此，本发明提供一种CMP方法，以减少及控制盘化效应，同时提供具有高均匀度的平面。
上文所述的实施例描述但并不限制本发明。应该了解到，根据本发明的原理可进行各种修饰及变化。诸如，应该注意到，本发明不会局限于上述实施例，而是根据本公开内容的所需应用可采用各种层及层厚度。因此，本发明范围仅由后续专利申请范围界定。
Claims (23)
1.一种方法，包括：
在一半导体基板上提供二结构，所述二结构之间具有一间隔；
在所述二结构上及所述间隔内提供共形的一第一层；
在所述第一层上沉积共形的一保护层；
平坦化所述保护层，直到所述第一层的顶面暴露；以及
平坦化所述第一层及所述保护层，直到所述二结构的顶面暴露，并且所述保护层的一部分位于所述二结构之间。
2.如权利要求1所述的方法，其中所述间隔的宽度约大于50微米，且高度在约0.05微米到约0.5微米之间。
3.如权利要求1所述的方法，其中所述第一层由从硅、钨、氧化硅、铝、铜及电介质所构成的族群中选出的材料构成。
4.如权利要求1所述的方法，其中所述保护层由从二氧化硅、氮化物、氮氧化合物、钛化钨、硅、氧化钽及以物理气相沉积方式所形成的金属所组成的族群中选出的材料构成。
5.如权利要求1所述的方法，其中所述第一层由非晶硅或多晶硅构成，且所述保护层由二氧化硅、氮化硅或氮氧化合物构成。
6.如权利要求1所述的方法，其中所述第一层由钨构成，且所述保护层由氮氧化合物、氮化硅、钛化钨、非晶硅或多晶硅构成。
7.如权利要求1所述的方法，其中所述第一层由氧化硅构成，且所述保护层由氮化物或多晶硅构成。
8.如权利要求1所述的方法，其中所述第一层由铝构成，且所述保护层由二氧化硅、氮化硅或氮氧化合物构成。
9.如权利要求1所述的方法，其中所述第一层由铜构成，且所述保护层由氧化钽构成。
10.如权利要求1所述的方法，其中所述第一层由低介电系数的介电质构成，且所述保护层由以物理气相沉积方式所形成的金属构成。
11.如权利要求1所述的方法，其中所述保护层的厚度约小于0.05微米。
12.如权利要求1所述的方法，其中通过利用高选择性浆料的化学机械平坦化来进行所述平坦化步骤。
13.如权利要求1所述的方法，还包括使用化学蚀刻剂来移除所述保护层的所述部分。
14.一种方法，可包括：
提供一基板；
在所述基板上提供一低密度图案区，所述低密度图案区包括至少二结构，所述二结构之间隔约大于50微米；
在所述基板上提供一高密度图案区，所述高密度图案区包括至少二结构，所述二结构之间隔约小于0.2微米；
在所述低密度图案区及所述高密度图案区上提供共形的一第一层；
在所述第一层上沉积共形的一保护层；
平坦化所述保护层，直到所述第一层的顶面暴露；以及
平坦化所述第一层及所述保护层，直到所述低密度图案区及所述高密度图案区的所述结构的顶面暴露，并且所述保护层的一部分位于所述低密度图案区的所述至少二结构之间。
15.如权利要求14所述的方法，其中所述第一层由从硅、钨、氧化硅、铝、铜及介电质所组成的族群中选择的材料构成。
16.如权利要求14所述的方法，其中所述保护层由从二氧化硅、氮化物、氮氧化合物、钛化钨、硅、氧化钽及以物理气相沉积方式所形成的金属所组成的族群中选择的材料构成。
17.如权利要求14所述的方法，其中所述第一层由非晶硅或多晶硅构成，且所述保护层由二氧化硅、氮化硅或氮氧化合物构成。
18.如权利要求14所述的方法，其中所述第一层由钨构成，且所述保护层由氮氧化合物、氮化硅、钛化钨、非晶硅或多晶硅构成。
19.如权利要求14所述的方法，其中所述第一层由氧化硅构成，且所述保护层由氮化物或多晶硅构成。
20.如权利要求14所述的方法，其中所述第一层由铝构成，且所述保护层由二氧化硅、氮化硅或氮氧化合物构成。
21.如权利要求14所述的方法，其中所述第一层由铜构成，且所述保护层由氧化钽构成。
22.如权利要求14所述的方法，其中所述第一层由低介电系数的介电质构成，且所述保护层由以物理气相沉积方式所形成的金属构成。
23.如权利要求14所述的方法，其中通过利用高选择性浆料的化学机械平坦化来进行所述平坦化步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/766,922 US20080318420A1 (en) | 2007-06-22 | 2007-06-22 | Two step chemical mechanical polish |
| US11/766,922 | 2007-06-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101329993A true CN101329993A (zh) | 2008-12-24 |
Family
ID=40136938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008100987060A Pending CN101329993A (zh) | 2007-06-22 | 2008-05-30 | 二步骤化学机械抛光 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20080318420A1 (zh) |
| CN (1) | CN101329993A (zh) |
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| Publication number | Publication date |
|---|---|
| US20080318420A1 (en) | 2008-12-25 |
| TW200915409A (en) | 2009-04-01 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20081224 |