JP2008226935A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 238000005498 polishing Methods 0.000 claims abstract description 212
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000002955 isolation Methods 0.000 claims abstract description 58
- 239000006061 abrasive grain Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 71
- 229920005591 polysilicon Polymers 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 47
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 47
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 14
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 229910021529 ammonia Inorganic materials 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 71
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 20
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 239000002245 particle Substances 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 239000002002 slurry Substances 0.000 description 9
- 229910000420 cerium oxide Inorganic materials 0.000 description 8
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 8
- 230000002209 hydrophobic effect Effects 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 238000005259 measurement Methods 0.000 description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000005660 hydrophilic surface Effects 0.000 description 4
- 239000010432 diamond Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000010953 base metal Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000013467 fragmentation Methods 0.000 description 1
- 238000006062 fragmentation reaction Methods 0.000 description 1
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Abstract
【課題】ＣＭＰを行って素子分離領域を形成する場合における、そのＣＭＰ後の表面の平坦性を向上させる。
【解決手段】凹凸膜２１とその表面にその凹凸に沿って形成された表面膜２２によって構成された研磨停止層２０を用いて、半導体基板の溝を埋め込む埋め込み酸化膜のＣＭＰを行い、素子分離領域を形成する。このＣＭＰの際、研磨が表面膜２２に達し、その凹凸で砥粒４０の破砕が起こって、より小さな砥粒４１が生成されると、研磨速度が低下し、研磨停止層２０の膜厚減少が抑えられると共に、埋め込み酸化膜のディッシングが抑えられるようになる。
【選択図】図４
【解決手段】凹凸膜２１とその表面にその凹凸に沿って形成された表面膜２２によって構成された研磨停止層２０を用いて、半導体基板の溝を埋め込む埋め込み酸化膜のＣＭＰを行い、素子分離領域を形成する。このＣＭＰの際、研磨が表面膜２２に達し、その凹凸で砥粒４０の破砕が起こって、より小さな砥粒４１が生成されると、研磨速度が低下し、研磨停止層２０の膜厚減少が抑えられると共に、埋め込み酸化膜のディッシングが抑えられるようになる。
【選択図】図４
Description
本発明は、半導体装置の製造方法に関し、特に、ＣＭＰ（Chemical Mechanical Polishing）を行って素子分離領域を形成する工程を有する半導体装置の製造方法に関する。
半導体装置の製造においては、フォトリソグラフィの際の露光マージンを確保するために、その過程でＣＭＰによる平坦化を行うことが必須になってきている。例えば、素子分離領域（ＳＴＩ（Shallow Trench Isolation））用に成膜した絶縁膜を平坦化する際や、配線上や素子上に成膜した絶縁膜を平坦化する際に、ＣＭＰが利用されている。
例えば、ＣＭＰを利用した素子分離領域の形成は、次の図８〜図１１に示すようなフローで行うことができる。図８は素子分離溝形成工程の要部断面模式図、図９は絶縁膜形成工程の要部断面模式図、図１０はＣＭＰ工程の要部断面模式図、図１１はエッチング工程の要部断面模式図である。
まず、シリコン基板１００上にそれぞれ所定膜厚の酸化シリコン膜１０１および窒化シリコン膜１０２を順に形成する。そして、窒化シリコン膜１０２および酸化シリコン膜１０１をパターニングし、露出したシリコン基板１００部分をさらにエッチングして、図８に示したような所定深さの素子分離溝１０３を形成する。次いで、図９に示すように、全面に所定膜厚の酸化シリコン膜（埋め込み酸化膜）１０４を形成して素子分離溝１０３を埋め込んだ後、ＣＭＰにより、図１０に示すように、窒化シリコン膜１０２が露出するまで埋め込み酸化膜１０４を研磨し、平坦化する。窒化シリコン膜１０２は、このＣＭＰの際の研磨停止層となる。最後に、図１１に示すように、ウェットエッチングによって窒化シリコン膜１０２を除去し、埋め込み酸化膜１０４で素子分離領域を形成する。
この後は、ゲート電極パターンの形成が行われる。図１１に示したような窒化シリコン膜１０２の除去後に残る埋め込み酸化膜１０４の突出部分は、ゲート電極パターンの形成までに行われるウェット処理によって除去され、ゲート電極パターンは、その突出部分除去後のより平坦化された面上に形成される。
なお、ＣＭＰを用いた素子分離領域形成に関しては、従来、ＣＭＰ後の表面の平坦性を高めるための種々の提案がなされている（例えば、特許文献１〜３参照。）。
特開２００１−１７６９５９号公報
特開２００２−７５９２８号公報
特開平１１−３１７４４３号公報
素子分離領域を形成する際のＣＭＰの第１の問題点として、素子分離領域に凹部が形成される、いわゆるディッシングといわれる現象が挙げられる。
例えば図８〜図１１に示したような流れで素子分離領域を形成する場合、一般的には、酸化シリコン粒子を砥粒に用い、埋め込み酸化膜１０４の研磨速度が、研磨停止層である窒化シリコン膜１０２の研磨速度に対して速くなる研磨条件を用いる。しかし、比較的大面積の素子分離領域を形成する場合に、埋め込み酸化膜１０４をその研磨速度が速い条件で窒化シリコン膜１０２が露出するまで研磨すると（図１０）、研磨終了時点の埋め込み酸化膜１０４に凹部が生じてしまう。素子分離領域の形成段階でこのような凹部が形成されると、その後、ポリシリコン膜の形成およびパターニングによってゲート電極パターンを形成する段階において、リソグラフィ工程で焦点がうまく合わず、パターン幅が狙い値から外れ、場合によっては断線を引き起こしてしまうという問題点があった。また、ゲート電極パターンの形成後にもそのような凹部にポリシリコン膜が残ってしまう場合があるという問題点もあった。
例えば図８〜図１１に示したような流れで素子分離領域を形成する場合、一般的には、酸化シリコン粒子を砥粒に用い、埋め込み酸化膜１０４の研磨速度が、研磨停止層である窒化シリコン膜１０２の研磨速度に対して速くなる研磨条件を用いる。しかし、比較的大面積の素子分離領域を形成する場合に、埋め込み酸化膜１０４をその研磨速度が速い条件で窒化シリコン膜１０２が露出するまで研磨すると（図１０）、研磨終了時点の埋め込み酸化膜１０４に凹部が生じてしまう。素子分離領域の形成段階でこのような凹部が形成されると、その後、ポリシリコン膜の形成およびパターニングによってゲート電極パターンを形成する段階において、リソグラフィ工程で焦点がうまく合わず、パターン幅が狙い値から外れ、場合によっては断線を引き起こしてしまうという問題点があった。また、ゲート電極パターンの形成後にもそのような凹部にポリシリコン膜が残ってしまう場合があるという問題点もあった。
このようなディッシングの問題に対しては、大面積の素子分離領域が配置されないように、面積を考慮してダミーのアクティブ領域を配置することが考えられる。ダミーを含むすべてのアクティブ領域上に窒化シリコン膜１０２のような研磨停止層を形成すれば、埋め込み酸化膜１０４を研磨する際に、そのディッシングの発生を抑えることが可能になる。ただし、寄生容量の発生を防止するために敢えてダミーパターンを配置しない、いわゆるダミー禁止領域を設ける場合には、そのダミー禁止領域にディッシングが発生しやすくなる。
また、素子分離領域を形成する際のＣＭＰの第２の問題点として、埋め込み酸化膜１０４を研磨停止層である窒化シリコン膜１０２が露出するまで研磨する際（図１０）、埋め込み酸化膜１０４と共に、窒化シリコン膜１０２も研磨されてしまうという点が挙げられる。
埋め込み酸化膜１０４と共に窒化シリコン膜１０２が研磨されてその膜厚が減少すると、窒化シリコン膜１０２の除去後に残る埋め込み酸化膜１０４の突出部分の膜厚が減少することになる（図１１）。この突出部分は、前述のように、ゲート電極パターンの形成までに行われるウェット処理によって除去される。そのため、埋め込み酸化膜１０４の突出部分の膜厚が減少した状態から、そのような膜厚減少が起こっていないとした場合の条件でウェット処理を行うと、埋め込み酸化膜１０４が過剰に除去されてしまい、ゲート電極パターンの形成段階において平坦性の良い表面を得ることが難しくなるという問題点があった。
このような問題は、ＣＭＰの砥粒に酸化セリウム粒子を用いることで、ある程度改善することが可能である。酸化セリウム粒子を用いたＣＭＰでは、酸化セリウム粒子が埋め込み酸化膜１０４と反応しながら研磨が進行し、窒化シリコン膜１０２に対する埋め込み酸化膜１０４の研磨速度比を大きくすることができる。このような研磨速度比で研磨することにより、埋め込み酸化膜１０４を効率的に研磨し、埋め込み酸化膜１０４のディッシングを抑えつつ窒化シリコン膜１０２の膜厚減少を抑えようとするものである。しかし、そのような膜厚減少をより一層抑えることのできる方法が要望されている。
本発明は、このような点に鑑みてなされたものであり、平坦性良く研磨し、信頼性の高い半導体装置を製造することのできる半導体装置の製造方法を提供することを目的とする。
本発明では、上記課題を解決するために、半導体基板に素子分離領域を有する半導体装置の製造方法において、前記半導体基板上に、表面に凹凸を有する第１の膜を形成する工程と、前記第１の膜および前記半導体基板に溝を形成する工程と、前記第１の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、前記第１の膜上に形成された前記絶縁膜を研磨する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、第１の膜が、凹凸を有しており、第２の膜が、その第１の膜の表面に、その凹凸に沿って形成される。そして、その第２の膜上に絶縁膜が形成され、その研磨が行われる。研磨が第２の膜に達し、その凹凸で砥粒の破砕が起こると、砥粒の細分化によって研磨速度が低下するようになる。
また、本発明では、上記課題を解決するために、半導体基板に素子分離領域を有する半導体装置の製造方法において、前記半導体基板上に凹凸を有する第１の膜を形成する工程と、前記第１の膜の表面に前記第１の膜の凹凸に沿って親水性の第２の膜を形成する工程と、前記第１，第２の膜および前記半導体基板に溝を形成する工程と、前記第２の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、前記第２の膜上に形成された前記絶縁膜を研磨する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、凹凸を有する第１の膜の表面に、その凹凸に沿って、親水性の第２の膜が形成され、その上に形成された絶縁膜の研磨が行われる。研磨が第２の膜に達すると、その凹凸での砥粒の破砕により、研磨速度が低下するようになる。
また、本発明では、上記課題を解決するために、半導体基板に素子分離領域を有する半導体装置の製造方法において、前記半導体基板上に凹凸を有する親水性の凹凸膜を形成する工程と、前記凹凸膜および前記半導体基板に溝を形成する工程と、前記凹凸膜上および前記溝内に絶縁膜を形成する工程と、前記凹凸膜上に形成された前記絶縁膜を研磨する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、凹凸を有する親水性の凹凸膜上に絶縁膜が形成され、その研磨が行われる。研磨が凹凸膜に達すると、その凹凸での砥粒の破砕により、研磨速度が低下するようになる。
本発明では、半導体基板の溝を埋め込む絶縁膜を研磨して素子分離領域を形成する場合に、研磨する部分の絶縁膜を、凹凸を有する膜の上に形成するようにした。これにより、絶縁膜の研磨がそのような膜に達したときに研磨速度を低下させることが可能になり、その膜の膜厚減少および絶縁膜のディッシングを効果的に抑制することが可能になる。したがって、研磨後に平坦性の良い表面を得ることが可能になり、信頼性の高い半導体装置が実現可能になる。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、ＣＭＰ装置について説明する。
図１はＣＭＰ装置の要部平面模式図、図２はＣＭＰ装置の要部側面模式図である。
まず、ＣＭＰ装置について説明する。
図１はＣＭＰ装置の要部平面模式図、図２はＣＭＰ装置の要部側面模式図である。
図１および図２に示すＣＭＰ装置１は、表面に研磨パッド２ａが取り付けられた研磨テーブル２と、ウェハ３を保持可能に構成された研磨ヘッド４を有している。なお、図１には、３個の研磨テーブル２と４個の研磨ヘッド４を図示しており、図２には、一対の研磨テーブル２と研磨ヘッド４の部分を図示している。
ＣＭＰ装置１の４個の研磨ヘッド４は、回転または回動可能な支持体５に取り付けられ、その支持体５が回転することによって、それぞれが各研磨テーブル２に移動できるようになっている。各研磨テーブル２は、所定方向に回転させることができるように構成されており、各研磨ヘッド４もまた、所定方向に回転させることができるように構成されている。
各研磨テーブル２にはそれぞれ、研磨パッド２ａの目立てを行う目立て装置６が設けられている。目立て装置６の先端部は、図２に示したように、例えば、ステンレス製の台金６ａ上に、粒径１５０μｍ程度のダイヤモンドを１ｃｍ2当たり数個配置してそれらをＮｉメッキで固定したダイヤモンドディスク６ｂを取り付けた構成とされる。
ウェハ３の研磨は、図２に示したように、研磨テーブル２を回転させ、ウェハ３を保持する研磨ヘッド４を回転させながらウェハ３を研磨パッド２ａに押し付け、かつ、スラリ供給ノズル７から所定の砥粒を含んだスラリ７ａを研磨パッド２ａ上に供給することで行われる。目立て装置６による研磨パッド２ａの目立ては、異なるウェハ３の研磨と研磨の間、あるいは１枚のウェハ３の研磨中に行われる。
なお、研磨テーブル２、研磨ヘッド４および支持体５はそれぞれ、その駆動電流が制御されることによって、その回転（回転速度等）や回動が制御されるようになっている。ウェハ３の研磨終了のタイミングは、例えば、研磨テーブル２や研磨ヘッド４を一定速度で回転させるときの駆動電流の変化を基に検知する。
次に、上記のようなＣＭＰ装置１を用いた研磨原理について説明する。
図３および図４はＣＭＰ工程の原理を説明するための図である。
図３には、半導体基板１０上にＣＭＰを停止させるための研磨停止層２０が形成されていて、その半導体基板１０に設けた素子分離溝１１を埋め込む埋め込み酸化膜３０が形成されている場合を示している。これを図２のウェハ３とし、ＣＭＰ装置１を用いて、埋め込み酸化膜３０を研磨停止層２０が露出するまで研磨する。その後、その研磨停止層２０を除去することによって素子分離領域が形成される。
図３および図４はＣＭＰ工程の原理を説明するための図である。
図３には、半導体基板１０上にＣＭＰを停止させるための研磨停止層２０が形成されていて、その半導体基板１０に設けた素子分離溝１１を埋め込む埋め込み酸化膜３０が形成されている場合を示している。これを図２のウェハ３とし、ＣＭＰ装置１を用いて、埋め込み酸化膜３０を研磨停止層２０が露出するまで研磨する。その後、その研磨停止層２０を除去することによって素子分離領域が形成される。
図４には、研磨停止層２０の表層部（半導体基板１０側と反対の側）を模式的に図示している。研磨停止層２０は、図４に示すように、所定の凹凸を有する膜（凹凸膜）２１と、その表面にその凹凸に沿って形成された親水性の表面膜２２により構成されている。
凹凸膜２１は、例えば、ポリシリコンを用いて形成され、表面膜２２は、例えば、酸化シリコンや窒化シリコンを用いて形成される。この場合、表面膜２２は、例えば、ポリシリコンを用いて凹凸膜２１を形成した後、その表面部分のみを熱酸化する等して酸化したり、表面部分のみをアンモニアと反応させる等して窒化したりすることによって形成することができる。あるいは、表面膜２２は、凹凸膜２１の形成後、その表面にＣＶＤ（Chemical Vapor Deposition）法等を用いて酸化シリコンや窒化シリコンを成膜することによっても形成することができる。
ＣＭＰ装置１を用いて、砥粒４０を含むスラリ７ａを供給しながら埋め込み酸化膜３０のＣＭＰを行っていき、その研磨面に凹凸状の研磨停止層２０が露出すると、砥粒４０は、その露出部分の研磨停止層２０に衝突する。その衝突によって砥粒４０の破砕が起こると、より粒径の小さな複数の砥粒４１が生成されるようになる。一般的に砥粒の粒径が小さくなると研磨速度は低下することから、そのような破砕が起こって研磨面に露出した研磨停止層２０の近傍に小さな砥粒４１が多くなると、その領域の研磨速度は低下するようになる。
このようにＣＭＰによる研磨面の研磨停止層２０への到達後に砥粒４０の破砕が起こると、小さな砥粒４１の生成による研磨速度の低下により、研磨停止層２０の膜厚減少が効果的に抑制されるようになる。さらに、そのような研磨速度の低下により、研磨停止層２０の近傍の埋め込み酸化膜３０の研磨速度も低下するため、埋め込み酸化膜３０のディッシングも効果的に抑制されるようになる。
砥粒４０は、研磨停止層２０の表面膜２２と凹凸膜２１のうち少なくとも表面膜２２よりも機械的硬度が低い物質で形成されていることが望ましい。これは、砥粒４０の機械的硬度が表面膜２２のそれより低ければ、砥粒４０が表面膜２２に衝突した際、その破砕が効率的に起こるためである。そのような機械的硬度を満足する砥粒４０としては、表面膜２２を酸化シリコンや窒化シリコンを用いて形成する場合には、例えば、酸化セリウム粒子が好適である。
凹凸膜２１は、親水性と疎水性のいずれとすることも可能であるが、凹凸膜２１をポリシリコンのような疎水性の膜とした場合には、ＣＭＰは、表面膜２２を除去しきらないように停止させることが望ましい。親水性の表面膜２２が除去されて、その下の疎水性の凹凸膜２１が露出すると、ＣＭＰ後にウェハ洗浄を行ったときに、ウォーターマークや異物の残留といった問題が発生しやすくなる。そのような問題を発生させないためには、ＣＭＰ後の表面に疎水性の凹凸膜２１を露出させないようにすることが望ましい。研磨停止層２０を構成するに当たっては、ＣＭＰ後の表面に露出する研磨停止層２０の部分（表面膜２２または凹凸膜２１）が親水性、例えばＣＭＰ後の研磨停止層２０の露出部分の純水との接触角が４０度以下になるようにしておくことが望ましい。本明細においては、純水の接触角が４０度以下になる場合を親水性、４０度を超える接触角を有する場合を疎水性と定義する。
また、ＣＭＰは、図４に示した研磨停止層２０の凹凸（最大高さＨ）が平坦になる前に終了することが望ましい。これは、研磨停止層２０の凹凸が平坦になると、そこに新たに供給される砥粒４０が破砕されなくなり、研磨速度の低下が抑えられて、過剰に研磨されるのを抑制することができなくなるためである。ＣＭＰの際には、研磨条件（研磨速度や砥粒４０，４１の機械的硬度等）にもよるが、研磨終了時点における研磨停止層２０の凹凸の最大高さＨが３ｎｍ以上残るような条件で研磨することが望ましい。
また、研磨停止層２０の凹凸の最大高さＨは、研磨終了までの間、用いる砥粒４０の粒径より小さいことが望ましい。これは、研磨停止層２０の凹凸の最大高さＨが砥粒４０の粒径より大きいと、砥粒４０がそのまま研磨停止層２０の凹部に入り込んでしまいやすく、効率的に破砕が起こらなくなるためである。砥粒４０に酸化セリウム粒子を用いた場合、ＣＭＰに一般的に利用される酸化セリウム粒子の粒径が５０ｎｍ〜２００ｎｍであることを考慮すると、研磨停止層２０の凹凸の最大高さＨは、５０ｎｍ以下にしておくことが望ましい。
なお、研磨停止層２０の凹凸膜２１がポリシリコンを用いて形成されている場合、ポリシリコンのグレインサイズは大体１０ｎｍ程度であり、その場合、研磨停止層２０の凹凸の最大高さＨは、概ね５ｎｍ以上となる。従来は、研磨停止層全体を窒化シリコンで形成していたが、その場合、その窒化シリコン膜表面の凹凸は、例えば、大体２．７ｎｍになる。
以上、図３および図４を参照して研磨停止層２０を凹凸膜２１と表面膜２２で構成した場合の研磨原理について説明したが、研磨停止層２０は、次の図５に示すように、単層で構成することも可能である。
図５は研磨停止層の別の構成例を示す図である。
研磨停止層２０には、この図５に示すような、表面に凹凸を有する親水性の膜を単独で用いるようにしてもよい。このような研磨停止層２０は、例えば、表面に凹凸を有するポリシリコン膜を形成した後に、その全体を熱酸化等により酸化し、酸化シリコン膜とすることにより形成することができる。あるいは、表面に凹凸を有するポリシリコン膜を形成した後に、その全体をアンモニアと反応させる等して窒化し、窒化シリコン膜とすることによっても形成することができる。
研磨停止層２０には、この図５に示すような、表面に凹凸を有する親水性の膜を単独で用いるようにしてもよい。このような研磨停止層２０は、例えば、表面に凹凸を有するポリシリコン膜を形成した後に、その全体を熱酸化等により酸化し、酸化シリコン膜とすることにより形成することができる。あるいは、表面に凹凸を有するポリシリコン膜を形成した後に、その全体をアンモニアと反応させる等して窒化し、窒化シリコン膜とすることによっても形成することができる。
研磨停止層２０をこの図５に示したような構成とした場合にも、砥粒４０が研磨面に露出する研磨停止層２０の凹凸に衝突することによって小さな砥粒４１が生成されて、研磨速度の低下が図られるようになる。それにより、研磨停止層２０の膜厚減少が抑制され、さらに、研磨停止層２０の近傍の埋め込み酸化膜３０のディッシングも抑制されるようになる。
以下に、上記のような原理を適用した実施例について、具体的に説明する。
（実施例）
まず、シリコン基板上に膜厚１０ｎｍの熱酸化膜を形成し、その上に、凹凸膜として膜厚１０５ｎｍの疎水性のポリシリコン膜を形成した。そのポリシリコン膜表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、最大高さ２１ｎｍの凹凸が形成されていた。
（実施例）
まず、シリコン基板上に膜厚１０ｎｍの熱酸化膜を形成し、その上に、凹凸膜として膜厚１０５ｎｍの疎水性のポリシリコン膜を形成した。そのポリシリコン膜表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、最大高さ２１ｎｍの凹凸が形成されていた。
このようにシリコン基板上に熱酸化膜およびポリシリコン膜を形成した後、リソグラフィおよびドライエッチングにより、素子分離領域を形成する領域にあるポリシリコン膜および熱酸化膜を除去すると共に、シリコン基板のその領域に深さ３８０ｎｍの素子分離溝を形成した。
次いで、水蒸気雰囲気にて温度７５０℃の熱酸化処理を行い、シリコン基板上に残るポリシリコン膜の表面に、その凹凸に沿うように、表面膜として膜厚４ｎｍの酸化シリコン膜を形成した。これにより、ポリシリコン膜とその表面の酸化シリコン膜からなる研磨停止層を形成した。この酸化シリコン膜形成後の表面をＡＦＭで観察したところ、酸化シリコン膜形成前のポリシリコン膜表面に見られた凹凸は、酸化シリコン膜形成後においても維持されていた。
また、この熱酸化処理の際には、後述する埋め込み酸化膜の素子分離溝との密着性を高めるため、ポリシリコン膜表面の酸化シリコン膜形成と同時に、シリコン基板の素子分離溝表面にも酸化シリコン膜（熱酸化膜）を形成した。
ここで、ポリシリコン膜表面に形成する酸化シリコン膜の膜厚は、後述する埋め込み酸化膜の材質やＣＭＰの実施条件等のほか、ポリシリコン膜表面への酸化シリコン膜の形成時間等を考慮して設定すればよい。ポリシリコン膜表面に酸化シリコン膜を薄く形成するほど、ＣＭＰの際に研磨面がその下の疎水性のポリシリコン膜に到達しやすくなるため、前述のように、ＣＭＰ後のウェット洗浄の際に不具合が生じる可能性が高くなる。ただし、そのような薄い酸化シリコン膜を形成するためには、短時間の熱酸化処理を行えば足りる。一方、ポリシリコン膜表面に酸化シリコン膜を厚く形成すれば、そのような不具合が生じる可能性は低くなるものの、そのような厚い酸化シリコン膜を形成するためには、長時間の熱酸化処理が必要になる。熱酸化処理時間を考慮した場合、ポリシリコン膜表面の酸化シリコン膜の膜厚は、１５ｎｍ以下とすることが望ましい。
なお、ポリシリコン膜表面の酸化シリコン膜形成は、シリコン基板に素子分離溝を形成する前に行うようにしてもよい。その場合は、シリコン基板上に熱酸化膜を形成した後、その上に凹凸膜としてポリシリコン膜を形成し、所定の熱酸化処理を行ってそのポリシリコン膜表面に、その凹凸に沿って、表面膜として酸化シリコン膜を形成する。そして、その後、素子分離領域を形成する領域の酸化シリコン膜、ポリシリコン膜および熱酸化膜を除去し、シリコン基板に素子分離溝を形成する。
このほか、ポリシリコン膜表面の酸化シリコン膜形成は、後述する埋め込み酸化膜の形成工程においても行うことが可能である。なお、この点については後述する。
上記のようにして研磨停止層や素子分離溝等を形成した後、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて膜厚４５０ｎｍの埋め込み酸化膜を形成した。
上記のようにして研磨停止層や素子分離溝等を形成した後、ＨＤＰ（High Density Plasma）−ＣＶＤ法を用いて膜厚４５０ｎｍの埋め込み酸化膜を形成した。
なお、前述のように、ポリシリコン膜表面の酸化シリコン膜形成を、この埋め込み酸化膜の形成工程において行うことも可能である。その場合は、まず、シリコン基板上に熱酸化膜およびポリシリコン膜を順に形成した後、素子分離領域を形成する領域のポリシリコン膜および熱酸化膜を除去してシリコン基板に素子分離溝を形成する。その後、ＨＤＰ−ＣＶＤ法を用いた埋め込み酸化膜の堆積に移るが、その際、埋め込み酸化膜の堆積温度までチャンバ内部を昇温するその昇温過程を利用して、埋め込み酸化膜の堆積前にポリシリコン膜表面を熱酸化する。そして、そのチャンバ内部が所定温度に達した段階で埋め込み酸化膜の堆積を開始する。これにより、ポリシリコン膜表面に酸化シリコン膜が形成されると共に、素子分離溝が埋め込み酸化膜によって埋め込まれる。なお、素子分離溝表面の熱酸化膜形成は、素子分離溝形成後で埋め込み酸化膜の堆積に移行する前に、あるいは埋め込み酸化膜堆積前の昇温過程を利用したポリシリコン膜表面の熱酸化と同時に、行うことができる。
埋め込み酸化膜の形成後は、ここまでの工程で得られたものを図２のウェハ３とし、ＣＭＰ装置１を用いてその埋め込み酸化膜を研磨した。なお、研磨パッド２ａには、ロデール・ニッタ社製ＩＣ１４００を使用した。
埋め込み酸化膜の研磨は、３段階のステップに分けて行った。
第１の研磨ステップでは、酸化シリコン粒子を砥粒として含んだスラリ７ａを０．１リットル／分の流量で研磨パッド２ａ上に供給しながら、２８秒間、埋め込み酸化膜を研磨した。ウェハ３の研磨パッド２ａへの押圧力（研磨圧力）は２０．７ｋＰａ、研磨ヘッド４の回転数は１０２回転／分、研磨テーブル２の回転数は１００回転／分とした。なお、この第１の研磨ステップの終了時点において、その表面に研磨停止層は露出していない。
第１の研磨ステップでは、酸化シリコン粒子を砥粒として含んだスラリ７ａを０．１リットル／分の流量で研磨パッド２ａ上に供給しながら、２８秒間、埋め込み酸化膜を研磨した。ウェハ３の研磨パッド２ａへの押圧力（研磨圧力）は２０．７ｋＰａ、研磨ヘッド４の回転数は１０２回転／分、研磨テーブル２の回転数は１００回転／分とした。なお、この第１の研磨ステップの終了時点において、その表面に研磨停止層は露出していない。
第２の研磨ステップでは、酸化セリウム粒子を砥粒として含む水素イオン指数（ｐＨ）約５のスラリ７ａを、０．１３５リットル／分の流量で研磨パッド２ａ上に供給しながら、１２秒間、埋め込み酸化膜を研磨した。研磨圧力は２７．６ｋＰａ、研磨ヘッド４の回転数は１４２回転／分、研磨テーブル２の回転数は１４０回転／分とした。なお、この第２の研磨ステップの終了時点において、その表面に研磨停止層は露出していない。
第３の研磨ステップでは、酸化セリウム粒子を砥粒として含むｐＨ約５のスラリ７ａを０．０５リットル／分の流量で研磨パッド２ａ上に供給し、同時に純水を０．２５リットル／分の流量で研磨パッド２ａ上に供給しながら、埋め込み酸化膜を研磨した。研磨圧力は１７．２ｋＰａ、研磨ヘッド４の回転数は１２２回転／分、研磨テーブル２の回転数は１２０回転／分とした。
この第３の研磨ステップでは、表面に研磨停止層（ここでは表面膜である酸化シリコン膜）が露出するまで埋め込み酸化膜を研磨した。研磨停止層の露出は、研磨テーブル２の回転駆動電流を検出することによって検知した。研磨停止層と埋め込み酸化膜は、共にその材質が酸化シリコンであるが、それらの膜質の違いから、そのようにして研磨停止層の露出を検知することが可能である。研磨停止層の露出を検知した時点から、条件（スラリ等の供給条件、研磨圧力、研磨ヘッド４および研磨テーブル２の回転数）を変えずに、６５秒間、オーバー研磨して全面を一様に研磨し、埋め込み酸化膜の研磨終了とした。
研磨終了後の研磨停止層表面をＡＦＭで観察したところ、その表面には、全体にわたって、最大高さ６ｎｍの微細な凹凸しか存在していなかった。
研磨終了後、酸化シリコン膜とポリシリコン膜からなる研磨停止層は、ウェットエッチングまたはドライエッチングにより除去し、それにより、上部をシリコン基板から所定膜厚だけ突出させて素子分離領域を形成した。
研磨終了後、酸化シリコン膜とポリシリコン膜からなる研磨停止層は、ウェットエッチングまたはドライエッチングにより除去し、それにより、上部をシリコン基板から所定膜厚だけ突出させて素子分離領域を形成した。
なお、上記実施例における埋め込み酸化膜の研磨条件は、単なる例であって、上記の条件に限定されるものではない。また、上記実施例では研磨ステップを３段階に分けて行ったが、勿論、研磨ステップ数もこのような３段階に限定されるものではない。また、研磨停止層の露出は、上記のような回転駆動電流の検出によらずに、光干渉式の終点検出装置を用いて検知するようにしてもよい。
以上、実施例について説明したが、ここで、上記実施例における研磨終了後の表面状態を調査した結果について説明する。
まず、研磨終了後の表面の親水性／疎水性を調査した結果について述べる。
まず、研磨終了後の表面の親水性／疎水性を調査した結果について述べる。
上記実施例のように埋め込み酸化膜を研磨した場合の、その研磨終了後の表面の親水性を調査するため、次のような試料を作製した。まず、シリコン基板上に膜厚１０ｎｍの熱酸化膜および膜厚１０５ｎｍのポリシリコン膜（凹凸膜に相当）を順に形成した後、水蒸気雰囲気にて温度７５０℃の熱酸化処理を行って、そのポリシリコン膜表面に膜厚４ｎｍの酸化シリコン膜（表面膜に相当）を形成した。その後、ＨＤＰ−ＣＶＤ法を用いて膜厚７０ｎｍの酸化シリコン膜（埋め込み酸化膜に相当）を形成した。
このようにして作製した試料に対し、ＨＤＰ−ＣＶＤ法を用いて形成した酸化シリコン膜を、上記第３の研磨ステップと同条件で、ポリシリコン膜表面の熱酸化処理で形成した酸化シリコン膜が露出するまで研磨した。その研磨後の表面と純水との接触角を測定したところ、その表面と純水との接触角は２０度となり、その表面が親水性であることが確認された。
続いて、上記実施例のように埋め込み酸化膜を研磨した場合の、その研磨終了後の研磨停止層の膜厚減少および埋め込み酸化膜のディッシングを調査した結果について述べる。
図６は研磨停止層の膜厚減少量の測定結果を示す図である。
図６は研磨停止層の膜厚減少量の測定結果を示す図である。
図６には、上記実施例の埋め込み酸化膜の研磨終了後における研磨停止層の膜厚減少量の測定結果を示している。また、図６には、研磨停止層全体を窒化シリコン膜で構成した試料を比較例とし、その試料の研磨停止層の膜厚減少量を測定した結果も併せて示している。
比較例の試料は、次のようにして作製している。まず、シリコン基板上に膜厚１０ｎｍの熱酸化膜および膜厚１０５ｎｍの窒化シリコン膜を順に形成した後、リソグラフィおよびドライエッチングにより、素子分離領域を形成する領域の窒化シリコン膜および熱酸化膜を除去し、シリコン基板のその領域に深さ３８０ｎｍの素子分離溝を形成した。そして、熱酸化を行って素子分離溝表面に熱酸化膜を形成した後、ＨＤＰ−ＣＶＤ法を用いて膜厚４５０ｎｍの埋め込み酸化膜を形成した。この比較例の試料について、上記実施例と同条件で埋め込み酸化膜を研磨し、研磨終了後、研磨停止層である窒化シリコン膜の膜厚減少量を測定した。
実施例と比較例の研磨停止層の膜厚減少量について見ると、図６より、比較例の研磨停止層の膜厚減少量が５．５ｎｍであるのに対し、実施例の研磨停止層の膜厚減少量は１．１ｎｍであり、減少量が５分の１に抑えられた。さらに、実施例の場合、その研磨停止層は、膜厚１０５ｎｍのポリシリコン膜の表面に膜厚４ｎｍの酸化シリコン膜を形成して構成されているが、図６より、その研磨停止層の膜厚減少量が１．１ｎｍであることから、ポリシリコン膜表面の酸化シリコン膜が完全に除去されずに残存した状態で埋め込み酸化膜の研磨が終了したと言える。
この図６の結果より、上記実施例では、埋め込み酸化膜の研磨時における研磨停止層の膜厚減少が効果的に抑制されているということができる。
図７は埋め込み酸化膜のディッシング量の測定結果を示す図である。
図７は埋め込み酸化膜のディッシング量の測定結果を示す図である。
ここでは、上記実施例に従い、面積が異なる５種類の素子分離領域パターンＡ，Ｂ，Ｃ，Ｄ，Ｅを形成した。すなわち、上記実施例と同じくシリコン基板上に熱酸化膜およびポリシリコン膜を順に形成した後、シリコン基板に面積が異なる５種類の素子分離溝を形成し、熱酸化を行ってポリシリコン膜表面に酸化シリコン膜を形成すると共に素子分離溝表面に熱酸化膜を形成して、ＨＤＰ−ＣＶＤ法を用いて全面に埋め込み酸化膜を形成した。そして、その埋め込み酸化膜を上記実施例のように研磨して、所定面積の５種類の素子分離領域パターンＡ，Ｂ，Ｃ，Ｄ，Ｅを形成し、それらのディッシング量を測定した。
また、比較のため、研磨停止層全体を窒化シリコン膜で構成した場合についても、所定面積の５種類の素子分離領域パターンＡ，Ｂ，Ｃ，Ｄ，Ｅを形成し、それらのディッシング量を測定した。なお、この場合の試料は、上記比較例に従い、面積が異なる５種類の素子分離溝を形成することによって作製した。
図７には、研磨停止層をポリシリコン膜とその表面に形成した酸化シリコン膜によって構成した場合（図中Ｘ）と、研磨停止層全体を窒化シリコン膜で構成した場合（図中Ｙ）の、各素子分離領域パターンＡ，Ｂ，Ｃ，Ｄ，Ｅのディッシング量の測定結果を示している。
図７より、素子分離領域パターンＡ，Ｂ，Ｃ，Ｄ，Ｅのいずれにおいても、研磨停止層をポリシリコン膜と酸化シリコン膜によって構成した場合（Ｘ）の方が、研磨停止層全体を窒化シリコン膜で構成した場合（Ｙ）よりも、埋め込み酸化膜のディッシング量が低く抑えられた。
この図７の結果より、上記実施例では、埋め込み酸化膜の研磨時におけるそのディッシングが効果的に抑制されているということができる。
以上説明したように、ＣＭＰを用いた素子分離領域形成で使用する研磨停止層として、凹凸を有する膜とその表面にその凹凸に沿って形成した親水性の表面膜を用いる。あるいは、研磨停止層として、凹凸を有する親水性の膜を用いる。これにより、素子分離溝を埋め込む埋め込み酸化膜を研磨する際に、研磨停止層の膜厚減少を効果的に抑制することができ、さらに、その埋め込み酸化膜のディッシングを効果的に抑制することができる。したがって、研磨終了後に平坦性の良い表面を得ることができる。さらに、その後の研磨停止層の除去やウェット処理を経てゲート電極パターンを形成する段階においても、平坦性の良い表面を得ることができ、それにより、ゲート電極パターンを精度良く形成することが可能になる。その結果、信頼性の高い半導体装置が実現可能になる。
以上説明したように、ＣＭＰを用いた素子分離領域形成で使用する研磨停止層として、凹凸を有する膜とその表面にその凹凸に沿って形成した親水性の表面膜を用いる。あるいは、研磨停止層として、凹凸を有する親水性の膜を用いる。これにより、素子分離溝を埋め込む埋め込み酸化膜を研磨する際に、研磨停止層の膜厚減少を効果的に抑制することができ、さらに、その埋め込み酸化膜のディッシングを効果的に抑制することができる。したがって、研磨終了後に平坦性の良い表面を得ることができる。さらに、その後の研磨停止層の除去やウェット処理を経てゲート電極パターンを形成する段階においても、平坦性の良い表面を得ることができ、それにより、ゲート電極パターンを精度良く形成することが可能になる。その結果、信頼性の高い半導体装置が実現可能になる。
（付記１） 半導体基板に素子分離領域を有する半導体装置の製造方法において、
前記半導体基板上に、表面に凹凸を有する第１の膜を形成する工程と、
前記第１の膜および前記半導体基板に溝を形成する工程と、
前記第１の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、
前記第１の膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体基板上に、表面に凹凸を有する第１の膜を形成する工程と、
前記第１の膜および前記半導体基板に溝を形成する工程と、
前記第１の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、
前記第１の膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記溝を形成する工程の後、前記絶縁膜を形成する工程の前に、
前記第１の膜の表面を親水性を有する膜に変換する工程を有することを特徴とする付記１記載の半導体装置の製造方法。
前記第１の膜の表面を親水性を有する膜に変換する工程を有することを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記絶縁膜を研磨する工程は、研磨後の前記第１の膜の表面が親水性を示す状態で終了することを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４） 前記絶縁膜を研磨する工程においては、
研磨後に前記第１の膜の凹凸が残るように、前記絶縁膜を研磨することを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記４） 前記絶縁膜を研磨する工程においては、
研磨後に前記第１の膜の凹凸が残るように、前記絶縁膜を研磨することを特徴とする付記１から３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記絶縁膜を研磨する工程においては、
少なくとも前記研磨が前記第１の膜の表面に達する段階では、前記第１の膜の表面よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
少なくとも前記研磨が前記第１の膜の表面に達する段階では、前記第１の膜の表面よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６） 前記第１の膜は、ポリシリコン膜であり、前記親水性を有する膜は、前記ポリシリコン膜を熱酸化することによって前記ポリシリコン膜の表面に形成された酸化シリコン膜、または前記ポリシリコン膜をアンモニアと反応させることによって前記ポリシリコン膜の表面に形成された窒化シリコン膜であることを特徴とする付記２記載の半導体装置の製造方法。
（付記７） 前記ポリシリコン膜を熱酸化することにより、前記ポリシリコン膜の表面に前記酸化シリコン膜を形成すると同時に、前記半導体基板に形成された前記溝の表面に熱酸化膜を形成することを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 前記酸化シリコン膜と前記絶縁膜とは、同一チャンバ内で形成され、
前記半導体基板上に前記ポリシリコン膜を形成し、前記半導体基板に前記溝を形成した後、前記チャンバ内で前記絶縁膜の形成温度まで昇温し、その昇温過程で前記ポリシリコン膜を熱酸化して前記ポリシリコン膜の表面に前記酸化シリコン膜を形成し、前記形成温度に到達した後、前記溝を埋め込む前記絶縁膜を形成することを特徴とする付記６または７に記載の半導体装置の製造方法。
前記半導体基板上に前記ポリシリコン膜を形成し、前記半導体基板に前記溝を形成した後、前記チャンバ内で前記絶縁膜の形成温度まで昇温し、その昇温過程で前記ポリシリコン膜を熱酸化して前記ポリシリコン膜の表面に前記酸化シリコン膜を形成し、前記形成温度に到達した後、前記溝を埋め込む前記絶縁膜を形成することを特徴とする付記６または７に記載の半導体装置の製造方法。
（付記９） 半導体基板に素子分離領域を有する半導体装置の製造方法において、
前記半導体基板上に凹凸を有する第１の膜を形成する工程と、
前記第１の膜の表面に前記第１の膜の凹凸に沿って親水性の第２の膜を形成する工程と、
前記第１，第２の膜および前記半導体基板に溝を形成する工程と、
前記第２の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、
前記第２の膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体基板上に凹凸を有する第１の膜を形成する工程と、
前記第１の膜の表面に前記第１の膜の凹凸に沿って親水性の第２の膜を形成する工程と、
前記第１，第２の膜および前記半導体基板に溝を形成する工程と、
前記第２の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、
前記第２の膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０） 前記絶縁膜を研磨する工程においては、
前記第２の膜の表面が親水性を示す状態で終了することを特徴とする付記９記載の半導体装置の製造方法。
前記第２の膜の表面が親水性を示す状態で終了することを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 前記絶縁膜を研磨する工程においては、
研磨後に前記第１，第２の膜の凹凸が残るように、前記絶縁膜を研磨することを特徴とする付記９または１０に記載の半導体装置の製造方法。
研磨後に前記第１，第２の膜の凹凸が残るように、前記絶縁膜を研磨することを特徴とする付記９または１０に記載の半導体装置の製造方法。
（付記１２） 前記絶縁膜を研磨する工程においては、
少なくとも研磨が前記第２の膜に達する段階では、前記第２の膜よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする付記９から１１のいずれかに記載の半導体装置の製造方法。
少なくとも研磨が前記第２の膜に達する段階では、前記第２の膜よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする付記９から１１のいずれかに記載の半導体装置の製造方法。
（付記１３） 前記第１の膜は、ポリシリコン膜であり、前記第２の膜は、前記ポリシリコン膜を熱酸化することによって前記ポリシリコン膜の表面に形成された酸化シリコン膜、または前記ポリシリコン膜をアンモニアと反応させることによって前記ポリシリコン膜の表面に形成された窒化シリコン膜であることを特徴とする付記９から１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 半導体基板に素子分離領域を有する半導体装置の製造方法において、
前記半導体基板上に凹凸を有する親水性の凹凸膜を形成する工程と、
前記凹凸膜および前記半導体基板に溝を形成する工程と、
前記凹凸膜上および前記溝内に絶縁膜を形成する工程と、
前記凹凸膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
前記半導体基板上に凹凸を有する親水性の凹凸膜を形成する工程と、
前記凹凸膜および前記半導体基板に溝を形成する工程と、
前記凹凸膜上および前記溝内に絶縁膜を形成する工程と、
前記凹凸膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記絶縁膜を研磨する工程においては、
前記凹凸膜が研磨後の表面に露出するように、前記絶縁膜を研磨することを特徴とする付記１４記載の半導体装置の製造方法。
前記凹凸膜が研磨後の表面に露出するように、前記絶縁膜を研磨することを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６） 前記絶縁膜を研磨する工程においては、
研磨後に前記凹凸膜の凹凸が残るように、前記絶縁膜を研磨することを特徴とする付記１４または１５に記載の半導体装置の製造方法。
研磨後に前記凹凸膜の凹凸が残るように、前記絶縁膜を研磨することを特徴とする付記１４または１５に記載の半導体装置の製造方法。
（付記１７） 前記絶縁膜を研磨する工程においては、
研磨が前記凹凸膜に達する段階では、前記凹凸膜よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする付記１４から１６のいずれかに記載の半導体装置の製造方法。
研磨が前記凹凸膜に達する段階では、前記凹凸膜よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする付記１４から１６のいずれかに記載の半導体装置の製造方法。
（付記１８） 前記凹凸膜は、前記半導体基板上にポリシリコン膜を形成し前記ポリシリコン膜を熱酸化することによって形成された酸化シリコン膜、または前記ポリシリコン膜をアンモニアと反応させることによって形成された窒化シリコン膜であることを特徴とする付記１４から１７のいずれかに記載の半導体装置の製造方法。
１ ＣＭＰ装置
２ 研磨テーブル
２ａ 研磨パッド
３ ウェハ
４ 研磨ヘッド
５ 支持体
６ 目立て装置
６ａ 台金
６ｂ ダイヤモンドディスク
７ スラリ供給ノズル
７ａ スラリ
１０ 半導体基板
１１ 素子分離溝
２０ 研磨停止層
２１ 凹凸膜
２２ 表面膜
３０ 埋め込み酸化膜
４０，４１ 砥粒
２ 研磨テーブル
２ａ 研磨パッド
３ ウェハ
４ 研磨ヘッド
５ 支持体
６ 目立て装置
６ａ 台金
６ｂ ダイヤモンドディスク
７ スラリ供給ノズル
７ａ スラリ
１０ 半導体基板
１１ 素子分離溝
２０ 研磨停止層
２１ 凹凸膜
２２ 表面膜
３０ 埋め込み酸化膜
４０，４１ 砥粒
Claims (10)
- 半導体基板に素子分離領域を有する半導体装置の製造方法において、
前記半導体基板上に、表面に凹凸を有する第１の膜を形成する工程と、
前記第１の膜および前記半導体基板に溝を形成する工程と、
前記第１の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、
前記第１の膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記溝を形成する工程の後、前記絶縁膜を形成する工程の前に、
前記第１の膜の表面を親水性を有する膜に変換する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。 - 前記絶縁膜を研磨する工程は、研磨後の前記第１の膜の表面が親水性を示す状態で終了することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記絶縁膜を研磨する工程においては、
少なくとも前記研磨が前記第１の膜の表面に達する段階では、前記第１の膜の表面よりも機械的硬度の低い砥粒を用いて、前記絶縁膜を研磨することを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。 - 前記第１の膜は、ポリシリコン膜であり、前記親水性を有する膜は、前記ポリシリコン膜を熱酸化することによって前記ポリシリコン膜の表面に形成された酸化シリコン膜、または前記ポリシリコン膜をアンモニアと反応させることによって前記ポリシリコン膜の表面に形成された窒化シリコン膜であることを特徴とする請求項２記載の半導体装置の製造方法。
- 前記ポリシリコン膜を熱酸化することにより、前記ポリシリコン膜の表面に前記酸化シリコン膜を形成すると同時に、前記半導体基板に形成された前記溝の表面に熱酸化膜を形成することを特徴とする請求項５記載の半導体装置の製造方法。
- 半導体基板に素子分離領域を有する半導体装置の製造方法において、
前記半導体基板上に凹凸を有する第１の膜を形成する工程と、
前記第１の膜の表面に前記第１の膜の凹凸に沿って親水性の第２の膜を形成する工程と、
前記第１，第２の膜および前記半導体基板に溝を形成する工程と、
前記第２の膜上および前記半導体基板に形成された前記溝内に絶縁膜を形成する工程と、
前記第２の膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記絶縁膜を研磨する工程においては、
前記第２の膜の表面が親水性を示す状態で終了することを特徴とする請求項７記載の半導体装置の製造方法。 - 半導体基板に素子分離領域を有する半導体装置の製造方法において、
前記半導体基板上に凹凸を有する親水性の凹凸膜を形成する工程と、
前記凹凸膜および前記半導体基板に溝を形成する工程と、
前記凹凸膜上および前記溝内に絶縁膜を形成する工程と、
前記凹凸膜上に形成された前記絶縁膜を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記凹凸膜は、前記半導体基板上にポリシリコン膜を形成し前記ポリシリコン膜を熱酸化することによって形成された酸化シリコン膜、または前記ポリシリコン膜をアンモニアと反応させることによって形成された窒化シリコン膜であることを特徴とする請求項９記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007059417A JP2008226935A (ja) | 2007-03-09 | 2007-03-09 | 半導体装置の製造方法 |
| US12/043,551 US20080220585A1 (en) | 2007-03-09 | 2008-03-06 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007059417A JP2008226935A (ja) | 2007-03-09 | 2007-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008226935A true JP2008226935A (ja) | 2008-09-25 |
Family
ID=39742077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007059417A Withdrawn JP2008226935A (ja) | 2007-03-09 | 2007-03-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080220585A1 (ja) |
| JP (1) | JP2008226935A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071303A (ja) * | 2009-09-25 | 2011-04-07 | Toshiba Corp | 半導体装置の製造方法 |
| KR20170059502A (ko) * | 2015-11-20 | 2017-05-31 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8334184B2 (en) * | 2009-12-23 | 2012-12-18 | Intel Corporation | Polish to remove topography in sacrificial gate layer prior to gate patterning |
| US9202859B1 (en) | 2014-05-27 | 2015-12-01 | Texas Instruments Incorporated | Well resistors and polysilicon resistors |
| CN104393050A (zh) * | 2014-11-26 | 2015-03-04 | 上海华力微电子有限公司 | 改善sti边缘外延层的性能的方法及对应的半导体结构 |
| CN111987006B (zh) * | 2020-10-16 | 2021-08-10 | 晶芯成(北京)科技有限公司 | 一种半导体结构及其制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658824B2 (ja) * | 1993-08-31 | 1997-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2955459B2 (ja) * | 1993-12-20 | 1999-10-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4836304B2 (ja) * | 1999-12-15 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6431959B1 (en) * | 1999-12-20 | 2002-08-13 | Lam Research Corporation | System and method of defect optimization for chemical mechanical planarization of polysilicon |
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-
2007
- 2007-03-09 JP JP2007059417A patent/JP2008226935A/ja not_active Withdrawn
-
2008
- 2008-03-06 US US12/043,551 patent/US20080220585A1/en not_active Abandoned
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| US8114776B2 (en) | 2009-09-25 | 2012-02-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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| KR102487959B1 (ko) | 2015-11-20 | 2023-01-12 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판과 이를 구비한 표시 장치 및 그 박막 트랜지스터 표시판의 제조 방법 |
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|---|---|
| US20080220585A1 (en) | 2008-09-11 |
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|
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