KR100726746B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
(과제) 간편한 방법에 의해 실리콘층의 디싱을 억제할 수 있어, 안정된 평탄성을 얻을 수 있는 반도체 장치의 제조 방법을 제공하는 것.
(해결수단) 본 발명의 반도체 장치의 제조 방법은 (1) 볼록부를 갖는 실리콘층을 피복하는 절연층 중 실리콘층의 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정, 및
(2) 상기 절연층의 잔부로 실리콘층을 보호하면서, 실리콘 연마용 슬러리로 노출된 실리콘층을 화학 기계 연마하는 공정을 포함한다.
반도체 장치
Description
도 1 은 본 발명의 실시예 1 에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 2 는 본 발명의 실시예 1 에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 3 은 본 발명의 실시예 2 에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 4 는 본 발명의 실시예 2 에 관한 반도체 장치의 제조 공정을 나타내는 단면도.
도 5 는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
9a, 9b, 9c: 볼록부
10a, 10b, 10c: 오목부
11: 실리콘 웨이퍼
12: 제 1 절연층
13: 다결정 실리콘층
14: 제 2 절연층
15: 절연층
[특허문헌 1] 일본 특허공표공보 2002-518845 호
본 발명은 표면에 요철을 갖는 비평면 형상을 갖는 기판의 화학 기계 연마, 특히, 실리콘을 평탄하게 화학 기계 연마하는 기술에 관한 것이다. 또한, 본 발명은 게이트 전극이나 콘택트 플러그의 형성 등에 바람직하게 적용된다.
집적 회로는 통상, 실리콘 웨이퍼 상에 대한 도전성, 반도전성 또는 절연성의 층의 연속 퇴적에 의해 기판 상에 형성된다. 각 층의 퇴적 후, 회로 특징을 나타내기 위해 각 층을 에칭하는 경우가 있다. 박막 회로 사이에 도전로를 형성하기 위해서, 제조 공정의 하나는 복수의 비아, 플러그, 라인을 형성하는 것을 포함하고 있다. 또한, 박막 회로의 여러 형상의 전극 등을 형성하기 위해서, 복수의 도전성 유닛, 예를 들어 트랜지스터나 커패시터의 전극 등을 형성하는 것도, 제조 공정의 하나로서 포함하고 있다. 이들 비아, 플러그, 라인, 전극이나 그 밖의 도전성 유닛은 다결정 실리콘 (폴리실리콘 또는 p-Si) 와 같은 실리콘층을 패턴화된 절연층 상에 퇴적시키고, 이어서 절연층이 노출될 때까지 연마 또는 에칭하여 실리콘층을 평탄화함으로써 형성할 수 있다. 절연층의 한층 높아진 패턴 사이에 남은 실리콘층의 부분이 비아, 플러그, 라인, 전극이나 그 밖의 도전성 유 닛을 형성한다.
화학 기계 연마 (CMP; Chemical Mechanical Polishing) 는 연마 패드와 슬러리 등을 이용하여 실리콘층을 평탄화하거나, 또는 하측 절연층을 노출시키는, 일반적으로 인정된 방법의 하나이다. 효과적인 CMP 프로세스는 소규모 요철이나 대규모 포토그래피 또는 형상차가 없는 평탄한 기판 표면을 제공한다. 더불어, 디싱 (dishing; 절연층보다 실리콘층이 낮아지는 실리콘층의 과잉 연마) 및 부식 (절연층의 제거) 을 최소로 한다.
자기 정합 FET 디바이스 등의 경우에는 기판 표면의 오목부에 실리콘층을 매립하여 트랜지스터 전극이나 커패시터 전극을 형성한다.
이하, 기판 표면에 형성된 오목부에 실리콘층을 매립하여 기판 표면을 평탄화하는 기술의 종래 예에 관해서 설명한다.
도 5 에 종래의 평탄화 기술을 나타낸다 (예를 들어, 특허문헌 1 참조). 도 5 (a) 에 나타내는 바와 같이, 실리콘 웨이퍼 등으로 이루어지는 반도전층 (11) 상에는 실리콘산화물 등으로 이루어지는 절연층 (15) 이 형성되어 있다. 이 절연층 (15) 은 패턴화되거나, 또는 패턴화된 하측 층 상에 배치되어, 요철 형상을 갖는 비평면의 외표면을 형성하고 있다. 이 절연층은 후의 실리콘층을 화학 기계 연마하는 공정에서, 실리콘층의 볼록부를 제거할 때의 스토퍼층으로서 기능한다.
또한, 상기 기판 상의 전체면에 걸쳐, 절연층 (15) 을 피복하도록 다결정 실리콘층 (13) 을 형성한다. 도시한 바와 같이, 다결정 실리콘층 (13) 의 외표면 은 거의 정확하게 절연층 (15) 을 포함하는 하층의 표면 구조를 재현하여 그 노출면이 비평면이 되도록, 일련의 오목부 및 볼록부를 형성한다.
다음으로, 다결정 실리콘 연마용 슬러리를 이용하여 절연층 (15) 상의 다결정 실리콘층 (13) 을 화학 기계 연마함으로써 제거한다. 이와 같이 하여, 절연층 (15) 사이의 오목부에 다결정 실리콘의 매립 패턴이 형성된다.
그러나, 이 방법에서는 기판 표면의 오목부의 다결정 실리콘층이 다결정 실리콘층 연마용 슬러리 및 연마 패드에 항상 노출되어 있기 때문에, 도 5(b) 에 나타내는 바와 같이, 실리콘층에 디싱이 발생되어, 매립된 다결정 실리콘층의 막두께가 불균일해진다.
특히, 1㎛ 이상의 폭의 실리콘층 패턴에서는 디싱이 현저하다. 이 실리콘층의 과잉 연마는 배선이나 전극 등이 되는 매립 실리콘층의 막두께를 불균일하게 하거나, 또는 실리콘층 영역을 소실시켜, 트랜지스터 특성, 배선 저항을 불균일하게 하거나, 또는 전극 소실이나 단선 등을 야기함으로써 프로세스 수율을 저하시킨다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 간편한 방법에 의해 실리콘층의 디싱을 억제할 수 있어, 안정된 평탄성을 얻을 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은 (1) 볼록부를 갖는 실리콘층을 피복하 는 절연층 중 실리콘층의 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정과,
(2) 상기 절연층의 잔부 (殘部) 로 실리콘층을 보호하면서, 실리콘 연마용 슬러리로 노출된 실리콘층을 화학 기계 연마하는 공정을 포함한다.
발명을 실시하기 위한 최선의 형태
1. 제 1 실시형태
본 발명의 제 1 실시형태에 관한 반도체 장치의 제조 방법은 (1) 볼록부를 갖는 실리콘층을 피복하는 절연층 중 실리콘층의 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정과, (2) 상기 절연층의 잔부로 실리콘층을 보호하면서, 실리콘 연마용 슬러리로 노출된 실리콘층을 화학 기계 연마하는 공정을 포함한다.
1-1. 볼록부를 갖는 실리콘층을 피복하는 절연층 중 실리콘층의 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정
실리콘층에는 바람직하게는 다결정 실리콘, 아몰퍼스 실리콘 또는 단결정 실리콘이 이용된다. 또한, 실리콘층에는 실리콘게르마늄 등의 실리콘합금층도 포함된다.
실리콘층을 피복하는 절연층에는 실리콘산화물 (2 산화실리콘 등) 또는 실리콘질화물 (질화실리콘 등) 을 이용할 수 있다. 또한, 실리콘층을 피복하는 절연층은 실리콘층이 자연 산화되어 형성된 실리콘산화물로 이루어지는 자연 산화층일 수도 있다.
절연층 중 실리콘층의 볼록부의 상방 부분은 예를 들어, 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리를 이용하여 화학 기계 연마함으로써 제거할 수 있다. 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리란, 예를 들어 세리아계 슬러리이다. 세리아계 슬러리는 비프레스톤 특성 (임계치 압력 이하에서는 거의 연마능을 갖지 않고, 임계치 압력을 초과하면 급격하게 연마능이 증대되는 특성) 을 갖고 있기 때문에, 절연층의 볼록부만을 선택적으로 제거한다. 세리아계 슬러리란, 산화세륨을 지립으로서 함유하는 슬러리를 의미한다. 세리아계 슬러리로서는 예를 들어, 히타치카세이사 제조의 형식 HS-8005 이나, 아사히가라스사 제조의 형식 SEIMICRON CES 303 이나, EKC 테크놀로지사 제조의 형식 Microplanar STI 2100 등을 이용할 수 있다.
또한, 절연층 중 실리콘층의 볼록부의 상방 부분의 제거는 예를 들어, 볼록부의 상방 부분 이외의 영역 (또는 인접하는 볼록부 사이의 영역) 에 포토레지스트 등으로 마스크층을 형성하고, 볼록부의 상방 부분을 에칭에 의해 제거함으로써 실시할 수 있다. 또한, 절연층 연마용 슬러리는 볼록부를 선택적으로 제거하는 특성을 갖는 것이면 한정되지 않고, 예를 들어 비프레스톤 특성을 갖는 실리카계 슬러리 등을 이용할 수 있다.
1-2. 상기 절연층의 잔부로 실리콘층을 보호하면서, 실리콘 연마용 슬러리로 노출된 실리콘층을 화학 기계 연마하는 공정
절연층 중 실리콘층의 볼록부의 상방 부분이 제거되고, 그 이외의 부분에는 절연층이 남겨진다. 이 절연층의 잔부로 실리콘층을 보호하면서, 실리콘층의 화학 기계 연마를 실시하므로, 실리콘층의 볼록부 이외의 부분은 제거되어 디싱이 발생되는 경우가 없다. 여기서, 「화학 기계 연마」 란 대상층과 화학적으로 반응하는 슬러리를 대상층 상에 도포하고, 슬러리와 대상층의 반응에 의해 생긴 표면층을 연마에 의해 기계적으로 제거하는 방법이다. 또한, 화학 기계 연마는 예를 들어 어플라이드 머티어리얼 (Applied Materials) 사에서 제조된 MIRRA 와 같은 장치를 이용하여 실시할 수 있다.
실리콘층은 바람직하게는 평탄화될 때까지 연마된다. 이 평탄화는 예를 들어, 절연층의 잔부를 스토퍼층으로 하여 행해진다.
상기 실리콘층이, 다결정 실리콘, 아몰퍼스 실리콘 또는 단결정 실리콘일 때, 실리콘 연마용 슬러리에는 바람직하게는 각각, 다결정 실리콘용 슬러리, 아몰퍼스 실리콘용 슬러리 또는 단결정 실리콘 연마용 슬러리가 이용된다. 다결정 실리콘용 슬러리, 아몰퍼스 실리콘용 슬러리 또는 단결정 실리콘 연마용 슬러리로서는, 각각 후지미 인코포레이티드사 제조의 형식 PLANERLITE-6103 이나, Cabot Microelectronics 사 제조의 형식 Semi-Sperse P1000 등을 이용할 수 있다.
또한, 실리콘 연마용 슬러리는 바람직하게는 상기 절연층에 대한 실리콘층의 선택비가 3 이상이라는 특징을 갖는다. 이 경우, 선택비가 충분히 커, 절연층이 보호층 또는 스토퍼층으로서 효과적으로 기능하기 때문이다.
1-3. 기타
본 실시형태의 제조 방법은 바람직하게는 실리콘층을 화학 기계 연마한 후에, 상기 절연층을 제거하는 공정을 추가로 구비한다. 절연층을 제거함으로써, 실리콘층의 전체면을 노출시킬 수 있다. 절연층은 예를 들어, CxFy계 가스, O2 가스 및 Ar 가스의 혼합가스를 이용한 RIE (Reactive Ion Etching) 법과 같은 건식 에칭법이나, 불화수소산과 같은 에칭액을 이용한 습식 에칭법 등에 의해 제거할 수 있다.
2. 제 2 실시형태
제 2 실시형태에 관한 반도체 장치의 제조 방법은 (1) 제 1 절연층에 의해서 형성된 볼록부를 갖는 기판 상에, 그 표면을 피복하도록 볼록부의 높이와 실질적으로 동등한 두께를 갖거나, 또는 이보다 얇은 실리콘층을 형성하는 공정과, (2) 상기 실리콘층을 피복하는 제 2 절연층을 형성하는 공정과, (3) 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정과, (4) 제 2 절연층의 잔부로 실리콘층을 보호하면서, 제 2 절연층의 잔부, 또는 제 1 절연층의 볼록부를 스토퍼층으로 하여, 노출된 실리콘층을 화학 기계 연마함으로써, 실리콘층을 실질적으로 평탄화하고, 또한 제 1 절연층을 노출시키는 공정과, (5) 제 2 절연층의 잔부를 제거하는 공정으로 이루어지는 것을 특징으로 한다.
제 1 실시형태에서 기술한 내용은 그 취지를 벗어나지 않는 한, 본 실시형태에도 적용된다. 따라서, 본 실시형태에서는 제 1 실시형태와 공통되는 부분에 대해서는 설명을 생략한다.
2-1. 제 1 절연층에 의해서 형성된 볼록부를 갖는 기판 상에, 그 표면을 피복하도록 볼록부의 높이와 실질적으로 동등한 두께를 갖거나, 또는 이보다 얇은 실 리콘층을 형성하는 공정
기판 상에는 제 1 절연층이 형성되고, 제 1 절연층에 의해서 볼록부가 형성된다. 인접하는 볼록부 사이에서는 기판이 노출되어 있어도 되고, 예를 들어 얇은 절연막이 형성되어 있어도 된다. 「제 1 절연층에 의해서 형성된 볼록부」 는 제 1 절연층에 의해서만 형성된 것이어도 되고, 제 1 절연층이 기판의 볼록부를 피복하여 형성된 것 (요컨대, 기판의 볼록부가 제 1 절연층의 표면 형상에 반영된것) 이어도 된다.
제 1 절연층은 산화실리콘 또는 질화실리콘 등으로 이루어진다. 제 1 절연층에 의해 형성된 볼록부는 예를 들어, CVD 법 등에 의해 기판 전체면에 절연층을 형성하고, 포토리소그래피 및 에칭 기술 등을 이용하여 이 절연층을 패터닝함으로써 형성할 수 있다.
상기 기판의 표면을 피복하도록 실리콘층을 형성한다. 실리콘층은 본 실시형태에서는 볼록부의 높이와 실질적으로 동등한 두께를 갖거나, 또는 이보다 얇다. 이러한 두께로 실리콘층을 형성함으로써, 후공정에서 실리콘층을 평탄화함과 동시에 제 1 절연층을 노출시킬 수 있다. 실리콘층이 제 1 절연층의 볼록부의 높이보다 얇은 경우, 후공정에서의 실리콘층의 화학 기계 연마 후, 실리콘층의 상면의 위치는 제 1 절연층의 볼록부의 상면보다 낮아진다. 이러한 경우에도, 실리콘층의 「평탄화」 에 포함된다. 이러한 경우이더라도, 인접하는 2개의 볼록부 사이의 영역에, 절연층에 협지됨과 함께 실질적으로 일정한 두께를 갖는 실리콘층이 형성되므로, 본 발명의 목적을 달성할 수 있다.
실리콘층은 CVD 법 등으로 형성되고, 형성되는 영역 전체에서 실질적으로 일정한 두께를 갖는다. 따라서, 기판의 볼록부의 형상이 그대로 실리콘층에도 반영된다.
2-2. 상기 실리콘층을 피복하는 제 2 절연층을 형성하는 공정
제 2 절연층은 산화실리콘 또는 질화실리콘 등으로 이루어진다. 제 2 절연층은 제 1 절연층과 같은 재료로 형성될 수도 있고, 다른 재료로 형성될 수도 있다. 제 2 절연층은 CVD 법 등으로 형성할 수 있다. 또한, 제 2 절연층은 실리콘층을 열산화하여 형성해도 된다. 또, 실리콘층의 자연 산화막을 제 2 절연층으로서 이용해도 된다.
또한, 제 2 절연층은 바람직하게는 실리콘 연마용 슬러리로 연마할 때의 상기 절연층에 대한 실리콘층의 선택비를 3 이상으로 하는 재료에 의해 형성된다. 즉, 실리콘 연마용 슬러리로 실리콘층 및 제 2 절연층을 연마하면, 실리콘층은 제 2 절연층보다 3 배 많이 연마된다. 이 경우, 제 2 절연층이 보호층 또는 스토퍼층으로서 효과적으로 기능한다.
또, 제 2 절연층은 인접하는 상기 볼록부가 상기 실리콘층 두께의 2배보다 큰 거리에 있을 때에만, 양 볼록부 사이의 오목부에 형성되어도 된다. 인접하는 볼록부 사이의 거리가 짧을 때에는 디싱은 문제가 되지 않기 때문이다.
2-3. 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정
이 공정은 예를 들어, 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연 마용 슬러리를 이용하여 화학 기계 연마함으로써, 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 실시할 수 있다. 제 2 절연층이 제거된 부분으로부터 실리콘층이 노출된다. 슬러리 등의 설명은 1-1 에서 기술한 바와 같다.
2-4. 제 2 절연층의 잔부로 실리콘층을 보호하면서, 제 2 절연층의 잔부, 또는 제 1 절연층의 볼록부를 스토퍼층으로 하여, 노출된 실리콘층을 화학 기계 연마함으로써, 실리콘층을 실질적으로 평탄화하고, 또한 제 1 절연층을 노출시키는 공정
제 2 절연층의 잔부로 실리콘층을 보호하면서 실리콘층의 화학 기계 연마를 실시하므로, 디싱의 문제가 발생되지 않는다.
실리콘층의 두께는 제 1 절연층의 볼록부와 실질적으로 동일하거나, 또는 이보다 얇다. 실리콘층의 두께가 제 1 절연층의 볼록부와 실질적으로 동일한 경우, 제 2 절연층의 두께분만큼, 제 2 절연층의 잔부 표면의 위치가 제 1 절연층의 볼록부 표면보다 높아진다. 이 경우, 제 2 절연층의 잔부를 스토퍼층으로 하여 화학 기계 연마가 행해진다. 이 때, 제 1 절연층의 볼록부 상의 실리콘층은 디싱에 의해서 제거되어 제 1 절연층이 노출된다. 따라서, 본 공정에서, 실리콘층이 실질적으로 평탄화되고, 또한 제 1 절연층이 노출된다.
또한, 제 2 절연층의 잔부의 상면이 제 1 절연층의 볼록부의 상면보다 낮은 경우 (예를 들어, 실리콘층이 제 1 절연층의 볼록부의 높이보다 얇고, 실리콘층과 제 2 절연층 두께의 합이 제 1 절연층의 볼록부의 높이보다 얇은 경우) 에는 제 1 절연층의 볼록부를 스토퍼층으로 하여 화학 기계 연마가 행해진다. 이 경우에 도, 2-1 에서 기술한 바와 같이, 실리콘층이 실질적으로 평탄화되고, 또한 제 1 절연층이 노출된다.
2-5. 제 2 절연층의 잔부를 제거하는 공정
본 공정에서는 더 이상 필요가 없게 된 제 2 절연층의 잔부를 제거하여 실리콘층 전체면을 표면에 노출시킨다. 제 2 절연층은 예를 들어, CxFy계 가스, O2 가스 및 Ar 가스의 혼합가스를 이용한 RIE (Reactive Ion Etching) 법과 같은 건식 에칭법이나, 불화수소산과 같은 에칭액을 이용한 습식 에칭법 등에 의해 제거할 수 있다.
3. 제 3 실시형태
제 3 실시형태에 관한 반도체 장치의 제조 방법은 (1) 제 1 절연층에 의해 형성된 볼록부를 갖는 기판 상에, 그 표면을 피복하도록 볼록부의 높이보다 두꺼운 실리콘층을 형성하는 공정과, (2) 상기 실리콘층을 피복하는 제 2 절연층을 형성하는 공정과, (3) 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정과, (4) 제 2 절연층의 잔부로 실리콘층을 보호하면서, 제 2 절연층의 잔부를 스토퍼층으로 하여 노출된 실리콘층을 화학 기계 연마함으로써 실리콘층을 실질적으로 평탄화하는 공정과, (5) 제 2 절연층의 잔부를 제거하는 공정과, (6) 실질적으로 평탄화된 상기 실리콘층을 화학 기계 연마함으로써, 제 1 절연층을 노출시키는 공정으로 이루어지는 것을 특징으로 한다.
제 1 또는 제 2 실시형태에서 기술한 내용은 그 취지를 벗어나지 않는 한, 본 실시형태에도 적용된다. 따라서, 본 실시형태에서는 제 1 또는 제 2 실시형태와 공통되는 부분에 대해서는 설명을 생략한다.
3-1. 제 1 절연층에 의해서 형성된 볼록부를 갖는 기판 상에, 그 표면을 피복하도록 볼록부의 높이보다 두꺼운 실리콘층을 형성하는 공정
본 실시형태에서는 볼록부의 높이보다 두꺼운 실리콘층을 형성한다. 본 실시형태에서는 실리콘층의 평탄화와 제 1 절연층의 노출을 동시에 실시할 수 없고, 먼저 실리콘층을 평탄화한 후, 나아가 실리콘층을 연마하여 제 1 절연층을 노출시킨다.
3-2. 상기 실리콘층을 피복하는 제 2 절연층을 형성하는 공정
3-3. 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정
이 두 공정은 제 2 실시형태와 동일하므로 설명을 생략한다.
3-4. 제 2 절연층의 잔부로 실리콘층을 보호하면서, 제 2 절연층의 잔부를 스토퍼층으로 하여 노출된 실리콘층을 화학 기계 연마함으로써, 실리콘층을 실질적으로 평탄화하는 공정
제 2 실시형태에서는 실리콘층을 평탄화하고, 또한 제 1 절연층을 노출시켰으나, 본 실시형태에서는 제 1 절연층은 노출되지 않는다.
3-5. 제 2 절연층의 잔부를 제거하는 공정
이 공정은 제 2 실시형태와 동일하므로 설명을 생략한다.
3-6. 실질적으로 평탄화된 상기 실리콘층을 화학 기계 연마함으로써 제 1 절 연층을 노출시키는 공정
이 공정에서는 실리콘층을 더욱 화학 기계 연마하여 제 1 절연층을 노출시킨다. 실리콘층은 이미 평탄화되어 있으므로, 화학 기계 연마를 실시하더라도 디싱 등의 문제는 발생되지 않는다.
4. 기타
상기 실시형태는 실리콘층의 평탄화에 관해서 설명하여 왔지만, 실리콘층 이외의 재질 (예를 들어, 텅스텐) 을 평탄화할 수도 있고, 그 경우 볼록부를 선택적으로 제거하는 특성을 갖는 연마용 슬러리 등에 의해서, 기판 표면의 오목부에 선택적으로 스토퍼층을 형성할 수 있고, 스토퍼층과 매립층 사이에 충분히 높은 선택성이 얻어지는 스토퍼층 재료와 매립층 재료의 조합이면, 상기 본 발명의 실시형태와 동일한 효과가 얻어진다.
[실시예 1]
이하, 도 1 및 2 를 이용하여 본 발명의 실시예 1 에 관한 반도체 장치의 제조 방법에 관해서 설명한다. 또, 도 1 및 2 는 본 실시예의 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 실리콘 웨이퍼로 이루어지는 반도전층 (11) 상에 실리콘산화물로 이루어지는 제 1 절연층 (12) 을 형성하여 도 1 (a) 에 나타내는 구조를 얻는다. 이 제 1 절연층 (12) 은 패턴화되거나, 또는 패턴화된 하측 층 상에 배치되어, 오목부 (10a) 및 볼록부 (9a) 를 갖는 비평면의 외표면을 형성하고 있다.
이어서, 얻어진 기판 상의 전체면에, 제 1 절연층 (12) 을 피복하도록 다결 정 실리콘층 (13) 을 형성하여 도 1 (b) 에 나타내는 구조를 얻는다. 도시한 바와 같이, 다결정 실리콘층 (13) 의 외표면은 거의 정확하게, 제 1 절연층 (12) 을 포함하는 하층의 표면 구조를 재현하여, 얻어진 기판의 노출면이 비평면이 되도록 일련의 오목부 (10b) 및 볼록부 (9b) 를 형성한다. 다른 실시형태에 있어서, 아몰퍼스 실리콘 (a-Si) 및 단결정 실리콘와 같은 다른 종류의 실리콘층을 다결정 실리콘 대신에 이용해도 된다.
위에서 논한 바와 같이, 평탄화의 목적 중 하나는 제 1 절연층 (12) 의 정상면이 노출될 때까지 다결정 실리콘층 (13) 을 연마하여, 절연성 아일랜드 사이에 다결정 실리콘의 비아, 플러그, 라인, 전극이나 그 밖의 도전성 유닛을 남기는 것이다 (도 2 (f) 참조). 따라서, 다결정 실리콘층의 두께는 도 1 (a) 에 있어서의 기판 표면의 오목부 (10a) 저면과, 제 1 절연층 (12) 의 볼록부 (9a) 정상면의 높이의 차와 동등해도 되고, 또는 얇아도 된다.
이어서, 얻어진 기판 상의 전체면에, 다결정 실리콘층 (13) 을 피복하도록 제 2 절연층 (14) 을 형성하여 도 1 (c) 에 나타내는 구조를 얻는다. 도시한 바와 같이, 제 2 절연층 (14) 의 외표면은 거의 정확하게, 하층의 표면 구조를 재현하여, 얻어진 기판의 노출면이 비평면이 되도록, 일련의 오목부 (10c) 및 볼록부 (9c) 를 형성한다.
제 2 절연층 (14) 은 실리콘산화물 또는 실리콘질화물 등으로 형성할 수 있다. 이 제 2 절연층 (14) 은 예를 들어 CVD 법 등에 의해, 다결정 실리콘층 (13) 상에 퇴적시켜 형성해도 되고, 또는 다결정 실리콘층 (13) 의 외표면을, 열산 화법 등으로 산화시킴으로써 형성해도 된다.
이어서, 도 2 (d) 에 나타내는 바와 같이, 제 2 절연층 (14) 의 볼록부 (9c) 를 제거함으로써 실리콘층 (13) 의 볼록부 (9b) 를 노출시킨다. 제 2 절연층 (14) 의 잔부 (10c; 오목부) 는 후의 다결정 실리콘층을 화학 기계 연마하는 공정에서, 다결정 실리콘층 (13) 의 볼록부 (9b) 를 제거할 때의 스토퍼층으로서 기능한다.
제 2 절연층 (14) 의 볼록부 (9c) 는 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리를 이용하여 화학 기계 연마함으로써 제거할 수 있다.
연마는 제 2 절연층 (14) 에 대한 다결정 실리콘층 (13) 의 선택비가 충분히 높다는 특성을 갖는 실리콘 연마용 슬러리를 이용하여 실시한다. 따라서, 제 2 절연층 (14) 은 상기 다결정 실리콘층 (13) 의 두께보다 충분히 얇더라도, 후의 다결정 실리콘층을 평탄화하기 위한 제 2 화학 기계 연마 공정에 있어서 스토퍼층으로서 기능한다. 예를 들어, 1:100 의 선택성을 갖는 슬러리를 이용하는 경우, 상기 제 2 절연층 (14) 의 두께는 상기 다결정 실리콘층 (13) 두께의 1/100 이상이면 충분히 스토퍼층으로서 기능한다.
이 경우의 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리는 예를 들어, 비프레스톤 특성을 갖는 세리아계 슬러리를 이용해도 된다.
이어서, 다결정 실리콘 연마용 슬러리를 이용하여, 제 2 절연층 (14) 의 오목부 (10c) 를 스토퍼층으로 하여, 제 2 화학 기계 연마를 실시하여 다결정 실리콘층 (13) 의 볼록부 (9b) 를 모두 제거하여 상기 제 1 절연층 (12) 의 표면을 노출 시켜 도 2 (e) 에 나타내는 구조를 얻는다.
이와 같이 하여, 제 2 절연층 (14) 의 오목부 (10c) 의 밑에 있는 다결정 실리콘층 (13) 만이 선택적으로 남겨지고, 비아, 플러그, 라인, 전극이나 그 밖의 도전성 유닛이 되는 다결정 실리콘의 매립 영역이 형성된다.
그리고 마지막으로, 상기 매립 다결정 실리콘층 (13) 상의 제 2 절연층 (14) 을, 예를 들어 CxFy계 가스, O2 가스 및 Ar 가스의 혼합가스를 이용한 RIE (Reactive Ion Etching) 법과 같은 건식 에칭법이나, 불화수소산과 같은 에칭액을 이용한 습식 에칭법 등에 의해 제거함으로써 평탄화 처리를 종료한다 (도 2 (f)).
그 후, 상기 매립 다결정 실리콘층을 전극, 배선 등으로 함으로써, 트랜지스터 특성의 불균일성, 전극 소실, 배선 저항의 불균일성, 단선 등이 없는, 프로세스 수율이 높은 반도체 장치를 형성할 수 있다.
상기한 바와 같이, 제 2 절연층 (14) 의 오목부 (10c) 를 스토퍼로 한 화학 기계 연마에 의해서 다결정 실리콘층 (13) 의 볼록부 (9b) 를 완전히 제거하도록 하고 있다.
이와 같이 하여, 매립 다결정 실리콘층의 면적에 제약을 두지 않아도, 매립 다결정 실리콘층에 디싱을 발생시키지 않고, 양호한 평탄화 형상을 형성할 수 있게 된다. 따라서, 간편한 방법에 의해, 항상 평탄도가 높고, 막두께가 균일한 매립 다결정 실리콘층을 안정적으로 얻을 수 있게 된다.
다결정 실리콘층의 평탄화에 관해서 기재하였지만, 본 발명은 또, 아몰퍼스 실리콘 (a-Si) 나 단결정 실리콘와 같은, 다른 종류의 실리콘층의 평탄화에 적용할 수 있다.
다결정 실리콘 연마용 슬러리는 아몰퍼스 실리콘 연마용 슬러리, 또는 단결정 실리콘 연마용 슬러리로 대체된다.
또한, 실리콘층 이외의 재질 (예를 들어, 텅스텐) 을 평탄화할 수도 있고, 그 경우, 볼록부를 선택적으로 제거하는 특성을 갖는 연마용 슬러리 등에 의해서, 기판 표면의 오목부에 선택적으로 스토퍼층을 형성할 수 있고, 스토퍼층과 매립층 사이에 충분히 높은 선택성이 얻어지는 스토퍼층 재료와 매립층 재료의 조합이면 상기 본 발명의 실시의 일 형태와 같은 효과가 얻어진다. 기타, 본 발명의 요지를 바꾸지 않는 범위에 있어서, 여러 가지 변형실시가 가능함은 물론이다.
[실시예 2]
이하, 도 3 및 4 를 이용하여 본 발명의 실시예 2 에 관한 반도체 장치의 제조 방법에 관해서 설명한다. 또, 도 3 및 4 는 본 실시예의 반도체 장치의 제조 공정을 나타내는 단면도이다.
우선, 실리콘 웨이퍼로 이루어지는 반도전층 (11) 상에 실리콘산화물로 이루어지는 제 1 절연층 (12) 을 형성하여 도 3 (a) 에 나타내는 구조를 얻는다. 이 제 1 절연층 (12) 은 패턴화되거나, 또는 패턴화된 하측 층 상에 배치되어, 오목부 (10a) 및 볼록부 (9a) 를 갖는 비평면의 외표면을 형성하고 있다. 이 제 1 절연층은 평탄화된 실리콘층을 화학 기계 연마하는 공정에 있어서 스토퍼층으로서 기능한다 (도 4 (g) 참조).
이어서, 얻어진 기판 상의 전체면에, 제 1 절연층 (12) 을 피복하도록 다결정 실리콘층 (13) 을 형성하여 도 3 (b) 에 나타내는 구조를 얻는다. 도시한 바와 같이, 다결정 실리콘층 (13) 의 외표면은 거의 정확하게, 제 1 절연층 (12) 을 포함하는 하층의 표면 구조를 재현하여, 기판의 노출면이 비평면이 되도록, 일련의 오목부 (10b) 및 볼록부 (9b) 를 형성한다. 다른 실시형태에 있어서, 아몰퍼스 실리콘 (a-Si) 및 단결정 실리콘와 같은 다른 종류의 실리콘층을 다결정 실리콘 대신에 이용해도 된다.
위에서 논한 바와 같이, 평탄화의 목적 중 하나는 제 1 절연층 (12) 의 정상면이 노출될 때까지 다결정 실리콘층 (13) 을 연마하여, 절연성 아일랜드 사이에 다결정 실리콘의 비아, 플러그, 라인, 전극이나 그 밖의 도전성 유닛을 남기는 것이지만 (도 4 (g) 참조), 제 2 화학 기계 연마 공정에서는 볼록부 상에 다결정 실리콘층이 남겨지도록 평탄화가 실시되기 때문에 (도 4 (e) 참조), 다결정 실리콘층의 두께는 도 3 (a) 에 있어서의 기판 표면의 오목부 (10a) 저면과 제 1 절연층의 볼록부 (9a) 정상면 사이의 높이보다 두껍다.
이어서, 얻어진 기판 상의 전체면에, 다결정 실리콘층 (13) 을 피복하도록 제 2 절연층 (14) 을 형성하여 도 3 (c) 에 나타내는 구조를 얻는다. 도시한 바와 같이, 제 2 절연층 (14) 의 외표면은 거의 정확하게, 하층의 표면 구조를 재현하여, 기판의 노출면이 비평면이 되도록, 일련의 오목부 (10c) 및 볼록부 (9c) 를 형성한다.
제 2 절연층 (14) 은 실리콘산화물 또는 실리콘질화물 등으로 형성할 수 있 다. 이 제 2 절연층 (14) 은 예를 들어 CVD 법 등에 의해, 다결정 실리콘층 (13) 상에 퇴적시켜 형성해도 되고, 또는 다결정 실리콘층 (13) 의 외표면을, 열산화법 등으로 산화시킴으로써 형성해도 된다.
이어서, 도 4 (d) 에 나타내는 바와 같이, 제 2 절연층 (14) 의 볼록부 (9c) 를 제거함으로써 실리콘층 (13) 의 볼록부 (9b) 를 노출시킨다. 제 2 절연층 (14) 의 잔부 (10c; 오목부) 는 후의 다결정 실리콘층을 화학 기계 연마하는 공정에 있어서, 다결정 실리콘층 (13) 의 볼록부 (9b) 를 제거할 때의 스토퍼층으로서 기능한다.
제 2 절연층 (14) 의 볼록부 (9c) 는 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리를 이용하여 화학 기계 연마함으로써 제거할 수 있다.
제 2 절연층 (14) 은 이 제 2 절연층에 대하여 충분히 높은 선택성을 갖는 실리콘 연마용 슬러리로 연마한다. 따라서, 제 2 절연층 (14) 은 상기 다결정 실리콘층 (13) 의 두께보다 충분히 얇더라도, 후의 다결정 실리콘층을 평탄화하기 위한 제 2 화학 기계 연마 공정에 있어서 스토퍼층으로서 기능한다. 예를 들어, 1:100 의 선택성을 갖는 슬러리를 이용하는 경우, 상기 제 2 절연층 (14) 의 두께는 상기 다결정 실리콘층 (13) 의 두께의 1/100 이상이면 충분히 스토퍼층으로서 기능한다.
이 경우의 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리는 예를 들어, 비프레스톤 특성을 갖는 세리아계 슬러리를 이용해도 된다.
이어서, 다결정 실리콘 연마용 슬러리를 이용하여, 제 2 절연층 (14) 의 오 목부 (10c) 를 스토퍼층으로 하여 제 2 화학 기계 연마를 실시하여, 다결정 실리콘층 (13) 의 볼록부 (9b) 를 모두 제거하여 도 4 (e) 에 나타내는 구조를 얻는다. 이 때, 제 1 절연층 (12) 은 노출되어 있지 않다.
다음으로, 상기 매립 다결정 실리콘층 (13) 상의 제 2 절연층 (14) 을, 예를 들어, CxFy계 가스, O2 가스 및 Ar 가스의 혼합가스를 이용한 RIE (Reactive Ion Etching) 법과 같은 건식 에칭법이나, 불화수소산과 같은 에칭액을 이용한 습식 에칭법 등에 의해 제거함으로써, 다결정 실리콘층의 외표면이 평탄화된 형상이 얻어진다 (도 4 (f)).
그리고 마지막으로, 다결정 실리콘 연마용 슬러리를 이용하여 제 1 절연층 (12) 이 노출될 때까지 제 3 화학 기계 연마를 실시함으로써 평탄화 처리를 종료한다. 이와 같이 하여, 제 1 절연층 (12) 사이의 오목부에 비아, 플러그, 라인, 전극이나 그 밖의 도전성 유닛이 되는 다결정 실리콘의 매립 영역이 형성된다 (도 4 (g)).
그런 다음, 상기 매립 다결정 실리콘층을 전극, 배선 등으로 함으로써, 트랜지스터 특성의 불균일성, 전극 소실, 배선 저항의 불균일성, 단선 등이 없는, 프로세스 수율이 높은 반도체 장치를 형성할 수 있다.
상기한 바와 같이, 제 2 절연층 (14) 의 오목부 (10c) 를 스토퍼로 한 화학 기계 연마에 의해 다결정 실리콘층 (13) 의 볼록부 (9b) 를 완전히 제거하도록 하고 있다.
이와 같이 하여, 매립 다결정 실리콘층의 면적에 제약을 두지 않아도, 매립 다결정 실리콘층에 디싱을 발생시키지 않고, 양호한 평탄화 형상을 형성할 수 있게 된다. 따라서, 간편한 방법에 의해, 항상 평탄도가 높고, 막두께가 균일한 매립 다결정 실리콘층을 안정적으로 얻을 수 있게 된다.
다결정 실리콘층의 평탄화에 관해서 기재하였지만, 본 발명은 또, 아몰퍼스 실리콘 (a-Si) 나 단결정 실리콘와 같은, 다른 종류의 실리콘층의 평탄화에 적용할 수 있다. 다결정 실리콘 연마용 슬러리는 아몰퍼스 실리콘 연마용 슬러리, 또는 단결정 실리콘 연마용 슬러리로 대체된다.
또한, 실리콘층 이외의 재질 (예를 들어 텅스텐) 을 평탄화할 수도 있고, 그 경우 선택적으로 제거하는 특성을 갖는 연마용 슬러리 등에 의해, 기판 표면의 오목부에 선택적으로 스토퍼층을 형성할 수 있고, 스토퍼층과 매립층 사이에 충분히 높은 선택성이 얻어지는 스토퍼층 재료와 매립층 재료의 조합이면, 상기 본 발명의 실시의 일 형태와 동일한 효과가 얻어진다. 기타, 본 발명의 요지를 벗어나지 않는 범위에서, 여러 가지 변형실시가 가능함은 물론이다.
본 발명에 의하면, 실리콘층 중 볼록부 이외의 부분을 절연층으로 보호하면서, 실리콘층의 볼록부의 화학 기계 연마를 실시하므로, 연마시에 절연층으로 보호한 부분이 제거되지 않고, 실리콘층에 디싱이 발생되는 것을 방지할 수 있다.
따라서, 본 발명에 의하면, 정확하게 실리콘층을 평탄화할 수 있다. 이와 같이 하여, 매립 영역의 실리콘층 막두께를 균일하게 할 수 있고, 트랜지스터, 배선 등을 균일하게 형성할 수 있기 때문에, 프로세스 수율을 개선할 수 있다.
Claims (14)
- (1) 볼록부를 갖는 실리콘층을 피복하는 절연층 중 실리콘층의 볼록부의 상방 부분을 제거함으로써 실리콘층을 노출시키는 공정, 및(2) 상기 절연층의 잔부 (殘部) 로 상기 실리콘층을 보호하면서, 실리콘 연마용 슬러리로 노출된 상기 실리콘층을 화학 기계 연마하는 공정을 포함하는, 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 공정 (1) 은 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리를 이용하여 화학 기계 연마하는 것에 의한 공정인, 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 절연층에는 실리콘산화물 또는 실리콘질화물이 이용되는 것을 특징으로 하는, 반도체 장치의 제조 방법.
- 제 2 항에 있어서,상기 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리는 세리아계 슬러리인, 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층은 상기 실리콘층이 평탄화될 때까지 연마되는, 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층에는 다결정 실리콘, 아몰퍼스 실리콘 또는 단결정 실리콘이 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층에는 다결정 실리콘, 아몰퍼스 실리콘 또는 단결정 실리콘이 이용되고, 상기 실리콘 연마용 슬러리에는 각각 다결정 실리콘용 슬러리, 아몰퍼스 실리콘용 슬러리 또는 단결정 실리콘 연마용 슬러리가 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 실리콘 연마용 슬러리는 상기 절연층에 대한 실리콘층의 선택비가 3 이상인 특성을 갖는, 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층을 화학 기계 연마한 후에 상기 절연층을 제거하는 공정을 더 구비하는, 반도체 장치의 제조 방법.
- (1) 제 1 절연층에 의해서 형성된 볼록부를 갖는 기판 상에, 그 표면을 피복하도록 볼록부의 높이와 실질적으로 동등한 두께를 갖거나 또는 이보다 얇은 실리콘층을 형성하는 공정,(2) 상기 실리콘층을 피복하는 제 2 절연층을 형성하는 공정,(3) 상기 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 상기 실리콘층을 노출시키는 공정,(4) 상기 제 2 절연층의 잔부로 상기 실리콘층을 보호하면서, 상기 제 2 절연층의 잔부 또는 상기 제 1 절연층의 볼록부를 스토퍼층으로 하여, 노출된 상기 실리콘층을 화학 기계 연마함으로써, 상기 실리콘층을 실질적으로 평탄화하고, 또한 상기 제 1 절연층을 노출시키는 공정, 및(5) 상기 제 2 절연층의 잔부를 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- (1) 제 1 절연층에 의해서 형성된 볼록부를 갖는 기판 상에 그 표면을 피복하도록 볼록부의 높이보다 두꺼운 실리콘층을 형성하는 공정,(2) 상기 실리콘층을 피복하는 제 2 절연층을 형성하는 공정,(3) 상기 제 2 절연층 중 기판 볼록부의 상방 부분을 제거함으로써 상기 실리콘층을 노출시키는 공정,(4) 상기 제 2 절연층의 잔부로 상기 실리콘층을 보호하면서, 상기 제 2 절연층의 잔부를 스토퍼층으로 하여 노출된 상기 실리콘층을 화학 기계 연마함으로써, 상기 실리콘층을 실질적으로 평탄화하는 공정,(5) 상기 제 2 절연층의 잔부를 제거하는 공정, 및(6) 실질적으로 평탄화된 상기 실리콘층을 화학 기계 연마함으로써, 상기 제 1 절연층을 노출시키는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 공정 (3) 은 상기 볼록부를 선택적으로 제거하는 특성을 갖는 절연층 연마용 슬러리를 이용하여 화학 기계 연마하는 것에 의한 공정인, 반도체 장치의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 2 절연층은 실리콘 연마용 슬러리로 연마할 때의 상기 절연층에 대한 상기 실리콘층의 선택비를 3 이상으로 하는 재료에 의해 형성되는, 반도체 장치의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,인접하는 상기 볼록부가 상기 실리콘층 두께의 2 배보다 큰 거리에 있을 때에만, 양 볼록부 사이의 오목부에 상기 제 2 절연층이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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