CN101243420A - 非dram指示符和存取未存储于dram阵列中的数据的方法 - Google Patents

Abstract

在与针对DRAM阵列中的数据的SDRAM读取和写入循环无缝交替的同步读取循环中，从SDRAM读取未存储于所述SDRAM模块的所述DRAM阵列中的数据，例如温度传感器的输出。针对所有读取循环维持控制信息，所述控制信息在数据未存储于DRAM阵列中的情况下包括非DRAM指示符。将存储于DRAM阵列中的返回数据和未存储于DRAM阵列的数据一起进行缓冲。当从所述缓冲器提取读取数据时，未存储于DRAM阵列中的数据由所述非DRAM指示符识别且被引导到所述控制器内的电路。当未存储于所述DRAM阵列中的数据指示SDRAM电路小片的温度时，所述控制器可响应于所述温度来调整刷新速率。

Description

非DRAM指示符和存取未存储于DRAM阵列中的数据的方法

技术领域

本发明大体上涉及存储器领域，且明确地说，涉及从SDRAM读取未存储于DRAM阵列中的数据的有效方法。

背景技术

便携式电子装置已经成为现代生活的普遍配备。便携式电子装置的两个必然趋势是功能性增加和尺寸减小。功能性增加需要较高的计算功率和较多的内存。便携式电子装置的尺寸减小是导致重视功率消耗的原因，因为较小的电池可存储和传递较少的功率。因此，增加性能和减少功率消耗的进步对于便携式电子装置来说是有利的。

大多数便携式电子装置包括动态随机存取存储器(DRAM)以存储用于处理器或其它控制器的指令和数据。DRAM是可用的最具成本效益的固态存储器技术。尽管每个位的价格对于例如磁盘驱动器等大容量存储技术来说较低，但高存取等待时间、高功率消耗和对冲击或振动的高敏感性阻碍了在许多便携式电子装置应用中使用大容量存储驱动器。

同步DRAM(SDRAM)通过将所有控制信号和数据传送循环与时钟沿对准而提供优于常规DRAM的改进性能和简化的接口设计。双倍数据速率(DDR)SDRAM允许在时钟的上升沿和下降沿两者上传送数据，从而提供更高的性能。

大多数SDRAM模块包括模式寄存器以存储例如CAS等待时间、突发长度等可配置参数。随着SDRAM技术的复杂性和可配置性增加，许多SDRAM模块添加了扩展模式寄存器以存储例如延迟锁定环路(DLL)启用、驱动强度等额外可配置参数。模式寄存器和扩展模式寄存器两者均是只写的。也就是说，控制器不能读取这些寄存器的内容。通过引入模式和扩展模式寄存器，DRAM模块第一次存储除写入到DRAM阵列和从DRAM阵列读取的数据以外的信息。因此，需要新的数据传送操作。

许多SDRAM模块包括模式寄存器组(MRS)和扩展模式寄存器组(EMRS)操作来向寄存器加载所需参数。这些操作通常通过同时将CS、RAS、CAS和WE控制信号驱动为低、用库地址位在MRS与EMRS之间进行选择且在地址线A0-A11上提供拟写入到选定寄存器的信息来实施。在大多数实施方案中，所有DRAM库必须在MRS或EMRS命令的时候不活动，且可能不对SDRAM模块进行进一步操作达规定的最小持续时间(例如6个时钟循环)。这些限制不会负面影响SDRAM性能，因为由于模式和扩展模式寄存器的性质的缘故，它们一旦在初始化时被写入就永远不会改变。

第三代图形双倍数据速率行业规范(GDDR3)提供从SDRAM模块读取除存储在DRAM阵列中的数据以外的信息的能力。作为EMRS操作期间的一个选项，SDRAM可在数据总线上输出供应商代码和版本号(EMRS写入信息在地址总线上传输)。必须遵守EMRS操作的所有限制——所有库均是闲置的且在操作之后保持不活动达最小持续时间(例如6个时钟循环)。由于所述信息(供应商ID和版本号)的静态性质，只需要读取所述信息一次(例如在初始化期间)，且EMRS操作的限制不会显著影响性能。

DRAM操作的基本方面在于必须周期性更新在每一位位置处存储数据的电容性电荷来保持数据状态。按行刷新DRAM阵列；一些SDRAM模块可同时刷新多个DRAM库中的相同行。DRAM阵列中的每一行必须在规定的刷新周期内得以刷新。可在每个刷新周期中依序将DRAM行刷新一次，此称为集中式刷新(burst refresh)。然而，这阻碍存取DRAM阵列达循环通过所有行所必需的时间，且造成显著的性能降级。或者，针对每一行的刷新循环可均匀地分散在整个刷新周期中，与读取和写入数据传送交替。这称为分布式刷新。更常见实施分布式刷新，因为其造成较少的性能恶化。

分布式刷新操作中的全部所需刷新周期和因此的刷新循环间隔取决于DRAM阵列电路小片的温度。作为首要规则，DRAM阵列电路小片温度每增加10℃，刷新速率就必须加倍。针对SDRAM模块规定的刷新周期通常是DRAM在其最高预期操作温度下需要的刷新周期。因此，每当DRAM阵列电路小片处于较低温度时，最大刷新周期较长，且分布式刷新循环可能间隔得较长，从而降低其对DRAM读取和写入存取的影响。这将通过消除不必要的刷新活动来改进处理器性能并降低功率消耗。

用于从SDRAM模块存取未存储于DRAM阵列中的数据的同步读取循环可与用于存取“正常”SDRAM数据——也就是说，存储于SDRAM模块上的DRAM阵列中的数据——的读取和写入循环无缝结合。通过使用用于存取未存储于DRAM阵列中的数据的同步读取循环，可在对针对存储于SDRAM模块上的DRAM阵列中的数据的***存取具有最小影响的情况下，读取SDRAM模块上的温度传感器的输出。举例来说，无需关闭所有库，且在读取循环之后不向SDRAM存取施加任何等待周期，如在经由GDDS3协议存取扩展模式寄存器数据的情况下一样。

由于用于存取未存储于DRAM阵列中的数据的同步读取循环在计时和排序上大致类似于用于存取存储于DRAM阵列中的数据的同步读取循环，因而对未存储于DRAM阵列中的返回数据的识别和提取存在问题。SDRAM控制器通常以管线方式起作用，从而发出对数据突发的请求，并且稍后(即，在模式寄存器的CAS等待时间字段所确定的延迟之后)接收所述数据。此外，许多SDRAM控制器通过在FIFO或其它缓冲器中缓冲来自多个读取循环的数据，且使得所述数据在从由控制器从SDRAM模块俘获所述数据时作进一步延迟之后可用于请求装置来进一步管线化存储器读取操作。

在大多数情况下，***模块(例如总线或纵横互连件中的主装置)不需要针对未存储于DRAM阵列中的数据的读取操作，且因此SDRAM控制器不会转发所述数据。而是，未存储于DRAM阵列中的数据通常由SDRAM控制器读取以供其自身消耗——也就是说，为了获得用以调整刷新速率的温度读数；为了获得SDRAM模块识别以调整计时参数；为了读取模式或扩展模式寄存器以验证其被恰当设置等等。因此，必须从存储于DRAM阵列中的读取数据流识别和提取未存储于DRAM阵列中的读取数据，所述存储于DRAM阵列中的读取数据流被转发到请求主装置。

一种用以识别和提取未存储于DRAM阵列中的读取数据的方法会是在将所述数据从SDRAM存储器模块传送到控制器时立即将其“捕获”。然而，由于许多存储器控制器的高度管线化结构的缘故，这种方法会负面影响性能，因为其将需要控制器在发起针对未存储于DRAM阵列中的数据的存储器存取循环时暂停“正常”SDRAM活动，直到返回所述数据为止。为了最大化性能，针对未存储于DRAM阵列中的数据的读取循环的同步性质应当通过将其与正常读取存取无缝混合来完全利用。这需要一种用于在管线进一步下方(例如当存储器控制器从缓冲器提取读取数据以供分派到请求主装置时)识别和提取未存储于DRAM阵列中的数据的机制。

发明内容

根据一个或一个以上实施例，在与针对处于DRAM阵列中的数据的SDRAM读取和写入循环无缝交替的同步读取循环中，从SDRAM读取未存储于SDRAM模块的DRAM阵列中的数据(例如温度传感器的输出)。针对所有读取循环维持控制信息(在未存储于DRAM阵列中的数据的情况下包括非DRAM指示符)。将存储于DRAM阵列中的返回数据和未存储于DRAM阵列中的数据一起进行缓冲。当从缓冲器提取读取数据时，未存储于DRAM阵列中的数据由非DRAM指示符识别且被引导到控制器内的电路。当未存储于DRAM阵列中的数据指示SDRAM电路小片的温度时，控制器可响应于所述温度来调整刷新速率。

一个实施例涉及一种控制一个或一个以上SDRAM模块的方法，执行针对SDRAM模块的一个或一个以上存储器存取循环来存取未存储于SDRAM模块的DRAM阵列中的数据。用于未存储于DRAM阵列中的数据的每一存储器存取循环与非DRAM数据识别符相关联。在从SDRAM模块接收到未存储于DRAM阵列中的数据之后，响应于所述非DRAM数据识别符来提取所述未存储于DRAM阵列中的数据。

另一实施例涉及一种可操作以向存储器模块发起同步读取循环的存储器控制器，所述同步读取循环针对存储于DRAM阵列中的数据和未存储于DRAM阵列中的数据。所述控制器包括可操作以缓冲所接收的存储于DRAM阵列中的数据和未存储于DRAM阵列中的数据的读取数据缓冲器。所述控制器还包括可操作以缓冲与每一同步读取循环相关联的控制信息的读取控制缓冲器，所述信息在针对未存储于DRAM阵列中的数据的读取循环的情况下包括非DRAM指示符。另外，控制器包括读取响应逻辑，其控制读取数据缓冲器且可操作以响应于所述非DRAM指示符来从读取数据缓冲器识别并提取未存储于DRAM阵列中的数据。

附图说明

图1是***互连的功能方框图。

图2是包含控制器和SDRAM存储器模块的从装置的功能方框图，其描绘SDRAM模块的功能块。

图3是包含控制控制器和SDRAM存储器模块的从装置的功能方框图，其描绘控制器的功能块。

图4是描绘控制一个或一个以上SDRAM模块的方法的流程图。

具体实施方式

在功能单元之间传送数据是任何计算机***的基本操作。大多数计算机***包括一个或一个以上主装置，例如处理器、协处理器、直接存储器存取(DMA)引擎、总线桥接器、图形引擎等。主装置是可以起始通过***总线或互连进行数据传送操作以向从装置传送数据和/或自从装置传送数据的装置。从装置——其可包括(例如)存储器、磁盘驱动器、输入/输出(I/O)电路、图形控制器、实时时钟和许多其它电路和装置——通过接收写入数据和/或提供读取数据来对***总线上的数据传送操作作出响应。从装置不会起始总线数据传送操作。

图1描绘高性能数据传送***，其大体上由数字10指示。交换机矩阵12(还称为纵横交换机)将多个主装置14互连到多个从装置16，在大多数一般情况下，任何主装置能够存取任何从装置。举例来说，图2描绘主装置1存取从装置1，且同时主装置2存取从装置0。在一些实施方案中，所述从装置16中的一者或一者以上可包括两个或两个以上地址总线，从而允许由一个以上主装置14同时存取。

一种类型的从装置16(在图2中描绘)是存储器子***。存储器从装置16包括控制器50和一个或一个以上存储器模块100。控制器50可包含处理器、数字信号处理器、微控制器、状态机等。在示范性实施例中，存储器模块100可包含SDRAM模块100。控制器50通过此项技术中众所周知的控制信号时钟(CLK)、时钟启用(CKE)、芯片选择(CS)、行地址选通(RAS)、列地址选通(CAS)、写入启用(WE)和数据限定符(DQM)来指导对SDRAM模块100的操作。控制器50提供多个通往SDRAM模块100的地址线，且双向数据总线连接所述两者。SDRAM模块包括DRAM阵列104，其可划分为多个库106。DRAM阵列存储指令和数据，且在控制器50的指导下从SDRAM控制电路108读取、或将其写入到SDRAM控制电路108和由SDRAM控制电路108刷新。

SDRAM模块100另外包括模式寄存器110和扩展模式寄存器112。SDRAM模块100可另外包括识别信息114，例如供应商ID、版本号、制造日期、电路小片信息等。识别信息114可存储在寄存器中；或者，其可硬连线到电路小片。

SDRAM模块100另外包括温度感测电路116，其包括设置在DRAM阵列104附近且可操作以感测DRAM阵列电路小片的温度的一个或一个以上温度传感器(例如热敏电阻)118。模式寄存器110和扩展模式寄存器112、SDRAM模块识别114的内容和温度传感器116的输出均为可从SDRAM模块100读取但不存储在DRAM阵列104中的所有数据实例。

图3描绘从存储器装置16的另一视图，其在示范性实施例中展示控制器50的功能方框图。控制器50对来自主装置14的读取和写入数据传送请求作出响应，这由***互连12中实施的仲裁确定。控制器50在状态机52的控制下指导对存储器模块100的读取和写入存储器存取循环。状态机52指导I/O模块54产生控制信号(例如CS、RAS、CAS、WE、DQM等)的恰当计时和排序。I/O块54另外输出地址总线上的存储器地址和库选择信号。同步读取循环可针对于存储在存储器模块100中的DRAM阵列104内的数据，或未存储在DRAM阵列104中的数据(例如SDRAM模块100上的寄存器110、112、识别信息114、温度传感器116或其它非DRAM阵列104数据源)。此外，针对于存储在DRAM阵列104中的数据和未存储在DRAM阵列104中的数据的同步读取循环可无缝混合，以最大化存储器从装置16的性能。

在I/O块56处，使用DQS选通在数据总线上俘获从存储器模块100返回的读取数据。接着将读取数据在数据存储缓冲器(例如FIFO 58)中缓冲。为了恰当地将读取数据分派到请求主装置，控制器50将控制信息维持在缓冲器(例如读取控制FIFO 60)中。控制信息可包括：读取循环的突发长度；在针对于存储在DRAM阵列104中的数据的读取循环的情况下的请求主装置14的识别；以及在针对于未存储在DRAM阵列104中的数据的读取循环的情况下的非DRAM指示符和(视情况)非DRAM地址。读取控制FIFO60中的控制信息的每一实例唯一地与读取数据FIFO 58中的读取数据相关联。

控制器50包括读取响应逻辑62，其提取读取数据和相关联的控制信息，且分派所述读取数据。在所描绘的实施例中，读取响应逻辑62同时弹出所述读取数据FIFO 58和读取控制FIFO 60。读取响应逻辑62基于从读取控制FIFO 60弹出的相关联控制信息来分派从读取数据FIFO 58弹出的读取数据。在存储于DRAM阵列104中的读取数据的情况下，经由***互连12将读取数据返回到请求主装置14。

在未存储于DRAM阵列104中的数据——由存在非DRAM指示符指示——的情况下，读取响应逻辑将读取数据引导到控制器50内的目的地。在一个实施例中，仅存在一个未存储于DRAM阵列104中的读取数据源，本文中称为SDRAM状态寄存器。请注意，SDRAM状态寄存器无需是包含存储元件的实际寄存器。而是，SDRAM温度感测电路116的输出可直接通过存取SDRAM状态寄存器来读取。在一个实施例中，由于针对于SDRAM状态寄存器的同步读取循环的缘故，将温度和SDRAM识别信息114两者返回控制器50。在其它实施例中，可连接和读取额外数据作为SDRAM状态寄存器的一部分。不管读取SDRAM状态寄存器中所包括的数据如何，读取响应逻辑62响应于非DRAM指示符而将SDRAM状态寄存器数据识别为未存储于DRAM阵列104中的数据。通过此识别，不将所述数据引导到请求主装置14，而是将所述数据路由到控制器50中的适当电路。

将SDRAM温度数据引导到刷新计数器和逻辑电路64，在所述电路中可计算出基于DRAM阵列104电路小片的当前实际温度的最佳刷新速率。刷新计数器和逻辑电路64接着以最佳速率将刷新需要信号发送到状态机52。这通过将刷新循环隔开得尽可能不频繁来保持SDRAM模块100的数据状态而允许控制器最大化性能且最小化功率消耗。读取SDRAM状态寄存器——用以获得当前温度数据且确定是否准许刷新速率变化——的时间间隔是由DRAM温度样本计时器66确定的，所述计时器66是可编程的。或者，读取SDRAM状态寄存器可由软件命令起始。

将SDRAM识别信息引导到装置ID寄存器68。控制器50可响应于装置ID寄存器68中所反映的SRAM装置ID来改变各种接口参数(例如计时、初始化程序等)。

在上文所论述的实施例中，单个SDRAM状态寄存器包含针对未存储于DRAM阵列104中的数据的读取循环的唯一目标，且SDRAM状态寄存器读取返回温度和SDRAM ID信息两者。在另一实施例中，同步读取循环可针对于未存储于DRAM阵列104中的数据的多个地址。举例来说，可读取模式寄存器100和扩展模式寄存器112。在这个实施例中，可与SDRAM识别信息114分开来读取温度感测电路116。在这个实施例中，为了区分未存储于DRAM阵列104中的不同类型的数据，非DRAM地址可与非DRAM指示符一起存储在控制信息中，例如在读取控制FIFO 60中。读取响应逻辑62接着会在识别并将未存储于DRAM阵列104中的数据引导到控制器50中的适当电路时考虑所述非DRAM地址。

在上文所述的实施例中，非DRAM指示符可在控制信息中包含单个位。在一个实施例中，从装置16中的单个控制器50可控制多个SDRAM模块100。在此情况下，可单独监视每一SDRAM模块100的温度，以独立优化每一SDRAM模块100的刷新速率。在此实施例中，非DRAM指示符可包含多个位。另外，对所述位的编码可指示是从哪个SDRAM模块100读取的未存储于DRAM阵列104中的数据。在此实施例中，根据要求或需要，刷新计数器和逻辑64、装置ID寄存器68和其它电路可经复制，或可经设计以维持每一SDRAM模块100的单独值。

图4描绘一种控制一个或一个以上SDRAM模块的方法，其一般由数字150指示。控制器50执行针对于存储在DRAM阵列104中的数据的同步读取和写入操作(方框152)。这当然是正常的SDRAM控制器操作，且尽管被描绘为单个方框或方法步骤，但实际上是进行中的活动。状态机52或控制器50内的其它控制电路接着接收用以读取未存储在DRAM阵列104中的数据的信号(方框154)。这可包含来自DRAM温度样本计时器66的“读取DRAM温度”信号。或者，其可以是软件命令。控制器50执行针对于未存储在DRAM阵列104中的数据的同步读取操作(方框156)，例如以读取SDRAM状态寄存器(其可含有温度信息)或以直接读取未存储在DRAM阵列104中的一个或一个以上单独数据源。状态机52产生包括非DRAM指示符的控制信息，且将其与针对未存储在DRAM阵列104中的数据的读取循环相关联(方框158)。

控制器50接收并缓冲由SDRAM模块100返回的读取数据(方框160)。如“循环”箭头所指示，这是进行中的活动，响应于由控制器50早期在存储器接口管线中发起的读取循环而发生。由于所缓冲的数据出现以供部署，因而读取响应逻辑62检查控制信息(例如在读取控制FIFO 60中缓冲的信息)以获得非DRAM指示符(方框62)。读取响应逻辑62使用所述非DRAM指示符来将与所述控制信息相关联的读取数据识别为未存储在DRAM阵列104中。基于此识别，读取响应逻辑62将存储于DRAM阵列104中的读取数据分派到请求主装置14(例如由控制信息中的主装置ID识别)。读取响应逻辑62将未存储于DRAM阵列104中的读取数据引导到控制器50中的适当电路，例如用于温度数据的刷新计数器和控制逻辑64(方框164)。控制器接着继续其进行中的活动，执行针对于存储在DRAM阵列104中的数据的同步读取和写入操作(方框152)。

产生并将非DRAM指示符存储在针对每一读取循环维持的控制信息中允许针对于未存储在DRAM阵列104中的数据的读取循环与针对于来自DRAM阵列104的数据的读取循环交替。这最大化存储器从装置16的性能，因为不需要暂停所有针对于存储在DRAM阵列104中的数据的存储器存取循环来执行针对于未存储在DRAM阵列104中的数据的读取循环。

本文中使用术语“模块”在一般意义上是用于表示包括DRAM阵列104和控制电路108的功能SDRAM单元。明确地说，术语“模块”不限于包括所述术语的行业标准标识符，例如单列直插式存储器模块(SIMM)或双列直插式存储器模块(DIMM)。

虽然本文已经相对于特定特征、方面和实施例描述了本发明，但将容易了解能够在本发明的宽广范围内作出多种变化、修改和其它实施例，且因此应当将所有变化、修改和实施例视为在本发明范围内。因此，应在所有方面将本实施例理解为说明性的而并非限制性的，且希望属于所附权利要求书的意义和等效范围内的所有改变涵盖于其中。

Claims (24)

1.一种控制一个或一个以上SDRAM模块的方法，其包含：

对SDRAM模块执行一个或一个以上同步读取循环来存取未存储于所述SDRAM模块的DRAM阵列中的数据：

将针对未存储于DRAM阵列中的数据的每一读取循环与非DRAM指示符相关联；以及

在从SDRAM模块接收到所述未存储于DRAM阵列中的数据之后，响应于所述非DRAM指示符来识别所述未存储于DRAM阵列中的数据。

2.根据权利要求1所述的方法，其进一步包含对SDRAM模块执行一个或一个以上读取循环来存取存储于所述SDRAM模块的DRAM阵列中的数据。

3.根据权利要求2所述的方法，其进一步包含将所述接收的未存储于DRAM阵列中的数据与所述接收的存储于DRAM阵列中的数据一起缓冲。

4.根据权利要求3所述的方法，其中提取所述未存储于DRAM阵列中的数据包含从含有存储于DRAM阵列中的数据和未存储于DRAM阵列中的数据两者的缓冲器提取所述未存储于DRAM阵列中的数据。

5.根据权利要求4所述的方法，其进一步包含将存储于DRAM阵列中的数据转发到请求主装置且不将未存储于DRAM阵列中的数据转发到主装置。

6.根据权利要求5所述的方法，其进一步包含响应于所述未存储于DRAM阵列中的数据来改变刷新所述SDRAM模块中的一者或一者以上的速率。

7.根据权利要求3所述的方法，其进一步包含维持与每一读取循环相关联的控制信息。

8.根据权利要求7所述的方法，其中所述控制信息包括读取突发长度。

9.根据权利要求7所述的方法，其中与针对存储于DRAM阵列中的数据的读取循环相关联的所述控制信息包括请求主装置识别。

10.根据权利要求7所述的方法，其中与针对未存储于DRAM阵列中的数据的读取循环相关联的所述控制信息包括所述非DRAM指示符。

11.根据权利要求10所述的方法，其中从SDRAM存储器模块读取的数据和所述控制信息均各自在FIFO中缓冲。

12.根据权利要求11所述的方法，其进一步包含同时弹出读取数据FIFO和控制信息FIFO。

13.根据权利要求12所述的方法，其中响应于所述非DRAM指示符来识别所述未存储于DRAM阵列中的数据包含在相应弹出的控制信息包括非DRAM指示符的情况下将弹出的读取数据识别为未存储于DRAM中的数据。

14.根据权利要求1所述的方法，其中所述非DRAM指示符包含单个位。

15.根据权利要求1所述的方法，其中所述非DRAM指示符包含多个位，且其中对所述非DRAM指示符位的编码指示是从多个存储器模块的哪个存储器模块中读取的所述未存储于DRAM阵列中的相关联数据。

16.根据权利要求1所述的方法，其中对SDRAM模块执行一个或一个以上读取循环以存取未存储于所述SDRAM模块的DRAM阵列中的数据包含周期性执行针对所述SDRAM存储器模块上的温度感测电路的读取循环。

17.根据权利要求16所述的方法，其中执行针对温度感测电路的读取循环的周期由可编程计数器确定。

18.根据权利要求16所述的方法，其中执行针对所述SDRAM存储器模块上的温度感测电路的读取循环响应于软件命令而发生。

19.根据权利要求16所述的方法，其进一步包含响应于所述存储器模块的温度来调整刷新速率。

20.一种存储器控制器，其可操作以向存储器模块发起同步读取循环，所述同步读取循环针对于存储在DRAM阵列中的数据和未存储在DRAM阵列中的数据，所述存储器控制器包含：

读取数据缓冲器，其可操作以缓冲所接收的存储于DRAM阵列中的数据和未存储于DRAM阵列中的数据；

读取控制缓冲器，其可操作以缓冲与每一同步读取循环相关联的控制信息，所述信息在针对未存储于DRAM阵列中的数据的读取循环的情况下包括非DRAM指示符；以及

读取响应逻辑，其控制所述读取数据缓冲器且可操作以响应于所述非DRAM指示符从所述读取数据缓冲器中识别并提取未存储于DRAM阵列中的数据。

21.根据权利要求20所述的控制器，其中所述读取数据缓冲器和读取控制缓冲器是FIFO。

22.根据权利要求21所述的控制器，其中所述读取数据FIFO和读取控制FIFO由所述读取响应逻辑同时弹出。

23.根据权利要求21所述的控制器，其中所述非DRAM指示符包含单个位。

24.根据权利要求21所述的控制器，其中所述非DRAM指示符包含多个位，且其中对所述非DRAM位的编码指示是从多个存储器模块中的哪个存储器模块读取的所述未存储于DRAM阵列中的相关联数据。

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