JP2002132711A

JP2002132711A - メモリコントローラ

Info

Publication number: JP2002132711A
Application number: JP2000330155A
Authority: JP
Inventors: Minoru Yoshinaga; 稔吉永
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-10-30
Filing date: 2000-10-30
Publication date: 2002-05-10
Anticipated expiration: 2020-10-30
Also published as: JP3563340B2

Abstract

(57)【要約】【課題】ＣＰＵアクセスにおける高速転送レートを確保
し、かつ転送対象の低速メモリのスペックに合わせたシ
ングルアドレスモードＤＭＡ転送を実現する。【解決手段】外部メモリにアクセスするときのウェイト
数があらかじめＣＰＵから設定されるウェイト設定レジ
スタ１１と、外部メモリのうち高速動作用のメモリから
低速動作用のメモリへのシングルアドレスＤＭＡ転送時
のウェイト数があらかじめＣＰＵから設定されるＤＭＡ
転送用ウェイト設定レジスタ１２と、シングルアドレス
ＤＭＡ転送要求ＤＭＡ＿ＲＥＱおよびメモリアクセス要
求Ｍ＿ＲＥＱによりウェイト設定レジスタ１１およびＤ
ＭＡ転送用ウェイト設定レジスタ１２のいずれか一方の
有するウェイト数を選択的に出力するセレクタ１３と、
セレクタ１３で選択されたウェイト数を挿入したメモリ
アクセスサイクルを生成して出力するメモリアクセス制
御信号発生回路１４とを備えて構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリコントローラ
に係わり、特に外部メモリに非同期系メモリおよび同期
系メモリがそれぞれ接続される場合のシングルアドレス
ＤＭＡ転送を最小ウェイト数でメモリアクセスサイクル
を発生するメモリコントローラに関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも大規模化して
おり、特に半導体メモリの分野ではその傾向が顕著であ
る。

【０００３】例えば、１チップに２５６メガビットの容
量を有する半導体メモリとしてダイナミック型ランダム
アクセスメモリ（ＤＲＡＭ）やシンクロナス・ダイナミ
ック・ランダムアクセス・メモリ（ＳＤＲＡＭ）も実用
化されている。

【０００４】これらの半導体メモリを外部メモリとして
接続するシングルチップ・マイクロコンピュータの動作
速度の向上も著しく、接続される外部メモリは容量増加
とともに動作速度の向上も期待が大きくなる所以であ
る。

【０００５】外部メモリを接続する場合、シングルチッ
プ・マイクロコンピュータの中央演算処理部（以下、Ｃ
ＰＵと称す）を介さずに、メモリとＩ／Ｏ装置間でデー
タ転送を行うダイレクトメモリアクセス（以下、ＤＭＡ
と称す）が行われている。

【０００６】シングルアドレスＤＭＡ転送は、外部メモ
リからＩ／Ｏデバイスにデータを転送するとき、メモリ
にリードストローブ信号を供給する一方、Ｉ／Ｏデバイ
スにはライトストローブ信号を供給することにより、デ
ータバス上にはメモリから読み出したリードデータが出
力されてくる。このデータバス上に読み出されてきたデ
ータをＩ／Ｏデバイスに書き込んでいる。

【０００７】一方、Ｉ／Ｏデバイスから外部メモリにデ
ータを転送するとき、メモリにリードストローブ信号を
供給する一方、Ｉ／Ｏデバイスにはライトストローブ信
号を供給することにより、データバス上にＩ／Ｏデバイ
スから読み出したリードデータを外部メモリに書き込
む。

【０００８】この種の従来のウェイト制御の一例が特開
平４−２４１０５６号公報に記載されている。同公報記
載のウェイト信号制御部は、ＣＰＵとＤＭＡコントロー
ラとの接続端子２Ａ、ウェイト信号出力端子２Ｂ、ウェ
イト設定レジスタ２１、デバイスデコーダ２２、ウェイ
ト信号発生部２３とを備える。

【０００９】ウェイト設定レジスタ２１は、Ｉ／Ｏデバ
イスのアクセススピードに対応したウェイト数を予めＣ
ＰＵから設定される。

【００１０】デバイスデコーダ２２は、現在のＤＭＡ動
作中のＩ／Ｏデバイスを検出してそのデバイスに対応し
たウェイト数をレジスタ２１より導出する。

【００１１】この導出されたウェイト数はウェイト信号
発生部２３へ入力され、このウェイト数に応じたウェイ
ト信号が発生される。

【００１２】このウェイト制御部は、予めプログラムに
より各デバイスのＤＭＡ時に挿入すべきウェイト数を設
定しておくので、アクセススピードに関係なく各デバイ
スに適切なウェイト数が設定でき、ＤＭＡレートを悪化
させないというものである。

【００１３】この種のシングルアドレスＤＭＡ転送を制
御するメモリコントローラに対し本発明では後述するよ
うに、特に高速アクセスが可能なＣＰＵなどからのアク
セスについては最小ウエイト数でアクセスすることでデ
ータの転送レートを確保し、また高速なメモリから低速
なメモリへのシングルアドレスＤＭＡ転送については、
低速なメモリのデータアクセス時間に合わせたウエイト
数を、高速メモリの動作サイクルに挿入したい場合の構
成を開示するものである。

【００１４】一般的に、ＳＤＲＡＭへのアクセスは、そ
のＳＤＲＡＭの特性を生かすため、ＣＰＵからのアクセ
スはノーウエイトの高速アクセスを行うのが通常であ
る。

【００１５】したがって、通常、メモリコントローラは
データウエイト機能を持たないのであるが、シングルチ
ップ・マイクロコンピュータの応用分野においては、Ｓ
ＤＲＡＭから低速なデバイスへのシングルアドレスＤＭ
Ａ転送においても、転送先である低速デバイスへ最高速
な転送が行えることが要求されている。

【００１６】

【発明が解決しようとする課題】上述したように従来の
一般的なシングルチップ・マイクロコンピュータに搭載
されているメモリコントローラでは、ＤＭＡ転送に特化
したウエイトのコントロールが行われていなかった。そ
の欠点を改善する一例として前述した特開平４−２４１
０５６号公報の例があるが、いずれもＳＤＲＡＭアクセ
スに関しては、データウエイトを行うことも考慮されて
いなかった。すなわち、通常であれば例えば１クロック
期間のみ出力されるデータを、２〜数クロック期間まで
出力するようにデータ出力期間延ばすことで、Ｉ／Ｏデ
バイスへの書込誤動作を避けるためのデータウエイトを
行っていないのである。

【００１７】そのため、ＤＭＡ転送対象の一方がＳＤＲ
ＡＭであった場合、転送先の低速デバイスのスペックを
満足することが出来ず、シングルアドレスモードＤＭＡ
転送は実現できない場合が多かった。

【００１８】つまり、一般的なマイクロコンピュータに
おいてはＳＤＲＡＭアクセス時にデータウエイトを行う
ことが考慮されていないため、ＳＤＲＡＭへのアクセス
は常時１ＣＬＫピッチで行われている。すなわち、デー
タ出力期間はリード／ライト共１ＣＬＫ分しか出力され
ていない。

【００１９】そのため、例えばバス動作周波数が１００
ＭＨｚの製品でＳＤＲＡＭのデータ出力遅延値が５ｎｓ
であった場合、Ｉ／Ｏデバイスへのライトストローブ信
号の有効期間にデータが準備できないことになり転送が
できない。

【００２０】つまり、１ＣＬＫピッチの場合、Ｉ／Ｏデ
バイスへのライトストローブ信号は半クロックでトグル
させることになるからである。

【００２１】また、Ｉ／Ｏデバイスへの書き込みをＳＤ
ＲＡＭへ供給されているクロックの立ち上がり同期で行
うシステムを想定した場合でも、ＳＤＲＡＭのデータ出
力遅延が５ｎｓであったとすると、Ｉ／Ｏデバイス書き
込みのデータセットアップ時間は５ｎｓ以内でなければ
ならず、低速Ｉ／Ｏデバイスでこの５ｎｓのセットアッ
プ時間を実現することは難しく、結局、ＳＤＲＡＭ対Ｉ
／Ｏのシングルアドレス転送は出来ないということにな
る。

【００２２】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、ＣＰＵアクセスにおける転送レ
ートを落とすことなく、転送対象の低速なメモリのスペ
ックに合わせたシングルアドレスモードＤＭＡ転送を実
現することにある。

【００２３】

【課題を解決するための手段】本発明のメモリコントロ
ーラの特徴は、高速アクセスが可能なＣＰＵから外部メ
モリをアクセスするときには前記ＣＰＵの動作速度に応
じた最小ウエイト数でアクセスしてデータの転送レート
を確保する高速データ転送手段と、前記ＣＰＵを介さず
に動作速度の速い外部メモリから動作速度の遅い外部メ
モリへデータ転送を行うシングルアドレスＤＭＡ転送時
には動作速度の遅い外部メモリのデータアクセス時間に
応じたウエイト数を、前記動作速度の速い外部メモリの
動作サイクルに挿入してデータの転送レートを確保する
低速データ転送手段とを併せて備えることにある。

【００２４】本発明のメモリコントローラの他の特徴
は、ＤＭＡ転送対象となる、低速動作用の非同期系メモ
リを含め周辺デバイスが接続されるＩ／Ｏデバイスと高
速動作用の同期系メモリとに対応するメモリコントロー
ラウエイト制御手段として、前記同期系および前記非同
期系の外部メモリにアクセスするときのウェイト数があ
らかじめＣＰＵから設定されるウェイト設定レジスタ手
段と、前記外部メモリのうち高速動作用のメモリから低
速動作用のメモリへのシングルアドレスＤＭＡ転送時の
ウェイト数があらかじめ前記ＣＰＵから設定されるＤＭ
Ａ転送用ウェイト設定レジスタと、シングルアドレスＤ
ＭＡ転送要求およびメモリアクセス要求により前記ウェ
イト設定レジスタおよび前記ＤＭＡ転送用ウェイト設定
レジスタのいずれか一方の有するウェイト数を選択的に
出力するウェイト選択手段と、前記ウェイト選択手段で
選択されたウェイト数を挿入したメモリアクセスサイク
ルを生成して出力するメモリアクセス制御信号発生手段
することにある。

【００２５】また、前記メモリアクセス制御信号発生
手段は、前記高速動作用の同期系メモリをアクセスする
アドレス信号とクロックイネーブル信号とを含むあらか
じめ定めた所定の制御信号出力手段と前記低速動作用の
非同期系メモリをアクセスするアドレス信号とライトス
トローブ信号とリード信号とを含むあらかじめ定めた所
定の制御信号出力手段との他に、前記非同期系メモリ用
制御信号生成手段と前記Ｉ／Ｏデバイスと前記同期系メ
モリ用制御信号生成手段と前記同期系メモリとを共通接
続する双方向のデータバス手段をさらに備えて構成する
ことができる。

【００２６】さらに、ＤＭＡ転送対象の前記同期系メモ
リがシンクロナス・ダイナミック・ランダムアクセス・
メモリ（ＳＤＲＡＭ）である場合に、前記ＳＤＲＡＭに
対する前記クロックイネーブル信号を非活性レベルにし
て、前記Ｉ／Ｏデバイスの転送速度に合わせた前記ＳＤ
ＲＡＭアクセスを実行することもできる。

【００２７】さらにまた、前記メモリアクセス制御信号
生成手段は、前記同期系メモリおよび前記Ｉ／Ｏデバイ
スにアクセスして双方向のＤＭＡ転送を実行する場合
に、複数のウェイト設定レジスタ手段から選択されたウ
エイト数によりメモリアクセスサイクルを発生してＤＭ
Ａ転送制御をすることもできる。

【００２８】また、前記シングルアドレスＤＭＡ転送時
は、前記ＤＭＡ転送用ウエイト設定レジスタのウエイト
数を前記ＤＭＡ転送要求に基づき選択してシングルアド
レスＤＭＡ転送サイクルを発生させることもできる。

【００２９】さらに、前記シングルアドレスＤＭＡ転送
時に、ＤＭＡ転送対象の前記同期系メモリおよび前記Ｉ
／Ｏデバイスのうち動作速度の遅い方に合わせたメモリ
アクセスを実行することもできる。

【００３０】さらにまた、前記非同期系メモリ用信号生
成手段は、ＤＭＡシングルアドレス転送用のライトスト
ローブ信号を生成し、このライトストローブ信号により
前記同期系メモリのリードサイクル中にシングルアドレ
スＤＭＡ転送を行うこともできる。

【００３１】本発明のメモリコントローラのさらに他の
特徴は、ＤＭＡ転送対象となる、低速動作用の非同期系
メモリを含め周辺デバイスが接続されるＩ／Ｏデバイス
と高速動作用の同期系メモリとに対するメモリコントロ
ーラウエイト制御手段として、前記同期系および前記Ｉ
／Ｏデバイスにアクセスするときのウェイト数があらか
じめＣＰＵから設定されるウェイト設定レジスタ手段
と、シングルアドレスＤＭＡ転送要求およびメモリアク
セス要求により前記ウェイト設定レジスタのウェイト数
を選択的に出力するウェイト選択手段と、前記ウェイト
数を挿入したメモリアクセスサイクルを生成して出力す
るメモリアクセス制御信号発生手段とを備えて構成する
ことにある。

【００３２】また、前記メモリアクセス制御信号発生手
段は、非同期系メモリ用信号生成手段および同期系メモ
リ用信号生成手段から構成され、前記非同期系メモリ用
信号生成手段が、前記Ｉ／Ｏデバイスをアクセスするア
ドレス信号およびライトストローブ信号を含むあらかじ
め定めた所定の制御信号供給手段を有し、前記非同期系
メモリのアクセス時には、ＣＰＵからのアドレスアクセ
スまたは前記ライトストローブ信号によるアクセスのい
ずれかを実行することができる。

【００３３】さらに、前記同期系メモリは、前記ウェイ
ト設定レジスタ手段を介さず直接ＣＰＵからノーウェイ
トでアクセスすることもできる。

【００３４】さらにまた、前記同期系メモリと前記非同
期系メモリを含め周辺デバイスからなるＩ／Ｏデバイス
との間におけるＤＭＡ転送時は、前記ウェイト設定レジ
スタ手段のウェイト数に基づきシングルアドレスＤＭＡ
転送サイクルを発生させることもできる。

【００３５】本発明のメモリコントローラの他の特徴
は、ＤＭＡ転送対象となる、低速動作用の非同期系メモ
リを含め周辺デバイスからなるＩ／Ｏデバイスと高速動
作用の同期系メモリとに対するメモリコントローラウエ
イト制御手段として、所定のウェイト数を挿入したメモ
リアクセスサイクルを生成して出力するメモリアクセス
制御信号発生手段を備え、前記メモリアクセス制御信号
発生手段は、非同期系メモリ用信号生成手段および同期
系メモリ用信号生成手段から構成され、前記非同期系メ
モリ用信号生成手段が、前記非同期系メモリをアクセス
するアドレス信号およびライトストローブ信号を含むあ
らかじめ定めた所定の制御信号の供給手段を有するとと
もに、前記同期系メモリ用信号生成手段が前記Ｉ／Ｏデ
バイスからウェイト信号を与えられ、かつ同期系メモリ
をアクセスするアドレス信号およびクロックイネーブル
信号を含むあらかじめ定める制御信号出力手段とを有
し、前記ウェイト信号に応じて活性、非活性が制御され
る前記クロックイネーブル信号に基づくウェイトが挿入
されたシングルアドレスＤＭＡ転送のメモリサイクルを
発生することにある。

【００３６】また、前記メモリアクセス制御信号発生手
段が前記非同期系メモリ用信号生成手段のみで構成さ
れ、前記同期系メモリに代えてスタティック・ランダム
アクセス・メモリ（ＳＲＡＭ）が接続される時、シング
ルアドレスＤＭＡ転送は前記Ｉ／Ｏデバイスの転送規格
に合わせたウェイト数が挿入されたメモリサイクルを発
生し、ＣＰＵからのアクセスは前記転送規格に合わせた
ウェイト数よりも少ないウェイト数でアクセスされる。

【００３７】さらに、前記ウェイト数は、前記非同期系
メモリ用信号生成手段および同期系メモリ用信号生成手
段の組み合わせ、前記非同期系メモリ用信号生成手段単
独または前記非同期メモリが接続されたＩ／Ｏデバイス
からのウェイト信号単独のいずれかに基づき挿入され
る。

【００３８】

【発明の実施の形態】まず、本発明の概要を述べると、
図１に示すように本発明によるメモリコントローラは、
高速アクセスが可能なＣＰＵ（図示せず）などからのア
クセスについては最小ウエイト数でアクセスすることで
データの転送レートを確保する。また、高速なメモリか
ら低速なメモリへのシングルアドレスＤＭＡ転送では、
低速なメモリのデータアクセス時間に合わせたウエイト
数を、高速メモリの動作サイクルに挿入してデータの転
送レートを確保する技術を開示するものである。

【００３９】次に、本発明によるメモリコントローラの
第１の実施形態のブロック図を示した図１を参照する
と、メモリコントローラは、ウェイト設定レジスタ１
１，ＤＭＡ転送用ウェイト設定レジスタ１２，セレクタ
１３，メモリアクセス制御信号生成回路１４，非同期系
メモリ用信号生成回路１５，ＳＤＲＡＭ用信号生成回路
１６，Ｉ／Ｏデバイス（低速動作用の非同期系メモリ、
Ｉ／Ｏ）１７およびＳＤＲＡＭ（高速動作用の同期系メ
モリ）１８を備える。

【００４０】すなわち、ＤＭＡ転送対象となる、低速動
作用の非同期系メモリ等が接続されるＩ／Ｏデバイス１
７と高速動作用の同期系メモリＳＤＲＡＭ１８とに対す
るメモリコントローラウエイト制御手段として、外部メ
モリのＩ／Ｏデバイス１７，ＳＤＲＡＭ１８にアクセス
するときのウェイト数があらかじめＣＰＵから設定され
るウェイト設定レジスタ１１と、Ｉ／Ｏデバイス１７，
ＳＤＲＡＭ１８のうち高速動作用のＳＤＲＡＭ１８から
低速動作用のＩ／Ｏデバイス１７へのシングルアドレス
ＤＭＡ転送時のウェイト数が、あらかじめＣＰＵから設
定されるＤＭＡ転送用ウェイト設定レジスタ１２とを有
する。

【００４１】また、シングルアドレスＤＭＡ転送要求Ｄ
ＭＡ＿ＥＲＱおよびメモリアクセス要求Ｍ＿ＲＥＱによ
りウェイト設定レジスタ１１およびＤＭＡ転送用ウェイ
ト設定レジスタ１２のいずれか一方の有するウェイト数
を選択的に出力するセレクタ（ウェイト選択手段）１３
も有する。

【００４２】さらに、セレクタ１３で選択されたウェイ
ト数を挿入したメモリアクセスサイクルを生成して出力
するメモリアクセス制御信号発生回路（メモリアクセス
制御信号発生手段）１４も有して構成される。

【００４３】ＣＰＵアクセス用のウエイト設定レジスタ
１１とＤＭＡ転送用ウエイト設定レジスタ１２とはプロ
グラマブルなレジスタである。

【００４４】セレクタ１３は、２つの入力信号、すなわ
ちメモリアクセス要求信号Ｍ＿ＲＥＱおよびＤＭＡ転送
要求ＤＭＡ＿ＲＥＱにより、上述した２つのウエイト設
定レジスタ１１，１２のうち、どちらの設定値を採用す
るかを選択する。

【００４５】メモリアクセス制御信号生成回路１４は、
セレクタ１３により選択されたウエイト数を挿入したメ
モリアクセスサイクルを発生させる。

【００４６】また、この例では、メモリアクセス制御信
号生成回路１４の内部に、非同期系メモリ（ＳＲＡＭ、
Ｉ／Ｏ等）のアクセス信号を生成する非同期系メモリ用
信号生成回路１５を備える。

【００４７】また、非同期系メモリ用信号生成回路１５
は、ＤＭＡシングル転送用のライトストローブ信号ＤＭ
Ａ＿ＷＥをＩ／Ｏデバイスに出力する出力手段も備えて
おり、ＳＤＲＡＭのリードサイクル中にこのライトスト
ローブ信号ＤＭＡ＿ＷＥを活性化させることにより、シ
ングルアドレスＤＭＡ転送を行うことが出来る。

【００４８】その他の信号としてアドレスＡＤＲ、チッ
プセレクト信号ＣＳ、リード信号ＲＤおよびライト信号
ＷＲをＩ／Ｏデバイス側に供給する。

【００４９】さらに、メモリアクセス制御信号生成回路
１４の内部にＳＤＲＡＭアクセス信号を生成するＳＤＲ
ＡＭ用信号生成回路１６も備えている。

【００５０】ＳＤＲＡＭ用信号生成回路１６は、ＳＤＲ
ＡＭ１８に対し、ＡＤＲ、ＣＬＫ、ＲＡＳ、ＣＡＳ、Ｗ
Ｅ、ＣＫＥおよびＤＱＭのクロックおよび制御信号を出
力する。

【００５１】ここで、信号ＣＬＫはＳＤＲＡＭ１８の動
作クロックであり、アドレスＡＤＲはＳＤＲＡＭ１８に
対するアドレス、信号ＲＡＳはＳＤＲＡＭ１８に対する
ロウアドレスストローブ信号である。

【００５２】信号ＣＡＳはＳＤＲＡＭ１８に対するカラ
ムアドレスストローブ信号であり、信号ＷＥはＳＤＲＡ
Ｍ１８に対するライトイネーブル信号であり、信号ＣＫ
ＥはＳＤＲＡＭ１８に対するクロックイネーブルであ
る。

【００５３】信号ＤＱＭはＳＤＲＡＭ１８に対するデー
タマスク信号であり、信号ＤＭＡ＿ＷＥはＩ／Ｏデバイ
ス１７に対するライトストローブ信号である。

【００５４】また、非同期系メモリ用信号生成回路１５
とＩ／ＯデバイスとＳＤＲＡＭ用信号生成回路１６とＩ
／Ｏデバイスとの間を共通接続する双方向のデータバス
Ｄを設けてある。

【００５５】以下、本実施の形態の動作を図１およびそ
の動作説明用のタイミングチャートであって、ＳＤＲＡ
ＭからＩ／ＯデバイスへのシングルアドレスＤＭＡ転送
のタイミングを示す図２を参照しながら動作を説明す
る。

【００５６】まず図２において、ＳＤＲＡＭ１８へのア
クセスは、ＣＡＳレーテンシが２、バースト長は４、バ
ンク／ページはヒットした状態でアクセスはスタートし
たものとする。また、ＤＭＡ転送用ウエイト設定レジス
タ１２にはウエイト数１が設定されているものとする。

【００５７】ここでいうレーテンシとは、メモリセルの
データの読み出し指示を行ってからデータが読み出され
て外部へ出力されるまでの時間を示すものである。した
がって、ＣＡＳ信号を有効化してから実際にデータが出
力されるまでのレーテンシをＣＡＳレーテンシとしてい
る。

【００５８】例えば、ロウアドレスを指定し、ＲＡＳ信
号を有効化し、与えられたロウアドレスに対応するワー
ド線を活性化する。カラムアドレスを指定し、ＣＡＳ信
号を有効化して、与えられたカラムアドレスに対応する
ディジット線を選択することにより、所望のメモリセル
が選択される。

【００５９】また、バースト長とは、リードサイクルま
たはライトサイクルで出力または入力されるワード数で
ある。

【００６０】Ｔ１ステートにＳＤＲＡＭ１８には、アド
レスＡＤＲはＡＤｍが与えられ、ＣＡＳ信号がＴ１ステ
ート期間だけロウレベルでアクティブにされ、ＲＡＳ信
号はハイレベルが与えられ、データマスク信号ＤＱＭは
ロウレベル、Ｉ／Ｏデバイス１７にはライトストローブ
信号ＤＭＡ＿ＷＥがハイレベルでそれぞれ与えられてい
る状態である。

【００６１】まず、メモリコントローラは、ＤＭＡ転送
要求ＤＭＡ＿ＲＥＱを受け付けると、Ｔ１ステートでＳ
ＤＲＡＭ１８にリードコマンドを発行する。

【００６２】ここで、ＤＭＡ転送用ウエイト設定レジス
タ１２にはウエイト数１が設定されているので、本発明
に従って、ＳＤＲＡＭ１８から出力されるデータにウエ
イトをかけるためＴ２ステートでクロックイネーブル信
号ＣＫＥをディセーブルにする。

【００６３】このディセーブルにより、通常はＴ３ステ
ートのみに出力されるデータＤが、１ＣＬＫ分延長さ
れ、低速デバイスの書き込み時間をＴ４ステートまで確
保する。

【００６４】また、非同期系メモリ用信号生成回路１５
は、ＳＤＲＡＭ１８から出力されているデータＤを取り
込むために、ＤＭＡ＿ＷＥをＴ３ステートからＴ４ステ
ートにかけてロウアクティブにし、データを取り込む。

【００６５】Ｔ５ステートからＴ１０ステートまでは上
述した動作の繰り返しである。

【００６６】従来のメモリコントローラの場合は、転送
先のＩ／Ｏデバイスが低速で１ＣＬＫピッチでのシング
ルアドレス転送が実現出来なかった場合、ＤＭＡ転送を
デュアルアドレス転送で行わざるを得なかった。

【００６７】例えば、Ｉ／Ｏデバイスのライトに２ＣＬ
Ｋ必要であった場合、ＳＤＲＡＭからの４ワードの転送
に１５ＣＬＫ必要であった。しかし、本発明の構成を用
いれば、４ワードの転送がＴ１ステートからＴ１０ステ
ートまでの１０ＣＬＫで実現でき、１回の転送を２／３
に短縮できる。

【００６８】また、ＣＰＵからＳＤＲＡＭ１８へのアク
セスは従来通り高速で行えるので、対ＣＰＵの転送レー
トを落とすことも無い。

【００６９】次に第２の実施形態を説明する。

【００７０】第２の実施形態では、その基本的構成は上
述した第１の実施形態と同様であるが、ウエイト設定レ
ジスタ１１の構成についてさらに工夫している。

【００７１】その構成のブロック図を示した図３を参照
すると、第１の実施形態との相違点は、ＤＭＡ転送用ウ
ェイト設定レジスタ１２が削除され、ＣＰＵからのウェ
イト設定が行われるウェイト設定レジスタ１１のみが有
効である。

【００７２】非同期系メモリ用信号生成回路１５からＩ
／Ｏデバイス１７に対し、アドレスＡＤＲ、チップセレ
クト信号ＣＳ、リード信号ＲＤ、ライト信号ＷＲ、ライ
トストローブ信号ＤＭＡ＿ＷＥ、データバスＤは実施形
態１と同様に与えられている。

【００７３】また、ＳＤＲＡＭ用信号生成回路１６およ
びＳＤＲＡＭ１８間の信号も第１の実施形態と同様であ
る。

【００７４】つまり、Ｉ／Ｏデバイス１７はＣＰＵから
アドレスアクセスも出来る構成になっていて、さらに、
ライトストローブ信号ＤＭＡ＿ＷＥによるアクセスもで
きることが特徴である。

【００７５】ＣＰＵからＩ／Ｏデバイスに対するアドレ
スアクセスを行う場合にはウエイト設定レジスタ１１の
ウエイト数を採用し、そのウエイト数にしたっがて非同
期系メモリ用信号生成回路１５はメモリサイクルを発生
させる。

【００７６】また、ＣＰＵからＳＤＲＡＭ１８に対する
アドレスサイクルについては高速アクセスできるのでノ
ーウエイトでアクセスし、ウエイト設定用レジスタを設
けていない。

【００７７】一方、ＳＤＲＡＭ１８およびＩ／Ｏデバイ
ス間のシングルアドレスＤＭＡ転送時は、Ｉ／Ｏデバイ
ス１７のスペックに対応したウエイト数が設定されたウ
エイト設定レジスタ１１があるので、このレジスタの設
定値を採用しシングルアドレスＤＭＡ転送サイクルを発
生させる。

【００７８】上述したように、本実施の形態では、ＤＭ
Ａ転送用のウエイト設定レジスタ１２を設けることな
く、Ｉ／Ｏデバイスとして接続された非同期系の低速メ
モリ、Ｉ／Ｏのスペックを満たすＤＭＡ転送を行うこと
が出来るので、第１の実施形態よりもさらに回路規模を
押さえることができる。

【００７９】次に第３の実施の形態を説明する。

【００８０】上述した第１および第２の実施形態では、
シングルアドレスＤＭＡ転送におけるウエイト挿入をウ
ェイト設定レジスタ１１およびＤＭＡ転送用ウェイト設
定レジスタ１２、またはウェイト設定レジスタ１１にお
いて行っている。

【００８１】しかし、図４に示す第３の実施形態のブロ
ック図を参照すると、上述した第１の実施形態との相違
点は、ウェイト設定レジスタ１１およびＤＭＡ転送用ウ
ェイト設定レジスタ１２のいずれのウエイト設定用レジ
スタも設けていないことがことが相違する。

【００８２】一方、第２の実施形態との相違点は、ウェ
イト設定レジスタ１１も削除されていることである。さ
らに第１および第２の実施形態との共通する相違点は、
Ｉ／Ｏデバイス１７からＳＤＲＡ用信号生成回路１６に
ウェイト信号ＷＡＩＴを与えることによって、メモリコ
ントローラにウエイトをかけていることである。

【００８３】まず、Ｉ／ＯデバイスにはＣＬＫ信号とＣ
ＫＥ信号を入力させる。Ｉ／ＯデバイスはＣＫＥ信号の
アクティブ中はＷＡＩＴ信号を常にアクティブにする論
理にしておく。

【００８４】ＳＤＲＡＭ用信号生成回路６はＤＭＡ転送
要求とＷＡＩＴ信号とＣＡＳ信号の反転信号のＡＮＤで
１回目のＣＫＥ信号をディセーブルレベルにする。

【００８５】ＣＫＥ信号がディセーブルレベルになった
時点で、Ｉ／Ｏデバイスはウエイトしたいクロック数を
カウントし、ＷＡＩＴ信号をディセーブルレベルにす
る。

【００８６】ＷＡＩＴ信号がディセーブルレベルになる
ので、ＳＤＲＡＭ用信号生成回路６はＣＫＥ信号をアク
ティブにする。

【００８７】ＣＫＥ信号のアクティブを受けて、Ｉ／Ｏ
デバイスは再びＷＡＩＴ信号をアクティブにする。

【００８８】ＳＤＲＡＭ用信号生成回路６は、ＤＭＡ転
送要求とＷＡＩＴ信号のＡＮＤでＣＫＥをディセーブル
にする。

【００８９】ＤＭＡ転送要求が出続けている間、以上の
繰り返しである。

【００９０】この実施の形態を用いた場合のシングルア
ドレスＤＭＡ転送のタイミングチャートを示した図５を
参照すると、この実施の形態でも、Ｔ１ステートにＳＤ
ＲＡＭ１８には、アドレスＡＤＲはＡＤｍが与えられ、
ＣＡＳ信号がＴ１ステート期間だけロウレベルにアクテ
ィブにされる。

【００９１】ＲＡＳ信号はハイレベルが与えられ、ライ
トイネーブル信号ＷＥはハイレベル、クロックイネーブ
ル信号ＣＫＥはハイレベル、データマスク信号ＤＱＭは
ロウレベルが与えられる。

【００９２】Ｉ／Ｏデバイス１７にはライトストローブ
信号ＤＭＡ＿ＷＥがハイレベル、Ｉ／Ｏデバイス１７か
らＳＤＲＡＭ用信号生成回路１６にウェイト信号ＷＡＩ
Ｔがハイレベルに立ち上がる状態でそれぞれ与えられて
いる。

【００９３】まず、メモリコントローラは、ＤＭＡ転送
要求ＤＭＡ＿ＲＥＱを受け付けると、Ｔ１ステートでＳ
ＤＲＡＭ１８にリードコマンドを発行する。ここで、ウ
エイト信号ＷＡＩＴがＴ１ステートおよびＴ２ステート
間の１クロック期間ハイレベルのアクティブになるの
で、そのＷＡＩＴ信号のアクティブに応答してＳＤＲＡ
Ｍ用信号生成回路１６ではクロックイネーブル信号ＣＫ
ＥをＴ２ステートでロウレベルのディセーブルにする。

【００９４】したがって、ＳＤＲＡＭ１８から出力され
るデータにウエイトをかけることができる。

【００９５】上述したように、クロックイネーブル信号
ＣＫＥをディセーブルにすることにより、通常はＴ３ス
テートのみに出力されるデータＤが、１ＣＬＫ分延長さ
れ、低速デバイスの書き込み時間をＴ４ステートまで確
保する。

【００９６】また、非同期系メモリ用信号生成回路１５
は、ＳＤＲＡＭ１８から出力されているデータＤを取り
込むために、ＤＭＡ＿ＷＥをＴ３ステートからＴ４ステ
ートにかけてロウアクティブにし、データを取り込むこ
とができる。Ｔ５ステートからＴ１０ステートまでは上
記動作の繰り返しである。

【００９７】上述したように、この実施の形態において
も、ウェイト信号ＷＡＩＴでメモリコントローラにウェ
イトかけることによって、第１および第２の実施形態と
同様な効果、すなわち、４ワードの転送がＴ１ステート
からＴ１０ステートまでの１０ＣＬＫで実現でき、１回
の転送を２／３に短縮できる。

【００９８】また、ＣＰＵからＳＤＲＡＭ１８へのアク
セスは従来通り高速で行えるので、対ＣＰＵの転送レー
トを落とすことも無い。また、ウェイト設定レジスタ１
１およびＤＭＡ転送用ウェイト設定レジスタ１２のいず
れのウエイト設定用レジスタも設けていないのでレジス
タが削減出来、回路規模削減が可能である。

【００９９】次に第４の実施形態を説明する。

【０１００】本発明の第４の実施形態の構成をブロック
図で示した図６を参照すると、第１の実施形態との相違
点は、メモリアクセス制御信号生成回路１４からＳＤＲ
ＡＭ用信号生成回路１６が削除され、非同期系メモリ用
信号生成回路１５のみであり、前述した実施形態では同
期系の外部メモリとしてＳＤＲＡＭ１８を接続した例で
あったが、ここでは非同期系のＳＲＡＭ１９を備えてい
ることである。

【０１０１】また、ＳＤＲＡＭ用信号生成回路１６が削
除されたことにより、非同期系メモリ用信号生成回路１
５からＳＲＡＭ１９へ供給する信号も、データＤ以外は
同期クロックＣＬＫ、アドレス信号ＡＤＲ、チップセレ
クト信号ＣＳ、リード信号ＲＤおよびライトストローブ
信号ＤＭＡ＿ＷＥのみとなる。

【０１０２】この第４の実施の形態は、ＳＲＡＭ１９か
らＩ／Ｏへの転送タイミング例であり、転送対象がＳＤ
ＲＡＭでなくとも、ＤＭＡ転送用ウエイト設定レジスタ
を設けることが有効であることを示している。

【０１０３】この第４の実施形態の動作説明用のタイミ
ングチャートであって、シングルアドレスＤＭＡ転送の
タイミングを示した図７を参照すると、ＳＲＡＭ対Ｉ／
Ｏの転送について示したものであり、ＤＭＡ転送用ウエ
イト設定レジスタのデータウェイト数に例えば１が設定
されている場合である。

【０１０４】ＳＲＡＭ１９には、Ｔ１ステートおよびＴ
３ステート期間はアドレスＡＤＲはＡＤｍが与えられ、
チップセレクト信号ＣＳがＴ１ステートからＴ１２ステ
ートまでの期間ロウレベルアクティブで与えられてい
る。

【０１０５】リード信号ＲＤはＴ１期間でロウレベルと
なり、Ｔ４ステートでハイレベルが与えられている。

【０１０６】Ｉ／Ｏデバイス１７にはライトストローブ
信号ＤＭＡ＿ＷＥがＴ１およびＴ３ステート間でロウレ
ベル、Ｔ３およびＴ４ステート間でハイレベルが与えら
れている。

【０１０７】この実施例の場合、転送クロック数は１２
クロックになることがわかる。もしデータウエイト数に
０が設定されていれば８クロックで転送可能である。

【０１０８】まず、メモリコントローラは、ＤＭＡ転送
要求ＤＭＡ＿ＲＥＱを受け付けると、Ｔ１ステートでＳ
ＲＡＭ１９にリードコマンドを発行する。ここで、ＤＭ
Ａ転送用ウエイト設定レジスタ１２にはウエイト数１が
設定されているので、このウェイトにより、通常はＴ１
ステートからＴ２ステートのみに出力されるデータＤ
が、１ＣＬＫ分延長され、低速デバイスの書き込み時間
をＴ３ステートまで確保する。その他の信号ＡＤＲ，Ｃ
Ｓ，ＲＤもそれぞれ１ＣＬＫ分延長される。

【０１０９】非同期系メモリ用信号生成回路１５は、Ｓ
ＲＡＭ１９から出力されているデータＤを取り込むため
に、ＤＭＡ＿ＷＥをＴ１ステートからＴ３ステートにか
けてロウアクティブにし、データを取り込む。

【０１１０】したがって、ＳＲＡＭ１９から出力される
データにウエイトをかけることができる。

【０１１１】上述したように、ＤＭＡ転送用ウエイト設
定レジスタ１２にウエイト数を設定することにより、通
常はＴ１およびＴ２ステート間に出力されるデータＤ
が、１ＣＬＫ分延長され、低速デバイスの書き込み時間
をＴ３ステート期間の終了まで確保される。Ｔ３ステー
トからＴ１２ステートまでは上述した動作の繰り返しで
ある。

【０１１２】本実施の形態では、転送対象がＩ／Ｏデバ
イス１７およびＳＲＡＭ１９であるが、高速なメモリと
低速なＩ／Ｏデバイスという意味では、図６に示す実施
形態のようなＳＲＡＭ１９とＩ／Ｏデバイス１７におい
ても本発明により、ＣＰＵアクセスは高速でアクセス
し、シングルアドレスＤＭＡ転送はＩ／Ｏデバイス１７
のスペックに合わせた転送ができる。

【０１１３】また、上述した第１、第２および第３の実
施の形態のいづれのウエイト挿入手法を用いてもよい。

【０１１４】上述したように、この実施の形態において
は、ＤＭＡ転送用ウエイト設定レジスタ１２にウエイト
数を設定することにより、第１、第２および第３の実施
形態と同様な効果、すなわち、ウェイト数が１の時４ワ
ードの転送がＴ１ステートからＴ１２ステートまでの１
２ＣＬＫで実現でき、１回の転送を４／５に短縮でき
る。

【０１１５】また、ＣＰＵからＳＲＡＭ１９へのアクセ
スは従来通り高速で行えるので、対ＣＰＵの転送レート
を落とすことも無い。また、同期系メモリ用信号生成回
路を設けていないのでその分回路規模削減が可能であ
る。

【０１１６】

【発明の効果】上述したように、本発明のメモリコント
ローラは、高速アクセスが可能なＣＰＵから外部メモリ
をアクセスするときに、ＣＰＵの動作速度に応じた最小
ウエイト数でアクセスしてデータの転送レートを確保す
る高速データ転送手段と、ＣＰＵを介さずに動作速度の
速い外部メモリから動作速度の遅い外部メモリへデータ
転送を行うシングルアドレスＤＭＡ転送では、動作速度
の遅い外部メモリのデータアクセス時間に応じたウエイ
ト数を、動作速度の速い外部メモリの動作サイクルに挿
入してデータの転送レートを確保する低速データ転送手
段とを併せて備えるので、従来例の場合、転送先のＩ／
Ｏデバイスが低速で１ＣＬＫピッチでのシングルアドレ
ス転送が実現出来なかった場合、デュアルアドレス転送
を行うしかなく、例えば、Ｉ／Ｏデバイスのライトに２
ＣＬＫ必要であった場合、ＳＤＲＡＭからの４ワードの
転送に１５ＣＬＫ必要であった。

【０１１７】しかし本発明によれば、４ワードの転送が
１０ＣＬＫで実現でき、１回の転送を２／３に短縮でき
る。また、ＣＰＵからのＳＤＲＡＭアクセスは従来通り
高速で行えるので対ＣＰＵの転送レートを落とすことも
無い。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のブロック図である。

【図２】本発明の第１の実施形態の動作説明用タイミン
グチャートである。

【図３】本発明の第２の実施形態のブロック図である。

【図４】本発明の第３の実施形態のブロック図である。

【図５】本発明の第３の実施形態の動作説明用タイミン
グチャートである。

【図６】本発明の第４の実施形態のブロック図である。

【図７】本発明の第４の実施形態の動作説明用タイミン
グチャートである。

【図８】従来のウェイト制御回路の一例を示すブロック
図である。

【符号の説明】

１１ウェイト設定レジスタ１２ＤＭＡ転送用ウェイト設定レジスタ１３セレクタ１４メモリアクセス制御信号生成回路１５非同期系メモリ用信号生成回路１６ＳＤＲＡＭ用信号生成回路１７Ｉ／Ｏデバイス１８ＳＤＲＡＭ１９ＳＲＡＭＡＤＲアドレスＣＡＳカラムアドレスストローブ信号ＣＫＥクロックイネーブル信号ＣＬＫ動作クロックＤデータバスＤＭＡ＿ＲＥＱシングルアドレスＤＭＡ転送要求ＤＭＡ＿ＷＥライトストローブ信号ＤＱＭデータマスク信号Ｍ＿ＲＥＱメモリアクセス要求ＲＡＳロウアドレスストローブ信号ＷＥライトイネーブル信号

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B014 EA01 EA03 FA09 GC01 GC11 5B060 CC02 5B061 BA03 DD12 5B077 AA14 BB07 DD05 FF01 FF11 GG23 GG36

Claims

【特許請求の範囲】

【請求項１】高速アクセスが可能なＣＰＵから外部メ
モリをアクセスするときには前記ＣＰＵの動作速度に応
じた最小ウエイト数でアクセスしてデータの転送レート
を確保する高速データ転送手段と、前記ＣＰＵを介さず
に動作速度の速い外部メモリから動作速度の遅い外部メ
モリへデータ転送を行うシングルアドレスＤＭＡ転送時
には動作速度の遅い外部メモリのデータアクセス時間に
応じたウエイト数を、前記動作速度の速い外部メモリの
動作サイクルに挿入してデータの転送レートを確保する
低速データ転送手段とを併せて備えることを特徴とする
メモリコントローラ。
【請求項２】ＤＭＡ転送対象となる、低速動作用の非
同期系メモリを含め周辺デバイスが接続されるＩ／Ｏデ
バイスと高速動作用の同期系メモリとに対応するメモリ
コントローラウエイト制御手段として、前記同期系およ
び前記非同期系の外部メモリにアクセスするときのウェ
イト数があらかじめＣＰＵから設定されるウェイト設定
レジスタ手段と、前記外部メモリのうち高速動作用のメ
モリから低速動作用のメモリへのシングルアドレスＤＭ
Ａ転送時のウェイト数があらかじめ前記ＣＰＵから設定
されるＤＭＡ転送用ウェイト設定レジスタと、シングル
アドレスＤＭＡ転送要求およびメモリアクセス要求によ
り前記ウェイト設定レジスタおよび前記ＤＭＡ転送用ウ
ェイト設定レジスタのいずれか一方の有するウェイト数
を選択的に出力するウェイト選択手段と、前記ウェイト
選択手段で選択されたウェイト数を挿入したメモリアク
セスサイクルを生成して出力するメモリアクセス制御信
号発生手段とを備えて構成することを特徴とするメモリ
コントローラ。
【請求項３】前記メモリアクセス制御信号発生手段
は、前記高速動作用の同期系メモリをアクセスするアド
レス信号とクロックイネーブル信号とを含むあらかじめ
定めた所定の制御信号出力手段と前記低速動作用の非同
期系メモリをアクセスするアドレス信号とライトストロ
ーブ信号とリード信号とを含むあらかじめ定めた所定の
制御信号出力手段との他に、前記非同期系メモリ用制御
信号生成手段と前記Ｉ／Ｏデバイスと前記同期系メモリ
用制御信号生成手段と前記同期系メモリとを共通接続す
る双方向のデータバス手段をさらに備えて構成する請求
項２記載のメモリコントローラ。
【請求項４】ＤＭＡ転送対象の前記同期系メモリがシ
ンクロナス・ダイナミック・ランダムアクセス・メモリ
（ＳＤＲＡＭ）である場合に、前記ＳＤＲＡＭに対する
前記クロックイネーブル信号を非活性レベルにして、前
記Ｉ／Ｏデバイスの転送速度に合わせた前記ＳＤＲＡＭ
アクセスを実行する請求項２記載のメモリコントロー
ラ。
【請求項５】前記メモリアクセス制御信号生成手段
は、前記同期系メモリおよび前記Ｉ／Ｏデバイスにアク
セスして双方向のＤＭＡ転送を実行する場合に、複数の
ウェイト設定レジスタ手段から選択されたウエイト数に
よりメモリアクセスサイクルを発生してＤＭＡ転送制御
をする請求項２記載のメモリコントローラ。
【請求項６】前記シングルアドレスＤＭＡ転送時は、
前記ＤＭＡ転送用ウエイト設定レジスタのウエイト数を
前記ＤＭＡ転送要求に基づき選択してシングルアドレス
ＤＭＡ転送サイクルを発生させる請求項２記載のメモリ
コントローラ。
【請求項７】前記シングルアドレスＤＭＡ転送時に、
ＤＭＡ転送対象の前記同期系メモリおよび前記Ｉ／Ｏデ
バイスのうち動作速度の遅い方に合わせたメモリアクセ
スを実行する請求項２記載のメモリコントローラ。
【請求項８】前記非同期系メモリ用信号生成手段は、
ＤＭＡシングルアドレス転送用のライトストローブ信号
を生成し、このライトストローブ信号により前記同期系
メモリのリードサイクル中にシングルアドレスＤＭＡ転
送を行う請求項２記載のメモリコントローラ。
【請求項９】ＤＭＡ転送対象となる、低速動作用の非
同期系メモリを含め周辺デバイスが接続されるＩ／Ｏデ
バイスと高速動作用の同期系メモリとに対するメモリコ
ントローラウエイト制御手段として、前記同期系および
前記Ｉ／Ｏデバイスにアクセスするときのウェイト数が
あらかじめＣＰＵから設定されるウェイト設定レジスタ
手段と、シングルアドレスＤＭＡ転送要求およびメモリ
アクセス要求により前記ウェイト設定レジスタのウェイ
ト数を選択的に出力するウェイト選択手段と、前記ウェ
イト数を挿入したメモリアクセスサイクルを生成して出
力するメモリアクセス制御信号発生手段とを備えて構成
することを特徴とするメモリコントローラ。
【請求項１０】前記メモリアクセス制御信号発生手段
は、非同期系メモリ用信号生成手段および同期系メモリ
用信号生成手段から構成され、前記非同期系メモリ用信
号生成手段が、前記Ｉ／Ｏデバイスをアクセスするアド
レス信号およびライトストローブ信号を含むあらかじめ
定めた所定の制御信号供給手段を有し、前記非同期系メ
モリのアクセス時には、ＣＰＵからのアドレスアクセス
または前記ライトストローブ信号によるアクセスのいず
れかを実行する請求項９記載のメモリコントローラ。
【請求項１１】前記同期系メモリは、前記ウェイト設
定レジスタ手段を介さず直接ＣＰＵからノーウェイトで
アクセスする請求項１０記載のメモリコントローラ。
【請求項１２】前記同期系メモリと前記非同期系メモ
リを含め周辺デバイスからなるＩ／Ｏデバイスとの間に
おけるＤＭＡ転送時は、前記ウェイト設定レジスタ手段
のウェイト数に基づきシングルアドレスＤＭＡ転送サイ
クルを発生させる請求項１０記載のメモリコントロー
ラ。
【請求項１３】ＤＭＡ転送対象となる、低速動作用の
非同期系メモリを含め周辺デバイスからなるＩ／Ｏデバ
イスと高速動作用の同期系メモリとに対するメモリコン
トローラウエイト制御手段として、所定のウェイト数を
挿入したメモリアクセスサイクルを生成して出力するメ
モリアクセス制御信号発生手段を備え、前記メモリアク
セス制御信号発生手段は、非同期系メモリ用信号生成手
段および同期系メモリ用信号生成手段から構成され、前
記非同期系メモリ用信号生成手段が、前記非同期系メモ
リをアクセスするアドレス信号およびライトストローブ
信号を含むあらかじめ定めた所定の制御信号の供給手段
を有するとともに、前記同期系メモリ用信号生成手段が
前記Ｉ／Ｏデバイスからウェイト信号を与えられ、かつ
同期系メモリをアクセスするアドレス信号およびクロッ
クイネーブル信号を含むあらかじめ定める制御信号出力
手段とを有し、前記ウェイト信号に応じて活性、非活性
が制御される前記クロックイネーブル信号に基づくウェ
イトが挿入されたシングルアドレスＤＭＡ転送のメモリ
サイクルを発生することを特徴とするメモリコントロー
ラ。
【請求項１４】前記メモリアクセス制御信号発生手段
が前記非同期系メモリ用信号生成手段のみで構成され、
前記同期系メモリに代えてスタティック・ランダムアク
セス・メモリ（ＳＲＡＭ）が接続される時、シングルア
ドレスＤＭＡ転送は前記Ｉ／Ｏデバイスの転送規格に合
わせたウェイト数が挿入されたメモリサイクルを発生
し、ＣＰＵからのアクセスは前記転送規格に合わせたウ
ェイト数よりも少ないウェイト数でアクセスされる請求
項２、９または１３記載のメモリコントローラ。
【請求項１５】前記ウェイト数は、前記非同期系メモ
リ用信号生成手段および同期系メモリ用信号生成手段の
組み合わせ、前記非同期系メモリ用信号生成手段単独ま
たは前記非同期メモリが接続されたＩ／Ｏデバイスから
のウェイト信号単独のいずれかに基づき挿入される請求
項１４記載のメモリコントローラ。