JP7384806B2 - 連動メモリデバイスに対するメモリ要求のスケジューリング - Google Patents
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Description
比較的高いレベルの性能を維持することは、格納されたデータへの迅速なアクセスを要する。いくつかのタイプのデータ集約型アプリケーションは、いくつかのローカル及びリモートプログラムならびにこれらのユーザに信頼できる高性能を提供するためにデータストレージへの迅速なアクセスに頼っている。さまざまなコンピューティングデバイスは、システム機能性を提供するために多数のタイプのICを統合する不均一集積を利用する。多数の機能は、音声/映像(A/V)データ処理、医療分野及びビジネス分野に向けた他の高度なデータ並列アプリケーション、汎用命令セットアーキテクチャ(ISA)の命令の処理、ならびに、デジタル、アナログ、混合信号、及び無線周波数(RF)機能などを含む。多数のタイプのICを統合するためにシステムパッケージングで処理ノードを配置するためのさまざまな選定がある。いくつかの例には、システムオンチップ(SOC)、マルチチップモジュール(MCM)、及びシステムインパッケージ(SiP)がある。
Claims (17)
- 単一のクライアントメモリ要求が、第1のメモリ要求及び第2のメモリ要求に対応する非連続的なデータアドレスを対象にしているという指標を含むメモリ要求を受信するための第1のインターフェースと、
前記メモリ要求に対応するメモリアクセスコマンドをメモリデバイスに送るためのコマンドバス、前記メモリデバイスにアドレスを送るための第1のアドレスバス、及び前記メモリデバイスにアドレスを送るための第2のアドレスバスを含む、第2のインターフェースと、
回路を備える制御論理であって、前記単一のクライアントメモリ要求に対応する任意のメモリアクセスコマンドが任意の時点で発行されるようにスケジューリングされると判断することと、前記任意のメモリアクセスコマンドが前記第1のメモリ要求及び前記第2のメモリ要求の両方を提供するという指標を検出することと、に応答して、前記任意の時点で、前記任意のメモリアクセスコマンドを、前記コマンドバスを介して前記メモリデバイスに送ること、前記第1のアドレスバス上で前記第1のメモリ要求に対応する第1のアドレスを送ることであって、前記第1のアドレスは、第1のデータを格納する前記メモリデバイスにおける第1の場所を指し示す、前記第1のアドレスを送ること、及び、前記第2のアドレスバス上で前記第2のメモリ要求に対応する第2のアドレスを送ることであって、前記第2のアドレスは、第2のデータを格納する前記メモリデバイスにおける第2の場所を指し示す、前記第2のアドレスを送ることを行うように構成される、前記制御論理と、を備える、メモリコントローラ。 - 前記制御論理は、前記第1のメモリ要求及び前記第2のメモリ要求のそれぞれが任意の範囲のメモリアドレス内のデータを対象にすると判断することに応答して、前記任意のメモリアクセスコマンドが前記第1のメモリ要求及び前記第2のメモリ要求の両方を提供するという指標を格納するようにさらに構成される、請求項1に記載のメモリコントローラ。
- 前記任意の範囲のメモリアドレスはメモリのページに対する範囲である、請求項2に記載のメモリコントローラ。
- 前記第1のメモリ要求は、前記第2のメモリ要求が対象とするデータと連続していないデータを対象とする、請求項1に記載のメモリコントローラ。
- 前記第2のアドレスは前記第1のアドレスに対するオフセットである、請求項1に記載のメモリコントローラ。
- 前記第1のメモリ要求及び前記第2のメモリ要求のそれぞれが対象とするデータは、同じサイズを有する、請求項1に記載のメモリコントローラ。
- 前記第2のインターフェースは、前記メモリコントローラと前記メモリデバイスとの間でデータを転送するためのデータバスをさらに含み、前記第1のデータ及び前記第2のデータのそれぞれはサイズ閾値より小さいサイズを有する、請求項1に記載のメモリコントローラ。
- 前記第1のデータ及び前記第2のデータは前記データバス上で同時に転送される、請求項7に記載のメモリコントローラ。
- 前記制御論理は、前記メモリアクセスコマンドが完了したとの判断に応答して、前記第1のメモリ要求、及び前記第2のメモリ要求のそれぞれを完了とマークするようにさらに構成される、請求項1に記載のメモリコントローラ。
- 回路を備える第1のインターフェースによって、第1のメモリ要求及び第2のメモリ要求に対応する非連続的なデータアドレスを対象にしているという指標を含む単一のクライアントメモリ要求を含む1つ以上のクライアントメモリ要求を受信することと、
前記単一のクライアントメモリ要求に対応する任意のメモリアクセスコマンドが任意の時点で発行されるようにスケジューリングされると判断することと、前記任意のメモリアクセスコマンドが前記第1のメモリ要求及び前記第2のメモリ要求の両方を提供するという指標を検出することと、に応答して、制御論理によって、前記任意の時点で、前記任意のメモリアクセスコマンドを、コマンドバスを介してメモリデバイスに送ること、第1のアドレスバス上で前記第1のメモリ要求に対応する第1のアドレスを送ることであって、前記第1のアドレスは、第1のデータを格納する前記メモリデバイスにおける第1の場所を指し示す、前記第1のアドレスを送ること、及び、第2のアドレスバス上で前記第2のメモリ要求に対応する第2のアドレスを送ることであって、前記第2のアドレスは、第2のデータを格納する前記メモリデバイスにおける第2の場所を指し示す、前記第2のアドレスを送ることと、を含む、方法。 - 第1のメモリ要求及び第2のメモリ要求のそれぞれが任意の範囲のメモリアドレス内のデータを対象にすると判断することに応答して、前記任意のメモリアクセスコマンドが前記第1のメモリ要求及び前記第2のメモリ要求の両方を提供するという指標を格納することをさらに含む、請求項10に記載の方法。
- 前記任意の範囲のメモリアドレスはメモリのページに対する範囲である、請求項11に記載の方法。
- 前記第2のアドレスは前記第1のアドレスに対するオフセットである、請求項10に記載の方法。
- 前記第1のメモリ要求及び前記第2のメモリ要求のそれぞれが対象とするデータは、同じサイズを有する、請求項10に記載の方法。
- 第2のインターフェースが、メモリコントローラと前記メモリデバイスとの間でデータを転送するためのデータバスを有しており、前記第1のデータ及び前記第2のデータのそれぞれはサイズ閾値より小さいサイズを有する、請求項10に記載の方法。
- 前記任意のメモリアクセスコマンドが完了したとの判断に応答して、前記第1のメモリ要求、及び前記第2のメモリ要求のそれぞれを完了とマークすることをさらに含む、請求項10に記載の方法。
- メモリデバイスと、
前記メモリデバイスに格納されるデータに対する前記メモリ要求を生成するように構成されるプロセッサと、
請求項1~9の何れかのメモリコントローラと、を備える、コンピューティングシステム。
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Families Citing this family (7)
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US11054998B1 (en) * | 2019-12-12 | 2021-07-06 | Facebook, Inc. | High bandwidth memory system with distributed request broadcasting masters |
KR20210081093A (ko) * | 2019-12-23 | 2021-07-01 | 주식회사 실리콘웍스 | 메모리 컨트롤러, 및 이의 동작 방법 |
JP2022554046A (ja) | 2020-08-10 | 2022-12-28 | カティス バイオメディカル リサーチ センター | マイクロニードルパッチを含む最小侵襲的皮膚状態の診断キット |
US11494316B2 (en) * | 2020-08-24 | 2022-11-08 | Advanced Micro Devices, Inc. | Memory controller with a plurality of command sub-queues and corresponding arbiters |
US11775197B2 (en) * | 2021-03-25 | 2023-10-03 | Kyocera Document Solutions Inc. | Single command for reading then clearing dynamic random access memory |
US20220374237A1 (en) * | 2021-05-21 | 2022-11-24 | Telefonaktiebolaget Lm Ericsson (Publ) | Apparatus and method for identifying and prioritizing certain instructions in a microprocessor instruction pipeline |
TW202411847A (zh) * | 2022-09-13 | 2024-03-16 | 創鑫智慧股份有限公司 | 記憶體查找裝置及方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000099397A (ja) | 1998-09-18 | 2000-04-07 | Hitachi Ltd | データ処理装置 |
US20030002376A1 (en) | 2001-06-29 | 2003-01-02 | Broadcom Corporation | Method and system for fast memory access |
JP2003208353A (ja) | 2001-12-19 | 2003-07-25 | Agere Systems Inc | バンク衝突回避機能を備える動的ランダムアクセスメモリシステム |
JP2003208354A5 (ja) | 2002-12-19 | 2006-02-09 | ||
JP2007519121A (ja) | 2004-01-22 | 2007-07-12 | クゥアルコム・インコーポレイテッド | マルチプルアドレス2チャンネルバス構造 |
JP2008146330A (ja) | 2006-12-08 | 2008-06-26 | Fujitsu Ltd | メモリコントローラ |
US20090327596A1 (en) | 2008-06-27 | 2009-12-31 | Intel Corporation | Memory controller using time-staggered lockstep sub-channels with buffered memory |
JP2011013835A (ja) | 2009-06-30 | 2011-01-20 | Canon Inc | メモリシステム、メモリアクセス方法、及びプログラム |
JP2013137713A (ja) | 2011-12-28 | 2013-07-11 | Toshiba Corp | メモリコントローラ、メモリシステムおよびメモリ書込み方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2932855B2 (ja) * | 1992-09-08 | 1999-08-09 | 日本電気株式会社 | 多重入出力メモリ |
US5446855A (en) * | 1994-02-07 | 1995-08-29 | Buslogic, Inc. | System and method for disk array data transfer |
US6526484B1 (en) | 1998-11-16 | 2003-02-25 | Infineon Technologies Ag | Methods and apparatus for reordering of the memory requests to achieve higher average utilization of the command and data bus |
US6195727B1 (en) * | 1999-03-31 | 2001-02-27 | International Business Machines Corporation | Coalescing raid commands accessing contiguous data in write-through mode |
US6457078B1 (en) | 1999-06-17 | 2002-09-24 | Advanced Micro Devices, Inc. | Multi-purpose bi-directional control bus for carrying tokens between initiator devices and target devices |
US6839797B2 (en) * | 2001-12-21 | 2005-01-04 | Agere Systems, Inc. | Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem |
US7373471B2 (en) | 2005-02-09 | 2008-05-13 | International Business Machines Corporation | Executing background writes to idle DIMMs |
US7492368B1 (en) | 2006-01-24 | 2009-02-17 | Nvidia Corporation | Apparatus, system, and method for coalescing parallel memory requests |
US9569393B2 (en) | 2012-08-10 | 2017-02-14 | Rambus Inc. | Memory module threading with staggered data transfers |
US20140052906A1 (en) | 2012-08-17 | 2014-02-20 | Rambus Inc. | Memory controller responsive to latency-sensitive applications and mixed-granularity access requests |
US9639466B2 (en) * | 2012-10-30 | 2017-05-02 | Nvidia Corporation | Control mechanism for fine-tuned cache to backing-store synchronization |
US20150081967A1 (en) * | 2013-09-18 | 2015-03-19 | Hewlett-Packard Development Company, L.P. | Management of storage read requests |
US10146691B2 (en) * | 2016-12-09 | 2018-12-04 | Intel Corporation | System and method for performing partial cache line writes without fill-reads or byte enables |
US10643707B2 (en) * | 2017-07-25 | 2020-05-05 | Western Digital Technologies, Inc. | Group write operations for a data storage device |
US10296230B1 (en) | 2017-12-22 | 2019-05-21 | Advanced Micro Devices, Inc. | Scheduling memory requests with non-uniform latencies |
US10546628B2 (en) * | 2018-01-03 | 2020-01-28 | International Business Machines Corporation | Using dual channel memory as single channel memory with spares |
US10606713B2 (en) * | 2018-01-03 | 2020-03-31 | International Business Machines Corporation | Using dual channel memory as single channel memory with command address recovery |
-
2017
- 2017-12-21 US US15/851,479 patent/US11422707B2/en active Active
-
2018
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000099397A (ja) | 1998-09-18 | 2000-04-07 | Hitachi Ltd | データ処理装置 |
US20030002376A1 (en) | 2001-06-29 | 2003-01-02 | Broadcom Corporation | Method and system for fast memory access |
JP2003208353A (ja) | 2001-12-19 | 2003-07-25 | Agere Systems Inc | バンク衝突回避機能を備える動的ランダムアクセスメモリシステム |
JP2003208354A5 (ja) | 2002-12-19 | 2006-02-09 | ||
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