CN101203960B - 具有高击穿电压的半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件包括至少一个有源部件(18)，具有在半导体衬底(4)的有源区(19)中的半导体衬底上的p-n结(26)。将浅沟隔离图案用于形成包含绝缘体(14)的多个纵向延伸的浅沟(12)。这些沟槽限定了浅沟(12)之间的多个纵向有源条(10)。浅沟隔离深度(dSTI)比纵向有源条的结深度(dSi)大，而有源条(10)的宽度(wSi)比p-n结的耗尽长度(ldepi)小。
Description
技术领域
本发明涉及一种制造半导体器件的方法、一种半导体器件以及包括所述半导体器件的集成电路，具体地，涉及一种制造具有改进的击穿电压的半导体器件的方法及所述器件。
背景技术
在包括p-n结的半导体器件中，包括例如简单的二极管和诸如场效应晶体管、双极型晶体管或半导体闸流管之类的更复杂的器件，高掺杂水平减小了串联电阻。然而，另一方面，低的掺杂水平允许施加较高的反向电压。在这些量之间存在折衷，并且针对简单二极管的最大可实现折衷公知为一维硅限制。
公知的是许多结构可以递送比1D限制更好的结果。典型地，这些结构公知为减小的表面场(RESURF)结构。可以使用采用场片(fieldplate)或半绝缘膜的结整形或场整形。
一种可选的方法使用电介质层来桥接所述结，EP 519 741 A2是这种技术的示例。
然而，这些方法全都显著地增添了制造工艺的复杂性，具体地，因为他们要求在标准工艺中不存在的附加掩模和处理步骤，他们通常与标准工艺不兼容。
因此，需要提供较高击穿电压的可选方式。
发明内容
根据本发明，提出了一种根据权利要求1所述的制造半导体器件的方法。
将沟槽用绝缘体填充，即所述沟槽不包含如更传统的RESURF型器件中那样的导电或电阻性场片或电极。绝缘体的使用使得制造更容易。
通过使用绝缘填充的沟槽，优选地，可以将通过在整个区域周围提供浅沟隔离通常用于限定器件的有源区的传统工艺中的沟槽隔离步骤用于形成浅沟，因此限定所述浅沟之间的有源条。
使用浅沟的一个问题是如名称所述的，他们是浅的，并且典型地没有用于形成n阱的传统注入步骤深。这样，如果所进行的全部是使用浅沟隔离，典型地，有源条将在沟槽隔离下彼此相连，从而显著地损害RESURF效应。
本发明已经认识到，这可以通过形成具有没有浅沟深的浅结深度的p-n结的有源区来解决。
特别地，可以将本发明用于形成绝缘栅极晶体管。在这种情况下，形成有源部件包括：
形成第一导电类型的漏极区和源极区；
在漏极区和源极区之间形成与第一导电类型相反的第二导电类型的沟道区；以及
在沟道区上方形成绝缘栅极；
可选地，可以将本发明用于形成二极管。这样，实施例中，形成有源部件的步骤包括：
形成其间具有p-n结的p型区和n型区；以及形成p型和n型区的触点。
可以通过使用浅掺杂步骤将掺杂剂掺杂为比浅沟隔离深度小的掺杂剂深度以限定纵向有源条的深度来形成纵向有源条。
浅条可以是锥形的，这可以具有与渐变掺杂类似的效应，因此进一步改善了击穿电压。
可以用介电常数至少为4的的绝缘体来填充所述浅沟；这增加RESURF效应超过了利用二氧化硅(介电常数3.9)可实现的程度。
浅沟可以是用于所使用的工艺中的浅沟隔离沟槽的任意深度。例如，所述深度可以在100nm至2μm的范围中，例如200nm至600nm。
在另一个方面，本发明涉及一种根据权利要求8所述的半导体器件。
所述器件可以在浅沟隔离区中具有有源区，有源区周围的浅沟隔离区的深度和填充与限定有源条的纵向延伸沟槽的深度和填充相同。因为他们可以在与上述相同的步骤中制作，这有助于制造。
例如，有源部件可以是二极管、绝缘栅极场效应晶体管、或另一种类型的部件。
所述有源条可以是锥形的。
所述沟槽用绝缘体填充，在实施例中介电常数至少为4。
可以容易地将根据本发明的器件集成到集成电路中。因此，本发明还包括一种包括上述半导体器件的集成电路。
附图说明
为了更好的理解本发明，现在将参考附图并且只作为示例来描述实施例，其中：
图1示出了根据本发明的半导体器件的第一实施例的顶视图；
图2示出了图1的半导体器件的侧视图；
图3示出了图1的器件的单条中的p-n结。
图4至6示出了针对根据图1的器件的击穿电压作为沟槽宽度的函数；
图7示出了在制造图1的器件时使用的掩模布局；
图8示出了根据本发明的半导体器件的第二实施例的顶视图；
图9示出了根据本发明的半导体器件的第三实施例的顶视图；
图10示出了根据本发明的半导体器件的第四实施例的顶视图；
图11至12是使用具有不同沟槽宽度和有源区宽度的根据图8的器件获得的实验结果；
图13是根据本发明的半导体器件的第五实施例的顶视图；以及
图14是根据本发明的半导体器件的第六实施例的侧视图；
没有按比例绘制附图。在不同的图中，向相似的部件给出相似的参考数字。
具体实施方式
参考图1和2，本发明的第一实施例是从在图1的顶视图和图2中沿A-A线的剖面图中所见的p-n结二极管2半导体器件。
二极管结构18形成于衬底4上，所述衬底4具有第一(上)主表面6和相对的第二主表面8。衬底是轻掺杂的p型(p-)。
二极管包括通过填充有氧化物14的纵向延伸绝缘沟槽12分离的多个纵向延伸的有源条10。例如，沟槽具有在实施例中100至500nm范围的沟槽(STI)深度dSTI和可以是0.01μm至1μm范围的沟槽宽度wSTI。应该理解的使用其他标准制造工艺的可选实施例可以具有不同的宽度和深度。
半导体器件的有源区19由具有与纵向延伸的沟槽12相同深度和填充的隔离沟槽16包围和划界，使得可以在相同的工艺步骤中形成。
每一个有源条10包括高掺杂的p+型触点区20、从触点区20纵向延伸的p型区22、从p型区纵向延伸并且因此限定了p型区和n型区22、24之间的界面处的p-n结26的n型区24、以及n+型触点区28。将触点30设置在与p+和n+型触点区20、28接触的第一主表面6上。
有源条的宽度是WSi，并且结深度是dSi。典型的宽度可以是从0.01μm至1μm。在优选实施例中，宽度在100nm至500nm的范围。
典型地，纵向延伸的p型和n型区的掺杂水平可以在1016至1018cm-3的范围，并且尽管它们可以是相同的，但是不必是相同的。可以将更高的掺杂水平用于触点区20、28。
因为在该实施例中n型区24的深度小于STI深度，p型区22可以比STI深度更深，所以p型区和n型区22、24之间的p-n结26的结深度也小于STI深度。
如示出了单条10的图3所示，沿所述条在p-n结处存在耗尽区。图3还示出了30V反向偏置的p-n结的等电势线32。
该耗尽区的长度ldepl受到针对足够窄的有源条宽所观察到的“电介质RESURF”(电介质减小的表面场)效应的影响。与具有相同掺杂水平的宽p-n结相比，电介质RESURF效应增加了耗尽区的长度。当在p型和n型区22、24之间施加电压时，在宽p-n结中需要提供的惟一电荷是用于向半导体器件中的耗尽区两端的有效电容充电。耗尽区提供这种电荷。
在由电介质包围的窄条中，有效地存在通过电介质的附加电容以维持p型区和n型区22、24之间的电压，所述电介质也需要充电以维持电介质中的电场。用于该附加电容的电荷也必须来自于因此在窄条中更长的耗尽区。
因此，对于任意给定的偏置，更长的耗尽长度导致耗尽区两端减小的电场。这样，相比于更宽的器件的击穿电压，提高了具有窄条的器件的击穿电压。由于它们所显示的电介质RESURF效应，将所述二极管称作DIELER二极管。
可以在根据图1和2制造的二极管上进行实验，并且在图4至6中示出了结果。
除了特别声明的情况之外，在所述器件中，漂移区42的掺杂是2～3×1017cm-3。使用6.1nm的栅极氧化物厚度。
漂移区中的STI沟槽12和有源条10的宽度是变化的。
图4示出了针对没有STI沟槽的标准二极管(“1D”)的反向电流作为反向偏置的函数的曲线90。图4还示出了针对多个从0.3μm至0.8μm变化的沟槽12的宽度的反向电流作为反向偏置的函数的曲线92。在图4的实验中，有源条10具有200nm的宽度。
图5示出了类似的实验，不同之处在于：有源条10具有90nm的宽度，并且沟槽12的宽度在150nm和200nm之间变化。
图6示出了相同的曲线，但是对于多个不同的有源条宽，具有有源条10和沟槽12之间的恒定比率(1∶2)。
如可以看出的，当有源条的宽度增加时，击穿电压中的提高减小。具体地，当宽度增加到与耗尽长度ldepl可比较时，对于比耗尽长度大得多的宽度，该效应减小，所述效应是最小的。
第一实施例的益处在于：如现在将解释的，可以在传统工艺中实现器件的制造。所选择的工艺是标准的Crolles2 Alliance 90nm工艺，尽管其他标准工艺也可以工作。
为了形成沟槽12，将浅沟隔离(STI)掩模34(图7)用于提供图案。掩模的实线区39限定了已完成器件的有源区19。实线区39由图案元件36包围，所述图案元件36是限定了有源区19周围的浅沟16位置的开口。图案元件38是限定了已完成器件中的有源条10之间的沟槽12位置的开口。
然后，刻蚀沟槽，并且用氧化物填充所述沟槽以形成图1和2的结构。这样，可以将在工艺中是标准的单个STI构图步骤用于形成有源区19周围的浅沟隔离16和纵向延伸的沟槽12。
在形成沟槽之后，处理继续使用标准工艺以完成所述器件。
通常地，因为如名称所表示的，STI步骤形成浅沟，可能是400nm深，这比用于形成有源定器件的阱的大多数传统注入更浅，所以不可以将STI隔离步骤用在器件内部以对有源区划界。然而，通过使用针对非常不同的目的的标准工艺的浅阈值调节注入以形成n型区24，p-n结深度只延伸至该区域的深度，使得浅沟12足够深以成功地将p-n结26彼此隔离。
使用标准掩模和一般用于注入p阱的注入步骤来制造p型区22。因为普通的n阱工艺的深度太深，不能使用普通的n阱工艺制造n型区24。因此，使用将n型掺杂剂注入至约200nm的深度的、一般用于调节p型场效应晶体管的电压阈值的处理步骤来制造n型区24。
使用用于注入触点区的标准工艺来注入触点区20、28。
这导致图1和2中所示的结构。
注意，步骤的顺序对于本发明不是关键的。
这样，本发明允许使用与标准工艺步骤来产生具有提高的电压击穿的二极管。
本发明不只对于二极管而且对于许多其他器件类型是有用的。例如，在本发明第二实施例中，有源部件18是如图8所示的具有延伸的漏极的n-MOS型晶体管。
所述晶体管包括p型沟道区40、一般认为作为延伸漏极42、44的一部分的n型漂移区42、一个或更多n+型漏极区触点区44、以及沟道区40中的多个n型源极触点区46。代替这种结构，源极触点也可以是与漏极触点区44类似的一个长条、或者另外的形状。将绝缘栅极50设置在沟道区40上面。还将p+触点区49配置用于提供与沟道区40的体接触。漂移区42具有通过浅沟隔离结构52划分的多个纵向条48。注意：在图8的晶体管中，浅沟隔离结构52延伸了漂移区42的长度，但是没有延伸贯穿整个沟道区40。由于较大沟道宽度的原因，这允许沟道阻抗的显著减小。另外，通过不让沟槽隔离结构延伸通过沟道区，可以使诸如阈值电压偏移之类的窄沟效应最小化。
图8的结构与图1和2的结构类似，不同之处在于绝缘栅极的提供、绝缘结构52的较短长度以及代替图1和2的p+型触点的n+型源极触点的使用。
与图1和2的实施例类似，使用一般用于通过栅极下面的注入来调节晶体管的阈值电压的标准工艺中的浅注入步骤来形成n型漂移区42。这提供了所使用的200nm深度的漂移区，比约400nm的浅沟52的深度小。
因此，可以使用具有标准掩模的适当布局的相同标准工艺，按照与图1和2相同的方式来制造图8的结构。所述工艺确实增加了形成绝缘栅极50的步骤，但是这些步骤当然也存在于标准工艺中。
因此，图8的结构表现出可以通过使用标准工艺容易地制造提高的击穿的晶体管。
在图9中示出了可选的实施例，与图8的实施例相似，不同之处在于隔离结构52完全在栅极50下面延伸以及漂移区42的长度。注意在可选实施例中，隔离结构52可以延伸所述器件的有源区19的全部长度。
图10示出了另外的可选实施例，其中STI区只部分地延伸至漂移区中。
可以在反映出在二极管中获得的改进的这些器件中获得击穿电压的改进。
本发明的晶体管也给出了导通状态下的良好结果。图11示出了针对没有沟槽52的传统晶体管的测量电压-漏极源极电压的关系，以及图12示出了针对根据本发明的晶体管的相同关系。注意，根据本发明的晶体管(图12)在图11的现有技术晶体管的漏极电压的两倍处是完全起作用的。
图13示出了具有锥形浅沟52并且因此具有锥形条48的可选晶体管结构。将条48设置为在栅极50下面的末端处较窄，而在漏极44处较宽。这有效地总计了延伸的漏极区两端的渐变掺杂，这进一步地改善了击穿电压和导通电阻之间的折衷。
在具有锥形沟槽的这种结构中，如同前一个实施例那样，沟槽52可以完全地或者只是部分地延伸通过p本体区40。优选地，本体区中的沟槽宽度保持恒定(非锥形的)，并且优选地等于p-n结26处的宽度。另外，锥形沟槽52也可以只部分地延伸至漂移区42中。
尽管已经参考单独的晶体管和二极管描述了以上实施例，适应标准工艺制造晶体管和二极管的能力使得非常易于在集成电路中包括这种提高的标准晶体管。用于将晶体管和二极管集成到这种集成电路中的能力是所述实施例的主要优势。
因此，本发明可以提供在核心IC库中可用的以上那些具有改进的击穿电压的晶体管。这些可能是输入/输出功能、模拟功能或功率管理/放大所需要的。
因此，本发明也涉及一种包括上述提高的器件的集成电路，高度示意性地示出并且没有按比例绘制具有参考符号60(图13)的附加部件。可以当然地将这些附加部件包括在任意器件中，而不是只包括在图13的晶体管中。
在这些实施例的发展中，所使用的半导体本体不是传统的半导体衬底、代替地是绝缘衬底上的半导体。在第一变体中，半导体本体形成于绝缘晶片上，例如晶片上的氧化物层上，并且浅沟形成为通过半导体本体的整个厚度，即半导体本体较薄。在图14中示出了一个示例，示出了在氧化物层82中覆盖的绝缘衬底80以及薄半导体本体84。同样示出的是沟槽16、12、延伸通过薄半导体本体84进入氧化层82中。可以在该结构中使用在图8至10和13中所示的第一主表面上的任意各种图案。可以使用任意合适的绝缘衬底，例如氧化物绝缘的硅、蓝宝石等。
可选地，绝缘衬底上的半导体本体可以比沟槽的深度厚，在这种情况下可以使用上述的类似结构。
本发明允许使用标准工艺制造的新电路应用，所述标准工艺将需要在先地实质工艺修改。这种应用包括dc-dc转换器、功率管理单元和显示驱动器。
另外，本领域普通技术人员应该理解，在对特定实施例中所述的工艺的许多修改是可能的。
例如，不必用氧化物填充浅沟，或者可以只使用氧化物、诸如氮化硅之类的其他材料或低掺杂(优选地无掺杂)的多晶硅。
这些材料具有比二氧化硅更高的介电常数(对于二氧化硅k＝3.9，对于氮化硅是7.5，以及对于低掺杂多晶硅是11.7)。因此在优选结构中，将填充以上实施例的一些沟槽的氧化物用具有至少是4的介电常数的材料来代替，优选地介电常数至少是7。在这种情况下，只有根据本发明的器件的有源区内部的纵向延伸沟槽12、14、52用具有更高介电常数的电介质材料填充，而其他(该器件外部)的浅沟用标准绝缘体填充。在具体的结构中，可以将与漂移区42相邻的沟槽52用高电介质材料填充，而将沟道区40中的这些沟槽52的其余部分和器件周围的沟槽16用诸如二氧化硅之类的低电介质材料填充。
所使用的衬底不必是硅，也可以使用诸如砷化镓、磷化铟和许多其他物质之类的替代物。
另外，尽管图8、9、10和13的实施例使用p型沟道区和n型源极和漏极，应该理解的是本发明可应用于使用n型沟道和/或p型源极和漏极的晶体管。本发明不只局限于二极管和绝缘栅极场效应晶体管，而是可以应用于任意器件，例如栅极双极型晶体管等。
所述半导体本体可以是单晶、具有在顶部上形成的外延层的单晶，或者也可以使用诸如绝缘体上的硅、蓝宝石上的硅等之类的其他技术。
应该注意的是，在上述实施例中沟槽的长度并不是相同的，在一些情况下沟槽的长度只延伸通过漂移区，在一些情况下它们横跨p-n结。
尽管描述和权利要求使用术语“pn结”，这是倾向于包括其中通过本征材料将p型材料与n型材料分离的“p-i-n结”。在这种情况下，p-n结及其深度由整个p-i-n结构来限定。
Claims (18)
1.一种制造半导体器件的方法，包括以下步骤，但是不必按照该顺序：
(a)形成用绝缘体(14)填充的多个纵向延伸的沟槽(12、52)，所述沟槽(12、52)具有沟槽隔离深度(dSTI)以限定纵向延伸的沟槽(12)之间的多个纵向有源条(10、48)；以及
(b)形成在纵向有源条(10、48)中包括至少一个p-n结(26)的至少一个有源部件(18)，所述p-n结具有结深度(dSi)和击穿时的耗尽长度（ldepl)；
其中沟槽隔离深度(dSTI)比结深度(dSi)大，并且有源条(10、48)的宽度(wSi)比击穿时的耗尽长度(ldepl)小。
2.根据权利要求1所述的方法：
其中步骤(a)包括：
(a1)使用单个浅沟隔离掩模(34)形成限定半导体本体的有源区(19)的有源图案；以及
(a2)在除了有源区(19)之外的区域中形成浅沟隔离结构包括：在相同的步骤中形成有源区(19)周围的浅沟(16)和有源区(19)内部的多个纵向延伸的沟槽(12、52)。
3.根据权利要求1或2所述的方法，用于形成绝缘栅极晶体管，其中形成有源部件的步骤(b)包括：
形成第一导电类型的漏极区和源极区；
在漏极区和源极区之间形成与第一导电类型相反的第二导电类型的沟道区(40)；以及
形成与沟道区(40)相邻的第二导电类型的源极触点区(46)；
在源极触点区(46)和漏极区(42、44)之间的沟道区(40)上方形成绝缘栅极(50)。
4.根据权利要求1或2所述的方法，用于形成二极管，其中形成有源部件的步骤(b)包括：
形成其间具有p-n结(26)的p型区(22)和n型区(24)；以及
形成p型和n型区的触点(20、28)。
5.根据权利要求1或2所述的方法，包括以下步骤：
通过使用浅掺杂步骤注入掺杂剂来对纵向有源条(10、48)的至少一部分进行掺杂以限定p-n结(26)的深度。
6.根据权利要求1或2所述的方法，包括将纵向延伸的有源条(10、48)限定为锥形的。
7.根据权利要求1或2所述的方法，包括用介电常数至少为4的绝缘体(14)填充所述纵向延伸的沟槽(12、52)。
8.一种半导体器件，包括：
具有相对的第一和第二主表面的半导体本体(4)；
第一主表面上的有源区(19)；以及
有源区(19)中的至少一个有源部件(18)，其中所述有源部件包括通过用绝缘体(14)填充的纵向延伸的沟槽(12、52)彼此分离的多个纵向有源条(10、48)，所述沟槽具有沟槽深度(dSTI)；
其中纵向有源条(10、48)包括具有比沟槽深度(dSTI)小的结深度(dSi)的纵向p-n结；以及
纵向有源条(10、48)的宽度(wSi)比纵向有源条(10、48)中的p-n结的耗尽长度(ldepl)小。
9.根据权利要求8所述的半导体器件，还包括有源区(19)周围的浅沟隔离区(16)，所述浅沟隔离区是具有与纵向延伸的沟槽(12、52)相同沟槽深度(dSTI)并且进行相同填充的沟槽。
10.根据权利要求8或9所述的半导体器件，其中p-n结(26)的结深度通过与p-n结(26)相邻的p型区(22、40)、n型区(24、42)或p型和n型区(22、24、40、42)二者的注入深度来限定。
11.根据权利要求8或9所述的半导体器件，其中，所述有源部件(18)是晶体管，所述晶体管包括：
掺杂为第一导电类型的漏极触点区(44)；
掺杂为第一导电类型的源极触点区(46)；
与源极触点区(46)相邻的沟道区(40)，所述沟道区(40)掺杂为与第一导电类型相反的第二导电类型；
掺杂为第一导电类型的漂移区(42)，在沟道区(40)与漏极触点区(44)之间纵向延伸，在漂移区(42)和沟道区(40)之间限定p-n结(26)；以及
绝缘栅极，在源极触点区(46)和漂移区(42)之间的沟道区(40)上方延伸；
其中多个纵向有源条(10)跨越p-n结(26)而延伸。
12.根据权利要求11所述的半导体器件，其中纵向延伸的沟槽(12)只部分地延伸进入沟道区(40)中。
13.根据权利要求8或9所述的半导体器件，其中有源部件(18)是具有p型区(22)和n型区(24)、p型和n型区之间的p-n结(26)、以及p型和n型区的触点(20、28)的二极管。
14.根据权利要求8或9所述的半导体器件，其中有源条(10、48)是锥形的。
15.根据权利要求14所述的半导体器件，其中纵向有源条(10、48)从p-n结延伸，并且使纵向有源条(10、48)为锥形，以在与p-n结(26)相邻的末端处比另一末端具有更窄的侧向宽度。
16.根据权利要求8或9所述的半导体器件，其中用介电常数至少为4的绝缘体(14)填充纵向延伸的沟槽(12、52)。
17.根据权利要求8或9所述的半导体器件，其中所述器件是绝缘体上的半导体器件，包括绝缘衬底(80、82)上的预定半导体厚度的半导体层(84)，使得结深度(dSi)是预定的半导体厚度，并且沟槽(12、52)延伸超过预定半导体厚度至沟槽深度(dSTI)。
18.一种集成电路，包括根据权利要求8至17任一项所述的半导体器件。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |