CN102347220A - 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 - Google Patents

具有薄epi工艺的沟槽超结mosfet器件及其制造方法 Download PDF

Info

Publication number
CN102347220A
CN102347220A CN2011102058130A CN201110205813A CN102347220A CN 102347220 A CN102347220 A CN 102347220A CN 2011102058130 A CN2011102058130 A CN 2011102058130A CN 201110205813 A CN201110205813 A CN 201110205813A CN 102347220 A CN102347220 A CN 102347220A
Authority
CN
China
Prior art keywords
epitaxial loayer
groove
type
gate oxide
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011102058130A
Other languages
English (en)
Inventor
金洙丘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN102347220A publication Critical patent/CN102347220A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种具有薄EPI工艺的沟槽超结MOFSET器件及其制造方法。该器件带有具有高击穿电压(＞600V)的超结，并具有有竞争力的低比电阻。该方法包括：在第一导电类型的基板上生长第二导电类型的外延层，在外延层中形成沟槽，并沿着沟槽的侧壁和底部生长第二外延层。用第一导电类型的掺杂剂掺杂第二外延层。带有具有高击穿电压的超结的MOSFET器件，包括设置在第一导电类型的基板上方的第二导电类型的第一外延层以及形成在外延层中的沟槽。该沟槽包括沿着沟槽的侧壁和底部生长的第二外延层。与传统技术相比，本发明的方法将降低制造成本，可进一步减小接通状态下的比电阻。比侧壁掺杂技术更好地用于制造，并且比有角度的注入更适于高压MOSFET器件。

Description

具有薄EPI工艺的沟槽超结MOSFET器件及其制造方法
技术领域
本发明涉及半导体功率装置技术，更具体地，涉及改进的沟槽超结MOSFET器件和用于形成这样的器件的制造方法。
背景技术
半导体封装在本领域中是众所周知的。这些封装有时可以包括一个或多个半导体器件，例如，集成电路(IC)器件、模具或芯片。IC器件可包括已经制造在由半导体材料制成的基板上的电路。使用许多已知的半导体加工技术，例如，沉积、光蚀刻、退火、掺杂和扩散来制造电路。典型地，使用硅晶片作为基板，在该基板上形成这些IC器件。
半导体器件的一个实例是金属氧化物硅场效应晶体管(MOSFET)器件，其被用于许多电子设备中，包括电源、汽车用电子设备、计算机和磁盘驱动器。MOSFET器件可以用于许多应用中，例如，将电源连接至具有负载的特定电子器件的开关。可以在已经蚀刻在基板中或蚀刻在外延层(该外延层已经沉积在基板上)上的沟槽中形成MOSFET器件。
MOSFET器件通过向MOSFET器件的栅电极施加适当的电压来操作，栅电极使器件接通，并形成连接MOSFET的源极和漏极的通道，允许电流流过。一旦接通MOSFET器件，电流和电压之间的关系便几乎是线性的，这意味着该器件表现得像电阻。当断开MOSFET器件时(即，处于断开状态)，电压阻挡能力受击穿电压的限制。在高功率应用中，期望在仍保持低比电阻Rsp的同时具有高击穿电压，例如，600V或更高。
与非超结器件相比，用来增加具有超结的MOSFET器件的击穿电压的技术典型地减小接通状态下的比电阻。因此，所需要的是一种提高具有超结的MOSFET器件的击穿电压的节省成本方式，其使接通状态下的比电阻的减小最大化。
发明内容
本发明的实施方式提供了用于制造这样的MOSFET器件的技术，该MOSFET器件带有具有高击穿电压(≥600V)的超结并具有有竞争力的低比电阻。然而，本发明还可以用于任何其它击穿电压范围(例如，小于600V)。与传统技术相比，用于制造这些具有超结的MOSFET器件的技术将降低制造成本，并且可进一步减小接通状态下的比电阻。这些技术包括利用外延生长技术在沟槽的侧壁和底部上生长薄外延层。这些技术能比侧壁掺杂技术更好地用于制造，并且比有角度的注入更适于高压MOSFET器件。
在一个实施方式中，用于制造半导体器件的方法包括：在第一导电类型的基板上生长第二导电类型的外延层，在外延层中形成沟槽，沿着沟槽的侧壁和底部生长第二外延层，用第一导电类型的掺杂剂掺杂第二外延层，在具有为其侧壁和底部加衬的第二外延层的沟槽中沉积介电材料，电介质可以完全填充沟槽，然后可将其回蚀刻至一定深度，在介电材料上并沿着介电材料上方的沟槽的侧壁生长或沉积栅极氧化物，以及在栅极氧化物层上方形成多晶硅栅极。
在另一实施方式中，该方法可以进一步包括，使第二外延层中的掺杂剂扩散到平台区域(台式区域，mesa area)中，以达到(实现)半导体器件的p/n超结中的电荷平衡。
在又一实施方式中，该方法可以进一步包括，选择掺杂剂的浓度，以在不使掺杂剂扩散的情况下达到半导体器件的p/n超结中的电荷平衡。
在又一实施方式中，该方法可以进一步包括，在沟槽中在第二外延层上生长热氧化物层，其中，热氧化物为沟槽中的第二外延层加衬。
在又一实施方式中，该方法可以进一步包括，在电介质沉积之前，在基板与第二导电类型的外延层之间生长轻掺杂的第一导电类型的外延层。
在该方法的又一实施方式中，第二导电类型的外延层可以进一步包括具有不同掺杂浓度的多层。
在该方法的又一实施方式中，沟槽具有根据电流路径(电流通路)和沟槽填充而改变的角度。
在另一实施方式中，制造半导体器件的第二方法包括：在第一导电类型的基板上生长第一导电类型的外延层，在外延层中形成沟槽，沿着沟槽的侧壁和底部生长第二外延层，用第二导电类型的掺杂剂掺杂第二外延层，在具有为其侧壁和底部加衬的第二外延层的沟槽中沉积介电材料，电介质可完全填充沟槽，然后可将其回蚀刻至一定深度，在介电材料上并沿着介电材料上方的沟槽的侧壁生长或沉积栅极氧化物，以及在栅极氧化物层上方形成多晶硅栅极。
在又一实施方式中，第二方法可以进一步包括，使第二外延层中的掺杂剂扩散到平台区域中，以达到半导体器件的p/n超结中的电荷平衡。
在又一实施方式中，第二方法可以进一步包括，选择掺杂剂的浓度，以在不使掺杂剂扩散的情况下达到半导体器件的p/n超结中的电荷平衡。
在又一实施方式中，第二方法可以进一步包括，在沟槽中在第二外延层上生长热氧化物层，其中，热氧化物为沟槽中的第二外延层加衬。
在又一实施方式中，第二方法可以进一步包括，在电介质沉积之前，在基板与第一导电类型的外延层之间生长轻掺杂的第一导电类型的外延层。
在第二方法的又一实施方式中，第二导电类型的外延层进一步包括具有不同掺杂浓度的多层。
在第二方法的又一实施方式中，沟槽具有根据电流路径和沟槽填充(trench fill)而改变的角度。
在另一实施方式中，半导体器件包括设置在第一导电类型的基板上方的第二导电类型的第一外延层以及形成在外延层中的沟槽。该沟槽包括沿着沟槽的侧壁和底部生长的第二外延层、和设置在沟槽中在第二外延层之间并填充沟槽的一部分的介电材料、设置在介电材料上方并沿着未被电介质覆盖的沟槽的侧壁设置在第二外延层上方的栅极氧化物层，以及设置在栅极氧化物层上方的栅极。用第一导电类型的掺杂剂掺杂第二外延层。
在又一实施方式中，半导体器件可以进一步包括设置在多个沟槽之间的平台，其中，用第二外延层的掺杂剂扩散平台，以达到半导体器件的p/n超结的电荷平衡。
在又一实施方式中，半导体器件可以进一步包括设置在第一外延层和基板之间的轻掺杂的第一导电类型的外延层。
在半导体器件的又一实施方式中，第一外延层进一步包括具有不同掺杂浓度的多层。
在半导体器件的又一实施方式中，沟槽具有根据电流路径和沟槽填充而改变的角度。
在另一实施方式中，第二半导体器件包括设置在第一导电类型的基板上方的第一导电类型的第一外延层以及形成在外延层中的沟槽。沟槽包括沿着沟槽的侧壁和底部生长的第二外延层、设置在沟槽中在第二外延层之间并填充沟槽的一部分的介电材料、设置在介电材料上方并沿着未被电介质覆盖的沟槽的侧壁设置在第二外延层上方的栅极氧化物层，以及设置在栅极氧化物层上方的栅极。用第二导电类型的掺杂剂掺杂第二外延层。
在又一实施方式中，第二半导体器件可以进一步包括设置在多个沟槽之间的平台，其中，用第二外延层的掺杂剂扩散平台，以达到半导体器件的p/n超结中的电荷平衡。
在又一实施方式中，第二半导体器件可以进一步包括设置在第一外延层和基板之间的轻掺杂的第一导电类型的外延层。
在第二半导体器件的又一实施方式中，第一外延层进一步包括具有不同掺杂浓度的多层。
在第二半导体器件的又一实施方式中，沟槽具有根据电流路径和沟槽填充而改变的角度。
根据在下文中提供的详细描述，本申请公开内容的其它应用领域将变得显而易见。应当理解，在表示各种实施方式的同时，详细描述和具体实例旨在仅为了说明的目的，并不旨在必须限制本申请公开内容的范围。
附图说明
可以通过参考下文给出的说明书的剩余部分和附图来实现本发明的性质和优点的进一步理解。这些附图包含在本发明的具体实施方式部分中。
图1A示出了根据本发明的一个实施方式的具有超结的垂直通道(沟道)MOSFET器件，该超结包括生长在沟槽壁的内部上的薄掺杂外延层。
图1B示出了具有在向超结施加源极/漏极反向偏压之后形成的耗尽区的图1A所示的垂直通道MOSFET器件。
图1C示出了根据本发明的另一实施方式的具有超结的横向通道MOSFET器件，该超结包括生长在沟槽壁的内部上的薄掺杂外延层。
图1D示出了根据本发明的另一实施方式的具有超结的横向通道MOSFET器件，该超结包括生长在沟槽壁的内部上的薄掺杂外延层。
图2A-2G是根据本发明的一个实施方式的制造具有超结的MOSFET的各个阶段的简化横截面图。
图3A是示出了掺杂沟槽的侧壁以在沟槽中形成掺杂侧壁的传统方式的示图。
图3B是示出了利用外延生长技术代替图3A所示的掺杂技术而生长在沟槽的侧壁和底部上的薄外延层的示图。
图4A是示出了利用选择性外延生长技术生长在沟槽的侧壁和底部上的薄外延层的示图。
图4B是示出了利用非选择性外延生长技术生长在沟槽的侧壁和底部上的薄外延层的示图。
图5A是示出了在已经利用硅蚀刻工艺变平之后的外延层(p型)和薄掺杂外延层(n型)的顶面的示图。
图5B是示出了在已经利用化学机械平坦化工艺变平之后的外延层(p型)和薄掺杂外延层(n型)的顶面的示图。
图6是示出了形成垂直通道MOSFET器件的方法的流程图，该器件带有具有不同间距的超结并包括生长在沟槽壁的内部上的薄掺杂外延层。
具体实施方式
在以下描述中，为了说明的目的，阐述了具体细节，以便提供本发明的充分理解。然而，将显而易见的是，在没有这些具体细节的情况下可以实施本发明。例如，对于p通道器件，可相应地颠倒导电类型(n型和p型)。可以将用来形成超结结构的相同或相似的技术应用于除了MOSFET器件以外的器件，例如，如IGBT、BJT、JFET、SIT(静电感应晶体管)、BSIT(双极静电感应晶体管)、晶闸管等。
本发明的实施方式提供了用于制造这样的MOSFET器件的技术，该MOSFET器件带有具有高击穿电压的超结，并具有有竞争力的低比电阻。与传统技术相比，用于制造这些具有超结的MOSFET器件的技术将降低制造成本。这些技术包括利用外延生长技术在沟槽的侧壁和底部上生长薄外延层。这些技术能比侧壁掺杂技术更好地用于制造，并且比包括有角度的注入的侧壁掺杂技术更适于高压MOSFET器件。
与用外延层完全填充沟槽相比，利用外延生长技术在沟槽的侧壁和底部上生长薄外延层并用介电材料填充沟槽，可以减少沟槽中的外延材料内的缺陷，这是因为新技术可避免更轻易地在沟槽区域内产生空穴。可沉积介电材料，使得形成高度共形的介电材料。然后，可以使介电材料在相对低的温度下流动，以去除任何空穴。另外，在电介质内具有空穴缺陷并不是严重的问题，这是因为存在垂直形成以支持高压的厚介电材料。另一方面，在硅外延层内具有空穴缺陷会导致严重的故障，例如，过早断路和高泄漏电流。新技术可以减小具有过早击穿和高泄漏的可能性。在图1A至图1D所示的结构中，一旦形成耗尽区，便可将电场的方向和厚底氧化物(TBO)区域内的沟槽方向对齐。即使在TBO区域中形成了一些缺陷，MOSFET器件也仍可以具有高氧化物厚度(沿着垂直长度)，以维持电压。
图1A示出了根据本发明的一个实施方式的具有超结的垂直通道MOSFET器件10A，其包括生长在沟槽壁的内部上的薄掺杂外延层。MOSFET器件10A包括漏极100A、重掺杂的N基板102A、外延层(p型)105A、沟槽115A、平台120A、薄掺杂外延层(n型)125A、电介质130A、栅极氧化物层135A、栅极(多晶硅层)140A、p阱区域145A、源极区域150A，以及源电极区域175A。源电极区域175A位于器件10A的上部中，并且，具有漏极100A的基板位于器件的底部中。在底部氧化物区域和绝缘帽之间，使沟槽MOSFET的栅极140A绝缘(隔离)，该绝缘帽直接位于栅极的上方和源电极区域175A的下方。同时，也使栅极140A与n型薄掺杂外延层125A绝缘，n型薄掺杂外延层125A与p型外延层105A一起形成超结结构的PN结。通过这样的结构，可以使用MOSFET的栅极140A来控制半导体器件10A中的电流路径。
半导体器件10的操作与其它MOSFET器件相似。例如，与MOSFET器件类似，半导体器件在断开状态中正常地操作，其中栅电压等于0。当用低于阈值电压的栅电压向源极和漏极施加反向偏压时，耗尽区185A可以扩大，并夹断漂移区域，如图1B所示。图1B示出了具有在向超结施加源极/漏极反向偏压之后形成的耗尽区的图1A所示的垂直通道MOSFET器件。
MOSFET器件10A具有有几个特征的结构。首先，MOSFET器件可以以低成本达到高击穿电压(≥约600V)。第二，其可以具有更低的电容，当与更高的击穿电压组合时，该电容可以代替在中间电压范围(＜约600V)中操作的基于屏蔽的MOSFET器件。第三，可以以比传统MOSFET器件更低的成本来制造MOSFET器件。相对于其它器件，MOSFET器件10A还可以具有更少的缺陷相关的问题。通过这里描述的器件，一旦形成耗尽区185A，则电场的方向在厚底氧化物(TBO)区域内接近于垂直。并且，即使在TBO区域中形成一些缺陷，该器件仍具有非常高的氧化物厚度(沿着垂直长度)，以维持电压。因此，这里描述的器件也可以具有更低的泄漏电流危险。
此外，在沟槽中将MOSFET器件与超结结构组合，可以增加漂移掺杂浓度，并且还可以限定更小的间距，其能够改进导电性和频率(开关速度)。此外，由N沟槽侧壁和P外延层产生的超结可导致漂移区域中的掺杂浓度比其它MOSFET结构高得多。
图1C示出了根据本发明的一个实施方式的具有超结的横向通道MOSFET器件10B，其包括生长在沟槽壁的内部上的薄掺杂外延层。MOSFET器件10B的操作也与其它MOSFET器件相似。例如，MOSFET器件10B在断开状态中正常地操作，其中栅电压等于0。当用低于阈值电压的栅电压向源极和漏极施加反向偏压时，耗尽区可扩大，并夹断漂移区域，如图1D所示。图1D示出了具有在向超结施加源极/漏极反向偏压之后形成的耗尽区的图1C所示的横向通道MOSFET器件。根据本发明的另一实施方式，图1D所示的具有超结的横向通道MOSFET器件包括生长在沟槽壁的内部上的薄掺杂外延层。在该实施方式中，使用***栅结构，以减少栅电荷。
图2A-2G是根据本发明的一个实施方式的用于形成具有超结的MOSFET的工艺的各个阶段的简化横截面图。在图2A-2G中，在设置于基板200上的外延层202上执行各种操作，以形成带有具有高击穿电压(＞600V)的超结，并具有有竞争的比电阻Rsp的MOSFET。可以将在这些图中描述的导电类型颠倒，以制造p通道器件。图2A-2G中示出的工艺还提供了比目前用于制造具有超结的MOSFET的方法成本更低的方法。典型的模具(die)将通常具有许多带有超结的MOSFET器件，与图2A-2G所示的相似，以预定的频率分散在模具的整个有源区域中。
示出了具有所制造的超结的MOSFET的横截面的图2A，包括基板200、轻掺杂的N外延层202、外延层(p型)205、硬掩模层210、沟槽215和平台220。基板200可以是先前已经用激光划线以包括诸如器件类型、批号和晶片数量的信息的N型晶片。基板200还可以是重掺杂的N++基板。形成在基板200上的外延层(p型)205可以由与基板200具有相同导电性或不同导电性的p型材料制成。在基板200和外延层(p型)205之间可以存在轻掺杂的N外延层202。在一些实施方式中，外延层(p型)205由轻掺杂的p型材料制成。半导体区域是形成在重掺杂的N型基板200上的轻掺杂的p型外延层205。
本发明并不限于任何特定的基板，并且可以使用大多数本领域中已知的基板。可在各种实施方式中使用的基板的一些实例包括硅晶片、Si外延层、例如在绝缘体上硅结构(SOI)技术中使用的粘结晶片，和/或无定形硅层，所有这些可以是掺杂的或未掺杂的。而且，这些实施方式可以使用其它用于电子器件的半导体材料，包括SiGe、Ge、Si、SiC、GaAs、GaN、InxGayAsz、AlxGayAsz、AlxGayNz，和/或任何纯半导体或复合半导体，例如III-V或II-VI以及它们的变体。在一些实施方式中，可以用任何n型掺杂剂重掺杂基板200。
在位于基板200上的轻掺杂N外延层202上外延地生长外延层(p型)205。在一些实施方式中，外延层(p型)205内的掺杂剂浓度是不均匀的。特别地，外延层(p型)205可在下部中具有更低的掺杂剂浓度，并在上部中具有更高的掺杂剂浓度。在其它实施方式中，外延层(p型)205在其整个深度中可以具有浓度梯度，其中在与基板200的界面或其附近具有更低的浓度，而在上表面或其附近具有更高的浓度。沿着外延层(p型)205的长度的浓度梯度可以是单调减小的和/或离散地或逐渐减小的。还可通过使用多个外延层(即，2个或多个)来获得浓度梯度，其中，每个外延层可以包含不同的掺杂剂浓度。在其中使用多层的一个实施方式中，将每个连续的外延层沉积在先前沉积的外延层(或位于基板200上的轻掺杂N外延层202)上，同时原位掺杂至更高的浓度。在一个实施方式中，外延层(p型)205包括具有第一浓度的第一Si外延层、具有更高浓度的第二Si外延层、具有甚至更高浓度的第三Si外延层、以及具有最高浓度的第四Si外延层。
然后，使用也在外延层(p型)205上生长的硬掩模层210来限定沟槽215的蚀刻区域。硬掩模210的厚度取决于光致抗蚀剂类型和用来限定沟槽临界尺寸(CD)与深度的厚度。在一个实施方式中，用热生长硬掩模210氧化物。在另一实施方式中，沉积(即，溅射、CVD、PVD、ALD，或沉积和热生长的组合)硬掩模210氧化物。硬掩模层210还可以用于场光刻，并限定未来的场氧化物和对准目标。
通过以下方式来形成沟槽215：在硬掩模215的顶部上沉积并图案化光致抗蚀剂层，并在硬掩模210中形成开口，在硬掩模210中，将在后来蚀刻沟槽215。可以利用蚀刻工艺来形成硬掩模层210中的开口。在硬掩模层210中形成开口之后，利用氧等离子体抗蚀剂剥离(resist strip)来去除暴露的光致抗蚀剂。通过蚀刻来形成沟槽215。蚀刻工艺可包括使用气态蚀刻剂，例如，如SF6/He/O2化学品。该蚀刻工艺还形成了在两个沟槽215之间延伸的平台区域220。在一些实施方式中，平台具有范围可从约0.1至约100μm的宽度。对于蚀刻工艺进行选择以使得蚀刻对于硅而不是对于硬掩模层210材料是选择性的。
然后，可以蚀刻外延层(p型)205，直到沟槽215已在外延层(p型)205中达到预定的深度和宽度。在外延层(p型)205中形成沟槽215，使得沟槽215的底部向下延伸，并到达外延层(p型)205或基板200中的任何地方。在一些实施方式中，将沟槽蚀刻至范围从0.1μm至100μm的深度。在其它实施方式中，将沟槽215蚀刻至范围从1.0μm至1.5μm的深度。可以控制沟槽215的深度、宽度和纵横比，使得之后沉积的氧化物层填充沟槽，而没有形成空穴。在一些实施方式中，沟槽的纵横比可以为约1∶1至约1∶50。在其它实施方式中，沟槽的纵横比可以为约1∶5至约1∶15。
在一些实施方式中，沟槽215的侧壁不垂直于外延层(p型)205的顶面。相反，沟槽215侧壁的角度可以为相对于外延层(p型)205的顶面约60度至相对于外延层(p型)205的顶面约90度(即，垂直侧壁)。还可以控制沟槽角度，使得之后沉积的氧化物层(或其它材料)填充沟槽215，而没有形成空穴。
示出了具有所制造的超结的MOSFET的横截面的图2B，包括基板200、轻掺杂的N外延层202、外延层(p型)205、沟槽215、平台220，以及薄掺杂的外延层(n型)225。在沟槽215的侧壁和底部上以及在外延层(p型)205的顶面的顶部上生长薄掺杂的外延层(n型)225。可生长的外延层225可以是薄的和共形的。厚度和掺杂浓度可以在沟槽深度中改变，以改进漂移区域中的电荷平衡作用。例如，厚度和掺杂浓度可以随着沟槽深度逐渐增加或减小，或逐步起作用。
示出了具有所制造的超结的MOSFET的横截面的图2C，包括基板200、轻掺杂的N外延层202、外延层(p型)205、沟槽215、平台220、薄掺杂的外延层(n型)225，以及电介质230。在沟槽215中在之前生长的薄掺杂外延层(n型)225之间形成电介质230。可以利用负压化学气相沉积(SACVD)工艺来形成电介质230，该工艺提供具有极好的覆盖层并且没有空穴的介电层230。但是，也可以使用任何其它沉积工艺。介电材料可以是任何绝缘或半绝缘材料，例如，氧化物和氮化物。也可以使用化学机械平坦化(CMP)或蚀刻工艺使MOSFET的顶部平坦化，使得外延层(p型)205和薄掺杂外延层(n型)225基本上是平面的。还可回蚀刻介电层230，使得其顶面在外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面的下方。当氧化物用于介电层时，可以利用氧化物回蚀刻工艺来回蚀刻介电层230。
在一些实施方式中，可以通过沉积氧化物材料来形成介电层230，直到其溢出沟槽215为止。可将氧化物层230的厚度调节至填充沟槽215所需的任何厚度。可以使用任何已知的沉积工艺来执行氧化物材料的沉积，包括任何化学气相沉积(CVD)工艺，例如，可在沟槽内产生高度共形的阶梯覆盖的SACVD。如果需要的话，可使用回流工艺来使介电材料回流，这将帮助减少氧化物层内的空穴或缺陷。在已经沉积介电层230之后，可以使用回蚀刻工艺来去除多余的氧化物材料。在回蚀刻工艺之后，在沟槽215的底部中形成介电区域230。除了回蚀刻工艺以外(之前或之后)，或者代替回蚀刻工艺，可以使用平坦化工艺，例如任何化学和/或机械抛光。可选地，可在沉积介电层230之前，形成高质量氧化物层，其也可以是热生长的氧化物。在这些实施方式中，可以通过在氧化气氛中氧化外延层(p型)205，来形成高质量氧化物层，直到已经生长期望厚度的高质量氧化物层。可以使用高质量的氧化物层来改进氧化物完整性和占空系数，从而使氧化物层230成为更好的绝缘体。
示出了具有所制造的超结的MOSFET的横截面的图2D，包括基板200、轻掺杂的N外延层202、外延层(p型)205、沟槽215、平台220、薄掺杂的外延层(n型)225、电介质230、栅极氧化物层235和多晶硅240。在薄掺杂的外延层(n型)225上形成栅极氧化物层235，该薄掺杂的外延层(n型)225覆盖沟槽215的侧壁，并在外延层(p型)205的顶面和薄掺杂的外延层(n型)225的顶面上延伸。可以通过氧化沟槽侧壁中的暴露的硅的任何工艺来形成栅极氧化物层235，直到生长期望的厚度。在栅极氧化物层上方的沟槽中的薄栅极氧化物235的上方沉积多晶硅240，栅极氧化物层在薄掺杂的外延层(n型)225的上方。当沉积多晶硅240时，多晶硅240覆盖栅极氧化物235，该栅极氧化物235形成在外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面的上方。
可替换地，多晶硅240可以是任何导电和/或半导电材料，例如，如金属、硅化物、半导体材料、掺杂的多晶硅、或它们的组合。可以通过沉积方法，例如，CVD、PECVD、LPCVD或利用期望的金属作为溅射靶的溅射工艺来沉积导电层。在一些实施方式中，可以沉积导电层240，使得其填充沟槽215的上部并在其上方溢出。在一些实施方式中，可以通过利用回蚀刻工艺去除导电层240的上部来形成栅极。去除工艺的结果是，使导电层240覆盖沟槽215中的栅极氧化物区域235，并夹在栅极氧化物层235之间。在一些实施方式中，可以形成栅极，使得其上表面基本上与外延层(p型)205的上表面共面。
示出了具有所制造的超结的MOSFET的横截面的图2E，包括基板200、轻掺杂的N外延层202、外延层(p型)205、沟槽215、平台220、薄掺杂的外延层(n型)225、电介质230、栅极氧化物层235、多晶硅240和p阱区域245。已经回使得多晶硅240，使得其顶部与在栅极氧化物形成过程中形成的表面氧化物齐平，或在其下方。在外延层(p型)205和薄掺杂外延层(n型)225的顶部区域中形成p阱区域245，从栅极氧化物层235下方的其顶面开始，并向下延伸入外延层(p型)205和薄掺杂外延层(n型)225中。可以使用注入和驱动工艺来形成p阱区域245。例如，在一些实施方式中，可以通过以下方式来形成p阱区域245：在外延层(p型)205的上表面中注入p型掺杂剂，然后驱动掺杂剂。
示出了具有所制造的超结的MOSFET的横截面的图2F，包括基板200、轻掺杂的N外延层202、外延层(p型)205、沟槽215、平台220、薄掺杂的外延层(n型)225、电介质230、栅极氧化物层235、多晶硅240、p阱区域245、源极区域250、绝缘层255、接触区域260、重本体注入区域265和开口270。与沟槽215邻接并在外延层(p型)205中形成源极区域250，从栅极氧化物层235下方的其顶面开始，并向下延伸入外延层(p型)205中。可以使用注入和驱动工艺来形成源极区域250。用重叠绝缘层255覆盖多晶硅240的顶面，其用作栅电极。在一些实施方式中，重叠绝缘层255包括任何包含B和/或P的介电材料，包括硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)，或硼硅酸盐玻璃(BSG)材料。在一些实施方式中，可以使用任何CVD工艺来沉积重叠绝缘层255，直到获得期望的厚度。CVD工艺的实例包括PECVD、APCVD、SACVD、LPCVD、HDPCVD，或它们的组合。当在重叠绝缘层255中使用BPSG、PSG或BSG材料时，可使它们回流。可以通过对p阱区域245和源极区域250的暴露的顶面制造开口270，来形成接触区域260。在接触区域260附近的外延层(p型)205中形成重本体注入区域265。可以使用p型掺杂剂来实现重本体注入区域265。通过在接触区域260和p阱区域245中蚀刻开口来形成开口270。可以利用掩模和蚀刻工艺来形成开口270，直到(在p阱区域245中)达到期望的深度。在一些实施方式中，可用自对准技术来形成开口270。
示出了具有所制造的超结的MOSFET的横截面的图2G，包括基板200、轻掺杂的N外延层202、外延层(p型)205、沟槽215、平台220、薄掺杂的外延层(n型)225、电介质230、栅极氧化物层235、多晶硅240、p阱区域245、源极区域250、绝缘层255、接触区域260、重本体注入区域265，以及形成在开口270中的源电极区域275。可以在绝缘层255和接触区域260的顶部上方沉积源电极区域275。源电极区域275可以包括任何导电和/或半导电材料，例如，如任何金属、硅化物、多晶硅，或它们的组合。可以通过沉积工艺来沉积源电极区域275，其包括化学气相沉积工艺(CVD、PECVD、LPCVD)或使用期望的金属作为溅射靶的溅射工艺。源电极区域275也将填充开口270。
可以在基板200的背面上形成漏极280。可在已经形成源电极区域275之前或之后形成漏极280。在一些实施方式中，可通过利用诸如磨削、抛光或蚀刻的工艺使基板200的背面薄化而在背面上形成漏极280。然后，可以在基板200的背面上沉积导电层，直到形成漏极280的期望厚度的导电层。
图3A是示出了掺杂沟槽215的侧壁以在沟槽壁上形成掺杂侧壁325的传统方式的示图。图3A示出了用n型掺杂剂掺杂沟槽215的侧壁，所述n型掺杂剂将n型掺杂剂注入至期望的宽度。在掺杂工艺之后，可以使用扩散或驱动工艺来进一步扩散掺杂剂。可以使用任何有角度的注入工艺、气相掺杂工艺、扩散工艺、沉积掺杂材料(多晶硅、BPSG等)，来执行该侧壁掺杂工艺。在掺杂工艺之后，将掺杂剂驱动到侧壁中。可以以从约0度(垂直注入工艺)至约45度的角度使用有角度的注入工艺。
图3B是示出了利用外延生长技术而不是用以上参考图3A讨论的掺杂技术生长在沟槽的侧壁和底部上以及生长在外延层(p型)205的顶部上的薄掺杂外延层(n型)225的示图。薄掺杂外延层(n型)225提供具有比以上参考图3A讨论的使用掺杂侧壁315的更好的击穿电压等级(其范围从200V至高于700V)的MOSFET。薄掺杂外延层(n型)225还提供具有比以上参考图3A讨论的使用掺杂侧壁315的更差的对沟槽角度和深度的变化敏感性的MOSFET。包括有角度的注入的侧壁掺杂方法会受到沟槽深度的限制，这是因为沟槽越深，越难以在壁上获得足够的掺杂浓度。例如，有角度的注入应使用更小的角度(更接近0，其是垂直注入角度)，这明显地降低了所注入的掺杂剂的有效剂量。侧壁掺杂方法的工艺可重复性还对沟槽壁角度更敏感，这是因为沟槽壁角度可以明显地影响所注入的掺杂剂的有效剂量。
图4A和图4B示出并比较了两种用来在沟槽215中生长薄掺杂外延层(n型)225的技术。图4A是示出了利用选择性外延生长技术生长在沟槽的侧壁和底部上的薄掺杂外延层(n型)225的示图。该选择性外延生长工艺可使用沉积在外延层(p型)205上的氧化物掩模410。可以在整个部分制造的MOSFET上沉积氧化物掩模410，然后使其图案化，使得在除了沟槽215以外的区域上提供氧化物掩模410。通过使用氧化物掩模410，在沟槽215的内部，而不是在被掩盖的外延层(p型)205上，生长薄掺杂外延层(n型)225。可使用的氧化物掩模的一些实例包括热生长的氧化物或沉积的氧化物等。
图4B是示出了利用非选择性外延生长技术生长在沟槽的侧壁和底部上的薄掺杂外延层(n型)225的示图。该非选择性外延生长工艺在沟槽215的内部以及在外延层(p型)205的顶面上，生长薄掺杂外延层(n型)225，如以上参考图2B所说明的。
图5A和图5B示出并比较了两种用来使外延层(p型)205和在沟槽215内生长的薄掺杂外延层(n型)225的顶面变平的技术的结果。虽然使外延层(p型)205和薄掺杂外延层(n型)225的顶面变平是可选的，但是，其可以产生具有更坚固的终端结构的MOSFET。
图5A示出了在已经利用硅蚀刻工艺使其变平之后的外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面。硅蚀刻工艺的一个实例可包括等离子体氧化物蚀刻工艺。可替换地，可以使用全部或部分各向异性的氧化物蚀刻，并且可以是更好的工艺，这是因为当使用这些工艺时，不会明显地增加沟槽宽度。利用硅蚀刻工艺使外延层(p型)205和薄掺杂外延层(n型)225的顶面变平，会产生基本上平坦的外延层(p型)205的顶面和圆形的薄掺杂外延层(n型)225的顶面。在薄掺杂外延层(n型)225的顶面和外延层(p型)205的顶面接触的地方的周围，两个顶面是齐平或共面的。然而，当薄掺杂外延层(n型)225的顶面转移到沟槽的侧壁中时，其是圆形的。也就是说，薄掺杂外延层(n型)225的顶面以圆形的方式转移到沟槽215的侧壁中，而不是形成陡峭90度的转移。在图5A的圆圈区域550a中，示出了从薄掺杂外延层(n型)225的顶面到沟槽215的侧壁中的该圆形转移。
图5B示出了在已经利用化学机械平坦化(CMP)工艺将其变平之后的外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面。利用CMP工艺使外延层(p型)205和薄掺杂外延层(n型)225的顶面变平，会产生外延层(p型)205和薄掺杂外延层(n型)225的基本上平坦的顶面。在薄掺杂外延层(n型)225的顶面和外延层(p型)205的顶面接触的地方，以及在两个表面中，两个顶面是齐平或共面的。CMP工艺产生具有基本上平坦的顶面的薄掺杂外延层(n型)225，并以陡峭90度的转移而转移到沟槽215的侧壁中。也就是说，薄掺杂外延层(n型)225的顶面和侧壁基本上形成直角(90度)，如图5B的圆圈区域550b所示。与以上参考图5A讨论的硅蚀刻工艺不同，当薄掺杂外延层(n型)225的顶面转移到沟槽215的侧壁中时，其不是圆形的。可在用介电材料填充沟槽之前或之后进行CMP。
图6是示出了根据本发明的一个实施方式的形成具有超结(如图1A所示)的垂直通道MOSFET的方法的流程图。图6所示的方法可用来制造具有超结的MOSFET，其中，利用外延生长技术而不是掺杂技术在沟槽的侧壁和底部上生长薄掺杂外延层(n型)225。薄掺杂外延层(n型)225提供一种在具有范围从200V至高于700V的击穿电压等级的同时，比使用传统方法制造成本更低的MOSFET。当提供具有轻掺杂N外延层202的基板200时，该方法在操作602中开始。在操作605中，在轻掺杂N外延层202上形成外延层(p型)205。接下来，在操作610中，利用蚀刻技术在外延层(p型)205中形成沟槽215。在该操作中，可在外延层(p型)205中形成沟槽215之前，在外延层(p型)205上生长并图案化硬掩模210。在遵循非选择性外延生长工艺的情况中，在沟槽蚀刻之后去除硬掩模。之前参考图2B讨论了关于形成沟槽215的另外的细节。
接下来，在操作615中，在沟槽215的侧壁和底部上以及在外延层(p型)205的顶面上生长薄掺杂外延层(n型)225。可以生长薄且共形的外延层。可替换地，厚度和掺杂浓度可在整个沟槽深度中改变，以改进漂移区域中的电荷平衡作用。例如，厚度和掺杂浓度可随着沟槽深度逐渐增加或减小，或逐步起作用。之前参考图2B讨论了关于薄掺杂外延层(n型)225的生长的另外的细节。接下来，在操作620中，在沟槽215中在之前生长的薄掺杂外延层(n型)225之间生长和/或沉积电介质230。可用电介质230部分地填充沟槽230中的区域至预定高度，或可完全用电介质230填充，然后回蚀刻至预定高度，如在可选操作625中所示的。之前参考图2C讨论了关于介电层230的生长的另外的细节。接下来，在操作630中，在沟槽中形成栅极氧化物层235和多晶硅栅极240。在介电层230的顶部上并在覆盖沟槽215的侧壁的薄掺杂外延层(n型)225上，生长栅极氧化物层235。栅极氧化物层235还部分地覆盖外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面。在沟槽中的薄栅极氧化物235上沉积多晶硅240，该沟槽在薄掺杂外延层(n型)225的上方。当沉积多晶硅240时，多晶硅240覆盖沉积在外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面上方的栅极氧化物235。之前参考图2D讨论了关于形成栅极氧化物层235和多晶硅栅极240的另外的细节。
在操作635中，回蚀刻多晶硅240，注入p阱区域245，并注入源极区域250。回蚀刻多晶硅240，使得其顶面基本上更靠近外延层(p型)205的顶面和薄掺杂外延层(n型)225的顶面。在外延层(p型)205中形成p阱区域245，其从栅极氧化物层235下方的其顶面开始，并向下延伸入外延层(p型)205中。在沟槽215附近并在外延层(p型)205中形成源极区域250，其从栅极氧化物层235下方的其顶面开始，并向下延伸入外延层(p型)205中。利用注入和驱动工艺来形成p阱区域245和源极区域250两者。之前参考图2E讨论了关于回蚀刻多晶硅240、p阱区域245注入以及源极区域250注入的另外的细节。
接下来，在操作640中，在多晶硅层240上沉积绝缘层255，蚀刻接触区域260和硅区域，并形成重本体注入物265。用重叠绝缘层(其可以是BPSG)覆盖多晶硅240的顶面，其用作栅极。可使在重叠绝缘层255中使用的BPSG材料回流。可以在外延层(p型)205的暴露的顶面上形成接触区域260。可以通过在外延层(p型)205的上表面中注入n型掺杂剂，然后在掺杂剂中驱动，来形成接触区域260。在接触区域260下方的外延层(p型)205中形成重本体注入区域265。可以使用p型掺杂剂实现重本体注入区域265，以形成PNP区域。还可以通过在接触区域260和p阱区域245中蚀刻开口来形成开口270。可用掩模和蚀刻工艺(在p阱区域245中)使开口270形成为预定的深度。在一些实施方式中，可以使用自对准技术来形成开口270。之前参考图2F讨论了关于沉积绝缘层255、蚀刻接触区域和硅区域，以及形成重本体注入物265的另外的细节。
在操作645中，形成电极。可在开口270中，并在绝缘层255和接触区域260的顶部上沉积源电极区域275。源电极区域275可以包括任何导电和/或半导电材料，例如，如任何金属、硅化物、多晶硅，或它们的组合。可在基板200的背面上形成漏极280。可在已经形成源电极区域275之前或之后形成漏极280。在一些实施方式中，可通过使用诸如磨削、抛光或蚀刻的工艺使基板200的背面变薄而在背面上形成漏极280。然后，可在基板200的背面上沉积导电层，直到形成漏极280的期望厚度的导电层。之前参考图2G讨论了关于形成电极的其它细节。最后，在操作609中，完成了具有超结的MOSFET。
虽然已经描述了本发明的具体实施方式，但是，各种修改、替代、替代结构和等价物也包含在本发明的范围内。所描述的发明并不限于某些具体实施方式内的操作，而是可在其它实施方式结构内自由操作，因为，对于本领域的技术人员来说将显而易见的是，本发明的范围并不限于所描述的一系列记录和步骤。
应当理解，这里提供的所有材料类型仅用于说明目的。因此，这里描述的实施方式中的各种介电层中的一个或多个可能包括低k或高k介电材料。同样，虽然将特定的掺杂剂命名为n型和p型掺杂剂，但是，在半导体器件中可以使用任何其它已知的n型和p型掺杂剂(或这样的掺杂剂的组合)。同样，虽然参考特定的导电类型(P或N)描述了本发明的器件，但是可将该器件构造为具有相同类型的掺杂剂的组合，或可以通过适当的修改将其构造为具有相反的导电类型(分别是N或P)。
因此，在说明性而不是限制性的意义上看待说明书和附图。然而，将显而易见的是，在不背离如权利要求书中阐述的本发明的更宽泛的精神和范围的前提下，可以对其进行增加、删减、删除，以及其它修改和改变。

Claims (20)

1.一种制造半导体器件的方法，包括：
在第一导电类型的基板上生长第二导电类型的第一外延层；
在所述第一外延层中形成沟槽；
沿着所述沟槽的侧壁和底部生长第二外延层；用第一导电类型的掺杂剂掺杂所述第二外延层；
在具有所述第二外延层的沟槽中沉积介电材料，所述第二外延层为所述沟槽的侧壁和底部加衬；
形成栅极氧化物；以及
与所述栅极氧化物层邻接形成多晶硅栅极。
2.根据权利要求1所述的方法，其中，沿着所述沟槽的侧壁在所述介电材料的上方形成所述栅极氧化物。
3.根据权利要求1所述的方法，其中，与所述第一外延层的顶面邻接形成所述栅极氧化物。
4.根据权利要求1所述的方法，进一步包括，形成所述沟槽以延伸通过所述第一外延层并进入所述基板。
5.根据权利要求1所述的方法，进一步包括，使所述第二外延层中的掺杂剂扩散到平台区域中，以达到所述半导体器件的p/n超结中的电荷平衡。
6.根据权利要求1所述的方法，进一步包括，选择所述掺杂剂的浓度，以在没有使所述掺杂剂扩散的情况下达到所述半导体器件的p/n超结中的电荷平衡。
7.根据权利要求1所述的方法，进一步包括，在所述沟槽中在所述第二外延层的上方生长热氧化物层，其中，所述热氧化物为所述沟槽中的所述第二外延层加衬。
8.根据权利要求1所述的方法，进一步包括，在所述基板与所述第二导电类型的外延层之间生长轻掺杂的第一导电类型的外延层。
9.一种制造半导体器件的方法，包括：
在第一导电类型的基板上生长第一导电类型的第一外延层；
在所述第一外延层中形成沟槽；
沿着所述沟槽的侧壁和底部生长第二外延层；用第二导电类型的掺杂剂掺杂所述第二外延层；
在具有第二外延层的沟槽中沉积介电材料，所述第二外延层为所述沟槽的侧壁和底部加衬；
形成栅极氧化物；以及
与所述栅极氧化物层邻接形成多晶硅栅极。
10.根据权利要求9所述的方法，其中，沿着所述沟槽的侧壁在所述介电材料的上方形成所述栅极氧化物。
11.根据权利要求9所述的方法，其中，与所述第一外延层的顶面邻接形成所述栅极氧化物。
12.根据权利要求9所述的方法，进一步包括，在所述沟槽中在所述第二外延层上生长热氧化物层，其中，所述热氧化物为所述沟槽中的所述第二外延层加衬。
13.一种半导体器件，包括：
设置在第一导电类型的基板上方的第二导电类型的第一外延层；
形成在所述第一外延层中的沟槽，其中，所述沟槽包括：
沿着所述沟槽的侧壁和底部生长的第二外延层；
设置在所述沟槽中在所述第二外延层之间并填充所述沟槽的一部分的介电材料；
栅极氧化物层；以及
与所述栅极氧化物层邻接设置的栅极；
其中，用第一导电类型的掺杂剂掺杂所述第二外延层。
14.根据权利要求13所述的半导体器件，其中，沿着未被电介质覆盖的所述沟槽的侧壁，在所述第二外延层的上方设置所述栅极氧化物。
15.根据权利要求13所述的半导体器件，其中，所述栅极氧化物与所述第一外延层的顶面邻接设置。
16.根据权利要求13所述的半导体器件，其中，所述沟槽延伸通过所述第一外延层进入所述基板。
17.根据权利要求13所述的半导体器件，进一步包括设置在多个沟槽之间的平台，其中，用所述第二外延层的掺杂剂扩散所述平台，以达到所述半导体器件的p/n超结中的电荷平衡。
18.根据权利要求13所述的半导体器件，进一步包括设置在所述第一外延层与所述基板之间的轻掺杂的第一导电类型外延层。
19.一种半导体器件，包括：
设置在第一导电类型的基板上方的第一导电类型的第一外延层；
形成在所述第一外延层中的沟槽，其中，所述沟槽包括：
沿着所述沟槽的侧壁和底部生长的第二外延层；
设置在所述沟槽中在所述第二外延层之间并填充所述沟槽的一部分的介电材料；
栅极氧化物层；以及
与所述栅极氧化物层邻接设置的栅极；
其中，用第二导电类型的掺杂剂掺杂所述第二外延层。
20.根据权利要求19所述的半导体器件，其中，沿着未被电介质覆盖的沟槽的侧壁，在所述第二外延层的上方设置所述栅极氧化物。
CN2011102058130A 2010-07-22 2011-07-21 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 Pending CN102347220A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/841,774 US20120018800A1 (en) 2010-07-22 2010-07-22 Trench Superjunction MOSFET with Thin EPI Process
US12/841,774 2010-07-22

Publications (1)

Publication Number Publication Date
CN102347220A true CN102347220A (zh) 2012-02-08

Family

ID=45443715

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011102058130A Pending CN102347220A (zh) 2010-07-22 2011-07-21 具有薄epi工艺的沟槽超结mosfet器件及其制造方法

Country Status (5)

Country Link
US (2) US20120018800A1 (zh)
KR (1) KR20120010195A (zh)
CN (1) CN102347220A (zh)
DE (1) DE102011108151A1 (zh)
TW (1) TW201207957A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579370A (zh) * 2012-07-24 2014-02-12 朱江 一种具有化学配比失配绝缘材料的电荷补偿半导体结装置及其制备方法
CN106158929A (zh) * 2015-04-13 2016-11-23 北大方正集团有限公司 一种超结半导体器件的外延片及其制作方法
CN106298518A (zh) * 2015-05-14 2017-01-04 帅群微电子股份有限公司 超接面元件及其制造方法
CN108417638A (zh) * 2018-05-11 2018-08-17 安徽工业大学 含半绝缘区的mosfet及其制备方法
CN108417624A (zh) * 2018-05-11 2018-08-17 安徽工业大学 一种提高短路鲁棒性的igbt及其制备方法
CN108417623A (zh) * 2018-05-11 2018-08-17 安徽工业大学 含半绝缘区的igbt及其制备方法
WO2020062829A1 (zh) * 2018-09-29 2020-04-02 东南大学 一种鳍式超结功率半导体晶体管及其制备方法
CN112086506A (zh) * 2020-10-20 2020-12-15 苏州东微半导体有限公司 半导体超结器件的制造方法
CN113517334A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 一种具有高k介电沟槽的功率mosfet器件及其制备方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130240981A1 (en) * 2011-04-22 2013-09-19 Infineon Technologies Austria Ag Transistor array with a mosfet and manufacturing method
US8962425B2 (en) * 2012-05-23 2015-02-24 Great Wall Semiconductor Corporation Semiconductor device and method of forming junction enhanced trench power MOSFET having gate structure embedded within trench
TWI470701B (zh) * 2012-12-13 2015-01-21 Pfc Device Holdings Ltd 用於半導體元件之超接面結構及其製程
US9093520B2 (en) * 2013-08-28 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. High-voltage super junction by trench and epitaxial doping
US9735232B2 (en) * 2013-09-18 2017-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure having a trench with high aspect ratio
US9148923B2 (en) * 2013-12-23 2015-09-29 Infineon Technologies Ag Device having a plurality of driver circuits to provide a current to a plurality of loads and method of manufacturing the same
TWI544635B (zh) 2014-03-20 2016-08-01 帥群微電子股份有限公司 溝槽式功率金氧半場效電晶體與其製造方法
US9406750B2 (en) * 2014-11-19 2016-08-02 Empire Technology Development Llc Output capacitance reduction in power transistors
JP6514519B2 (ja) * 2015-02-16 2019-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI608609B (zh) * 2015-05-14 2017-12-11 帥群微電子股份有限公司 超接面元件及其製造方法
JP6472776B2 (ja) 2016-02-01 2019-02-20 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102016226237B4 (de) 2016-02-01 2024-07-18 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung
US9620585B1 (en) * 2016-07-08 2017-04-11 Semiconductor Components Industries, Llc Termination for a stacked-gate super-junction MOSFET
US10056499B2 (en) * 2016-09-01 2018-08-21 Semiconductor Components Industries, Llc Bidirectional JFET and a process of forming the same
TWI628791B (zh) * 2017-01-16 2018-07-01 通嘉科技股份有限公司 具有立體超接面的金氧半場效功率元件及其製造方法
US10236342B2 (en) 2017-04-07 2019-03-19 Semiconductor Components Industries, Llc Electronic device including a termination structure
US10263070B2 (en) * 2017-06-12 2019-04-16 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing LV/MV super junction trench power MOSFETs
US10505000B2 (en) 2017-08-02 2019-12-10 Semiconductor Components Industries, Llc Electronic device including a transistor structure having different semiconductor base materials
WO2019068001A1 (en) * 2017-09-29 2019-04-04 The Texas A&M University System MANUFACTURE OF LATERAL SUPERJUNCTION DEVICES BY SELECTIVE EPITAXY

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US20030006454A1 (en) * 2001-07-03 2003-01-09 Siliconix, Inc. Trench MOSFET having implanted drain-drift region and process for manufacturing the same
US6700175B1 (en) * 1999-07-02 2004-03-02 Kabushiki Kaisha Toyota Chuo Kenkyusho Vertical semiconductor device having alternating conductivity semiconductor regions
CN1790735A (zh) * 2004-11-08 2006-06-21 株式会社电装 碳化硅半导体装置及其制造方法
CN101371343A (zh) * 2006-01-25 2009-02-18 飞兆半导体公司 自对准沟槽mosfet结构和制造方法
CN101536163A (zh) * 2005-06-10 2009-09-16 飞兆半导体公司 电荷平衡场效应晶体管
CN101789396A (zh) * 2008-12-20 2010-07-28 电力集成公司 制造深沟槽绝缘栅极双极晶体管的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US6700175B1 (en) * 1999-07-02 2004-03-02 Kabushiki Kaisha Toyota Chuo Kenkyusho Vertical semiconductor device having alternating conductivity semiconductor regions
US20030006454A1 (en) * 2001-07-03 2003-01-09 Siliconix, Inc. Trench MOSFET having implanted drain-drift region and process for manufacturing the same
CN1790735A (zh) * 2004-11-08 2006-06-21 株式会社电装 碳化硅半导体装置及其制造方法
CN101536163A (zh) * 2005-06-10 2009-09-16 飞兆半导体公司 电荷平衡场效应晶体管
CN101371343A (zh) * 2006-01-25 2009-02-18 飞兆半导体公司 自对准沟槽mosfet结构和制造方法
CN101789396A (zh) * 2008-12-20 2010-07-28 电力集成公司 制造深沟槽绝缘栅极双极晶体管的方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579370A (zh) * 2012-07-24 2014-02-12 朱江 一种具有化学配比失配绝缘材料的电荷补偿半导体结装置及其制备方法
CN106158929B (zh) * 2015-04-13 2019-12-24 北大方正集团有限公司 一种超结半导体器件的外延片及其制作方法
CN106158929A (zh) * 2015-04-13 2016-11-23 北大方正集团有限公司 一种超结半导体器件的外延片及其制作方法
CN106298518A (zh) * 2015-05-14 2017-01-04 帅群微电子股份有限公司 超接面元件及其制造方法
CN108417638A (zh) * 2018-05-11 2018-08-17 安徽工业大学 含半绝缘区的mosfet及其制备方法
CN108417623A (zh) * 2018-05-11 2018-08-17 安徽工业大学 含半绝缘区的igbt及其制备方法
CN108417624A (zh) * 2018-05-11 2018-08-17 安徽工业大学 一种提高短路鲁棒性的igbt及其制备方法
CN108417624B (zh) * 2018-05-11 2021-02-02 安徽工业大学 一种提高短路鲁棒性的igbt及其制备方法
CN108417638B (zh) * 2018-05-11 2021-02-02 安徽工业大学 含半绝缘区的mosfet及其制备方法
CN108417623B (zh) * 2018-05-11 2021-02-02 安徽工业大学 含半绝缘区的igbt及其制备方法
WO2020062829A1 (zh) * 2018-09-29 2020-04-02 东南大学 一种鳍式超结功率半导体晶体管及其制备方法
CN112086506A (zh) * 2020-10-20 2020-12-15 苏州东微半导体有限公司 半导体超结器件的制造方法
CN113517334A (zh) * 2021-06-07 2021-10-19 西安电子科技大学 一种具有高k介电沟槽的功率mosfet器件及其制备方法

Also Published As

Publication number Publication date
KR20120010195A (ko) 2012-02-02
TW201207957A (en) 2012-02-16
DE102011108151A1 (de) 2012-01-26
US20140103428A1 (en) 2014-04-17
US20120018800A1 (en) 2012-01-26

Similar Documents

Publication Publication Date Title
CN102347220A (zh) 具有薄epi工艺的沟槽超结mosfet器件及其制造方法
US9865678B2 (en) High voltage field balance metal oxide field effect transistor (FBM)
US8659076B2 (en) Semiconductor device structures and related processes
US8178920B2 (en) Semiconductor device and method of forming the same
US7033891B2 (en) Trench gate laterally diffused MOSFET devices and methods for making such devices
CN104465379B (zh) 半导体器件及形成方法
EP0654173B1 (en) High density power device structure and fabrication process
US6365942B1 (en) MOS-gated power device with doped polysilicon body and process for forming same
CN102163622B (zh) 包含具有超级结的沟槽mosfet的半导体器件
US10886160B2 (en) Sinker to buried layer connection region for narrow deep trenches
US6656797B2 (en) High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation
US20060006458A1 (en) Semiconductor device and method for manufacturing the same
US20060170036A1 (en) Method of fabricating semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
US20020070418A1 (en) High voltage vertical conduction superjunction semiconductor device
US20140273374A1 (en) Vertical Doping and Capacitive Balancing for Power Semiconductor Devices
JP2004513518A (ja) セグメントトレンチと延長ドーピングゾーンとを有するｍｏｓゲートパワーデバイス、及びその製造方法
US8017494B2 (en) Termination trench structure for mosgated device and process for its manufacture
KR100656239B1 (ko) 선택적 에피택셜 성장에 의해 형성된 트렌치 벽을 갖는 트렌치-게이트 파워 디바이스
US8816429B2 (en) Charge balance semiconductor devices with increased mobility structures

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120208