CN101183681B - 用于提升保存能力的双稳态阻抗随机存取存储器结构 - Google Patents

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Abstract

一种双稳态阻抗随机存取存储器，用于增加阻抗随机存取存储器的数据保存能力。位于阻抗存储部(RRAM)下方的介电部例如是下介电部，可以改善资讯保存的设定/重置窗。下介电部的沉积方法可以采用等离子体增强型化学气相沉积法或是高密度等离子体化学气相沉积法。一种适合用来形成下介电部的材料为氧化硅。双稳态阻抗随机存取存储器包括一下介电部，其位于阻抗存储部和下电极之间，或位于阻抗存储部和下接触窗插塞之间。其他层包括一位线、一上接触窗，以及一上电极，位于阻抗存储部之上表面上方。上电极的侧边和阻抗存储部基本上彼此对齐。

Description

用于提升保存能力的双稳态阻抗随机存取存储器结构
技术领域
本发明是有关于一种具相变化型存储材料的高密度存储元件、其操作方法以及此元件的制造方法，具相变化型存储材料包括金属氧化型材料和其他材料。
背景技术
相变化型存储材料是一种广泛使用在读写光碟片的材料。这一些材料至少具有两个固相，包括例如是一般非晶型固相(generally amorphous)和一般结晶固相。以激光脉冲可使得读写光碟片可以在不同的相之间转换，以读取两种相的不同的光学特性。
相变化型存储材料，如硫属化合物材料及其相似材料，也可以透过在集成电路施加适当电平的电流而改变其相态。一般非晶型态的电阻高于一般结晶态的电阻，其可快速感应以显示其数据。这一些特性被研究用于可编程的阻抗材料，以用来形成可以随机存取来读取和写入非易失性存储电路。
非晶态可以在低电流操作下改变为结晶态。由结晶态改变为非晶态，在此处用做为重置，则通常需要在较高电流下操作，该操作包括一短而高电流密度脉冲，以熔化或破坏(break down)结晶结构，其后，相变化材料快速冷却，停止相变化程序，且使得至少一部份的相变化结构稳定于非晶态。通常都希望使得相变化材料由结晶态转变为非晶态的重置电流可以最小化。缩小存储单元中相变化材料单元的尺寸以及电极和相变化材料之间的接触面积可减小用于重置的重置电流的大小，藉以使得可以以绝对小的通过相变化材料单元的电流值达到最大的电流密度。
目前发展的方向是在集成电路结构中形成小孔洞，再以少量的可编程阻抗材料来填充小孔洞。有关小孔洞的发展的专利包括：Ovshinsky于1997年11月11日核准的名称为“具有锥形接触窗的多位元单胞存储单元”的美国专利第5,687,112号；Zahorik等人于1998年8月4日获准的名称为“硫属化合物的存储元件”的美国专利第5,789,277号；Doan等人于2000年11月21日获准的名称为 “可控制Ovnic相变化半导体存储元件”的美国专利第6,150,253号。
在制造小尺寸元件以及符合大尺度存储元件的严格规格在工艺上所产生的变异，会衍生一些问题。随着存储容量需求的增加，相变化存储器中每一存储层可以储存多个位元，令人高度期待。
发明内容
一种双稳态阻抗随机存取存储器，用于增加阻抗随机存取存储器的数据保存能力。介电部例如是下介电部，位于阻抗存储部(RRAM)下方，其可以改善数据保存的设定/重置窗。下介电部的沉积方法可以采用等离子体增强型化学气相沉积法或是高密度等离子体化学气相沉积法。一种适合用来形成下介电部的材料为氧化硅。下介电部的厚度例如是约为1nm至约为10nm，或小于1nm。适合用来形成可编程阻抗存储部的材料包括，但不限于，金属氧化物、超巨磁电阻(CMR)阻抗材料、二元素氧化物、聚合物型材料以及硫属化合物材料。例如，可用来形成可编程阻抗存储部的两元素化合物包括NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy，其中x∶y＝0.5∶0.5，或是其他组成物x：0～1；y：0～1。金属掺杂型的金属氧化物材料包括Al:ZnO以及Al:ZrO。
在一实施例中，双稳态阻抗随机存取存储器包括下介电部，其位于阻抗存储部和下电极或下接触窗插塞之间。其他层，包括位线、上接触窗插塞和上电极位于阻抗存储部的上表面之上。上电极和阻抗存储部的侧边基本上对齐。在另一实施例中，双稳态阻抗随机存取存储器包括下介电部，其位于阻抗存储部和接触窗插塞之间，其中阻抗存储部包覆下介电部。下介电部具有一上表面上和侧壁。阻抗存储部基本上覆盖下介电部的上表面以及下介电部的侧壁。
大体来说，存储结构包括第一电极以及导电部；下介电部，覆盖导电部，下介电部具有多个侧边；阻抗存储部，覆盖下介电部，且具有多个侧边，其基本上对齐下介电部的侧边；以及上介电质，位于第一电极之下，且基本上覆盖阻抗存储部的侧边以及下介电部的侧边。
本发明可以增进阻抗随机存取存储器的保存时间。
本发明的结构与方法将详述于后。此发明内容并非用于限制本发明，本发明当以权利要求的范围为准。本技术的这些实施例以及其他的实施例、特征、目的和优点当可由以下的说明、权利要求以及附图来了解。
为让本发明之上述内容能更明显易懂，下文特举一优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1是依据本发明所绘示的双稳态随机存取存储单元阵列的示意图。
图2为依据本发实施例所绘示的一种RRAM结构的集成电路的方块示意图。
图3是依照本发明第一实施例所绘示的一种阻抗随机存取存储器的结构的示意图，其具有下介电部位于阻抗存储部以及下电极(或接触窗插塞)之间。
图4是依照本发明第二实施例所绘示的一种阻抗随机存取存储器结构的示意图，其具有下介电部位于阻抗存储部和接触窗插塞之间，下介电部和阻抗存储部具有不同的长度。
图5是依照本发明第三实施例所绘示的一种阻抗随机存取存储器结构的示意图，其具有下介电部位于阻抗存储部和接触窗插塞之间，阻抗存储部包覆下介电部。
图6是依照本发明第四实施例所绘示的一种阻抗随机存取存储器结构的示意图，其具有下介电部位于阻抗存储部和接触窗插塞之间，且阻抗存储部位于上介电部和下介电部之间。
图7是依照本发明第五实施例所绘示的一种阻抗随机存取存储器结构的示意图，其具有下介电部位于阻抗存储部和接触窗插塞之间，且下介电部和阻抗存储部的长度延长。
图8是依照本发明第六实施例所绘示的一种阻抗随机存取存储器结构的示意图，其具有下介电部位于阻抗存储部和接触窗插塞之间，且上电极包覆阻抗存储部和下介电部。
图9是依照本发明第七实施例所绘示的一种阻抗随机存取存储器结构的示意图，其具有下介电部位于阻抗存储部的下，阻抗存储部位于上介电部和下介电部之间；上介电部位于上电极的下；下介电部覆盖下电极；下电极覆盖接触窗插塞。
图10A是依照本发明所绘示的测试一可程式阻抗随机存取存储器的设定/重置窗的时序图。
图10B是依照本发明所绘示的可程式阻抗随机存取存储器具有下介电部和不具有下介电部的取样数据曲线图，曲线图的y轴为设定/重置窗参数；x轴为保持测试时间。
【主要元件符号说明】
123、124：字线    128：共源极线
132、134：电极
135：侧壁管脚存储单元
141、142：位线
145、146：方块
150、151、152、153：晶体管
200：集成电路
260：薄膜熔融相变化存储阵列
261：列解码器
262：字线
263：行解码器
264：位线
265、267：汇流排
266：感应放大器/数据输入结构
268：偏压供应电压
269：状态机器
271：数据输入
272：数据输出
274：其他电路
275：集成电路
300：阻抗随机存取存储器
310：接触窗插塞
320：下介电部
330：阻抗存储部
340：上电极
350：接触窗插塞
360：位线
1010：设定
1012、1022：等待时间
1014、1024：读取
1020：重置
1060、1070：曲线
1062：设定/重置窗
1064：保持测试时间
具体实施方式
本发明的方法与结构的实施例将配合图1-10说明如下。本发明并不限于所披露的实施例，亦可以以其他的特征(feature)、构件、方法和实施例来实施。在各实施例中相同的构件是以相同的标号来表示的。
图1是绘示一用来说明的存储单元阵列100的示意图。请参照图1，共源极线128、字线123、以及字线124排列的方向大致与Y方向平行。位线141和142排列的方向大致与X方向平行。因此，方块145中的Y解码器和字线驱动器，与字线123和124耦接。方块146中的X解码器和感应放大器组与位线141和142耦接。共源极线128，与存取晶体管150、151、152和153的源极线终端电路(terminals)耦接。存取晶体管150的栅极与字线123耦接。存取晶体管151的栅极与字线124耦接。存取晶体管152的栅极与字线123耦接。存取晶体管153的栅极与字线124耦接。存取晶体管150的漏极与侧壁管脚存储单元(sidewall pin memory cell)135的下电极部132耦接，其中侧壁管脚存储单元135具有上电极部134与下电极部132。上电极部134与位线141耦接。可将共源极线128视为被两列的存储单元共用，在附图中，列(row)为Y方向。在其他实施例中，存取晶体管可以二极管或其他结构来控制流经阵列中所选择的元件的电流，以读取和写数据。
图2为依据本发实施例所绘示的一种集成电路200的方块示意图。集成电路275包括存储单元阵列，其在半导体基底上具有侧壁有源管脚双稳态阻抗随机存取存储单元。列解码器261与多个沿着存储单元阵列260列方向排列的字线262耦接。管脚解码器263与多个沿着存储单元阵列260的管脚排列的位线264耦接，以读取存储单元阵列260的侧壁管脚存储单元中的数据，和编程之。位址(address)经由汇流排265至管脚解码器263以及列解码器261。方块266中的感应放大器和数据输入结构经由数据汇流排267而耦接管脚解码器263。数据透过数据输入线271由集成电路275的输入/输出端口或集成电路275的其他数据源内部或外部传送至方块266的数据输入结构。在所示的实施例中，集成电路之中可包含其他的电路274，例如一般的处理器或是特殊功用的处理器，或由薄膜双稳态阻抗随机存取存储单元阵列所支援的具有***芯片功用的模块组合。数据是从方块266中的感应放大器经由数据输出线272传送到集成电路275的输入/输出端口，或传送到集成电路275内部或外部的其他数据端(datadestination)。
在此例中的控制器是使用偏压状态机器(bias arrangement state machine)269来控制所施加的偏压供应电压(bias arrangement supply voltage)268如读取、编程、擦除、擦除验证电压以及编程验证电压。控制器可使用已知特殊目的用的逻辑电路。在另一实施例中，控制器包括一般用处理器，其可配置在相同的集成电路上，通过执行电脑程序来控制元件的操作。在又一实施例中，可结合特殊目的用的逻辑电路以及一般的处理器来作为控制器。
图3是绘示第一实施例的阻抗随机存取存储器300的结构的示意图。阻抗随机存取存储器300具有下介电部320，位于阻抗存储部(RRAM)330以及下电极或接触窗插塞310之间。阻抗随机存取存储器300包括接触窗插塞310、覆盖接触窗插塞310的下介电部320、覆盖下介电部320的阻抗存储部330、覆盖阻抗存储部330的上电极340；覆盖上电极340的接触窗插塞350以及覆盖接触窗插塞350的位线360。下介电部320位于接触窗插塞310和阻抗存储部330之间，用于增进数据保存的时间。下介电部320的材料实例包括氧化硅，其可以利用等离子体增强型(PE)或是高密度等离子体(HDP)化学气相沉积法来形成。典型的下介电部320的厚度范围约为1纳米至10纳米，或小于1纳米。在此实施例中，上电极340、阻抗存储部330和下介电部320具有大约相同程度的尺寸，例如具有相同的长度，以使其侧边彼此对齐，其比接触窗插塞310的宽度长。
用来形成阻抗存储部330的材料至少包括两个稳态阻抗准位，其称之为阻抗随机存取存储材料。有数种材料皆可用来制造RRAM，说明如后。
“双稳态RRAM”是通过以下其中一种方法来控制阻抗电平：电压振幅、电流振幅或电极性。相变化存储器可以通过电压振幅、电流振幅或脉冲时间来控制其状态。双稳态RRAM300的电极性不会影响双稳态RRAM300的编程。
以下简述四种适合用于制作RRAM的阻抗存储材料。第一种用于实施例的存储材料是超巨磁电阻(CMR)阻抗材料，例如是PrxCayMnO3，其中x∶y＝0.5∶0.5，或是其他的组成为x：0～1；y：0～1。其他的CMR材料包括Mn的氧化物也是可以被使用的。
CMR材料的形成方法可以通过PVD溅镀或磁性溅镀法，在1毫托～100毫托的压力下以Ar、N2、O2以及/或He等作为反应气体。沉积工艺的温度通常在室温至摄氏600度，其与沉积后的处理条件有关。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，可同时使用DC偏压和准直管。为提高磁性结晶相，可以施加数十至10000高斯的磁场。
在沉积之后，在真空或N2或是O2/N2混合物的环境中进行选择性热回火处理可以提高CMR材料的结晶态。回火的温度范围通常在摄氏400度至600度，回火的时间少于2小时。
CMR材料的厚度依存储单元结构的设计而有所不同。厚度为10nm至200nm的CMR材料可用作核心材料(core material)。通常，可以使用YBCO(YBaCuO3，其为一种高温超导体材料)缓冲层来提高CMR材料的结晶态。YBCO通常在沉积CMR材料之前沉积，其厚度范围在30nm至200nm。
第二种存储材料是二元素化合物，例如NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy等，其中x∶y＝0.5∶0.5或其他的组成物x：0～1；y：0～1。其形成方法的实例可通过PVD溅镀或磁性溅镀法，在1毫托～100毫托的压力下以Ar、N2、O2以及/或He等作为反应气体，使用金属氧化物如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等作为靶材。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。如有需要，可以同时使用DC偏压和准直管。
在沉积之后，在真空或N2或是O2/N2混合物的环境中进行选择性热回火处理可以提高金属氧化物的氧分布。回火的温度范围在摄氏400度至600度，回火的时间少于2小时。
另一种形成的方法可以采用PVD溅镀或磁性溅镀法，在1毫托～100毫托的压力下以Ar/O2、Ar/N2/O2、纯O2、He/O2、He/N2/O2等作为反应气体，使用金属，如Ni、Ti、Al、W、Zn、Zr、Cu等作为靶材，或是金属氧化物，如A12O3、ZrO2、NiO、WO3等作为靶材。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。如有需要，可以同时使用DC偏压和准直管。
通常，在真空或N2或是O2/N2混合物的环境中进行沉积后热回火处理可以提高金属氧化物的氧分布。回火的温度范围通常在摄氏400度至600度，回火的时间少于2小时。
又，另一种形成方法是采用氧化，通过高温氧化***，例如是炉管或是快速热工艺(RTP)***，在温度范围为摄氏200度至摄氏700度具有纯O2或N2/O2混合气体，压力为数毫托至1大气压的条件下，进行沉积工艺数分钟至数小时。其他的氧化方法是等离子体氧化法，在具有纯O2或Ar/O2混合气体或是Ar/N2/O2混合气体，压力为1毫托至100毫托的RF或DC电源等离子体中，将金属如Ni、Ti、Al、W、Zn、Zr、Cu等的表面氧化。氧化的时间范围为数秒至数分钟。氧化的温度范围依据等离子体氧化的程度而有所不同，约为室温至摄氏300度。
第三种存储材料是聚合物材料，例如是具有Cu、C60、Ag等掺杂的TCNQ或PCBM-TCNQ混合聚合物。其形成的方法可以采用蒸镀，通过热蒸镀、电子束蒸镀或是分子束外延(MBE)***进行沉积工艺。在单一的腔室中共蒸镀固态的TCNQ以及掺杂粒(Dopant pellet)。固态的TCNQ以及掺杂粒置于W舟或是Ta舟或是陶瓷舟中。施加高电流或电子束以熔化材料源，使材料混合并沉积在晶片上。腔室中不含反应化学品或气体。沉积的压力为10-4托至10-10托。晶片的温度范围为室温至摄氏200度。
于真空或N2的环境中，选择性进行沉积后热回火处理可以提高聚合物材料的组成分布。回火的温度范围通常在室温至300度，回火的时间少于1小时。
另一种形成聚合物型存储材料层的技术是以旋涂方法，通过旋涂机以小于1000rpm的速率涂布掺杂的TCNQ溶液。在涂布之后，将晶片(在室温或低于摄氏200度的环境中)静置一段时间至成固态。静置的时间范围为数分钟至数天，依温度以及形成的条件而有所不同。
第四种存储材料为硫属化合物材料，例如是硫属化合物材料GexSbyTez，其中x∶y∶z＝2∶2∶5，或是其他的组成物x：0～5；y：0～5；z：0～10。GeSbTe具有掺杂，例如是N-、Si-、Ti-或是可以使用其他的元素。
硫属化合物材料的形成方法可通过PVD溅镀或磁性溅镀法，在1毫托～100毫托的压力下以Ar、N2以及/或He等作为反应气体。沉积工艺通常在室温下进行。使用高宽比为1～5的准直管可增进沟填的效能。此外，还可以使用数十至数百伏特电压的DC偏压来增进沟填效能。另一方面，可同时使用DC偏压和准直管。
选择性在真空或是N2的环境中进行沉积后的回火处理，可以增加硫属化合物材料的结晶态。回火的温度范围通常在摄氏100度至400度，回火的时间少于30秒。
硫属化合物材料的厚度因存储单元结构的设计而有所不同。通常，大于8nm，具有相变化的特性，以使其材料具有至少两种稳定的阻抗态。
在双稳态RRAM300之中的存储单元的实例，可包括相变化型存储材料，包括硫属型材料及其他材料，以用于阻抗存储部330。硫族元素包括周期表第四族的氧、硫、硒、碲四种元素中任何一种。硫属化合物包括硫族元素和阳电性(electropositive)的元素或自由基的化合物。硫属化合物合金包括硫属化合物和其他材料例如是过渡金属的组合物。通常，硫属化合物合金包括一种或多种周期表第六族的元素，例如锗和锌。通常，硫属化合物合金包括锑(Sb)、镓(Ga)、铟(In)和银(Ag)中一种或多种的组合物。科技文献中已披露多种相变化型存储材料，其合金包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Sc/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Tc/Ge/Sb/S。在Ge/Sb/Te合金族群中，可实施的合金组成的范围非常广。其组成可以TeaGebSb100-(a+b)来表示的。一研究人员研究大部分有用的合金中的Te在沉积材料中的平均浓度最好低于70％，典型的是小于60％，通常的范围是约为23％至58％，更佳的是约为48％至58％。Ge在材料中的平均浓度是大于5％，其范围为8％至约为30％，通常是低于50％。优选的是Ge的浓度范围为约为8％至40％。组成物中剩下的主要组成元素是Sb。所述的这一些百分比为原子百分比，其全部组成元素的原子为100％。(Ovshinsky的’112专利，第10-11行)。其他的研究人员研究的特定合金包括Ge2SbTe5、GeSb2Te4以及GeSb4Te7。(NoboruYamada，高数据率纪录的Ge-Sb-Te相变化光碟片的电位，SPIE第3109期，第28-37页，1997年)。通常，过渡金属例如是铬(Cr)、铁(Fe)、镍(Ni)以及铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金，可与Ge/Sb/Te结合成一相变化合金，其具有防编程的特性。可以使用的存储材料的具体实例如Ovshinsky的’112专利第11-13行所述，其实例并入本申请作为参考。
在存储单元的有源通道区的局部范围(local order)中，相变化合金可以在第一个结构态和第二结构态之间转换，第一个结构态是一种为一般非晶型固态的材料；第二结构态是一种为一般结晶固态材料。这一些合金至少为双稳态(bistable)。 “非晶型”表示有序性相对较低的结构，比单结晶无序，其具有可侦测的特性，如电阻较高于结晶相。“结晶”表示有序性相对较高的结构，比非晶型有序，其具有可侦测的特性，如电阻较低于非晶相。典型的相变化材料可以在完全非晶态和完全结晶态之间的整个光谱的局部范围的不同的可侦测的状态之间转换。改变非晶相和结晶相可影响材料的其他特性，包括原子排列；自由电子的密度以及活化能。材料可转换到不同的固相，或转换两个或更多个固相，提供介于完全非晶态和完全结晶态之间的灰阶。其材料的电性也随的而改变。
相变化合金可通过施加电脉冲(electrical pluses)而由一个相态改变到另一个相态。短而高振幅的脉冲可以使得相变化材料改变为一般的非晶态。长而低振幅的脉冲可以使得相变化材料改变为一般的结晶相。短而高振幅的脉冲够高，足以打断晶结构的键；够短，可以避免原子再结晶成结晶态。适当的脉冲轮廓可以依据经验或模拟(模式ling)来决定的，并且具体施加于特定的相变化合金。在以下之内容中，相变化材料以GST来表示的，而其他种类的相变化材料也是可以使用的。此处用于PCRAM的材料为Ge2Sb2Te5。
本发明的其他实施例中所使用的其他可编程阻抗存储材料包括N2掺杂的GST、GexSby或其他使用不同结晶相来决定其阻抗的材料；PrxCayMnO3、PrSrMnO3、ZrOx、WOx、TiOx、AlOx或是其他使用电脉冲来改变阻抗状态的材料；7，7，8，8-四氰基对醌二甲烷(TCNQ)、[6，6]苯基C61丁酸甲脂(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCVQ、掺杂其他金属的TCNQ，或是其他任何具有双稳态或多稳态阻抗态且可以以电脉冲控制的聚合物材料。
位线360、上电极340和接触窗插塞310、350的制造方法可以采用商业上已知可行的方法。虽然，氧化硅如同以上所述，可以用作下介电部320的材料，然而，在不脱离本发明的精神范围内，其他的材料也是可以用来形成下介电部320的。
图4是绘示本发明第二实施例的一种阻抗随机存取存储器400结构的示意图，其具有下介电部410位于阻抗存储部420和接触窗插塞310之间，下介电部410和阻抗存储部420具有不同的长度。下介电部410的长度较长于紧邻其上方的阻抗存储部420的长度，且较长于紧邻其下方的接触窗插塞310的长度。下介电部410具有一上表面411和一下表面412。下介电部410的上表面411延伸至RRAM部420的下表面421之外。下介电部410的下表面412延伸至接触窗插塞310的上表面311之外。阻抗存储部420的长度大约与上电极340的长度相同。
图5是绘示本发明第三实施例的一种阻抗随机存取存储器500结构的示意图，其具有下介电部510位于阻抗存储部520和接触窗插塞310之间，且阻抗存储部520包覆下介电部510。下介电部510位于阻抗存储部520之内。下介电部510包括一上表面511和侧壁512、513。阻抗存储部520基本上覆盖下介电部510的上表面511和侧壁512、513。
图6绘示本发明第四实施例的一种阻抗随机存取存储器600结构的示意图，其具有下介电部610位于阻抗存储部620和接触窗插塞310之间，且阻抗存储部620位于上介电部630和下介电部610之间。下介电部610包括侧壁611、612和下表面613。下介电部610的下表面613的长度大于接触窗插塞310的上表面311的长度。上电极340、上介电部630、阻抗存储部620以及下介电部610的侧边彼此基本上对齐。上电极340具有侧边341、342、上介电部630具有侧边631、632、阻抗存储部620具有侧边621、622、下介电部610具有侧边611、612。上电极340的侧边341、342、上介电部630的侧边631、632、阻抗存储部620的侧边621、622以及下介电部610的侧边611、612彼此基本上对齐。
图7绘示本发明第五实施例的一种阻抗随机存取存储器700结构的示意图，其具有下介电部710位于阻抗存储部720和接触窗插塞310之间，且下介电部710和阻抗存储部720的长度延长。下介电部710的下表面713的长度较长于接触窗插塞310的上表面311的长度。阻抗存储部720的上表面723的长度较长于下电极340的下表面343的长度。阻抗存储部720具有侧边721、722；而下介电部710具有侧边711、712。下介电部710的侧边711、712与阻抗存储部720的侧边721、722基本上对齐。
图8绘示本发明第六实施例的一种阻抗随机存取存储器800结构的示意图，其具有下介电部810位于阻抗存储部820和接触窗插塞310之间，且上电极部830包覆阻抗存储部820和下介电部810。阻抗存储部820和下介电部810位于上介电部830之中。下介电部810包括一上表面811、一下表面812以及侧壁813、814。阻抗存储部820包括一上表面821、一下表面822以及侧壁823、824。上电极830的形状呈倒U型，其基本上覆盖阻抗存储部820的上表面821、阻抗存储部820以及下介电部810的侧壁823、813以及阻抗存储部820以及下介电部810的侧壁824、814。
图9绘示本发明第七实施例的一种阻抗随机存取存储器900结构的示意图，其具有下介电部610位于阻抗存储部620下方。阻抗存储部620位于上介电部630和下介电部610之间；上介电部630位于上电极340的下；下介电部610覆盖下电极910；下电极910覆盖接触窗插塞310。下电极910包括侧边911、912以及下表面913。上电极340的侧边341、342、上介电部630的侧边631、632、阻抗存储部620的侧边621、622、下介电部610的侧边611、612以及下电极910侧边911、912基本上彼此对齐。下电极910的下表面913的长度大于接触窗插塞310的长度。
图10A绘示测试一可程式阻抗随机存取存储器的设定/重置窗的时序图1000。从时间t1开始设定操作1010。在等待时间1012之后，进行读取操作，以读取读取电流。在时间t2，开始重置操作1020。在等待时间1022之后，进行一读取操作1024以读取重置电流。
图10B是绘示可程式阻抗随机存取存储器具有下电极和不具有下电极的取样数据曲线图1050，曲线图1050的y轴为设定/重置窗参数1062；x轴为保持测试时间1064。曲线1060为具有氧化镍(NiO)的阻抗存储部，但在阻抗存储部下方没有下介电部的可程式阻抗随机存取存储器的结果。设定/重置窗1062在对数时间操作。在1天的保存时间之后，曲线1060的设定/重置窗1062接近1。
曲线1070表示具有氧化镍(NiO)的阻抗存储部，但在阻抗存储部下方具有下介电部的可程式阻抗随机存取存储器的结果。此例中的下介电部是以化学气相沉积工艺沉积而成，其厚度约为10nm。曲线1070的设定/重置窗1062维持在高准位，并未随着时间而下降，由此，可以增进阻抗存储部330的数据保存能力。
有关于制造的方法、构件的材料相变化随机存取存储元件的使用和操作的其他信息可参考于2005年6月17日申请名称为“薄膜熔融相变化随机存取存储器和其制造方法”的美国专利申请第11/155,067号，其内容并入本申请作为参考。
综上所述，虽然本发明已以一优选实施例披露如上，然其并非用于限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种存储结构，包括：
第一电极与导电部；
下介电部，覆盖该导电部，该下介电部具有多个侧边；
阻抗存储部，覆盖该下介电部，该阻抗存储部具有多个侧边，其对齐该下介电部的侧边；以及
上介电质，位于该第一电极下方，该上介电质覆盖该阻抗存储部的侧边、该下介电部的侧边及该阻抗存储部的上表面，
其中该上介电质在位于该第一电极与该阻抗储存部之间之处的宽度大于该第一电极的宽度。
2.一种存储结构，包括：
第一电极与一导电部，该第一电极具有尺寸值d1；
阻抗存储部，位于该第一电极与该导电部之间，该阻抗存储部具有尺寸值d2；以及
下介电部，接触该阻抗存储部，该下介电部可提升该阻抗存储部的数据保存能力，该下介电部具有尺寸值d3，该尺寸值d1、该尺寸值d2和该尺寸值d3的关系为d1＝d2＜d3或者d3＜d1＜d2，该下介电部设置于该阻抗存储部及该导电部之间，以使该阻抗存储部不接触于该导电部。
3.如权利要求2所述的存储结构，其中该尺寸值d1、d2相等，尺寸值d3大于尺寸值d2。
4.如权利要求2所述的存储结构，其中该下介电部的厚度为10nm或更薄。
5.如权利要求2所述的存储结构，其中该下介电部包括氧化硅。
6.如权利要求2所述的存储结构，其中该下介电部是以等离子体增强型化学气相沉积工艺形成。
7.如权利要求2所述的存储结构，其中该下介电部是以高密度等离子体化学气相沉积工艺形成。
8.如权利要求2所述的存储结构，其中该导电部包括接触窗插塞。
9.如权利要求2所述的存储结构，其中该导电部包括下电极。
10.如权利要求2所述的存储结构，其中该阻抗存储部包括以下两元素化合其中之一：NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy，其中x∶y＝0.5∶0.5。
11.如权利要求2所述的存储结构，其中该阻抗存储部包括以下两元素化合其中之一：NixOy；TixOy；AlxOy；WxOy；ZnxOy；ZrxOy；CuxOy，其中x：0～1；y：0～1。
12.如权利要求2所述的存储结构，其中该阻抗存储部包括掺杂金属的金属氧化物Al:ZnO以及Al:ZrO。
13.一种存储结构，包括：
第一电极与导电部；
下介电部，覆盖该导电部，该下介电部具有多个侧边；以及
阻抗存储部，位于该第一电极下方，该阻抗存储部覆盖该下介电部的侧壁，该下介电部可提升该阻抗存储部的数据保存能力，该下介电部设置于该阻抗存储部及该导电部之间，以使该阻抗存储部不接触于该导电部；
其中该阻抗储存部在位于该第一电极与该下介电部之间之间的宽度大于该第一电极的宽度。
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