KR100668826B1 - 상변화 기억 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 하부전극(bottom electrode)과 상변화막간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, 상기 제1콘택홀을 매립하는 하부전극콘택과, 상기 하부전극콘택을 포함한 상기 제1절연막 상에 형성되어 상기 하부전극콘택과 연결된 제1하부전극 및 상기 제1하부전극과 소정거리 이격된 제2하부전극과, 상기 제1, 제2하부전극을 포함한 상기 제1절연막 상에 형성되어 상기 제1하부전극과 제2하부전극 사이의 상기 제1절연막 부분을 노출시키는 제2콘택홀을 가진 제2절연막과, 상기 제2콘택홀을 매립하는 상변화막 패턴과, 상기 상변화막 패턴 상에 형성된 상부전극을 포함하는 것을 특징으로 한다.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
-도면의 주요 부분에 대한 부호의 설명-
40 : 반도체 기판 41 : 제1절연막
42 : 제1콘택홀 43 : 하부전극콘택
44, 44a, 44b : 하부전극용 도전막 45, 45a, 45b : 하드마스크막
46 : 하부전극용 패턴 46a, 46b : 제1, 제2하부전극
47 : 제2절연막 48 : 제2콘택홀
49 : 상변화막 패턴 50 : 상부전극
51 : 접촉면 52 : 제3절연막
53 : 제3콘택홀 54 : 상부전극콘택
55 : 금속 패턴
본 발명은 반도체 기억 소자에 관한 것으로, 보다 상세하게는, 하부전극(bottom electrode)과 상변화막간의 접촉면적을 감소시킴으로써, 상변화막의 상변화(phase change)에 필요한 전류량을 낮춰 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시키기 위한 상변화 기억 소자 및 그 제조방법에 관한 것이다.
반도체 기억 소자는 디램(dynamic random access memory : DRAM) 및 에스램(static random access memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(read only memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다.
여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, 특히, EEPROM(elecrtically erasable and programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(flash memory) 소자에 대한 수요가 늘고 있다.
이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(floating gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(control gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(phase change random access memory ; PRAM)이다.
상변화 기억 소자는 상변화막으로서 칼코게나이드(chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(joule heat)에 따라서 비정질(amorphouse) 상태와 결정질(crystalline) 상태 사이에서 전기적으로 스위치(switch)된다.
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다.
도 1에 도시된 바와 같이, 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(quenching) 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다.
도 2는 종래의 상변화 기억 소자를 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 종래의 상변화 기억 소자는 하부전극(bottom electrode)(11)이 형성된 반도체 기판(10)과, 상기 하부전극(11) 상에 형성되어 상기 하부전극(11)의 소정 부분을 노출시키는 제1콘택홀(13)을 가진 제1절연막(12)과, 상기 제1콘택홀(13)을 매립하는 하부전극콘택(bottom electrode contact)(14)과, 상기 하부전극콘택(14)을 포함한 상기 제1절연막(12) 상에 형성되어 상기 하부전극콘택(14)을 노출시키는 제2콘택홀(16)을 가진 제2절연막(15)과, 상기 제2콘택홀(16)을 매립하는 상변화막(17)과, 상기 상변화막(17)을 포함한 상기 제2절연막(15) 상에 형성된 상부전극(top electrode)(18)을 포함한다.
이와 같은 종래의 상변화 기억 소자에서, 상기 하부전극(11) 및 상부전극(18) 사이에 전류가 흐르면, 상기 하부전극콘택(14)과 상기 상변화막(17)의 접촉면(19)을 통하는 전류 세기(즉, 열)에 따라 상기 접촉면(19)의 상변화막의 결정 상태가 변한다. 이때, 상변화막의 상태를 변화시키기 위해서 필요한 열은 상변화막(17)과 하부전극콘택(14)의 접촉면(19)에 직접적인 영향을 받는다. 따라서 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적은 가능한한 작아야 한다.
하지만 이와 같은 종래의 상변화 기억 소자에서는, 상기 하부전극콘택(14)을 통해서 하부전극(11)과 상변화막(17)이 연결되기 때문에, 상기 상변화막(17)과 하부전극콘택(14)간의 접촉면적이 전적으로 콘택홀에 대한 사진 공정 한계에 제한을 받게 되어서 접촉면적을 감소시키는 데에 어려움이 따른다. 이에, 상변화에 필요한 전류량이 커지게 되며, 상변화 기억 소자의 구동 스피드(speed) 능력이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 하부전극과 상변화막간의 접촉면적을 감소시킴으로써, 상변화막의 상변화에 필요한 전류량을 낮출 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자는, 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과, 상기 제1콘택홀을 매립하는 하부전극콘택과, 상기 하부전극콘택을 포함한 상기 제1절연막 상에 형성되어 상기 하부전극콘택과 연결된 제1하부전극 및 상기 제1하부전극과 소정거리 이격된 제2하부전극과, 상기 제1, 제2하부전극을 포함한 상기 제1절연막 상에 형성되어 상기 제1하부전극과 제2하부전극 사이의 상기 제1절연막 부분을 노출시키는 제2콘택홀을 가진 제2절연막과, 상기 제2콘택홀을 매립하는 상변화막 패턴과, 상기 상변화막 패턴 상에 형성된 상부전극을 포함하는 것을 특징으로 한다.
여기서, 상기 상부전극을 포함한 상기 제2절연막 상에 형성되어 상기 상부전극의 일부분을 노출시키는 제3콘택홀을 가진 제3절연막과, 상기 제3콘택홀을 매립하는 상부전극콘택과, 상기 상부전극콘택과 연결되는 금속 패턴을 더 포함한다.
그리고, 상기 제1, 제2하부전극은 모두 차례로 적층된 하부전극용 도전막 및 하드마스크막으로 이루어진다. 또한, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어지며, 이때, 상기 상변화막 패턴은 'T'자 형상을 갖는다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 상변화 기억 소자의 제조방법은, 소정의 하부구조를 포함하는 반도체 기판 상에 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막을 형성하는 단계; 상기 제1콘택홀을 도전막으로 매립하여 하부전극콘택을 형성하는 단계; 상기 하부전극콘택을 포함한 상기 제1절연막 상에 상기 하부전극콘택과 연결되는 하부전극용 패턴을 형성하는 단계; 상기 결과의 구조 전면에 제2절연막을 형성하는 단계; 상기 제1절연막의 일부분을 노출시키도록 상기 제2절연막 및 상기 하부전극용 패턴을 선택적으로 식각하여 상기 하부전극콘택과 연결되는 제1하부전극과, 제2하부전극과, 상기 제1, 제2하부전극간을 분리시키는 제2콘택홀을 형성하는 단계; 상기 결과의 제2절연막 상에 상변화막 및 상부전극용 도전막을 차례로 형성하는 단계; 및 상기 상부전극용 도전막 및 상변화막을 패터닝하여 상변화막 패턴 및 상부전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 하부전극용 패턴은 하부전극용 도전막 및 하드마스크막을 차례로 적층시켜 형성한다. 또한, 상기 상변화막 패턴을 형성하는 단계는, 상기 상변화막을 'T'자 형상으로 패터닝한다.
그리고, 상기 상부전극을 포함한 상기 상기 제2절연막 상에 제3절연막을 형성하는 단계와, 상기 상부전극의 일부분을 노출시키도록 상기 제3절연막을 선택적으로 식각하여 제3콘택홀을 형성하는 단계와, 상기 제3콘택홀을 매립하는 상부전극 콘택 및 상기 상부전극콘택과 연결되는 금속 패턴을 각각 형성하는 단계를 더 포함한다. 이때, 상기 제3콘택홀을 매립하는 상부전극콘택 및 상기 상부전극콘택과 연결되는 금속 패턴을 각각 형성하는 단계는, 상기 제3콘택홀을 포함한 상기 제3절연막 상에 상기 제3콘택홀을 매립하도록 금속막을 형성하는 단계와, 상기 금속막을 패터닝하는 단계를 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
본 발명의 실시예에 따른 상변화 기억 소자는, 도 3에 도시된 바와 같이, 소정의 하부구조(미도시)를 포함하는 반도체 기판(40) 상에 형성되어 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)을 가진 제1절연막(41)과, 상기 제1콘택홀(42)을 매립하는 하부전극콘택(43)과, 상기 하부전극콘택(43)을 포함한 상기 제1절연막(41) 상에 형성되어 상기 하부전극콘택(43)과 연결된 제1하부전극(46a) 및 상기 제1하부전극(46a)과 소정거리 이격된 제2하부전극(46b)과, 상기 제1, 제2하부전극(46a, 46b)을 포함한 상기 제1절연막(41) 상에 형성되어 상기 제1하부전극(46a)과 제2하부전극(46b) 사이의 상기 제1절연막(41) 부분을 노출시키는 제2콘택홀(48)을 가진 제2절연막(47)과, 상기 제2콘택홀(48)을 매립하는 'T'자 형상의 상변화막 패턴(49)과, 상기 상변화막 패턴(49) 상에 형성된 상부전극(50)을 포함한다.
여기서, 상기 상부전극(50)을 포함한 상기 제2절연막(47) 상에 형성되어 상기 상부전극(50)의 일부분을 노출시키는 제3콘택홀(53)을 가진 제3절연막(52)과, 상기 제3콘택홀(53)을 매립하는 상부전극콘택(54)과, 상기 상부전극콘택(54)을 포함한 상기 제3절연막(52) 상에 형성되어 상기 상부전극콘택(54)과 연결되는 금속 패턴(55)을 더 포함한다.
또한, 상기 제1, 제2하부전극(46a, 46b)은 모두 차례로 적층된 하부전극용 도전막(44a, 44b) 및 하드마스크막(45a, 45b)으로 이루어지며, 이때, 상기 하부전극용 도전막(44a, 44b)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다.
그리고, 상기 제2절연막(47)은 HDP, USG, SOG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어지며, 상기 상부전극(50)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다. 또한, 상기 상변화막 패턴(49)은 GST막으로 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다.
여기서, 상기 제1하부전극(46a)을 이루고 있는 상기 하부전극용 도전막(44a)의 일측벽에 상기 상변화막 패턴(49)과의 접촉면(51)이 형성되고, 상기 제1하부전극(46a)과 상기 상부전극(50)간에 전류가 흐르게 되면 상기 접촉면(51)에서 상기 상변화막 패턴(49)의 상변화가 일어난다. 이때, 상기 접촉면(51)의 면적은 상기 제1하부전극(46a)을 이루고 있는 상기 하부전극용 도전막(44a)의 두께에 의해 결정 지어 지므로, 상기 하부전극용 도전막(44a)의 두께를 가능한 얇게 함으로써 상기 접촉면(51)의 면적을 작게 할 수 있다.
이러한 접촉면적을 결정짓는 상기 하부전극용 도전막(44a)의 두께는 사진공정의 한계에 의해 좌우되지 않고, 증착 공정에 의해 원하는 치수로 형성할 수 있으므로, 사진공정의 한계 보다 더 낮은 치수로 형성할 수 있다. 따라서, 상기 상변화막 패턴(49)의 상변화에 필요한 전류량을 종래에 비해 감소시킬 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다.
한편, 상기 제2하부전극(46b)은 플로팅(floating)되어 있으므로, 상기 제2하부전극(46b)을 이루는 하부전극용 도전막(44b)과 상기 상변화막 패턴(49)이 접촉하는 부분은 상변화와 무관하다.
이하에서는 도 3에 도시된 상변화 기억 소자의 제조방법에 대하여 설명하도록 한다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 도 4a에 도시된 바와 같이, 소정의 하부구조(미도시)를 포함하는 반도체 기판(40) 상에 상기 기판(40)의 소정 부분을 노출시키는 제1콘택홀(42)을 가진 제1절연막(41)을 형성한다. 이어서, 상기 제1콘택홀(42)을 도전막으로 매립하여 하부전극콘택(43)을 형성한다.
다음으로, 도 4b에 도시된 바와 같이, 상기 하부전극콘택(43)을 포함한 상기 제1절연막(41) 상에 상기 하부전극콘택(43)과 연결되는 하부전극용 패턴(46)을 형성한다. 여기서, 상기 하부전극용 패턴(46)은 하부전극용 도전막(44) 및 하드마스크막(hard mask)(45)이 차례로 적층된 구조로 이루어지며, 이때, 상기 하부전극용 도전막(44)은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다.
그리고나서, 도 4c에 도시된 바와 같이, 상기 결과의 구조 전면에 상기 하부전극용 패턴을 덮도록 제2절연막(47)을 형성한다. 여기서, 상기 제2절연막(47)은 HDP, USG, SOG, PSG, BPSG, TEOS 및 HLD 산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진다. 그런후에, 상기 제1절연막(41)의 일부분을 노출시키도록 상기 제2절연막(47) 및 상기 하부전극용 패턴을 선택적으로 식각하여 상기 하부전극콘택(43)과 연결되는 제1하부전극(46a)과, 전기적으로 플로팅(floating)된 제2하부전극(46b)과, 상기 제1, 제2하부전극(46a, 46b)간을 분리시키는 제2콘택홀(48)을 각각 형성한다.
이때, 상기 제2콘택홀(48)은 후속에서 형성될 상변화막 패턴에 의해 매립될 공간이다. 이에, 후속에서 상기 제2콘택홀(48)이 상변화막 패턴으로 매립되면 상기 제1, 제2하부전극(46a, 46b)을 이루는 각각의 하부전극용 도전막(44a, 44b)의 일측벽에 상기 상변화막 패턴과의 접촉면이 형성된다.
그런데, 상기 제1하부전극(46a)은 상기 하부전극콘택(43)과 전기적으로 연결되어 있는 반면, 상기 제2하부전극(46b)은 플로팅되어 있으므로, 상기 제2하부전극(46b)을 이루는 하부전극용 도전막(44b)과 후속으로 형성될 상변화막 패턴이 접촉하는 부분은 상변화와 무관하고, 상기 제1하부전극(46a)을 이루는 하부 전극용 도전막(44a)과 상변화막 패턴간의 접촉면에서 상변화가 일어나게 된다.
한편, 도 4c에서 미설명된 도면부호 45a 및 45b는 모두 하드마스크막을 나타낸 것이다.
그런후에, 도 4d에 도시된 바와 같이, 상기 결과의 상기 제2절연막(47) 상에 상기 제2콘택홀(48)을 매립하도록 상변화막(미도시)을 형성한 다음, 상기 상변화막 상에 상부전극용 도전막(미도시)을 형성한다. 여기서, 상기 상변화막은 GST막은 이루어지며, 이때, 상기 GST막으로는 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나를 이용한다. 또한, 상기 상부전극용 도전막은 폴리실리콘 계열 및 금속 계열 중 어느 하나의 물질로 이루어진다.
그리고나서, 상기 상부전극용 도전막 및 상변화막을 패터닝하여 'T'자 형상의 상변화막 패턴(49) 및 상부전극(50)을 각각 형성한다.
여기서, 상기 제1하부전극(46a)을 이루고 있는 상기 하부전극용 도전막(44a)의 일측벽에 상기 상변화막 패턴(49)과의 접촉면(51)이 형성되고, 상기 제1하부전극(46a)과 상부전극(50)간에 전류가 흐르게 되면 상기 접촉면(51)에서 상기 상변화막 패턴(49)의 상변화가 일어난다. 이때, 상기 접촉면(51)의 면적은 상기 제1하부전극(46a)을 이루고 있는 상기 하부전극용 도전막(44a)의 두께에 의해 결정지어 지므로, 상기 하부전극용 도전막(44a)의 두께를 가능한 얇게 함으로써 상기 접촉면(51)의 면적을 작게 할 수 있다.
이러한 접촉면적을 결정짓는 상기 하부전극용 도전막(44a)의 두께는 사진공정의 한계에 의해 좌우되지 않고, 증착 공정에 의해 원하는 치수로 형성할 수 있으 므로, 사진공정의 한계 보다 더 낮은 치수로 형성할 수 있다. 따라서, 상기 상변화막 패턴(49)의 상변화에 필요한 전류량을 종래에 비해 감소시킬 수 있으며, 상변화 기억 소자의 구동 스피드 능력을 향상시킬 수 있다.
한편, 상기 제2하부전극(46b)은 플로팅되어 있으므로, 상기 제2하부전극(46b)을 이루는 하부전극용 도전막(44b)과 상기 상변화막 패턴(49)이 접촉하는 부분은 상변화와 무관하다.
그런다음, 도 4e에 도시된 바와 같이, 상기 상부전극(50)을 포함한 상기 상기 제2절연막(47) 상에 제3절연막(52)을 형성한다. 이어서, 상기 상부전극(50)의 일부분을 노출시키도록 상기 제3절연막(52)을 선택적으로 식각하여 제3콘택홀(53)을 형성한다.
이후, 도 4f에 도시된 바와 같이, 상기 제3콘택홀(53)을 포함한 상기 제3절연막(52) 상에 상기 제3콘택홀(53)을 매립하도록 금속막(미도시)을 형성한다. 그런다음, 상기 금속막을 패터닝하여 상기 제3콘택홀(53)을 매립하는 상부전극콘택(54) 및 상기 상부전극콘택(54)과 연결되는 금속 패턴(55)을 각각 형성한다.
이상에서와 같이, 본 발명은 하부전극콘택과 연결되는 제1하부전극과 상기 제1하부전극과 소정간격 이격되어 플로팅(floating)된 제2하부전극 사이에 상변화막 패턴을 형성하며, 상기 제1하부전극을 이루는 하부전극용 도전막의 두께에 의해 상기 제1하부전극과 상기 상변화막 패턴간의 접촉면적이 결정된다.
결과적으로, 상기 제1하부전극과 상기 상변화막 패턴간의 접촉면적, 즉, 상 기 하부전극용 도전막의 두께는 증착공정에 의해 원하는 치수로 형성가능하므로, 사진공정의 한계 보다 더 낮은 치수로 형성될 수 있다. 따라서, 본 발명은 상변화막의 상변화(phase change)에 필요한 전류량을 종래에 비해 감소시킬 수 있으며, 상변화 기억 소자의 구동 스피드(speed) 능력을 향상시킬 수 있다.

Claims (11)

  1. 소정의 하부구조를 포함하는 반도체 기판 상에 형성되어 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막과,
    상기 제1콘택홀을 매립하는 하부전극콘택과,
    상기 하부전극콘택을 포함한 상기 제1절연막 상에 형성되어 상기 하부전극콘택과 연결된 제1하부전극 및 상기 제1하부전극과 소정거리 이격된 제2하부전극과,
    상기 제1, 제2하부전극을 포함한 상기 제1절연막 상에 형성되어 상기 제1하부전극과 제2하부전극 사이의 상기 제1절연막 부분을 노출시키는 제2콘택홀을 가진 제2절연막과,
    상기 제2콘택홀을 매립하는 상변화막 패턴과,
    상기 상변화막 패턴 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서, 상기 상부전극을 포함한 상기 제2절연막 상에 형성되어 상기 상부전극의 일부분을 노출시키는 제3콘택홀을 가진 제3절연막과,
    상기 제3콘택홀을 매립하는 상부전극콘택과,
    상기 상부전극콘택과 연결되는 금속 패턴을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서, 상기 제1, 제2하부전극은 모두 차례로 적층된 하부전극용 도전막 및 하드마스크막으로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서, 상기 상변화막 패턴은 GeSb2Te4막 및 Ge2Sb2Te5막 중 어느 하나로 이루어진 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항에 있어서, 상기 상변화막 패턴은 'T'자 형상인 것을 특징으로 하는 상변화 기억 소자.
  6. 소정의 하부구조를 포함하는 반도체 기판 상에 상기 기판의 소정 부분을 노출시키는 제1콘택홀을 가진 제1절연막을 형성하는 단계;
    상기 제1콘택홀을 도전막으로 매립하여 하부전극콘택을 형성하는 단계;
    상기 하부전극콘택을 포함한 상기 제1절연막 상에 상기 하부전극콘택과 연결되는 하부전극용 패턴을 형성하는 단계;
    상기 결과의 구조 전면에 제2절연막을 형성하는 단계;
    상기 제1절연막의 일부분을 노출시키도록 상기 제2절연막 및 상기 하부전극용 패턴을 선택적으로 식각하여 상기 하부전극콘택과 연결되는 제1하부전극과, 제2하부전극과, 상기 제1, 제2하부전극간을 분리시키는 제2콘택홀을 형성하는 단계;
    상기 결과의 제2절연막 상에 상변화막 및 상부전극용 도전막을 차례로 형성하는 단계; 및
    상기 상부전극용 도전막 및 상변화막을 패터닝하여 상변화막 패턴 및 상부전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 하부전극용 패턴은 하부전극용 도전막 및 하드마스크막을 차례로 적층시켜 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 상변화막 패턴을 형성하는 단계는, 상기 상변화막을 'T'자 형상으로 패터닝하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 6 항에 있어서, 상기 상부전극을 포함한 상기 상기 제2절연막 상에 제3절연막을 형성하는 단계와, 상기 상부전극의 일부분을 노출시키도록 상기 제3절연막을 선택적으로 식각하여 제3콘택홀을 형성하는 단계와, 상기 제3콘택홀을 매립하는 상부전극콘택 및 상기 상부전극콘택과 연결되는 금속 패턴을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 제3콘택홀을 매립하는 상부전극콘택 및 상기 상부전극콘택과 연결되는 금속 패턴을 각각 형성하는 단계는, 상기 제3콘택홀을 포함한 상기 제3절연막 상에 상기 제3콘택홀을 매립하도록 금속막을 형성하는 단계와, 상 기 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 하부전극과,
    상기 하부전극의 일측벽에 접촉되는 'T'자 형상의 상변화막 패턴과,
    상기 상변화막 패턴 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 기억 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650761B1 (ko) * 2005-09-30 2006-11-27 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US8067762B2 (en) 2006-11-16 2011-11-29 Macronix International Co., Ltd. Resistance random access memory structure for enhanced retention
US7541609B2 (en) * 2006-11-17 2009-06-02 International Business Machines Corporation Phase change memory cell having a sidewall contact
TW200840022A (en) * 2007-03-27 2008-10-01 Ind Tech Res Inst Phase-change memory devices and methods for fabricating the same
JP5374865B2 (ja) * 2007-12-10 2013-12-25 富士通株式会社 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
KR101574746B1 (ko) * 2009-03-04 2015-12-07 삼성전자주식회사 가변저항 메모리 소자 및 그 형성 방법
CN110546778A (zh) * 2018-03-16 2019-12-06 深圳市汇顶科技股份有限公司 忆阻器的制造方法、忆阻器和阻变式随机存取存储器rram
US20230074676A1 (en) * 2021-09-08 2023-03-09 International Business Machines Corporation Compact mram architecture with magnetic bottom electrode

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100448908B1 (ko) * 2002-09-03 2004-09-16 삼성전자주식회사 상전이 기억 소자 구조 및 그 제조 방법
KR100568109B1 (ko) * 2003-11-24 2006-04-05 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법

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