TW202407808A - 功率半導體裝置及其製造方法 - Google Patents

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朴贊毫
金虎鉉
金榮錫
吳太賢
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Abstract

一種功率半導體裝置包括：汲極電極；設置在汲極電極上的第一導電基板；設置在第一導電基板上的第一導電磊晶層；形成在第一導電磊晶層內的第一導電漂移層；形成在第一導電磊晶層中的溝槽；形成在每個溝槽的下部的屏蔽電極；形成在每個溝槽內並且形成為圍繞屏蔽電極的屏蔽氧化物層；形成在每個溝槽內並且形成在屏蔽電極上的閘極電極；形成在包括多個溝槽之間的第一導電磊晶層的表面的上部上的第二導電體區；形成在第二導電體區上的源極區；形成在閘極電極上的絕緣層；形成為與源極區接觸的源極接觸層；以及形成在源極接觸層上的源極電極。

Description

功率半導體裝置及其製造方法
以下描述涉及半導體裝置及其製造方法，並且更具體地涉及其中實現超短通道的功率半導體裝置及其製造方法。
功率半導體裝置在寬操作電壓範圍內操作，並且操作電壓範圍通常在10 V與1500 V之間。
特別地，30 V或更低的低電壓功率MOSFET裝置應用於各種應用，例如，電池保護電路、PC主板、逆變器和轉換器等。在保持擊穿電壓的同時，在電連接期間或在裝置操作期間，在汲極與源極之間獲得低導通電阻（低Rdson）值是重要的。
功率MOSFET裝置是導通-關斷開關裝置，並且具有導通操作期間的導通電阻和關斷操作期間的擊穿電壓的重要特性。擊穿電壓和導通電阻特性彼此具有折衷關係。
先前，可以通過在半導體基板上形成厚磊晶層並形成長漂移區而容易地獲得擊穿電壓。然而，由於厚磊晶層，在電流傳導期間或在裝置操作期間不能獲得低導通電阻。特別地，在溝槽功率MOSFET裝置中，雖然可以通過增加磊晶層的厚度來增加擊穿電壓，但是導通電阻由於折衷而增加，從而增加功耗。
提供本發明內容是為了以簡化形式介紹將在以下詳細描述中進一步描述的一些構思。本發明內容不旨在識別所要求保護的主題的關鍵特徵或必要特徵，也不旨在用作幫助確定所要求保護的主題的範圍。根據本公開內容的一個或更多個實施方式，可以通過使溝槽深度和磊晶層的厚度最小化並且優化熱處理條件來實現超短通道，從而使通道的電阻和磊晶層的電阻最小化。因此，可以提供具有顯著低的導通電阻而不降低擊穿電壓的半導體裝置及其製造方法。
在一個總體方面，一種半導體裝置包括：汲極電極；設置在汲極電極上的第一導電基板；設置在第一導電基板上的第一導電磊晶層；形成在第一導電磊晶層內的第一導電漂移層；形成在第一導電磊晶層中的多個溝槽；形成在多個溝槽中的每個溝槽的下部中的屏蔽電極；形成在多個溝槽中的每個溝槽內並且形成為圍繞屏蔽電極的屏蔽氧化物層；形成在多個溝槽中的每個溝槽內並且形成在屏蔽電極上的閘極電極；形成在包括多個溝槽之間的第一導電磊晶層的表面的上部上的第二導電體區；形成在第二導電體區上的源極區；形成在閘極電極上的絕緣層；形成為與源極區接觸的源極接觸層；以及形成在源極接觸層上的源極電極。
在另一總體方面，一種用於製造半導體裝置的方法包括：在第一導電半導體基板上形成第一導電磊晶層；在第一導電磊晶層中形成多個溝槽；在多個溝槽的表面上形成犧牲氧化物層；去除犧牲氧化物層；在多個溝槽和第一導電磊晶層的表面上形成屏蔽氧化物層；在多個溝槽中的每個溝槽的下部形成屏蔽電極；在多個溝槽、屏蔽氧化物層和第一導電磊晶層的表面上沉積閘極氧化物層；在屏蔽電極上形成閘極電極；在包括多個溝槽之間的第一導電磊晶層的表面的上部上形成第二導電體區；在第二導電體區上形成源極區；在閘極電極上形成絕緣層；形成與源極區接觸的源極接觸層；在源極接觸層上形成源極電極；以及在第一導電半導體基板下形成汲極電極。
根據以下具體實施方式、附圖和申請專利範圍，其他特徵和方面將是明顯的。
提供以下詳細描述以幫助讀者獲得對本文所描述的方法、裝置和/或系統的全面理解。然而，在理解本申請的公開內容之後，本文所描述的方法、裝置和/或系統的各種改變、修改和等同物將是明顯的。例如，本文所描述的操作的順序僅是示例，並且不限於本文所闡述的順序，而是除了必須以特定順序發生的操作之外，操作的順序可以如在理解本申請的公開內容之後將是明顯的那樣進行改變。此外，為了增加的清楚性和簡潔性，可以省略對本領域已知的特徵的描述。
本文所描述的特徵可以以不同的形式體現，並且不應被解釋為僅限於本文所描述的示例。而是，提供本文所描述的示例僅用於說明在理解本申請的公開內容之後將是明顯的實現本文所描述的方法、裝置和/或系統的許多可能的方式中的一些方式。在整個說明書中，當諸如層、區域或基板的元件被描述為在另一元件“上”、“連接至”或“耦接至”另一元件時，該元件可以直接在另一元件“上”、“連接至”或“耦接至”另一元件，或者在可以存在介於該元件與另一元件之間的一個或更多個其他元件。相反，當元件被描述為“直接在”另一元件“上”、“直接連接至”或“直接耦接至”另一元件時，不存在介於該元件與另一元件之間的其他元件。
如本文所使用的，術語“和/或”包括相關聯的列出項中的任何兩個或多個的任何一個和任何組合。儘管諸如“第一”、“第二”和“第三”的術語可以在本文中用於描述各種構件、部件、區域、層或部分，但是這些構件、部件、區域、層或部分不受這些術語限制。而且，這些術語僅用於將一個構件、部件、區域、層或部分與另一構件、部件、區域、層或部分進行區分。因此，在不脫離示例的教導的情況下，本文所描述的示例中被稱為第一構件、第一部件、第一區域、第一層或第一部分也可以被稱為第二構件、第二部件、第二區域、第二層或第二部分。
為便於描述，在本文中可以使用空間相對術語例如“在……上方”、“上面”、“在……下方”和“下面”來描述如附圖中所示的一個元件與另一元件的關係。除了附圖中所描繪的取向之外，這樣的空間相對術語還旨在包括使用或操作中的設備的不同取向。例如，如果附圖中的設備被翻轉，被描述為相對於另一元件“在……上方”或“上面”的元件則相對於其他元件“在……下方”或“下面”。因此，根據設備的空間取向，術語“在……上方”包括“在……上方”和“在……下方”兩個取向。設備還可以以其他方式定向（例如，旋轉90度或以其他取向旋轉），並且本文所使用的空間相對術語相應地被解釋。
本文所使用的術語僅用於描述各種示例，並且不用於限制本公開內容。除非上下文另有明確指示，否則冠詞“一”、“一個”和“該”也旨在包括複數形式。術語“包括”、“包含”和“具有”指定所陳述的特徵、數目、操作、構件、元件和/或其組合的存在，但是不排除一個或更多個其他特徵、數目、操作、構件、元件和/或其組合的存在或添加。由於製造技術和/或公差，可能發生附圖中所示的形狀的變化。因此，本文所描述的示例不限於附圖中所示的特定形狀，而是包括製造期間發生的形狀的變化。如在理解本申請的公開內容之後將是明顯的，本文所描述的示例的特徵可以以各種方式來組合。此外，如在理解本申請的公開內容之後將是明顯的，儘管本文所描述的示例具有多種配置，但是其他配置也是可能的。
半導體裝置的擊穿電壓可以通過形成在溝槽MOSFET之間的P-體區和N-漂移區的電場（E場）的分佈和面積以及空乏層的寬度來確定。
當磊晶層的厚度增加時，形成在P-體區和N-漂移區中的空乏層的寬度增加，從而不僅增加了半導體裝置的擊穿電壓，而且還增加了導通電阻。因此，導通狀態下的傳導功率損耗可能增加。為了解決這個問題，磊晶層厚度的減小可以降低半導體裝置的導通電阻。然而，也可以降低擊穿電壓，使得可能無法獲得期望的裝置特性。
如果沒有實現合適的擊穿電壓，則裝置可能會因半導體裝置的斷開（switching-off）而生成的高反向電壓而損壞。
圖1A示出了根據本公開內容的一個或更多個實施方式的半導體裝置的堆疊結構。在示例中，圖1A所示的半導體裝置可以是功率MOSFET裝置，並且特別是功率開關裝置。在本文中，注意，關於示例或實施方式，例如關於示例或實施方式可以包括或實現什麼，術語“可以”的使用意指存在至少一個示例或實施方式，其中包括或實現了這樣的特徵，而所有示例和實施方式不限於此。
參照圖1A，半導體裝置10可以包括：汲極電極390；設置在汲極電極390上的第一導電半導體基板100；設置在第一導電半導體基板100上的第一導電磊晶層150；形成在第一導電磊晶層150中的多個溝槽300；形成在多個溝槽300中的每個溝槽的下部的屏蔽電極310；形成在多個溝槽300中的每個溝槽內並且形成為圍繞屏蔽電極310的屏蔽氧化物層440；形成在多個溝槽300中的每個溝槽內並且形成在屏蔽電極310和屏蔽氧化物層440上的閘極電極330；形成在包括多個溝槽300之間的第一導電磊晶層150的表面的上部上的第二導電體區340；形成在第二導電體區340上的源極區350；形成在閘極電極330上的絕緣層360；形成在閘極電極和源極區350的一側的閘極氧化物層450；形成為與源極區350接觸的源極接觸層370；以及形成在源極接觸層370上的源極電極380。
此外，根據一個或更多個實施方式，溝槽功率MOSFET裝置可以由單閘極多晶矽結構形成。也就是說，可以僅以單個多晶矽結構形成閘極電極，而不在溝槽300內形成屏蔽電極310。在這種情況下，可以在單個多晶矽下面形成厚的氧化物層。
在示例中，第一導電磊晶層150可以通過在摻雜有超高濃度第一導電摻雜劑的半導體基板100上擴展磊晶層來形成，並且摻雜在半導體基板100上的超高濃度第一導電摻雜劑可以由於在後續步驟中執行的熱處理而向外擴散至磊晶層中。因此，高濃度、中濃度和低濃度摻雜劑層可以形成在第一導電磊晶層150內。
為此，第一導電磊晶層150可以包括漂移層200。此外，漂移層200可以包括高濃度漂移層210、中濃度漂移層220和低濃度漂移層230。
高濃度漂移層210、中濃度漂移層220和低濃度漂移層230的深度可以彼此不同。高濃度漂移層210設置在超高濃度的半導體基板100與中濃度漂移層220之間。中濃度漂移層220設置在高濃度漂移層210與屏蔽電極310的底部或溝槽300的底部之間。為了實現低導通電阻，中濃度漂移層220的上表面可以向外擴散至溝槽的下表面中，或者可以與溝槽的下表面部分重疊。低濃度漂移層230設置在中濃度漂移層220與第二導電體區340之間。低濃度漂移層230設置在多個溝槽300之間。
另外，如上所述，通過考慮每個漂移層中的摻雜劑濃度的差異，高濃度漂移層210可以由N+區表示，中濃度漂移層220可以由N區表示，並且低濃度漂移層230可以由N-區表示。
圖1B示出了根據本公開內容的一個或更多個實施方式的半導體裝置的堆疊結構中的空乏層區的電場（E場）。
圖1B的電場（E場）610被示出為示出體區與漂移層之間的空乏層的電場610的曲線圖。半導體裝置的擊穿電壓可以通過電場強度的積分值來確定。與常規技術相比，儘管磊晶層的深度“B”即漂移層的深度減小了，但是空乏層的深度“A”和對應的電場（E場）強度可以保持相同，並且可以獲得相同的擊穿電壓。當半導體裝置導通和關斷時，可以獲得穩定的擊穿電壓，從而防止由於反向電壓的生成而造成的裝置損壞。
在示例中，空乏層的深度“A”與第一導電磊晶層150的深度“B”之比可以為1：4至1：8。
參照圖1A和圖1B，溝槽300的深度可以形成在0.5 μm與6 μm之間。此外，溝槽300的深度可以形成在第一導電磊晶層150的深度“B”的0.3倍與0.9倍之間。這得到薄的磊晶層和溝槽。由於磊晶層的電阻率隨著磊晶層的厚度減小，因此可以獲得較低的導通電阻（低Rdson）。
根據本公開內容的一個或更多個實施方式，閘極電極330的上表面可以低於第一導電磊晶層150的上表面。在示例中，閘極電極330的上表面可以被定位成比第一導電磊晶層150的上表面低約60 nm至120 nm。
參照圖1C，根據本公開內容的一個或更多個實施方式，第二導電體區340的側表面和閘極氧化物層450彼此相鄰的部分的深度“D”可以等於或小於從第一導電磊晶層150的上表面到閘極電極330的下表面的深度“E”的1/2。另外，第二導電體區的深度“D”可以是本公開內容中限定的通道長度。
在示例中，第二導電體區340的最大寬度“F”可以在溝槽300的深度“H”的1/2至1/20的範圍內。
在示例中，第二導電體區的深度“D”與溝槽的深度“H”之比可以在1：2至1：30的範圍內。
在示例中，可以設置源極接觸層370，以同時接觸第二導電體區340和源極區350。
在示例中，在由單閘極多晶矽製成的溝槽功率MOSFET裝置中，閘極氧化物層可以形成在單個多晶矽閘極電極的側表面上。
在示例中，第二導電體區340的側表面與閘極氧化物層450接觸，並且第二導電體區340的中心與源極接觸層370接觸。第二導電體區340的中心部分可以在低濃度漂移層230的方向上被設置成低於第二導電體區340的側部。
在示例中，第一導電磊晶層150的摻雜劑的摻雜濃度可以從與半導體基板100的接觸表面朝向第二導電體區340逐漸降低。
在示例中，半導體裝置10可以形成在由單個多晶矽製成的溝槽功率MOSFET結構中。在這種情況下，半導體裝置10可以形成在僅包括由單個多晶矽製成的閘極電極的溝槽功率MOSFET結構中，而不形成單獨的屏蔽電極310。
在示例中，可以通過使溝槽300更深而使屏蔽電極310和閘極電極330形成得更深。
圖2A示出了根據溝槽300的側部區域的深度（圖1A的線C-C’）的摻雜分佈中的本公開內容和常規技術的比較示例。圖2B示出了圖2A的體區的放大的摻雜分佈550。執行本公開內容的優化熱處理的體區由細線指示，常規技術的製程所應用的體區由粗線指示。
參照圖2A，線510表示執行由本公開內容提出的優化熱處理之前的摻雜分佈，並且線515表示執行由本公開內容提出的優化熱處理之後的摻雜分佈。
在圖2A中，y方向表示摻雜濃度分佈，並且x方向表示沿從第一導電磊晶層150的上表面到基板的方向上的深度形成的源極區、體區、漂移區、半導體基板等。
同時，線520表示執行根據常規技術的熱處理之前的摻雜分佈，並且線525表示執行根據常規技術的熱處理之後的摻雜分佈。
參照圖2A的線510和515，可以看出，當執行本公開內容提出的優化熱處理時，與常規技術相比，漂移區的深度減小。
與常規技術相比，本公開內容的漂移層200的濃度分佈的斜率快速變化，並且因此，漂移區的深度被最小化，同時空乏層的深度“A”和電場強度保持與常規技術相同，使得可以保持相同的擊穿電壓。另外，可以通過對漂移區的深度的這種減小來獲得低導通電阻（低Rdson）。
參照圖2B的第二導電體區340的放大摻雜分佈550，可以看出，在本公開內容中提出的體區退火期間優化了製程條件，使得與根據常規技術的通道長度553相比，根據本公開內容的實施方式的通道長度551減小。因此，可以實現作為本公開內容的特徵的超短通道半導體裝置，並且可以實現低導通電阻，同時使擊穿電壓的降低最小化。
可以根據圖3的製程流程圖並且基於圖4A至圖4L所示的製造方法或過程來製造圖1A所示的功率半導體裝置。
圖3示出了用於描述由本公開內容提出的半導體裝置的製造方法的製程流程圖。圖4A至圖4L示出了用於描述根據本公開內容的一個或更多個實施方式的半導體裝置的製造方法的視圖。
參照圖3和圖4A，在步驟S11中，用於製造半導體裝置10的製造裝置可以通過磊晶生長製程在半導體基板100上形成第一導電磊晶層150。在示例中，當半導體基板100是第一導電（例如，N型）高濃度基板時，超高濃度第一導電摻雜劑可以分佈在半導體基板100上。磷、砷等可以用作第一導電摻雜劑。半導體基板100可以被稱為超高濃度第一導電基板。
半導體基板100的厚度約為10 μm至50 μm。
參照圖3和圖4B，在步驟S13中，可以形成多個溝槽300。在示例中，多個溝槽300可以通過蝕刻製程形成。
對於蝕刻製程，可以在第一導電磊晶層150的表面上沉積硬遮罩絕緣層410。在沉積了硬遮罩絕緣層410之後，可以對沉積在要被蝕刻以形成溝槽的區域上的硬遮罩絕緣層410執行利用光阻劑遮罩的蝕刻。然後，可以執行用於形成溝槽的蝕刻製程。
在示例中，所形成的多個溝槽300的深度可以為0.5 μm至6 μm，並且可以是第一導電磊晶層150厚度的0.3倍至0.9倍。
參照圖3和圖4C，在步驟S15中，可以在溝槽300中形成有犧牲氧化物層430，並且然後將其去除。通過形成和去除犧牲氧化物層430的製程，可以去除溝槽300中的由溝槽蝕刻生成的粗糙表面和異物。另外，由於這一點，具有均勻厚度的屏蔽氧化物層440可以稍後以形成屏蔽氧化物層440的製程形成。
在示例中，執行高溫熱處理以形成犧牲氧化物層430。隨著溫度變得越高，佈植到高濃度半導體基板中的第一導電摻雜劑（例如，磷或砷）以高濃度擴散至第一導電磊晶層150中，可能使得空乏區的寬度減小，並且因此，可能難以獲得合適的擊穿電壓。為了防止這種現象，用於形成犧牲氧化物層430的熱處理在1100度或更低的熱處理溫度下在50分鐘內執行，該熱處理溫度低於常規技術的熱處理溫度。這樣，可以通過適當地降低熱處理的溫度和處理時間使擊穿電壓的降低最小化。
當形成犧牲氧化物層430時，硬遮罩絕緣層410的一部分可以保留，但是可以在去除犧牲氧化物層430的製程期間被去除。
在圖4C中，由於在形成犧牲氧化物層430時執行的熱處理，設置在半導體基板100內的高濃度摻雜劑可以擴散至第一導電磊晶層150中，以形成第一高濃度漂移區212。
在後續製程中，第一高濃度漂移區212可以包括在第一導電漂移層200中。
參照圖3和圖4D，在步驟S17中，可以形成有第一屏蔽氧化物層441。
參照圖3和圖4E，在步驟S19中，可以在第一屏蔽氧化物層441上形成有屏蔽電極310。在示例中，屏蔽電極310可以形成在溝槽300的下部中。屏蔽電極310的材料可以是多晶矽、矽化物、金屬等。屏蔽電極310可以連接至閘極電極330或源極電極380。
參照圖3和圖4F，在步驟S21中，可以通過蝕刻去除第一屏蔽氧化物層441的一部分。在這種情況下，第一屏蔽氧化物層441可以被蝕刻以使屏蔽電極310的上部的一部分或全部露出。
參照圖3和圖4G，在步驟S23中，可以形成有第二屏蔽氧化物層442。第二屏蔽氧化物層442可以連接至第一屏蔽氧化物層441的剩餘部分，可以完全包圍屏蔽電極310，並且可以形成在溝槽300的內側和第一導電磊晶層150的表面上。因此，可以去除溝槽300內部的弱結構。
第一屏蔽氧化物層441和第二屏蔽氧化物層442可以在1000攝氏度或更低的低溫下形成，以使第一導電類型的第一高濃度漂移區212的擴散最小化。
在形成第二屏蔽氧化物層442之後，第一導電類型的第一高濃度漂移區212可以朝向磊晶層的表面擴散。
參照圖3和圖4H，在步驟S25中，可以執行用於去除第二屏蔽氧化物層442的一部分的蝕刻製程。在示例中，可以執行蝕刻製程，使得第二屏蔽氧化物層442的剩餘部分的上表面和屏蔽電極310的上表面基本上位於同一平面上。
當蝕刻第二屏蔽氧化物層442時，與溝槽的側壁接觸的屏蔽氧化物層440變得不平坦，從而降低漏電流，並且改善閘極與源極之間的特性。參照圖3和圖4I，在步驟S27中，可以沉積閘極氧化物層450，並且可以形成閘極電極330。在示例中，閘極電極330可以通過沉積製程形成。多晶矽可以用作閘極電極的材料。在示例中，在閘極電極材料沉積得高於第一導電磊晶層150的表面之後，可以執行回蝕製程或化學機械拋光（CMP）製程以形成閘極電極。在示例中，閘極電極330的上表面可以形成為低於第一導電磊晶層150的上表面。在示例中，閘極電極330可以由各種材料（例如，閘極多晶矽、閘極矽化物和金屬等）製成。
參照圖3和圖4J，在步驟S29中，可以形成第二導電體區340。為了形成第二導電體區340，可以執行在溝槽300與溝槽300之間佈植第二導電類型摻雜劑的製程，並且可以執行退火製程。在800至1050攝氏度之間的低溫下執行退火製程。在示例中，可以執行快速熱處理（RTP）。可以通過多次佈植作為第二導電類型摻雜劑的離子（例如，硼）來形成第二導電體區340。通過在適當溫度下的熱處理和多次離子佈植製程來優化該製程，以使第二導電體區340向第一導電磊晶層150中的深度擴散最小化。因此，可以實現超短通道並且獲得低導通電阻。
由於在形成第二導電體區340的製程中應用的熱處理，第一導電類型的第一高濃度漂移區210被額外地擴散以形成中濃度漂移層220和低濃度漂移層230。中濃度漂移層220可以擴散至屏蔽氧化物層440下方的區域。此外，第一導電類型的低濃度漂移層230形成在中濃度漂移層與第二導電體區340之間。因此，在圖1A中描述的第一導電高濃度漂移層210、中濃度漂移層220與低濃度漂移層230之間出現濃度差，這是由應用於形成第二導電體區340的熱處理引起的。
在示例中，為了實現低導通電阻，中濃度漂移層220的上表面可以向外擴散至溝槽300的下表面中，或者可以部分重疊。在此，中濃度漂移層220的摻雜濃度可以為約1×E17/cm 3至1×E19/cm 3。
參照圖3和圖4K，在步驟S31中，可以形成源極區350。在示例中，源極區350可以形成在第二導電體區340上。由此形成的通道長度（體區的深度“D”）可以小於從第一導電磊晶層150的表面到閘極電極的下部的深度“E”的1/2。另外，源極區350可以形成為使得通道長度（體區的深度“D”）與溝槽的深度“H”之比為1:2至1:30。
參照圖3和圖4L，在步驟S33中，可以形成絕緣層360和源極接觸層370。在示例中，絕緣層360沉積在閘極電極330的上表面上，並且使用光阻劑遮罩蝕刻將要形成源極接觸層370的區域中的絕緣層360。接下來，執行接觸凹槽蝕刻製程以去除溝槽300與溝槽300之間的源極區350和第二導電體區340的中心部分，並且源極接觸層370可以形成在被去除的部分中。可以通過在鎢沉積之後執行回蝕製程和化學機械平坦化（CMP）製程以使源極接觸層的上表面平坦化來形成源極接觸層370。
在形成源極接觸層370之後，在源極接觸層370上形成源極電極380。在示例中，源極電極380可以由鋁（Al）或其他金屬材料形成。隨後，在步驟S37中，可以在半導體基板100下方形成汲極電極390。
在上述半導體期間的製造製程中通過擴散形成漂移層200時，通過使用低於常規使用的溫度的適當溫度、適當製程時間和方法來防止漂移層200的長度增加。另外，由於可以通過在適當溫度下的熱處理和多次離子佈植製程來優化該製程，因此可以使體區向漂移層200的深度擴散最小化。因此，也可以使通道的長度最小化。
通過這一系列操作，與常規方法相比，可以顯著改善導通電阻特性，同時保持擊穿電壓不變。 有利效果
根據本公開內容的一個或更多個實施方式，由本公開內容提出的用於製造半導體裝置的方法可以使磊晶層的厚度最小化並且優化熱處理，使得超高濃度第一導電半導體基板上的磊晶層可以讓向外擴散最小化，同時保持相同的擊穿電壓並且改善通道區和漂移區的電阻。
在示例中，本公開內容中提出的功率半導體裝置可以具有顯著低的導通電阻，而不會降低擊穿電壓。也就是說，可以改善半導體裝置的擊穿電壓與導通電阻之間的折衷關係。
在示例中，通過優化由本公開內容提出的熱處理條件，與常規技術相比，磊晶層的厚度可以減小，並且可以縮短處理時間。因此，可以降低製程成本。
可以從本公開內容獲得的有益效果不限於以上提及的效果。另外，本公開內容所屬領域技術人員將從以上描述中清楚地理解未提及的其他效果。
雖然本公開內容包括具體示例，但在理解本申請的公開內容之後將明顯的是，在不脫離申請專利範圍及其等同物的主旨和範圍的情況下，可以在這些示例中進行形式和細節上的各種變化。本文所描述的示例僅被認為是描述性的，而不是為了限制的目的。每個示例中的特徵或方面的描述被認為適用於其他示例中的類似特徵或方面。如果所描述的技術以不同的順序執行，以及/或者如果所描述的系統、架構、設備或電路中的部件以不同的方式組合，和/或由其他部件或其等同物替換或補充，則可以實現合適的結果。因此，本公開內容的範圍不是通過詳細描述而是通過申請專利範圍及其等同物來限定，並且申請專利範圍及其等同物範圍內的所有變化應被認為為包括在本公開內容中。
10:半導體裝置 100:第一導電半導體基板 150:第一導電磊晶層 200:漂移層 210:高濃度漂移層 212:第一高濃度漂移區 220:中濃度漂移層 230:低濃度漂移層 300:溝槽 310:屏蔽電極 330:閘極電極 340:第二導電體區 350:源極區 360:絕緣層 370:源極接觸層 380:源極電極 390:汲極電極 410:硬遮罩絕緣層 430:犧牲氧化物層 440:屏蔽氧化物層 441:第一屏蔽氧化物層 442:第二屏蔽氧化物層 450:閘極氧化物層 510:線 515:線 520:線 525:線 550:摻雜分佈 551:通道長度 553:通道長度 610:電場 A:深度 B:深度 C-C’:線 D:深度 E:深度 F:最大寬度 G:閘極 H:深度 S11~S37:步驟
[圖1A]示出了根據本公開內容的一個或更多個實施方式的半導體裝置的堆疊結構；
[圖1B]示出了根據本公開內容的一個或更多個實施方式的半導體裝置的堆疊結構中的空乏層區的電場；
[圖1C]示出了圖1A的一部分的放大圖；
[圖2A]示出了根據溝槽的側部區域的深度的摻雜分佈的本公開內容與常規技術之間的比較；
[圖2B]示出了在溝槽側部區域的體區的放大摻雜分佈的本公開內容與常規技術之間的比較；
[圖3]示出了用於描述半導體裝置的製造方法的製程流程圖；以及
[圖4A]至[圖4L]示出了用於描述半導體裝置的製造方法的視圖。
在整個附圖和詳細描述中，相同的附圖標記指代相同的元件。附圖可能未按比例繪製，並且為了清楚、說明和方便起見，附圖中元件的相對尺寸、比例和描述可能被誇大。
10:半導體裝置
100:第一導電半導體基板
150:第一導電磊晶層
200:漂移層
210:高濃度漂移層
220:中濃度漂移層
230:低濃度漂移層
300:溝槽
310:屏蔽電極
330:閘極電極
340:第二導電體區
350:源極區
360:絕緣層
370:源極接觸層
380:源極電極
390:汲極電極
440:屏蔽氧化物層
450:閘極氧化物層
C-C’:線
G:閘極

Claims (29)

  1. 一種半導體裝置，包括： 汲極電極； 設置在所述汲極電極上的第一導電基板； 設置在所述第一導電基板上的第一導電磊晶層； 形成在所述第一導電磊晶層內的第一導電漂移層； 形成在所述第一導電磊晶層中的多個溝槽； 形成在所述多個溝槽中的每個溝槽的下部中的屏蔽電極； 形成在所述多個溝槽中的每個溝槽內並且形成為圍繞所述屏蔽電極的屏蔽氧化物層； 形成在所述多個溝槽中的每個溝槽內並且形成在所述屏蔽電極上的閘極電極； 形成在包括所述多個溝槽之間的所述第一導電磊晶層的表面的上部上的第二導電體區； 形成在所述第二導電體區上的源極區； 形成在所述閘極電極上的絕緣層； 形成為與所述源極區接觸的源極接觸層；以及 形成在所述源極接觸層上的源極電極。
  2. 根據請求項1所述的半導體裝置，其中，每個溝槽的深度在0.5 µm與6 µm之間，並且 其中，每個溝槽的深度是所述第一導電磊晶層的深度的0.3倍至0.9倍。
  3. 根據請求項1所述的半導體裝置，其中，所述閘極電極的頂表面低於所述第一導電磊晶層的頂表面。
  4. 根據請求項1所述的半導體裝置，其中，所述第二導電體區的長度等於或小於從所述第一導電磊晶層的上表面到所述閘極電極的下表面的長度的1/2。
  5. 根據請求項1所述的半導體裝置，其中，所述第二導電體區的最大寬度與每個溝槽的深度之比為1:2至1:20。
  6. 根據請求項1所述的半導體裝置，其中，所述第一導電漂移層包括： 形成為與所述第一導電基板相鄰的第一導電高濃度漂移層； 形成在所述第一導電高濃度漂移層與所述屏蔽氧化物層之間的第一導電中濃度漂移層；以及 形成在所述第一導電中濃度漂移層與所述第二導電體區之間的第一導電低濃度漂移層。
  7. 根據請求項6所述的半導體裝置，其中，所述第一導電高濃度漂移層、所述第一導電中濃度漂移層和所述第一導電低濃度漂移層的深度彼此不同。
  8. 根據請求項1所述的半導體裝置，其中，所述源極接觸層同時接觸所述第二導電體區和所述源極區。
  9. 根據請求項1所述的半導體裝置，還包括： 形成在所述閘極電極的側表面和下表面上的閘極氧化物層。
  10. 根據請求項9所述的半導體裝置，其中，所述第二導電體區的側表面與所述閘極氧化物層接觸， 其中，所述第二導電體區的上表面與所述源極接觸層接觸，並且 其中，所述第二導電體區的下表面被設置成低於所述第二導電體區的其中一個側表面。
  11. 根據請求項6所述的半導體裝置，其中，所述第一導電漂移層的摻雜濃度從與所述第一導電基板的接觸表面到所述第二導電體區逐漸地降低。
  12. 根據請求項6所述的半導體裝置，其中，所述第一導電中濃度漂移層的頂表面外擴散至每個溝槽的底表面中，或者與每個溝槽的底表面部分重疊。
  13. 根據請求項1所述的半導體裝置，其中，所述第二導電體區的深度與每個溝槽的深度之比為1:2至1:30。
  14. 一種半導體裝置製造方法，所述方法包括： 在第一導電半導體基板上形成第一導電磊晶層； 在所述第一導電磊晶層中形成多個溝槽； 在所述多個溝槽的表面上形成犧牲氧化物層； 去除所述犧牲氧化物層； 在所述多個溝槽和所述第一導電磊晶層的表面上形成屏蔽氧化物層； 在所述多個溝槽中的每個溝槽的下部中形成屏蔽電極； 在所述多個溝槽、所述屏蔽氧化物層和所述第一導電磊晶層的表面上沉積閘極氧化物層； 在所述屏蔽電極上形成閘極電極； 在包括所述多個溝槽之間的所述第一導電磊晶層的表面的上部上形成第二導電體區； 在所述第二導電體區上形成源極區； 在所述閘極電極上形成絕緣層； 形成與所述源極區接觸的源極接觸層； 在所述源極接觸層上形成源極電極；以及 在所述第一導電半導體基板下形成汲極電極。
  15. 根據請求項14所述的半導體裝置製造方法，其中，每個溝槽的深度在0.5 µm與6 µm之間，並且 其中，每個溝槽的深度是所述第一導電磊晶層的深度的0.3倍至0.9倍。
  16. 根據請求項14所述的半導體裝置製造方法，其中，在所述多個溝槽的表面上形成所述屏蔽氧化物層包括：在1000攝氏度或更低的溫度下執行熱處理。
  17. 根據請求項14所述的半導體裝置製造方法，其中，形成所述屏蔽氧化物層包括： 在所述多個溝槽和所述第一導電磊晶層的表面上形成第一屏蔽氧化物層； 對所述第一屏蔽氧化物層進行蝕刻； 在所述多個溝槽、所述屏蔽電極和所述第一導電磊晶層的表面上形成第二屏蔽氧化物層；以及 對所述第二屏蔽氧化物層進行蝕刻。
  18. 根據請求項17所述的半導體裝置製造方法，其中，對所述第一屏蔽氧化物層進行蝕刻包括：對所述第一屏蔽氧化物層進行蝕刻，使得所述屏蔽電極的上部的一部分暴露出來，並且 其中，對所述第二屏蔽氧化物層進行蝕刻包括：對所述第二屏蔽氧化物層進行蝕刻，使得所述第二屏蔽氧化物層的剩餘部分的上表面和所述屏蔽電極的上表面位於同一平面上，以便具有距所述第一導電磊晶層的上表面的相同的深度。
  19. 根據請求項14所述的半導體裝置製造方法，其中，形成所述閘極電極包括： 沉積閘極電極的材料，使得其高於所述第一導電磊晶層的所述表面；以及 通過執行回蝕製程或化學機械拋光製程來形成比所述第一導電磊晶層的所述表面的高度低的閘極電極的高度。
  20. 根據請求項14所述的半導體裝置製造方法，其中，形成所述第二導電體區包括： 將第二導電摻雜劑佈植到所述多個溝槽之間的所述第一導電磊晶層的所述表面中；以及 通過快速熱處理在800與1050攝氏度之間的溫度下執行退火製程。
  21. 根據請求項14所述的半導體裝置製造方法，其中，形成所述第二導電體區，使得所述第二導電體區的長度等於或小於從所述第一導電磊晶層的上表面到所述閘極電極的下表面的長度的1/2。
  22. 根據請求項14所述的半導體裝置製造方法，其中，形成所述第二導電體區，使得所述第二導電體區的最大寬度與每個溝槽的深度之比為1:2至1:20。
  23. 根據請求項14所述的半導體裝置製造方法，其中，形成所述源極接觸層包括： 對所述源極區和所述第二導電體區的中心部分進行蝕刻；以及 在所述源極區和所述第二導電體區的經蝕刻的中心部分中形成所述源極接觸層，使得所述源極區和所述第二導電體區同時接觸所述源極接觸層。
  24. 根據請求項14所述的半導體裝置製造方法，還包括： 在形成所述第二導電體區的過程中執行的退火製程之後，形成第一導電漂移層。
  25. 根據請求項14所述的半導體裝置製造方法，其中，形成所述犧牲氧化物層包括：在所述第一導電半導體基板上形成第一高濃度漂移區。
  26. 根據請求項20所述的半導體裝置製造方法，還包括：在形成所述第二導電體區的過程中執行的退火製程之後， 形成第一導電高濃度漂移層； 在所述第一導電高濃度漂移層上形成第一導電中濃度漂移層；以及 在所述第一導電中濃度漂移層上形成第一導電低濃度漂移層。
  27. 根據請求項26所述的半導體裝置製造方法，其中，所述第一導電中濃度漂移層的頂表面外擴散至每個溝槽的底表面中，或者與每個溝槽的底表面部分重疊。
  28. 根據請求項26所述的半導體裝置製造方法，其中，所述第一導電中濃度漂移層的摻雜濃度為1×E17/cm 3至1×E19/cm 3。
  29. 根據請求項18所述的半導體裝置製造方法，其中，在對所述第二屏蔽氧化物層進行蝕刻之後，所述屏蔽氧化物層變得不平坦。
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