CN101009245B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明揭示一种制造半导体器件的方法，其包括在具有器件隔离结构的半导体衬底上方形成栅极结构，该栅极结构包括栅极电极与栅极硬掩模层的堆叠结构。形成填满栅极结构的绝缘膜。绝缘膜的预定区域被选择性地蚀刻，以将位线接触区域的半导体衬底暴露。该暴露后的半导体衬底接着施加C-HALO离子注入过程，并移除绝缘膜。

Description

半导体器件的制造方法
技术领域
本发明涉及一种用于制造存储器件的方法，本发明尤其涉及一种用于制造半导体器件的方法，其中，当把杂质离子注入位线接触区域的半导体衬底内部时，绝缘膜代替光致抗蚀剂膜填充于栅极结构之间，并且然后该绝缘膜被移除以将位线接触区域曝光而不需蚀刻掉残余物，因此减少了单元晶体管的漏电流。
背景技术
图1为一简化后的剖面图，其说明一般常规的制造半导体器件的方法。
参考图1，栅极绝缘膜30形成于半导体衬底10上面，该半导体衬底10具有器件隔离结构20。栅极导电层(并未显示)以及栅极硬掩模层(并未显示)形成在所得产物的整个表面上方。利用栅极掩模(并未显示)蚀刻栅极硬掩模层与栅极导电层，以形成栅极结构60，其包括栅极电极45与栅极硬掩模层图案55的堆叠结构。其次，形成将栅极结构60填满的光致抗蚀剂膜(并未显示)，并且利用位线接触掩模(并未显示)将光致抗蚀剂膜曝光并显影以形成光致抗蚀剂膜图案80，该光致抗蚀剂膜图案80将位线接触区域85的半导体衬底10曝光。利用光致抗蚀剂膜图案80作为离子注入掩模将杂质离子注入在位线接触区域85的底部暴露的半导体衬底10中。
根据上述制造半导体器件的方法，光致抗蚀剂膜残余物会在形成光致抗蚀剂膜图案的过程期间残留在位线接触区域的底部(其将位线接触区域的半导体衬底暴露)，因为当半导体器件的设计规则减少时栅极结构之间的间隙变狭窄。因此产生了在接下来的离子注入过程中由在位线接触区域的光致抗蚀剂膜残余物所导致的器件漏电流。不像其它的掩模过程，在栅极结构上方与栅极结构之间的位线接触区域的光致抗蚀剂膜必须经由曝光与显影过程被移除。尽管有针对厚度达8000
Figure 061925879_2
的过度曝光工艺，光致抗蚀剂残余物仍会留在位线接触区域的栅极结构的侧壁上。结果会造成对于后续的离子注入过程中让裕量显著减小。
发明内容
根据本发明，提供一种用于制造存储器件的方法技术。具体而言，本发明提供一种用于制造半导体器件的方法，其中当杂质离子注入位线接触区域的半导体衬底内部时，绝缘膜代替光致抗蚀剂膜填充于栅极结构之间，并且该绝缘膜被移除以将位线接触区域暴露而不需蚀刻掉残余物，因此减少了单元晶体管的漏电流。
在本发明的实施例中，制造半导体器件的方法包括：(a)形成栅极结构，其包括在具有器件隔离结构的半导体衬底上的栅极电极与栅极硬掩模层的堆叠结构；(b)形成绝缘膜，其填满栅极结构；(c)选择性地蚀刻绝缘膜的预定区域以将位线接触区域的半导体衬底暴露；(d)使暴露的半导体衬底经受C-HALO离子注入过程；以及(e)移除该绝缘膜。
附图说明
图1为一简化后的剖面图，其说明制造一半导体器件的常规方法；以及
图2a至图2e为简化后的剖面图，其说明根据本发明的实施例的制造半导体器件的方法。
简单符号说明
10，110半导体衬底
20，120器件隔离结构
30，130栅极绝缘膜
45，145栅极电极
55，155栅极硬掩模层图案
60，160栅极结构
80，180光致抗蚀剂膜图案
85，185位线接触区域
140栅极导电层
150栅极硬掩模层
170绝缘膜
具体实施方式
关于本发明的示范性实施例将会详细的作为参考，在本发明的所有地方以及附图中，相同的部件或是类似的部件将会使用相同的附图标记。应了解的是，所提供的实施例是为了向本领域的技术人员描述并使他们能够实现本发明。因此在此叙述的实施例可以以不背离本发明的范畴的方式修改。
图2a至图2e为简化的剖面图，其根据本发明的实施例，说明用以制造半导体器件的方法。
参考图2a与图2b，栅极绝缘膜130形成于半导体衬底110的上方，该半导体衬底具有器件隔离结构120。栅极导电层140与栅极硬掩模层150形成于栅极绝缘膜130上方。其次，利用栅极掩模(并未显示)将栅极硬掩模层150与栅极导电层140图案化作为蚀刻掩模，以形成栅极结构160，其包括栅极电极145与栅极硬掩模层图案155的堆叠结构。之后，形成填满栅极结构160的绝缘膜170。绝缘膜170被平面化，直到栅极硬掩模层图案155被暴露。在本发明的一实施例中，绝缘膜170的厚度为约2000
Figure 061925879_3
到约5000
Figure 061925879_4
的范围内。另外，栅极硬掩模层150与绝缘膜170以具有不同蚀刻选择性的材料形成。例如，以氧化物膜形成栅极硬掩模层150，而以氮化物膜形成绝缘膜170。在另一实施例中，栅极硬掩模层150以氮化物膜形成而绝缘膜170以氧化物膜形成。
参考图2c与图2d，光致抗蚀剂膜(并未显示)形成于所得产物的整个表面上，并且利用位线接触掩模(并未显示)将其曝光并显影以形成光致抗蚀剂膜图案180，其定义位线接触区域185。暴露于光致抗蚀剂膜图案180的底部的绝缘膜170被移除以暴露位线接触区域185的底部的栅极绝缘膜130。之后，进行C-HALO离子注入过程，其利用光致抗蚀剂膜图案180与栅极结构160作为离子注入掩模以在暴露的栅极绝缘膜130下方的半导体衬底110中形成离子注入区域(并未显示)。在一个实施例中，位线接触区域185的绝缘膜170的移除过程以栅极硬掩模层150与绝缘膜170两者之间的蚀刻选择性实现。另外，绝缘膜170的移除过程利用包括HF或是BOE(缓冲氧化物蚀刻剂，Buffered Oxide Etchant)的湿蚀刻方法。
参考图2e，光致抗蚀剂膜图案180被移除。绝缘膜170利用湿蚀刻方法被移除。在本发明的一个实施例中，光致抗蚀剂膜图案180的移除过程利用氧(O2)等离子体实施。在另一实施例中，绝缘膜170的移除过程利用HF或是BOE实施。
另外在后续的工艺中，可以实施下列工艺，例如：形成LDD区域的工艺，形成在栅极结构的侧壁上的间隔器的工艺，形成在有源区域的源极/漏极区域的离子注入过程，形成焊盘插塞(landing plug)的过程，形成位线接触与位线的过程，形成电容器的过程与形成互连的过程等等。
如上所述，根据本发明实施例的用以制造半导体器件的方法提供了将绝缘膜代替光致抗蚀剂膜填充于栅极结构，以用于C-HALO离子注入工艺，而非利用湿蚀刻方法移除位线接触区域的绝缘膜，因此可轻易地实施用以将位线接触区域的半导体衬底曝光的掩模工艺，并且减少单元晶体管的漏电流。
将可了解的是，以上所叙述的方法属说明性质，而其它的修改与变异是可能的。步骤的顺序可以变化，并且可以修改或是将之结合。
本发明的以上不同实施例的叙述已经用说明及叙述的目的而呈现，并非意图穷尽本发明的权益或是将本发明限制于所揭露的特定形式，并且修改与变异在上述教示之下是可能的，或是在实施本发明的时候需要修改与变异。所选出并叙述的实施例是为了解释本发明的原则与实施应用，使得本领域的技术人员可以利用本发明，而以不同的实施方式与不同的修改达到适合的特定应用。

Claims (10)

1.一种用以制造半导体器件的方法，其包括：
(a)形成多个栅极结构于半导体衬底上方，每个该栅极结构包括栅极电极与栅极硬掩模层的堆叠结构，该半导体衬底具有器件隔离结构；
(b)形成填满该多个栅极结构之间的空间的绝缘膜，所述绝缘膜以氧化物膜或氮化物膜形成；
(c)选择性蚀刻该绝缘膜的预定区域以将位线接触区域的半导体衬底暴露；
(d)将所暴露的半导体衬底施加C-HALO离子注入过程；
(e)移除该绝缘膜。
2.如权利要求1所述的方法，其中该栅极硬掩模层与该绝缘膜以具有不同蚀刻选择性的材料形成。
3.如权利要求2所述的方法，其中该栅极硬掩模层以氮化物膜形成且该绝缘膜以氧化物膜形成。
4.如权利要求2所述的方法，其中该栅极硬掩模层以氧化物膜形成且该绝缘膜以氮化物膜形成。
5.如权利要求1所述的方法，其中该绝缘膜的厚度为至
Figure FSB00000634791300012
6.如权利要求1所述的方法，其中步骤(c)包括：
(c-1)将该绝缘膜平面化直到暴露该栅极硬掩模层；
(c-2)形成光致抗蚀剂膜图案于所得产物的整个表面上，以定义位线接触区域；
(c-3)利用该光致抗蚀剂膜图案作为蚀刻掩模来蚀刻该绝缘膜，以将该位线接触区域的半导体衬底暴露；
(c-4)移除该光致抗蚀剂膜图案。
7.如权利要求6所述的方法，其中该光致抗蚀剂膜图案的移除过程利用O2等离子体方法实施。
8.如权利要求1所述的方法，其中该绝缘膜的蚀刻过程利用湿蚀刻方法实施，并且该湿蚀刻方法具有该栅极硬掩模层与该绝缘膜之间的蚀刻选择性。
9.如权利要求8所述的方法，其中该蚀刻过程利用HF或是缓冲氧化物蚀刻剂实施。
10.如权利要求1所述的方法，其中该绝缘膜的移除过程由利用HF或是缓冲氧化物蚀刻剂的湿蚀刻方法实施。
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