CN100454538C - 晶体管阵列及其制造方法、以及图像处理器件 - Google Patents

Abstract

本发明提供一种晶体管阵列和利用它的图像处理器件，在单一的绝缘性衬底上设置了多个晶体管，具有：利用由多晶硅构成的第1半导体层形成的多个多晶硅薄膜晶体管，形成在上述衬底上；多个具有非晶硅薄膜晶体管结构的功能元件，利用由非晶硅构成的第2半导体层形成，上述第2半导体层形成在上述第1半导体层的上层侧。在此，上述多晶硅薄膜晶体管及上述功能元件分别具有由导电体层构成的多个电极层，例如，上述功能元件的至少任何一个上述电极层与上述多晶硅薄膜晶体管的任何一个上述电极层设置在同一层中。

Description

晶体管阵列及其制造方法、以及图像处理器件

技术领域

本发明涉及晶体管阵列及其制造方法、以及使用该晶体管阵列的图像处理器件，尤其涉及具备多晶硅薄膜晶体管和非晶硅薄膜晶体管而构成的晶体管阵列的元件结构及其制造方法，以及应用该晶体管阵列的图像处理器件。

背景技术

近年来，随着提供必须进行个人认证的电子结算或***等服务，以及安全意识的提高等，关于利用如指纹等人类固有的身体数据来确定个人的个人认证技术(biometric technology即生物测定技术)的应用研究开发正广泛地进行。

另一方面，近年来，作为个人计算机或电视等视频设备的监视器、显示器，多使用液晶显示装置(LCD)或等离子显示装置等，并且，关于使用了作为下一代显示设备的有机电致发光元件(下面简称为“有机EL元件”)和发光二极管等自发光元件的显示器的实际应用和以普及为目标的研究开发，正在进行中。

如上所述的应用于个人认证技术(指纹认证技术)的图像处理器件、或液晶显示装置或有机EL显示器等图像显示装置，例如形成在玻璃衬底等绝缘性衬底上，具有由二维排列的显示象素或光敏器件等读取象素构成的象素阵列、和用于驱动该象素阵列的驱动电路。

在此，例如在图像显示装置中，为了进一步谋求低成本和小型化等，关于在形成有显示象素的衬底上一体地形成驱动电路的驱动电路一体型显示装置的开发正在进行中，并逐步趋于实用。在这样的驱动电路一体型液晶显示装置中，用多晶硅薄膜晶体管形成驱动电路，并用非晶硅薄膜晶体管形成显示象素中的驱动元件。此时，通过将多晶硅薄膜晶体管用于驱动电路，来获得较良好的工作特性，并且，可通过将非晶硅薄膜晶体管用于显示象素的驱动元件，来获得工作特性稳定的驱动元件。

但是，在如上所述的图像处理器件和图像显示装置中，存在有如下问题。即，在用多晶硅薄膜晶体管形成驱动电路、并用非晶硅薄膜晶体管形成显示象素等的象素阵列的驱动元件的结构中，多晶硅薄膜晶体管和非晶硅薄膜晶体管一同形成在共用的衬底上。在该情况下，多晶硅薄膜晶体管是这样形成的：将在衬底上形成的非晶硅膜例如通过激光照射进行结晶化，由此形成多晶硅层，并使用该多晶硅层来形成多晶硅薄膜晶体管。因此，在衬底上形成非晶硅薄膜晶体管和多晶硅薄膜晶体管的情况下，在衬底上形成非晶硅膜之后，需要这样的工序：仅对形成多晶硅薄膜晶体管的驱动电路形成区域有选择地进行结晶化，来局部形成多晶硅层。所以，例如，在通过激光照射进行非晶硅膜的结晶化时，需要高精度地控制激光照射位置，并需要扫描较细的激光束来对非晶硅膜有选择地进行结晶化。因此，要求制造装置的高精度，并且结晶化工序需要较长的时间，导致制造成本上升的问题。

此外，非晶硅膜的结晶化是将非晶硅膜加热处理600℃左右来进行的，因此，还存在有这样的问题：不能明确分开结晶化区域和非结晶化区域，从而，不能在衬底上充分靠近地设置由非晶硅薄膜晶体管构成的象素阵列和由多晶硅薄膜晶体管构成的驱动电路。

发明内容

本发明涉及具备多晶硅薄膜晶体管和非晶硅薄膜晶体管而构成的晶体管阵列、及使用了该晶体管阵列的图像处理器件，其优点如下：能够实现小型薄型化，并且，能够削减部件个数及制造工序，能够提供可靠性高的动作特性优良的元件结构及其制造方法。

为得到上述效果，本发明的第1种晶体管阵列，在单一的绝缘性衬底上设置了多个晶体管，其至少具有在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；上述晶体管阵列还具备：多个多晶硅薄膜晶体管，至少使用上述第1半导体层和由上述多个导电体层构成的至少一个电极层而形成；功能元件，具有至少使用上述第2半导体层和由上述多个导电体层构成的至少一个电极层而形成的多个非晶硅薄膜晶体管结构。

上述多晶硅薄膜晶体管及上述功能元件分别具有由上述多个导电体层构成的多个电极层，上述功能元件的至少某一个上述电极层与上述多晶硅薄膜晶体管的某一个上述电极层形成在同一层中。

上述晶体管阵列至少具有由上述多个导电体层构成的多个层间连接布线，该多个层间连接布线具有至少一个共用的导电体层，所述层间连接布线用于：上述多个多晶硅薄膜晶体管相互之间的连接；上述多个功能元件相互之间的连接；以及上述多个多晶硅薄膜晶体管和上述多个功能元件相互之间的连接。

上述晶体管阵列，具有：象素阵列，在上述衬底上的规定区域二维排列由上述功能元件构成的多个象素；驱动器电路，形成在与上述象素阵列邻接的周边区域，至少具有上述多晶硅薄膜晶体管而形成，使上述各象素动作。上述驱动器电路至少具有输出电路单元，该输出电路单元生成具有规定的信号电平的驱动控制信号，并对上述象素输出。上述输出电路单元至少包括：输入级的倒相器电路，分别输入具有第1电压振幅的第1输入信号、及成为上述第1输入信号的反转信号的第2输入信号，生成成为上述第1输入信号的反转信号的第3输入信号；输出级的倒相器电路，分别输入基于上述第1输入信号的信号电压、及上述第3输入信号，生成具有第2电压振幅的输出信号，该第2电压振幅比上述第1电压振幅大；自举电路单元，将上述第1输入信号及上述输出信号的电位差作为电压成分保持，并使输入到上述输出级的倒相器电路中的上述信号电压升压。至少上述输入级的倒相器电路、上述输出级的倒相器电路以及上述自举电路单元，包含具有单一的沟道极性的上述非晶硅薄膜晶体管而构成。

上述多个象素的每一个具有双栅极型薄膜晶体管结构，该双栅极型薄膜晶体管结构具备：夹着由上述第2半导体层构成的沟道区而形成的源电极及漏电极；在上述沟道区的上方及下方，分别隔着绝缘膜而形成的第1栅电极及第2栅电极。上述驱动器电路至少至少具备第1扫描驱动电路，该第1扫描驱动电路包括输出电路单元，该输出电路单元向上述第1栅电极施加对上述光传感器进行初始化的复位脉冲，上述输出电路单元仅包含上述非晶硅薄膜晶体管。上述驱动器电路还包括向上述第2栅电极施加读出脉冲的第2扫描驱动电路，上述第2扫描驱动电路仅包括上述多晶硅薄膜晶体管而构成。

为了得到上述效果，本发明的第2种晶体管阵列，被形成在单一的绝缘性衬底上，具有在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；上述晶体管阵列还具备驱动器电路，该驱动器电路至少包含多晶硅薄膜晶体管和非晶硅薄膜晶体管而构成，上述多晶硅薄膜晶体管至少使用了上述第1半导体层和由上述多个导电体层构成的至少一个电极层，上述非晶硅薄膜晶体管至少使用了上述第2半导体层和由上述多个导电体层构成的至少一个电极层。上述晶体管阵列在上述衬底上还设有二维排列了多个象素的象素阵列，上述驱动器电路使上述各象素在所希望的驱动状态下动作。上述驱动器电路至少包括输出电路单元，该输出电路单元对上述象素生成并输出具有规定的信号电平的驱动控制信号；上述输出电路单元具有生成上述驱动控制信号的电路部分；该电路部分仅包括上述非晶硅薄膜晶体管而构成。

为了得到上述效果，本发明的第3种晶体管阵列，被形成在单一的绝缘性衬底上，具有在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；上述晶体管阵列还具备至少包含电平移位电路的驱动器电路，该电平移位电路仅包含使用了上述第2半导体层的、具有单一的沟道极性的非晶硅薄膜晶体管而构成，生成具有规定的信号电平的信号，上述电平移位电路至少包括：输入级的倒相器电路，分别输入具有第1电压振幅的第1输入信号及作为上述第1输入信号的反转信号的第2输入信号，生成作为上述第1输入信号的反转信号的第3输入信号；输出级的倒相器电路，分别输入基于上述第1输入信号的信号电压及上述第3输入信号，生成具有第2电压振幅的输出信号，该第2电压振幅比上述第1电压振幅大；自举电路单元，将上述第1输入信号及上述输出信号的电位差作为电压成分保持，并使输入到上述输出级的倒相器电路的上述信号电压升压。上述输入级的倒相器电路至少在第1电源电压及第2电源电压之间串联连接了电流通路，包括使上述第2输入信号输入到控制端子的第1开关元件和使上述第1输入信号输入到控制端子的第1开关元件，将上述第1开关元件及上述2开关元件的连接接点的电位作为上述第3输入信号而输出，上述输出级的倒相器电路至少在上述第1电源电压及上述第2电源电压之间串联连接了电流通路，包括使基于上述第1输入信号的上述信号电压输入到控制端子的第3开关元件及使上述第3输入信号输入到控制端子的第4开关元件，从上述第3开关元件及上述第4开关元件的连接接点将上述输出信号作为上述扫描信号而输出；上述自举电路单元至少包括电容元件和第5开关元件，该电容元件设置在上述第3开关元件的控制端子与上述第3开关元件及上述第4开关元件的上述连接接点之间，并保持上述电压成分；该第5开关元件与上述第3开关元件的控制端子连接，阻碍保持在上述电容元件上的电荷的移动。

为了得到上述效果，本发明的图像处理器件，至少具有单一的绝缘性衬底和在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；上述图像处理器件还具备：驱动器电路，包含至少使用上述第1半导体层和由上述多个导电体层构成的至少一个电极层形成的多晶硅薄膜晶体管而构成；象素阵列，二维地排列着多个象素，上述各象素具有使用上述第2半导体层形成的非晶硅薄膜晶体管结构上述多晶硅薄膜晶体管及上述象素分别具有由导电体层构成的多个电极层；上述象素的至少任意一个上述电极层与上述多晶硅薄膜晶体管的任意一个上述电极层，设置在同一层中。上述图像处理器件，至少具有由多个层间连接布线构成的布线连接区域，由用于将上述多个多晶硅薄膜晶体管和上述多个象素相互连接的、多个导电体层构成，上述多个层间连接布线至少具备一个共用的导电体层。上述象素是显示所希望的图像信息的显示象素；上述驱动器电路至少具备扫描驱动电路，该扫描驱动电路输出将排列在上述象素阵列中的任意行的上述象素设定为选择状态的扫描信号；该扫描驱动电路至少具有输出上述扫描信号的电平移位电路；上述电平移位电路仅包含非晶硅薄膜晶体管而构成，该非晶硅薄膜晶体管采用上述第2半导体层而形成。此外，上述象素是对载置于上述检测面上的被摄体的图像进行读取的双栅极型光传感器，该双栅极型光传感器具有：中间夹着沟道区而形成的源电极及漏电极，该沟道区使用上述第2半导体层来形成；在上述沟道区的上方及下方，分别隔着绝缘膜而形成的第1栅电极及第2栅电极；载置了被摄体的检测面，形成在上述第1栅电极的上方，上述驱动器电路至少具备第1扫描驱动电路，该第1扫描驱动电路包括电平移位电路，该电平移位电路向上述第1栅电极施加对上述光传感器进行初始化的复位脉冲，上述电平移位电路仅包括使用上述第2半导体层而形成的非晶硅薄膜晶体管。上述驱动器电路还包括向上述第2栅电极施加读出脉冲的第2扫描驱动电路，上述第2扫描驱动电路仅包括上述多晶硅薄膜晶体管而构成。

为了得到上述效果，本发明的晶体管阵列的制造方法，该晶体管阵列是在单一的绝缘性衬底上设置了多个晶体管，至少包括以下工序：在上述衬底上形成由多晶硅构成的第1半导体层的工序；利用上述第1半导体层来形成多晶硅薄膜晶体管的工序；以上述沉底为基准，隔着绝缘膜，在上述第1半导体层的上层侧形成由非晶硅构成的第2半导体层的工序；利用上述第2半导体层，来形成具有非晶硅薄膜晶体管结构的功能元件的工序。

上述晶体管阵列的制造方法，包括：至少利用上述多晶硅薄膜晶体管，来形成使上述功能元件动作的驱动器电路的工序。

上述晶体管阵列的制造方法，其特征在于，包括利用上述第2半导体层形成非晶硅薄膜晶体管的工序；形成上述驱动器电路的工序包括：利用上述多晶硅薄膜晶体管及非晶硅薄膜晶体管，来形成该驱动器电路的工序。形成上述第1半导体层的工序是在第1温度条件下实施；形成上述第2半导体层的工序是在最高温度比上述第1温度条件低的第2温度条件下实施。上述形成多晶硅薄膜晶体管的工序及形成上述功能元件的工序，分别包括形成由导电体层构成的多个电极层的工序，上述形成多个电极层的工序包括：将上述功能元件的至少任意一个电极层和上述多晶硅薄膜晶体管的至少任意一个电极层同时形成的工序。

上述功能元件是采用了上述第2半导体层的非晶硅薄膜晶体管；同时形成上述电极层的工序中，将上述非晶硅薄晶体管的栅电极与上述多晶硅薄膜晶体管的栅电极同时形成。或者，上述功能元件具有双栅极型薄膜晶体管结构，包括：中间夹着由上述第2半导体层构成的沟道区而形成的源电极及漏电极；在上述第2半导体层的上方及下方，分别隔着绝缘膜而形成的第1栅电极及第2栅电极，同时形成上述电极层的工序中，将上述第2栅电极与上述多晶硅薄膜晶体管的栅电极同时形成。

附图说明

图1是表示有关本发明的晶体管阵列的元件结构的第1实施方式的概略剖面图。

图2A～2D、图3A～3D、图4A～4C是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的工序剖面图。

图5是表示有关本发明的晶体管阵列的元件结构的第2实施方式的概略剖面图。

图6A～6D、图7A、7B是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的工序剖面图。

图8是表示有关本发明的晶体管阵列的元件结构的第3实施方式的概略剖面图。

图9A～9C是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的过程剖面图。

图10是表示有关本发明的晶体管阵列的元件结构的第4实施方式的概略剖面图。

图11A～11D是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的工序剖面图。

图12是表示有关本发明的晶体管阵列的元件结构的第5实施方式的概略剖面图。

图13A～13D是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的工序剖面图。

图14是表示有关本发明的晶体管阵列的元件结构的第6实施方式的概略剖面图。

图15A～15C、图16A、16B是表示具有有关本元件结构的图像处理器件的制造方法的工序剖面图。

图17是表示可用于有关本发明的晶体管阵列的层间连接布线结构的一例的概略剖面图。

图18是表示将有关本发明的晶体管阵列适用于图像处理器件时的一例的概略整体结构图。

图19是表示上述光敏器件阵列中基本的驱动控制方法的时序图。

图20是将本应用例的图像处理器件适用于指纹读取装置的情况下的主要部分剖面图。

图21是示出可在本应用例的图像处理器件中适用的顶部栅极驱动器或底部栅极驱动器的一结构例的概略框图。

图22是示出可在本结构例的顶部栅极驱动器或底部栅极驱动器中适用的移位寄存器电路单元的一例的电路结构图。

图23A～23D是适用于本结构例的移位寄存器电路单元的和输出缓冲单元的逻辑元件的电路结构图。

图24是示出可适用于本适用例的图像处理器件的源极驱动器的第一结构例的概略框图。

图25是用于说明本结构例的源极驱动器的功能的电路概念图。

图26是示出可适用于本结构例的源极驱动器的移位寄存器电路单元的一例的电路结构图。

图27是示出可适用于本结构例的源极驱动器的预充电电路单元、取样电路单元、源极跟随器电路单元和并串联变换电路单元的一例的电路结构图。

图28是可适用于本适用例的图像处理器件的源极驱动器的第二结构例的概略框图。

图29是用于说明本结构例的源极驱动器的功能的电路示意图。

图30是示出可适用于本结构例的源极驱动器的预充电电路单元、并串联变换单元、源极跟随器电路单元和复位电路单元的一例的电路结构图。

图31是示出可适用于本应用例的图像处理器件的驱动控制方法的一列的时序图。

图32是将本发明的晶体管阵列适用于图像处理器件的情况下的第二例的概略整体结构图。

图33是示出可适用于本适用例的图像处理器件的顶部栅极驱动器的一结构例的概略框图。

图34是示出可适用于本结构例的顶部栅极驱动器的输出缓冲单元和电平位移电路单元的一例的电路结构图。

图35是示出本结构例的电平移位电路单元的各端子和接点上的信号电压变化的模拟结果。

具体实施方式

下面，基于附图所示的实施方式，详细说明本发明的晶体管阵列和其制造方法以及图像处理器件。

<第1实施方式>

首先，对本发明的晶体管阵列及其制造方法进行说明。

【元件结构】

图1是示出本发明的晶体管阵列元件结构的第1实施方式的概略剖面图。

在此，图1中为了简化说明，将使用多晶硅半导体层和非晶硅半导体层的场效应型晶体管(薄膜晶体管)分别只示出了一个或多个，并省略了将这些相互连接起来的布线层或用于与器件外部连接的引出布线等。

本实施方式的晶体管阵列的元件结构如图1所示，例如，在单一的绝缘衬底SUB的一面侧的规定区域，混合且一体地形成了n沟道型场效应晶体管(非晶硅薄膜晶体管；功能元件)FETx和p沟道型及n沟道型场效应晶体管(低温多晶硅薄膜晶体管)FETp及FETn，n沟道型场效应晶体管FETx使用了由非晶硅构成的半导体层(非晶硅半导体层；第二半导体层)，p沟道型及n沟道型场效应晶体管FETp及FETn使用了由低温多晶硅构成的半导体层(多晶硅半导体层；第一半导体层)。

具体来说，如图1所示，p沟道型场效应晶体管FETp例如包括：形成p型沟道区的半导体层21p，其位于在衬底SUB的一面侧的表面上形成的氮化硅膜(SiN)等绝缘膜31及氧化硅膜(SiO₂)等绝缘膜32的上面，由低温多晶硅构成；在该半导体层21p的两端形成的、由P⁺硅构成的杂质层(欧姆接触层)22p；由导电体层形成的栅电极Gp，在半导体层21p的上方(图上方)隔着绝缘膜(栅极绝缘膜)33而形成，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成；由导电体层形成的电极层(源电极和漏电极)24p，通过在该栅电极Gp上层叠的绝缘层34和上述绝缘层33中形成的接触孔，与各杂质层22p连接，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成。

此外，如图1所示，n沟道型场效应晶体管FETn例如包括：形成n型沟道区的n型半导体层21n，在衬底SUB的一面侧的表面上形成的上述绝缘膜31和32上面，由低温多晶硅构成；在该半导体层21n的两端形成且由n^-硅构成的杂质层23n；进一步在其两端(外侧)形成的、由n⁺硅构成的杂质层(欧姆接触层)22n；由导电体层形成的栅电极Gn，在半导体层21n上方隔着与上述相同的绝缘膜(栅极绝缘膜)33而形成，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成；由导电体层形成的电极层(源电极和漏电极)24n，通过在该栅电极Gn上层叠的与上述相同的绝缘层34及上述绝缘层33中形成的接触孔，与各杂质层22n连接，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成。

另外，如图1所示，场效应晶体管FETx例如包括：由导电体层形成的栅电极Gx，形成在覆盖电极层(源电极、漏电极)24p、24n而形成的绝缘膜(氮化硅膜)35上面，上述电极层24p、24n设置于在上述衬底SUB的一面侧层叠形成的上述场效应型晶体管FETp和FETn上面，所述导电体层由例如从铬、铬合金、铝、铝合金等中选择的导电性材料构成；半导体层(非晶硅半导体层)11，由非晶硅构成并形成沟道区，是在该栅电极Gx的上方隔着绝缘膜36而形成；阻塞绝缘膜(阻塞膜)14，在上述半导体11的上方例如由氮化硅膜形成；杂质层(欧姆接触层)17、18，形成在半导体层11上的阻塞绝缘膜14的两端，由n⁺硅构成；由导电体层形成的电极层(源电极12和漏电极13)，形成在所述杂质层17、18上，该导电层由例如从铬、铬合金、铝、铝合金等中选择的导电性材料构成；绝缘层(保护绝缘层)37，包含所述半导体层11及阻塞绝缘膜14、源电极12、漏电极13且在绝缘膜36上层叠而形成。

即，在本元件结构中，如图1所示，场效应晶体管FETx与场效应晶体管FETp、FETn不相互共用电极层，而是各自独立形成，并且场效应晶体管FETx以衬底SUB为基准，形成在比场效应晶体管FETp、FETn更靠上层的一侧。

换句话说，意味着：至少在场效应晶体FETx中适用的、由非晶硅构成的半导体层(沟道区)11，相对于在p沟道型及n沟道型场效应晶体管FETp、FETn中适用的、由低温多晶硅构成的半导体层(沟道区)21p、21n，形成在以(衬底SUB侧)为基准的上层一侧。

(制造方法)

接着，参照附图说明具有上述的元件结构的晶体管阵列的制造方法。

图2A～2D、图3A～3D、图4A～4C是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的过程剖面图。

再有，在下面的说明中，“第1工序”至“第11工序”的表述是为了便于说明而采用的，其中间可以有任何的附加工序，或者可以变更为可置换的其他工序，并不是与实际制造工序直接关联的工序。

首先，在第1工序中，如图2A所示，在玻璃衬底等透明的绝缘衬底SUB的一面侧整个区域，例如，采用等离子CVD法等成膜法，依次层叠形成由氮化硅构成的绝缘膜(氮化硅膜)31、由氧化硅构成的绝缘膜(氧化硅膜)32、非晶硅膜21a。在此，形成非晶硅膜21a(第2半导体层)的工序是在以大概300℃左右的温度为最高温度的温度条件(第2温度条件)下执行。

接着，在第2工序中，如图2B所示，对非晶硅膜21a实施退火处理来进行脱氢化处理，之后，通过采用准分子激光器等的结晶化处理，将脱氢化非晶硅膜进行多晶硅化(多结晶化)，来形成多晶硅膜(第1半导体层)21b。在此，将非晶硅进行多晶硅化而形成多晶硅膜的工序是在以大概600℃左右的温度为最高温度的温度条件(第1温度条件)下执行。

接着，在第3工序中，如图2C所示，通过未图示的光刻掩膜(采用光刻技术，对应于规定的图形蚀刻形成的抗蚀剂掩膜)，将例如氟(B)离子等p型杂质离子掺入到多晶硅膜21b中，在与成为场效应晶体管FETp的沟道区的半导体层(多晶硅膜21b)的两端相邻接的区域，形成p⁺硅层22pa。

同样，通过未图示的光刻，例如将磷(P)离子等n型杂质离子掺入到多晶硅膜21b中，在与成为场效应晶体管FETn的沟道区的半导体层(多晶硅膜21b)的两端相邻接的区域，形成n^-硅层23na，并在与该n^-硅层23na的两端相邻接的区域形成n⁺硅层22na。

在此，对于在该第3工序中形成的p⁺硅层22pa、n^-硅层23na及n⁺硅层22na的形成顺序，没有特别限制，可设定任意的顺序来形成。

接着，在第4工序中，如图2D所示，采用未图示的光刻掩膜，对多晶硅膜21b实施构图(蚀刻)，由此仅留下：场效应晶体管FETp的形成区域，即在上述第3工序中形成的半导体层21p及p⁺硅层22pa(由p⁺硅层构成的杂质层22p；欧姆接触层)；以及，场效应晶体管FETn的形成区域，即半导体层21n及n^-硅层23na(由n^-硅层构成的杂质层23n)、n⁺硅层22na(由n⁺硅层构成的杂质层22n；欧姆接触层)。

之后，在第5工序中，如图3A所示，至少在包括上述半导体层21p和杂质层22p、以及半导体层21n和杂质层23n、杂质层22n的区域，例如采用等离子CVD法等形成由氧化硅构成的绝缘膜(栅极绝缘膜)33之后，进一步，采用溅射法或蒸镀法等成膜法，例如层叠形成铝合金或铬合金等金属膜，之后采用未图示的光刻掩膜，将该金属膜构图成为规定的电极形状，由此，在同一工序中，同时形成场效应晶体管FETp、FETn的栅电极Gp、Gn。

接着，如图3B所示，在第6工序中，至少在包括上述栅电极Gp、Gn的区域，例如采用等离子CVD法等，形成由氮化硅构成的绝缘膜34之后，采用未图示的光刻掩膜，至少形成接触孔(源极接触孔和漏极接触孔)CHLp、CHLn，该接触孔CHLp、CHLn从该绝缘膜34的上表面贯通绝缘膜34、33而到达由场效应晶体管FETp的p⁺硅构成的杂质层22p和由场效应晶体管FETn的n⁺硅构成的杂质层22n。

之后，在第7工序中，如图3C所示，例如，采用溅射法等，将铝合金或铬合金等金属膜埋入上述接触孔CHLp、CHLn的内部，并且，在绝缘膜34上层叠形成之后，采用未图示的光刻掩膜，通过将该金属膜构图成规定的电极形状，来形成成为场效应晶体管FETp、FETn的源电极和漏电极的电极布线24p、24n。

由此，至少在图的左侧区域，形成由多个场效应晶体管(低温多晶硅薄膜晶体管)FETp、FETn构成的功能电路。

之后，在第8工序中，如图3D所示，例如采用等离子CVD法等，在衬底SUB的一面侧整个区域，覆盖上述电极布线24p、24n而形成由氮化硅构成的绝缘膜35，之后，再利用溅射法或蒸镀法等，层叠形成例如铝合金或铬合金等金属膜，之后，通过采用未图示的光刻掩膜将该金属膜构图成规定的电极形状，由此在场效应晶体管FETx的形成区域形成栅电极Gx。

接着，在第9工序中，如图4A所示，例如采用等离子CVD法等，在至少包括上述栅电极Gx的区域上，形成由氮化硅构成的绝缘膜(栅极绝缘膜)36之后，进一步，依次形成由非晶硅膜(第2半导体层)11a、由氮化硅构成的绝缘膜，之后，用未图示的光刻掩膜构图由该氮化硅构成的绝缘膜，从而在与底部栅电极BGx和栅电极Gx的形成区域相对应的非晶硅膜11a上，形成阻塞绝缘膜(阻塞膜)14。再有，非晶硅膜11a与上述第1工序同样，在大致300℃左右的温度条件(第2温度条件)下形成。

在此，阻塞绝缘膜14是用于保护由非晶硅膜11a构成的沟道区(后述的半导体层11)不在后续工序受损伤的构件。由于该阻塞绝缘膜14和非晶硅膜11a(半导体层11)的界面状态对场效应晶体管FETx的元件特性带来较大的影响，因此，非晶硅膜11a和阻塞绝缘膜14最好在真空中连续成膜，来防止界面被污染。

接着，在第10工序中，如图4B所示，在包括非晶硅膜11a和阻塞绝缘膜14的区域上，例如采用等离子CVD法等形成非晶硅膜，并且，例如在该非晶硅膜中掺入磷(P)离子等n型杂质离子，来形成由n⁺硅构成的杂质层之后，与场效应晶体管FETx的形成区域(大体上为上述的栅电极Gx的形成区域)相对应地形成半导体层11和杂质层17、18，即，采用未图示的光刻掩膜构图杂质层和非晶硅膜11a，在场效应晶体管FETx的形成区域形成半导体层11，并在该半导体层11上的阻塞绝缘膜14的两端，形成作为欧姆接触层的、由n⁺硅构成的杂质层17、18。

该杂质层17、18分别是为了使后述的源电极12、漏电极13以及半导体层11良好地电连接(欧姆连接)、并防止逆电场中的漏电流而形成的。此外，用于形成杂质层17、18的非晶硅膜也与上述第1工序同样，在大概300℃左右的温度条件下形成。

之后，在第11工序中，如图4C所示，采用溅射法或蒸镀法等，在至少包含上述杂质17、18的区域上，层叠形成例如铝合金或铬合金等金属膜之后，采用未图示的光刻掩膜，将该金属膜构图成规定的电极形状，由此，至少在上述杂质层17、18上层叠形成延伸的源电极12和漏电极13。

由此，至少在图的右侧区域，形成由场效应晶体管(非晶硅薄膜晶体管)FETx构成的功能电路。

之后，在衬底SUB的一面侧的整个区域，至少用等离子CVD法等层叠形成由氮化硅构成的绝缘膜37，由此，完成具有如图1所示的元件结构的晶体管阵列。

根据具有这样的元件结构和制造方法的晶体管阵列，在单一的绝缘衬底SUB上，可将采用低温多晶硅半导体层的场效应晶体管FETp、FETn、和采用非晶硅半导体层的场效应晶体管FETx进行混合，并以薄膜结构一体形成，因此，能够实现小型且薄型的晶体管阵列。

此外，根据本实施方式的晶体管阵列的元件结构和制造方法，至少将构成场效应晶体管FETx的非晶硅半导体层(半导体层11)，形成在用于场效应晶体管FETp、FETn的低温多晶硅半导体层(由半导体层21p和p⁺硅构成的杂质层22p，以及由半导体层21n和n^-硅构成的杂质层23n、由n⁺硅构成的杂质层22n)的上层，并在上述的一系列制造工序中，在形成低温多晶硅半导体层的工序(上述第2和第3工序)之后，可采用进行形成低温多晶硅半导体层的工序(上述第9和第10工序)，因此，可良好地保持场效应晶体管FETp、FETn和场效应晶体管FETx的各元件特性。

即，例如在第9和第10工序中所示的成膜时的温度条件较低(大概为300℃左右)的、非晶硅半导体层的形成工序之后，执行如第2和第3工序中所示的成膜时的温度条件较高(大概为600℃左右)的、低温多晶硅半导体层的形成工序的情况下，在已形成的非晶硅半导体层中进行脱氢，因此，在场效应晶体管FETx中不能实现足够的电子迁移率，有可能产生元件特性恶化的现象。

因此，在本实施方式中，通过在前一工序中形成需要较高温的温度条件的低温多晶硅半导体层之后，在后一工序中形成可在较低的温度下成膜的非晶硅半导体层，从而可良好地保持采用了低温多晶硅半导体层的场效应晶体管的元件特性，因此，能够实现工作特性优良的晶体管阵列。

此外，在本实施方式的制造方法中，在第2工序的多晶硅半导体层的形成工序中，使形成在衬底上的非晶硅膜的整个面结晶化来形成多晶硅半导体层，而不需要现有技术中仅对特定的区域有选择地进行结晶化的工序，因此能够使制造工序简化，制造装置简化，降低制造成本。

此外，在多晶硅半导体层的上层侧形成非晶硅半导体层，多晶硅薄膜晶体管和非晶硅薄膜晶体管分开形成在不同的层上，所以，能够将多晶硅薄膜晶体管和非晶硅薄膜晶体管非常靠近地设置，因此，能够将驱动电路靠近象素阵列而设置，能够使晶体管阵列面积较小，使装置规模小型化。

此外，将本实施方式的晶体管阵列适用于后述的驱动电路，并利用采用了非晶硅半导体晶体管的场效应晶体管(场效应晶体管FETx)来构成该驱动电路的输出电路单元(电平移位电路单元)，并且，利用采用了多晶硅半导体晶体管的场效应晶体管(场效应晶体管FETp、FETn)来构成该驱动电路的其他内部电路单元，由此，在内部电路单元中，使得场效应晶体管(多晶硅薄膜晶体管)的导通电流较大，使电子迁移率较大，因此，可使信号生成等电路工作较迅速地进行，另一方面，由于在输出电路单元中包括具有较高耐压特性的非晶硅薄膜晶体管，因此，可良好地生成具有较大的电压振幅的信号。

<第2实施方式>

下面，参照附图说明本发明的晶体管阵列的元件结构和该制造方法的第2实施方式。

(元件结构)

图5是表示有关本发明的晶体管阵列的元件结构的第2实施方式的概略剖面图。

在此，在同上述的第1实施方式(参照附图1)相同的结构上，标注相同标记，并省略对其说明。再有，在附图5中，为了简化说明，将使用多晶硅半导体层和非晶硅半导体层的场效应晶体管仅示出了一个或多个，此外，图示中省略了将这些相互连接的布线层或用于与器件外部连接的引出布线等。

在上述的第1实施方式的元件结构和其制造方法中，场效应晶体管FETp、FETn和场效应晶体管FETx不共用导电体层，而在下层侧(衬底侧)形成场效应晶体管FETp、FETn，在其上层侧形成场效应晶体管FETx，分别独立形成。但是，在本实施方式中，将场效应晶体管FETp、FETn和场效应晶体管FETx的一部分导电体层(栅电极)形成在同一层上，并共用该导电体层。

具体来说，如图5所示，场效应晶体管FETp、FETn包括：由低温多晶硅构成的半导体层(沟道区)21p、21n，分别形成在氮化硅膜41和氧化硅膜42(分别相当于上述的绝缘膜31和32)之上，该氮化硅膜41和氧化硅膜42形成在衬底SUB的一面侧的表面；在该半导体层21p的两端形成且由P⁺硅构成的杂质层22p；在半导体层21n的两端形成的、由n^-硅构成的杂质层23n和由n⁺硅构成的杂质层22n；由导电体层形成的栅电极Gp、Gn，在各半导体层21p、21n的上方隔着绝缘膜43(栅极绝缘膜：相当于上述的绝缘膜33)形成，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成；电极层(源电极和漏电极)24p、24n，通过接触孔与各杂质层22p、22n连接，所述接触孔贯通层叠在所述栅电极Gp、Gn上的绝缘层44、45及上述绝缘层43而形成；绝缘层(保护绝缘膜)46，层叠在该电极层24p、24n上。

此外，如图5所示，场效应晶体管FETx包括：由导电体层形成的栅电极Gx，在衬底SUB的一面侧表面上层叠形成的上述氮化硅膜41、氧化硅42及绝缘膜43的上面形成，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成；由非晶硅构成的半导体层(沟道区)11，在所述栅电极Gx的上方隔着与上述相同的绝缘膜(栅极绝缘膜)44而形成；形成在该半导体层11上面的阻塞绝缘膜(阻塞膜)14；杂质层17、18，形成在半导体层11上面的阻塞绝缘膜14的两端；形成在该杂质层17、18上面的源电极12和漏电极13；与上述相同的绝缘层45、46，层叠在半导体层11及阻塞绝缘膜14、源电极12、漏电极13的上方。

即，在本元件结构中，如图5所示，与上述第1实施方式同样，适用于场效应晶体管FETx的、由非晶硅构成的半导体层(沟道区)11，至少形成在适用于p沟道型及n沟道型场效应晶体管FETp、FETn的、由低温多晶硅构成的半导体层(沟道区)21p、21n的上层侧，并且，构成场效应晶体管FETx的栅电极Gx与构成场效应晶体管FETp、FETn的栅电极Gp、Gn形成在同一层中。

(制造方法)

下面，参照附图说明具有上述的元件结构的晶体管阵列的制造方法。

图6A～6D、图7A、7B是表示具有本实施方式涉及的元件结构的晶体管阵列的制造方法的工序剖面图。

此外，对于与上述的第1制造方法相同的工序简化说明或省略。再有，在下面的说明中，“第1工序”至“第10工序”的表述是为了便于说明而采用的，其中间可以有任何的附加工序，或者可以变更为可置换的其他工序，并不是与实际制造工序直接关联的工序。

首先，在上述的第1实施方式中，如第1至第4工序(附图2A～2D)所示，在透明的绝缘衬底SUB的一面侧整个区域，依次层叠形成绝缘膜(氮化硅膜)41、绝缘膜(氧化硅膜)42、非晶硅膜21a，之后，在对非晶硅膜21a实施了多晶硅化的多晶硅膜21b的规定区域掺入杂质离子，从而在构成场效应晶体管FETp和FETn的半导体层21p、21n的各两端区域，形成p⁺硅层22pa、n^-硅层23na及n⁺硅层22na。

之后，进行构图(蚀刻)，仅留下与场效应晶体管FETp和FETn的各形成区域对应的半导体层21p和由p⁺硅构成的杂质层22p，以及半导体层21n和由n^-硅构成的杂质层23n、由n⁺硅构成的杂质层22n。

接着，如图6A所示，在第5工序中，至少在包括半导体层21p和杂质层22p、以及及半导体层21n和杂质层23n、22n的区域上面，例如采用等离子CVD法等形成由氧化硅构成的绝缘膜(栅极绝缘膜)43之后，进一步采用溅射法或蒸镀法等，例如层叠形成铝合金或铬合金等金属膜，之后，采用未图示的光刻掩膜，通过将该金属膜构图成规定的电极形状，由此在同一工序中同时形成场效应晶体管FETp、FETn的栅电极Gp、Gn，以及场效应晶体管FETx的栅电极Gx。

接着，如图6B所示，在第6工序中，至少在包括上述栅电极Gp、Gn、Gx的区域上，例如采用等离子CVD法等，依次层叠形成由氮化硅构成的绝缘膜(栅极绝缘膜)44、和非晶硅膜11a之后，在与栅电极Gx的形成区域对应的非晶硅膜11a上，形成阻塞绝缘膜(阻塞膜)14。

接着，如图6C所示，在第7工序中，至少在包括非晶硅膜11a和阻塞绝缘膜14的区域上，例如采用等离子CVD法等形成非晶硅膜，并且在该非晶硅膜中掺入n型杂质离子，来形成由n⁺硅构成的杂质层之后，与场效应晶体管FETx的形成区域(大体上为上述的栅电极Gx的形成区域)相对应地构图杂质层和非晶硅膜11a，来形成半导体层11和由n⁺硅构成的杂质层17、18。

之后，如图6D所示，在第8工序中，至少在杂质层17、18上层叠形成金属膜之后，将该金属膜构图成规定的电极形状，来形成场效应晶体管FETx的源电极12和漏电极13，并在衬底SUB的一面侧的整个区域层叠形成绝缘膜45。

由此，至少在图的右侧区域，形成由场效应晶体管(非晶硅薄膜晶体管)FETx构成的功能电路。

接着，如图7A所示，在第9工序中，形成接触孔(源极接触孔和漏极接触孔)CHLp、CHLn，该接触孔CHLp、CHLn至少从该绝缘膜45的上表面贯通各绝缘层45、44、43后到达场效应晶体管FETp和FETn的杂质层22p和22n。

接着，如图7B所示，在第10工序中，采用溅射法等，例如，将铝合金或铬合金等金属膜埋入接触孔CHLp、CHLn的内部，并在绝缘膜45上层叠形成后，通过将该金属膜构图成规定的电极形状，来形成成为场效应晶体管FETp和FETn的源电极和漏电极的电极布线24p、24n。

由此，至少在图的左侧区域，形成由多个场效应晶体管(低温多晶硅薄膜晶体管)FETp和FETn构成的功能电路。

之后，在衬底SUB的一面侧的整个区域，通过至少层叠形成绝缘膜(保护绝缘膜)46，来完成具有图5所示的元件结构的晶体管阵列。

因此，根据具有上述元件结构和制造方法的图像处理器件，与上述的第1实施方式同样，可在单一的绝缘性衬底SUB上，将采用了低温多晶硅半导体层的场效应晶体管FETp、FETn、和采用了非晶硅半导体层的场效应晶体管FETx进行混合、并以薄膜结构一体地形成，因此，能够实现可小型且薄型化地晶体管阵列。

此外，将用于场效应晶体管FETp、FETn的低温多晶硅半导体层，设置在构成场效应晶体管FETx的非晶硅半导体层的下层，并在上述的一系列制造工序中，在形成低温多晶硅半导体层之后，采用形成非晶硅半导体层的工序，因此，能够良好地保持场效应晶体管FETp、FETn和场效应晶体管FETx的各元件特性。

再有，作为本实施方式特有的效果，采用了至少将场效应晶体管FETp、FETn和场效应晶体管FETx的一部分导电体层(栅电极Gp、Gn以及栅电极Gx)设置在同一层中的结构，因此，可在同一工序(共用工序)中同时形成这些导电层，可谋求制造工序的缩短和制造成本的降低。

<第3实施方式>

下面，参照附图说明本发明的晶体管阵列的元件结构和该制造方法的第3实施方式。

(元件结构)

图8是表示有关本发明的晶体管阵列的元件结构的第3实施方式的概略剖面图。

在此，在同上述的第1实施方式(参照附图1)相同的结构上，标注同一标记，并省略说明。再有，在附图8中，为了简化说明，将使用多晶硅半导体层和非晶硅半导体层的场效应晶体管仅示出了一个或多个，此外，图示中省略了将这些相互连接的布线层或用于与器件外部连接的引出布线等。

在上述的第1实施方式的元件结构和其制造方法中，说明了场效应晶体管FETp、FETn和场效应晶体管FETx不共用导电体层，而在单一的衬底SUB上混合形成的结构。但是，在本实施方式中，代替上述场效应晶体管FETx，而采用了这样的机构：使用了非晶硅半导体层的多个功能元件(光敏器件)不与场效应晶体管FETp、FETn共用导电体层，而在单一的衬底SUB上一体形成。

在此，如图8所示，可适用于本实施方式的场效应晶体管FETp、FETn具有同上述第1实施方式中示出的晶体管阵列(参照附图1)相等的元件结构，因此省略具体说明。

如图8所示，可适用于本实施方式的晶体管阵列的光敏器件PS，例如包括：底部栅电极(第2栅电极)BGx，对于可见光不透明且由导电体层构成，其在被覆电极层24p、24n而形成的氮化硅膜35上形成，所述电极层24p、24n设置于在衬底SUB的一面侧表面层叠形成的上述p沟道型场效应晶体管FETp及n沟道型场效应晶体管FETn之上，所述导电体层例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成；由非晶硅构成的半导体层51，在所述底部栅电极BGx的上方，隔着同上述相同的绝缘膜(下部栅极绝缘膜)36而形成，形成沟道区；阻塞绝缘膜(阻塞膜)54，形成在所述半导体层51的上方(图上方)，例如由氮化硅膜形成；由n⁺硅构成的杂质(欧姆接触层)57、58，形成在半导体层51上的阻塞绝缘膜54的两端；电极层(源电极52和漏电极53)，对于可见光不透明且由导电体层构成，其形成在所述杂质层57、58之上，所述导电体层由例如由从铬、铬合金、铝、铝合金等中选择的导电性材料构成；顶部栅电极(第1栅电极)TGx，对于可见光具有透射性且由导电体层构成，其在半导体层51和阻塞绝缘膜54的上方，隔着同上述相同的绝缘膜(上部栅极绝缘膜)37而形成，所述导电体层例如由氧化锡膜或ITO膜(铟一锡氧化膜)等透明电极层构成；绝缘层(绝缘保护膜)38，层叠在包括所述该顶部栅电极TGx的绝缘膜37上。

在此，本实施方式中，上述的绝缘膜(绝缘层)31～38分别由氮化硅膜或氧化硅膜等透光性的透明绝缘膜形成。

如上所述，本实施方式的光敏器件PS大致具有如下的结构：在上述的第1实施方式中所示的、采用非晶硅半导体层的场效应晶体管FETx的元件结构上，在非晶硅半导体层的上方，隔着绝缘膜(顶部栅极绝缘膜)而附加了顶部栅电极TGx。即，本实施方式的光敏器件PS具有所谓双栅极型薄膜晶体管结构，即，在由激励光(此处是可见光)入射而产生电子-空穴对的、由共用的非晶硅构成的半导体层(沟道区)51的上方和下方，分别设置了栅电极(顶部栅电极TGx和底部栅电极BGx)。

在此，光敏器件PS与上述的第1实施方式同样，至少适用于光敏器件PS且由非晶硅构成的半导体层51，形成在适用于p沟道型和n沟道型场效应晶体管FETp、FETn且由低温多晶硅构成的半导体层21p、21n的上层侧，并且，光敏器件PS和场效应晶体管FETp、FETn不相互共用导电体层，而各自独立形成。

(制造方法)

下面，参照附图说明具有上述的元件结构的晶体管阵列的制造方法。

图9A～9C是表示具有有关本实施方式的象素结构的晶体管阵列的制造方法的工序剖面图。

再有，如上所述，具有本元件结构的光敏器件PS同上述的第1实施方式中所示的场效应晶体管FETx的元件结构大体相同，因此，下面示出的制造方法所采用的各工序中，该场效应晶体管FETx中的从栅电极Gx到源电极12及漏电极13的各形成工序与第1实施方式相同，简化或省略其说明。此外，在下面的说明中，“第1工序”至“第10工序”的表述是为了便于说明而采用的，并不是与实际制造工序直接关联的工序。

首先，同上述的第1实施方式中的第1至第7工序(附图2A～2D和附图3A～3C)中所示出的制造方法同样，在衬底SUB的一面侧的整个区域层叠形成的绝缘膜31、32上-在图的左方区域，形成采用了多晶硅半导体层的多个场效应晶体管(低温多晶硅薄膜晶体管)FETp、FETn。

接着，如图9A所示，在第8工序中，在衬底SUB的一面侧的整个区域形成覆盖电极布线24p、24n的绝缘膜35之后，层叠形成铝合金或铬合金等具有遮光性的金属膜，并将该金属膜构图成电极形状，由此，在各光敏器件PS的形成区域形成底部栅电极BGx。

接着，如图9B所示，在第9工序中，与上述的第1实施方式中示出的第9至第10工序同样，在底部栅电极BGx上，隔着绝缘膜(下部栅极绝缘膜)36按照规定的形状形成半导体层51(相当于上述的半导体层11)、阻塞绝缘膜54(相当于上述的阻塞绝缘膜14)、以及作为欧姆接触层的杂质层57、58(相当于上述的杂质层17、18)，并且，在该杂质层57、58上层叠形成延伸的源电极52和漏电极53(相当于上述的源电极12和漏电极13)。在此，用于形成半导体层51的非晶硅膜51a的成膜工序与上述的第1制造方法同样，在大致300℃左右的温度条件下形成。

接着，如图9C所示，在第10工序中，在衬底SUB的一面侧的全部区域形成绝缘膜(上部栅极绝缘膜)37，进一步采用蒸镀法等形成氧化锡膜或ITO膜等透明电极层之后，采用省略图示的光刻掩膜，与上述半导体层(沟道区)51相对应地进行构图，而形成顶部栅电极TGx。

由此，至少在图的右侧区域，形成具有双栅极型薄膜晶体管(非晶硅薄膜晶体管)结构的多个光敏器件PS。

之后，在衬底SUB的一面侧的整个区域，采用等离子CVD法等，形成由氮化硅构成的绝缘膜(保护绝缘膜)38，由此完成具有图8所示的元件结构的晶体管阵列。

因此，根据具有上述的元件结构和制造方法的晶体管阵列，同上述第1实施方式同样，可在单一的绝缘性衬底SUB上，将采用低温多晶硅半导体层的场效应晶体管FETp、FETn、和采用了非晶硅半导体层的场效应晶体管FETx进行混合、并以薄膜结构一体地形成，因此，能够实现可小型且薄型化的晶体管阵列。

此外，将适用于场效应晶体管FFTp、FETn的低温多晶硅半导体层，设置在构成光敏器件PS的非晶硅半导体层的下层，并在上述的一系列制造工序中，由于在形成低温多晶硅半导体层之后，采用形成非晶硅半导体层的工序，因此，能够良好地保持场效应晶体管FETp、FETn和场效应晶体管FETx的各元件特性。

再有，作为本实施方式特有的效果，光敏器件PS具有双栅极型薄膜晶体管结构，因此，如后所述，可由各光敏器件PS实现光敏器件功能和选择晶体管功能的双方。因此，在将该光敏器件二维排列而构成光敏器件阵列时，可使构成各读取象素的晶体管数量变少，可谋求光敏器件阵列的进一步的小型化或象素数量的增加，可实现薄型化。

<第4实施方式>

下面，参照附图说明本发明的晶体管阵列的元件结构和该制造方法的第4实施方式。

(元件结构)

图10是表示有关本发明的晶体管阵列的元件结构的第4实施方式的概略剖面图。

在此，在同上述的第2实施方式(参照附图5)相同的结构上，标注同一标记，并简化或省略说明。再有，在附图10中，为了简化说明，将使用了多晶硅半导体层的场效应晶体管及光敏器件仅示出了一个或多个，此外，图示中省略了将这些相互连接的布线层或用于与器件外部连接的引出布线等。

在上述的第2实施方式的元件结构和其制造方法中，说明了场效应晶体管FETp、FETn和场效应晶体管FETx的各栅电极Gp、Gn、Gx共用导电体层、并在单一的衬底SUB上混合形成的结构。在本实施方式中，代替上述场效应晶体管FETx，采用如下的结构：具有第3实施方式中示出的元件结构的光敏器件的底部栅极BGx同场效应晶体管FETp、FETn的各栅电极Gp、Gn共用导电体层，并在单一的衬底SUB上一体地形成。

在此，如图10所示，可适用于本实施方式的场效应晶体管FETp、FETn，具有在上述第2实施方式示出的晶体管阵列(参照附图5)相同的元件结构，因此省略具体说明。此外，由于光敏器件PS也具有同上述第3实施方式所示的晶体管阵列(参照图8)大致相同的元件结构，因此对其也简化说明。

如图10所示，可适用于本实施方式的晶体管阵列中的光敏器件PS包括：底部栅电极(第2栅电极)BGx，与栅电极Gp、Gn形成在同一电极形成层(layer)上，所述栅电极Gp、Gn设置在层叠形成于衬底SUB的一面侧表面上的、上述p沟道型场效应晶体管FETp及n沟道型场效应晶体管FETn之上；半导体层(沟道区)51，由非晶硅构成，是在所述底部电极BGx的上方，隔着同上述相同的绝缘膜(下部栅电极绝缘膜)44而形成；在该半导体层51上形成的阻塞绝缘膜(阻塞膜)54；在该阻塞绝缘膜54的两端形成的、由n⁺硅构成的杂质层(欧姆接触层)57、58；在该杂质层57、58上形成的源电极52和漏电极53；顶部栅电极(第1栅电极)TGx，在半导体层51及阻塞绝缘膜54、源电极52、漏电极53的上方，隔着同上述相同的绝缘膜(上述栅极绝缘膜)45而形成；在该顶部栅电极TGx上层叠的绝缘层46。

再有，在本实施方式中，设置在场效应晶体管FETp、FETn上的电极层24p、24n，通过例如从在上述光敏器件PS的顶部栅极TGx上层叠的绝缘层46的上表面贯通绝缘层43～45而形成的接触孔，与各杂质层22p、22n连接。在此，在包括该电极层24p、24n的绝缘膜46上，层叠形成有绝缘层(绝缘保护膜)47。

(制造方法)

下面，参照附图说明具有上述的元件结构的晶体管阵列的制造方法。

图11A～11D是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的工序剖面图。再有，对于与上述的场效应晶体管FETp、FETn和光敏器件PS相同的工序，简化或省略起说明。此外，在下面的说明中，“第1工序”至“第8工序”的表述是为了便于说明而采用的，并不是与实际制造工序直接关联的工序。

首先，同上述的第1实施方式中的第1至第4工序(附图2A～2D)中所示出的制造方法同样，在衬底SUB的一面侧的全部区域层叠形成的绝缘膜41、42上-图左侧的场效应晶体管FETp、FETn的各形成区域中，形成：由多晶硅构成的半导体层21p及由p⁺硅构成的杂质层22p，以及由多晶硅构成的半导体层21n和由n^-硅构成的杂质层23n、由n⁺硅构成的杂质层22n。

接着，如图11A所示，在第5工序中，在衬底SUB的一面侧的全部区域形成绝缘膜43之后，用铝合金或铬合金等具有遮光性的金属膜，在同一工序中同时形成栅电极Gp、Gn和顶部栅电极BGx，即，在场效应晶体管FETp、FETn的形成区域(大体上在上述的半导体层21p、21n上面)形成栅电极Gp、Gn；在各光敏器件PS的形成区域形成底部栅电极BGx。

接着，如图11B所示，在第6工序中，同上述的第2实施方式中所示的第6至第8工序同样，在栅电极Gp、Gn和底部栅电极BGx上，隔着绝缘膜(下部栅极绝缘膜)44，按照规定的形状形成半导体层51、阻塞绝缘曾54、以及作为欧姆接触层的杂质层57、58，并在该杂质层57、58上层叠形成延伸的源电极52和漏电极53(相当于上述的源电极12和漏电极13)。

接着，如图11C所示，在第7工序中，在衬底SUB的一面侧的全部区域层叠形成绝缘膜(上部栅极绝缘膜)45，并与上述半导体层(沟道区)51相对应地形成由透明电极层构成的顶部栅电极TGx。

之后，如图11D所示，在第8工序中，至少在包含顶部栅电极TGx的衬底SUB的一面侧层叠形成绝缘膜46之后，形成电极布线24p、24n，该布线24p、24n从该绝缘膜46的上表面贯通各绝缘层43～45而到达场效应晶体管FETp及FETn的各杂质层22p及22n。

由此，至少在图的左侧区域，形成由多个场效应晶体管(低温多晶硅薄膜晶体管)FETp、FETn构成的功能电路，在图右侧区域形成具有所谓双栅极型薄膜晶体管(非晶硅薄膜晶体管)结构的多个光敏器件PS。

之后，在衬底SUB的一面侧的全部区域，层叠形成绝缘膜(保护绝缘膜)47，由此完成具有图10所示的元件结构的晶体管阵列。

因此，根据具有上述的元件结构和制造方法的晶体管阵列，同上述第2实施方式同样，至少将场效应晶体管FETp、FETn和光敏器件PS的一部分导电体层(栅电极Gp、Gn和底部栅电极BGx)设置在同一个层中，因此，具有这样的特有效果：能够将这些导电层在同一工序中(共用工序)同时形成，能够谋求制造工序的缩短和制造成本的削减。

再有，在上述的第1至第4实施方式的晶体管阵列的元件结构中，示出了这样的例子，即，在单一的衬底上一体地形成了采用了多晶硅半导体层的场效应晶体管、和采用了非晶硅半导体层的场效应晶体管、或光敏器件中的一个。但是本发明不限于上述例子，例如也可是如下所述的结构，即在单一的衬底上，与采用了多晶硅半导体层的场效应晶体管一起，混合形成采用了非晶硅半导体层的场效应晶体管和光敏器件的双方。

<第5实施方式>

下面，参照附图说明本发明的晶体管阵列的元件结构和该制造方法的第5实施方式。

图12是表示有关本发明的晶体管阵列的元件结构的第5实施方式的概略剖面图。

在此，对于同上述的第1至第4实施方式相同的结构，简化或省略说明。在本实施方式中，在单一的衬底SUB上，与采用了多晶硅半导体层21p、21n的场效应晶体管FETp、FETn一同，一体地形成采用了非晶硅半导体层11的场效应晶体管FETx和采用了非晶硅半导体层51的光敏器件PS的双方。并且，同上述的第1及第3实施方式同样，场效应晶体管FETp及FETn不与场效应晶体管FETx及光敏器件PS相互共用导电体层，而是在单一的衬底SUB上混合形成。

在此，可适用于本实施方式的场效应晶体管FETp、FETn及光敏器件PS，具有与上述实施方式3中示出的晶体管阵列(参照图8)的结构相同的元件结构，因此省略具体说明。此外，由于场效应晶体管FET也具有与上述第1实施方式中示出的晶体管阵列(参照图1)的结构相同的元件结构，因此简化说明。

(制造方法)

下面，参照附图说明具有上述的元件结构的晶体管阵列的制造方法。

图13A～13D是表示具有有关本实施方式的元件结构的晶体管阵列的制造方法的工序剖面图。

此外，对于上述的场效应晶体管FETp、FETn、FETx及光敏器件PS的制作工序相同的工序，简化或省略说明。再有，在下面的说明中，“第1工序”至“第11工序”的表述是为了便于说明而采用的，并不是与实际制造工序直接关联的工序。

首先，同上述的第1实施方式中的第1至第7工序(附图2A～2D和附图3A～3C)中所示出的制造方法同样，在衬底SUB的一面侧的全部区域层叠形成的绝缘膜31、32上——图左侧区域，形成采用了多晶硅半导体层的多个场效应晶体管(低温多晶硅薄膜晶体管)FETp、FETn。

接着，如图13A所示，在第8工序中，例如采用等离子CVD法等，在衬底SUB的一面侧的整个区域覆盖上述电极布线24p、24n而形成由氮化硅构成的绝缘膜35之后，进一步采用溅射法或蒸镀法等，层叠形成例如铝合金或铬合金等具有遮光性的金属膜，然后，利用未图示的光刻掩膜，将该金属膜构图成规定的电极形状，由此，在各光敏器件PS和场效应晶体管FETx的形成区域，形成底部栅电极BGx和栅电极Gx。

接着，如图13B所示，在第9工序中，例如采用等离子CVD法等，至少在包括上述底部栅电极BGx和栅电极Gx的区域上，形成由氮化硅构成的绝缘膜(下部栅极绝缘膜)36，之后，进一步依次形成非晶硅膜11a、由氮化硅构成的绝缘膜，然后，采用未图示的光刻掩膜，构图由该氮化硅构成的绝缘膜，在与底部栅电极BGx及栅电极Gx的形成区域对应的非晶硅膜11a上，形成阻塞绝缘膜(阻塞膜)14、54。再有，非晶硅膜11a与上述的第1工序同样，在大致300℃左右的温度条件下形成。

在此，阻塞绝缘膜14、54是用于在后续工序中保护由非晶硅膜11a构成的沟道区(后述的半导体层11、51)不受损伤的结构。此外，通过后述的工序形成了由非晶硅膜11a构成的半导体层(沟道区)11、51，但是由于与该半导体层11、51接触的绝缘膜(即，上述阻塞绝缘膜14、54)的界面状态对光敏器件(双栅极型光敏器件)PS及场效应晶体管FETx的元件特性带来较大的影响，因此，半导体层11、51(非晶硅膜11a)和阻塞层14、54最好在真空中连续成膜，由此来防止界面被污染。

接着，如图13C所示，在第10工序中，在包括非晶硅膜11a和阻塞绝缘膜14、54的区域上，例如采用等离子CVD法等形成非晶硅膜，并例如将磷离子(P)等n型杂质离子掺入该非晶硅膜中，来形成由n⁺硅构成的杂质层之后，采用未图示的光刻掩膜，构图杂质层和非晶硅膜11a，从而，与光敏器件PS的形成区域(大体上为上述的底部栅电极BGx的形成区域)及场效应晶体管FETx的形成区域(大体上为上述的栅电极Gx的形成区域)相对应地形成各构件，即在场效应晶体管FETx的形成区域形成半导体层11，并在该半导体层11上的阻塞绝缘膜14两端，形成作为欧姆接触层的由n⁺硅构成的杂质层17、18；在光敏器件PS的形成区域形成半导体层51，并在该半导体层51上的阻塞绝缘膜54的两端，形成作为欧姆接触层的由n⁺硅构成的杂质层57、58。

该杂质层17、18和57、58分别是为了使得后述的源电极12及漏电极13和半导体层11的电连接(欧姆连接)、以及源电极52及漏电极53和半导体层51的电连接(欧姆连接)良好，并防止逆电场中的漏电流而形成的。再有，用于形成杂质17、18和57、58的非晶硅膜，也同上述的1工序同样，大体上在300℃左右的温度条件下形成。

接着，如图13D所示，在第11工序中，采用溅射法或蒸镀法等，至少在包括上述杂质层17、18和57、58的区域上，例如层叠形成铝合金或铬合金等金属膜，之后，采用未图示的光刻掩膜，将该金属膜构图成规定的电极形状，由此，至少在上述杂质层17、18和57、58上层叠形成延伸的场效应晶体管FETx的源电极12和漏电极13，并形成光敏器件PS的源电极52和漏电极53。

之后，在衬底SUB的一面侧的整个区域，采用等离子CVD法等，层叠形成由氮化硅构成的绝缘膜(上部栅极绝缘膜)37，并采用蒸镀法等形成氧化锡膜或ITO膜等透明电极层之后，采用未图示的光刻掩膜，与上述半导体层(沟道区)51对应地进行构图，形成光敏器件PS的顶部栅电极TGx。

之后，在衬底SUB的一面侧的全部区域，采用等离子CVD法等，层叠形成由氮化硅构成的绝缘膜(保护绝缘膜)37，完成具有如图12所示的元件结构的晶体管阵列。

根据具有上述结构的晶体管阵列，使得各晶体管和具有晶体管结构的象素的元件特性保持良好，所述各晶体管构成后述的应用例所示的象素阵列(光敏器件阵列等)、和作为其周边电路的驱动电路(顶部栅极驱动器、底部栅极驱动器、源极驱动器等)。并且，由于可在单一的衬底上一体地形成，所以能够谋求具备象素阵列的图像处理器件等的制造工序的简化、或部件数量的减少，从而带来的产品合格率的提高，并能实现装置的小型、薄型化。

<第6实施方式>

下面，参照附图说明本发明的晶体管阵列的元件结构和该制造方法的第6实施方式。

图14是表示有关本发明的晶体管阵列的元件结构的第6实施方式的概略剖面图。

在此，对于与上述第1至第4实施方式相同的结构，简化或省略器说明。如图14所示，在本实施方式中，在单一的衬底SUB上，与采用了多晶硅半导体层21p、21n的场效应晶体管FETp、FETn一同，一体地形成采用了非晶硅半导体层11的场效应晶体管FETx及采用了非晶硅半导体层51的光敏器件PS的双方。并且，同上述的第2及第4实施方式同样，场效应晶体管FETp及FETn和场效应晶体管FETx及光敏器件PS相互共用导电体层，并在单一的衬底SUB上混合形成。

在此，可适用于本实施方式的场效应晶体管FETp、FETn及光敏器件PS，具有与上述第4实施方式中示出的晶体管阵列(参照图10)的结构相同的元件结构，因此省略具体说明。此外，由于场效应晶体管FET也具有与上述第2实施方式中示出的晶体管阵列(参照图5)的结构相同的元件结构，因此简化说明。

(制造方法)

下面，参照附图说明具有上述的元件结构的晶体管阵列的制造方法。

图15A～15C、图16A、16B是表示具有有关本元件结构的图像处理器件的制造方法的工序剖面图。

此外，对于与上述第1制造方法相同的工序，简化或省略说明。再有，在下面的说明中，“第1工序”至“第9工序”的表述是为了便于说明而采用的，期中间可任意附加工序，或者可变更为可置换的其他工序，并不是与实际制造工序直接关联的工序。

首先，同上述的第1实施方式中的第1至第4工序(附图2A～2D)中所示出的制造方法同样，在衬底SUB的一面侧的全部区域层叠形成的绝缘膜41、42上——图左侧的场效应晶体管FETp、FETn的各形成区域，形成：由多晶硅构成的半导体层21p及由p⁺硅构成的杂质层22p，以及由多晶硅构成的半导体层21n及由n^-硅构成的杂质层23n、由n⁺硅构成的杂质层22n。

接着，如图15A所示，在第5工序中，例如采用等离子CVD法等，至少在包括上述半导体层21p及杂质层22p、以及半导体层21n及杂质层23n、22n的区域上，形成由氧化硅构成的绝缘膜(栅极绝缘膜)43，之后，进一步采用溅射法或蒸镀法等，层叠形成例如铝合金或铬合金等具有遮光性的金属膜，然后，利用未图示的光刻掩膜，将该金属膜构图成规定的电极形状，由此，在同一工序中同时形成场效应晶体管FETp、FETn的栅电极Gp、Gn，以及光敏器件PS的底部栅电极BGx、场效应晶体管FETx的栅电极Gx。

接着，如图15B所示，在第6工序中，至少在包括上述栅电极Gp、Gn、Gx和底部栅电极BGx的区域上，例如采用等离子CVD法等，依次层叠形成由氮化硅构成的绝缘膜(下部栅极绝缘膜)44、非晶硅膜11a，之后，在与底部栅电极BGx及栅电极Gx的形成区域对应的非晶硅膜11a上，形成阻塞绝缘膜(阻塞膜)14、54。

之后，如图15C所示，在第7工序中，至少在包括非晶硅膜11a和阻塞绝缘膜14的区域上，例如采用等离子CVD等形成非晶硅膜，并将n型杂质离子掺入该非晶硅膜中，来形成由n⁺硅构成的杂质层之后，构图杂质层和非晶硅膜11a，从而与场效应晶体管FETx的形成区域(大体上是上述的栅电极Gx的形成区域)及光敏器件PS的形成区域(大体上是上述的底部栅电极BGx的形成区域)相对应地形成各构件，即形成半导体层11和由n⁺硅构成的杂质层17、18，以及半导体层51和由n⁺硅构成的杂质层57、58。

接着，如图16A所示，在第8工序中，至少在包括上述杂质层17、18和57、58的区域上层叠形成金属膜，之后将该金属膜构图成规定的电极形状，由此，层叠形成场效应晶体管FETx的源电极12和漏电极13，以及光敏器件PS的源电极52和漏电极53。

然后，在衬底SUB的一面侧的整个区域，层叠形成绝缘膜(上部栅极绝缘膜)45之后，形成氧化锡膜或ITO膜等透明电极层，并与上述半导体层(沟道区)11对应地进行构图，形成顶部栅电极TGx。

接着，如图16B所示，在第9工序中，在衬底SUB的一面侧的全部区域层叠形成绝缘膜46之后，至少形成从该绝缘膜46的上表面贯通各绝缘层45、44、43而到达场效应晶体管FETp及FETn的杂质层22p和22n的接触孔，将金属膜埋入该接触孔内部并且在绝缘膜46上层叠形成之后，通过将该金属膜构图成规定的电极形状，来形成作为场效应晶体管FETp、FETn的源电极及漏电极的电极布线24p、24n。

之后，在衬底SUB的一面侧的全部区域层叠形成绝缘膜(保护绝缘膜)47，完成具有如图14所示的元件结构的晶体管阵列。

根据具有这样结构的晶体管阵列，如同上述第5实施方式同样，使得构成象素阵列(光敏器件阵列等)和作为周边电路的驱动电路(顶部栅极驱动器、底部栅极驱动器、源极驱动器等)的各晶体管及具有晶体管结构的象素，保持良好的元件特性。并且，由于可以在单一的衬底上一体地形成，能实现装置的小型、薄型化。尤其，由于能够将场效应晶体管FETp、FETn、场效应晶体管FETx及光敏器件PS的一部分导电体层(栅电极Gp、Gn、Gx和底部栅电极BGx)设置在同一层中，所以，具有这样的特有效果：能够将这些导电体层在同一工序(共用工序)中同时形成，能够谋求制造工序的缩短和制造成本的削减。

在上述的第～第6实施方式的晶体管阵列的元件结构中，在衬底SUB上一体形成的场效应晶体管FETp、FETn、场效应晶体管FETx及光敏器件PS，例如也可以如下所述地通过多个层间连接布线相互连接。

图17是表示将在本发明涉及的晶体管阵列的各实施例中适用的场效应晶体管及光敏器件之间相互连接起来的层间连接布线的结构一例的概略剖面图。

各实施方式涉及的晶体管阵列中可适用的层间布线层，如图17所示，例如在由衬底SUB上的场效应晶体管FETp、FETn及FETx形成功能电路的区域、和形成多个光敏器件PS的光敏器件阵列区域之间，设置接触区域(布线连接区域)CNT，该接触区域CNT中设置有用于将任意层间相互连接的多个层间连接布线，该设置接触区域CNT中形成有：将由上述场效应晶体管构成的功能电路和光敏器件阵列进行连接的接触布线LCa、或将功能电路内部的场效应晶体管FETp、FETn及FETx相互连接的内部布线(层间连接布线)LCb。

此时，也可以使接触布线LCa相互共用、或使内部布线LCb相互共用、或者使接触布线LCa和内部布线LCb相互共用，来减少层间连接布线数量。此外，也可以将接触布线LCa或内部布线LCb和例如设置在场效应晶体管FETp、FETn上的电极层(源电极和漏电极)24p、24n一同，在同一工序中同时形成。

再有，在图17中，示出了在图14所示的晶体管阵列的元件结构中设定接触区域CNT来设置层间连接布线(接触布线LCa或内部布线LCb)的例子。但是本发明并不限定于此，当然也可以在上述的各实施方式的晶体管阵列的元件结构的任意区域设定接触区域CNT，来设顶层间连接布线。

<第1应用例>

下面，参照附图具体说明上述本发明的晶体管阵列的第1应用例。在此，说明将上述实施方式的晶体管阵列应用于图像处理器件(图像读取装置)的情况。

首先，说明可应用本发明涉及的晶体管阵列的图像处理器件的整体结构。

图18是表示将有关本发明的晶体管阵列适用于图像处理器件时的一例的概略整体结构图。

如图18所示，本应用例的图像处理器件100A大体上包括：光敏器件阵列(象素阵列)110，将多个光敏器件PS(读取象素：与上述的第3至第6实施方式中示出的光敏器件PS相同)例如二维排列(例如，排列成n行×m列的矩阵状)而成；顶部栅极驱动器(驱动电路，第1扫描驱动电路)120A，将各光敏器件PS的顶部栅极端子TG(与上述的顶部电极TGx相同)与在行方向上连接并延伸的顶部栅极线111连接，向各顶部栅极线(扫描线)依次施加扫描信号φTi(后述的复位脉冲：i是任意的自然数；i＝1、2、...n)；底部栅极驱动器(驱动电路；第2扫描驱动电路)130，将各光敏器件PS的底部栅极端子BG(与上述的底部栅电极BGx相同)与在行方向上连接并延伸的底部栅极线112连接，向各底部栅极线112依次施加扫描信号φBi(后述的读取脉冲)；源极驱动器(驱动电路，信号驱动电路)140，将各光敏器件PS的源极端子S(与上述的源极52相同)与在列方向上连接并延伸的源极线(数据线)113连接，通过各源极线113向各光敏器件PS施加预充电电压Vpg，并读取对应于存储在各光敏器件PS上的载流子的源极线电压VDj(＝数据电压Vrd：j是任意的自然数；j＝1、2、...m)；***控制器150，至少具有这样的功能：将用于控制光敏器件阵列110的被摄体图像读取动作的各控制信号φtg、φbg、φpg，分别供给上述顶部栅极驱动器12A、底部栅极驱动器130、源极驱动器140，并且，将通过源极驱动器140而取得的图像数据(读取数据信号Vdata)，在未图示的存储单元、或执行图像数据的加工或对照等规定处理的外部功能单元之间进行处理。

再有，在光敏器件阵列110中，114是将各光敏器件PS的漏极端子D(与上述的漏电极53相同)共同连接到规定的低电位电压(例如接地电位)Vss上的漏极线(公用线)。

下面，对各结构进行具体说明。

(光敏器件)

排列在光敏器件阵列110上的光敏器件PS，具体来说，同在上述的第3～第6的各实施方式中示出的元件结构同样，具有采用了非晶硅半导体层的双栅极型薄膜晶体管结构。在此，各实施方式中示出的元件结构中，层叠形成在最上层的绝缘膜37、47是用于保护光敏器件PS的保护膜，其上表面是直接载置有被摄体的检测面。

下面，参照附图简单说明上述光敏器件阵列的驱动控制方法。

图19是表示上述光敏器件阵列中基本的驱动控制方法的时序图。在此，作为光敏器件阵列的驱动控制方法，说明读取指纹的情况。

图20是将本应用例的图像处理器件适用于指纹读取装置的情况下的主要部分剖面图。

在此，在附图20中，为了便于图示，省略了表示光敏器件的断面部分的一部分阴影线。

如图19所示，上述光敏器件阵列的基本的驱动控制方法，是在规定的处理动作期间(处理周期)内设定复位期间Trst、电荷储存期间Ta、预充电期间Tread来实现。

如图19所示，首先，在复位期间Trst内，利用顶部栅极驱动器120A，通过顶部栅极线111向第i行的光敏器件PS的顶部栅极端子TG施加复位脉冲(例如，顶部栅极电压(＝复位脉冲电压)Vtg＝+15的高电平)φTi，进行放出储存在半导体层51中的载流子(在此为空穴)的复位动作(初始化动作)。

接着，在电荷储存期间Ta内，通过利用顶部栅极驱动器120A向顶部栅极端子TG施加(例如顶部栅极电压Vtg＝-15V)的偏压φTi，来结束上述复位动作，开始电荷储存动作(载流子储存动作)。

在此，在电荷储存Ta内，如图20所示，在形成有光敏器件PS的透明衬底SUB的下方设有背光灯(光源)BL，从该背光灯BL向在检测面(光敏器件阵列110的上表面)DTC上紧贴载置的被摄体(例如手指)FG照射照射光La，其反射光Lb透过由透明电极层构成的顶部上级电极TGx之后，入射到半导体层51中。由此，在电荷储存期间Ta内，对应于入射到半导体层51中的光量，在半导体层51的入射有效区域(载流子产生区域)生成电子-空穴对，在半导体层51和阻塞绝缘模54之间的界面附近(沟道区周边)储存空穴。

之后，在预充电期间Trpch内，与上述电荷储存期间Ta并行地、由源极驱动器140根据预充电信号φpg，经源极线113向源极端子S施加预充电脉冲(例如，预充电电压Vpg＝+5V)，并进行将电荷保持在源电极12中的预充电动作。

接着，在读取期间Tread内，经过上述预充电期间Tprch之后，由底部栅电极驱动器130经底部栅电极线112，向底部栅极端子BG施加读取脉冲(例如，底部栅极电压(＝读取脉冲电压)Vbg＝+10V的高电平)φBi，由此，进行由源极驱动器140读取与在电荷储存期间Ta内储存到沟道区域中的载流子(空穴)对应的源极线电压VD(数据电压Vrd；电压信号)的读取工作。

在此，读取脉冲φBi的施加期间(读取期间)中的源极线电压VD(数据电压Vrd)的变化倾向是，在电荷储存期间Ta内储存的载流子多的情况(明状态)下，数据电压Vrd表现出急剧下降的倾向，另一方面，在储存的载流子少的情况(暗状态)下，数据电压Vrd表现出缓慢下降的倾向。例如，通过检测出从读取期间Tread开始经过规定时间后的数据电压Vrd，可检测入射到光敏器件PS中的光量、即对应于被摄体的明暗图形的亮度数据(明暗信息)。

之后，通过将对应于这些特定行(第i行)的一系列亮度数据检测动作作为一个循环，对上述的光敏器件阵列110的各行(i，i+1，......)重复进行相同的动作处理，由此可将采用了光敏器件PS的光敏器件***作为将被摄体的二维图像(例如指纹图形)作为亮度数据读取的单色型图像处理器件(指纹读取装置)，来使其动作。

再有，在本应用例中示出了光敏器件阵列包括具有双栅极型薄膜晶体管结构的光敏器件，但是本发明并不限于此，也可以采用将公知的光敏晶体管或光敏二极管等二维排列的光敏器件阵列。

(顶部栅极驱动器、底部栅极驱动器)

图21是示出可在本应用例的图像处理器件中适用的顶部栅极驱动器或底部栅极驱动器的一结构例的概略框图。

图22是示出可在本结构例的顶部栅极驱动器或底部栅极驱动器中适用的移位寄存器电路单元的一例的电路结构图。

图23A～23D是在本结构例的移位寄存器电路单元的和输出缓冲单元中适用的逻辑元件的电路结构图。

如图21所示，顶部栅极驱动器120A和底部栅极驱动器130至少包括：移位寄存器电路单元121，根据由上述***控制其150供给的控制信号φtg或φbg所构成的启动信号STtb、以及两相的基准时钟信号Ck、CKb、输出启用(enable)信号OEtb等，来将启动信号依次移位，同时输出与各顶部栅极线111或底部栅极线112对应的移位信号(逻辑信号：定时信号)Sout1、Sout2、...Soutm、Soutd；输出缓冲单元(输出电路单元)122，将从该移位寄存器电路单元121依次输出的移位信号Sout1、Sout2、...Soutm、Soutd作为放大到规定的信号电平的扫描信号(上述的复位脉冲φTi或读取脉冲φBi)，施加到各顶部栅极线111或底部栅极线112。

移位寄存器电路单元121例如如图22所示，包括：多级闩锁电路组(闩锁电路LC1、LC2、...LCd、LCr)，对应于顶部栅极线111或底部栅极线112的根数而设定，将在基于基准时钟Ck、CKb的规定定时输入的启动信号STttb依次移位到下一级；模拟开关组(模拟开关SW11、SW12、...SW1d、SW1r、SW1s，以及SW21、SW22、...SW2d、SW2r、SW2s)，根据由***控制器150供给的移位方向设定信号SC、SCb，切换向闩锁电路组的启动信号STtb的输入和移位方向；输出逻辑电路组(三输入NAND电路NAND1、NAND2、...NANDn、NANDd)，根据输出启用信号Oetb取出来自各闩锁电路LC1、LC2、...LCd的移位信号，并控制向输出缓冲单元122的输出。

在此，从***控制器150供给移位寄存器电路单元121的基准时钟CK、CKb，是相互反相的时钟信号，此外，移位方向设定信号SC、SCb也是相互反相的控制信号。

此外，适用于图22中所示的移位寄存器电路单元121的闩锁电路LC(LC1～LCr)如图23A中所示，可适用采用了公知的倒相器INV及时钟控制倒相器(clock inverter)CIV1、CIV2的逻辑电路；模拟开关SW(SW11～SW1s、SW21～SW2s)例如如图23B所示，可适用将上述各实施方式中所示的场效应晶体管FETp和FETn并联连接的电路结构。

再有，如图23A所示，对于倒相器INV和时钟控制倒相器CIV(CIV1、CIV2)，如图23C、23D所示，可适用将上述的场效应晶体管FETp和FETn串联连接的电路结构。此外，对于构成输出逻辑电路组的各三输入NAND电路NAND(NAND1、NAND2、...NANDn、NANDd)，也可适用将上述场效应晶体管FETp和FETn以公知的电路形式连接的结构。

此外，在移位寄存器电路单元121的输出侧设置的输出缓冲单元122，例如可适用将图23C所示的倒相器INV串联连接奇数级的电路结构，将从后述的移位寄存器电路单元121各自输出的逻辑信号进行反转处理，并进行放大处理使其具有规定的信号电平之后，施加到各顶部栅极线111或底部栅极线112。

在具有这样的结构的顶部栅极驱动器120A或底部栅极驱动器130中，首先，当高电平的移位方向设定信号SC及低电平的移位方向设定信号SCb，从***控制器150向移位寄存器电路单元121供给时，模拟开关组中的模拟开关SW11、SW22、SW13、SW14...SW1d、SW2r、SW1s进行导通动作，由此，各闩锁电路LC1、LC2、...LCd、LCr在顺方向上连接。即，向闩锁电路LC1的输入接点in输入启动信号STtb，并且，各闩锁电路LC1、LC2、...LCd、LCr被设定为依次串联连接的状态，以使第i级的闩锁电路LCi(LC1、LC2、...LCd)的输出接点out与下一级的闩锁电路LC(i+1)(LC2、LC3、...LCd、LCr)的输入接点in连接。

由此，从***控制器150作为控制信号φtg或φbg而供给的启动信号STtb，在基于基准时钟CK、CKb的规定的定时，按照各闩锁电路LC1、LC2、...LCd、LCr的顺序依次被移位，并且，从第i级的闩锁电路LCi(LC1、LC2、...LCd)输出的移位信号Souti，输入到第i级的三输入NAND电路NANDi(NAND1、NAND2、...NANDn、NANDd：NANDd是虚拟的)的第1输入接点。此外，从第(i+1)级的闩锁电路LC(i+1)(LC2、LC3、...LCd、LCr)输出的移位信号Sout(i+1)，输入到第i级的三输入NAND电路NANDi(NAND1、NAND2、...NANDn、NANDd)的第3输入接点。

在此，从第i级和第(i+1)级的闩锁电路LCi、LC(i+1)输出的各移位信号Souti、Sout(i+1)为高电平，且从***控制器150供给高电平的输出启用信号OEtb，输入到第i级的三输入NAND电路NANDi(NAND1、NAND2、...NANDn、NANDd)的第2输入接点时，低电平的逻辑信号Souti(Sout1、Sout2、...Soutn、Soutd)从该三输入NAND电路NANDi输出到输出缓冲单元122，经该输出缓冲器，向第i行的顶部栅极线111或底部栅极线112输出具有规定的信号电平的高电平扫描信号(上述的复位脉冲φTi或读取脉冲φBi)。由此，从顶部栅极线111或底部栅极线112的第1行开始到最后一行，在顺方向上施加顺序扫描信号。

另一方面，当低电平的移位方向设定信号SC及高电平的移位方向设定信号SCb，从***控制器150被供给移位寄存器电路单元121时，模拟开关组中的模拟开关关SW21、SW12、SW23...SW2d、SW1r、SW2s进行导通动作，由此，各闩锁电路LC1、LC2、...LCd、LCr在反方向上连接。即，向闩锁电路LCr的输入接点in输入启动信号STtb，并且，各闩锁电路LCr、LCd、...LC2、LC1被设定为依次串联连接的状态，以使第(i+1)级的闩锁电路LC(i+1)(LC2、LC3、...LCd、LCr)的输出接点out与下一级的闩锁电路LCi(LC2、LC3、...LCn、LCd)的输入接点in连接。

由此，从***控制器150供给的启动信号STtb，在基于基准时钟CK、CKb的规定定时，按照各闩锁电路LCr、LCd、...LC2、LC1的顺序，被依次移位，并且，从第(i+1)级的闩锁电路LC(i+1)(LCr、LCd、...LC3、LC2)输出的移位信号Sout(i+1)，输入到第i级的三输入NAND电路NANDi(NANDd、NANDn、...NAND2、NAND1)的第3输入接点。此外，从第i级的闩锁电路LCi(LCd...LC2、LC1)输出的移位信号Souti，输入到第i级的三输入NAND电路NANDi(NANDd、NANDn、...NAND2、NAND1)的第1输入接点。

在此，从第(i+1)级及第i级的闩锁电路LC(i+1)i、LCi输出的各移位信号Souti、Sout(i+1)为高电平，且高电平的输出启用信号OEtb输入到第i级的三输入NAND电路NANDi(NAND1、NAND2、...NANDn、NANDd)的第2输入接点时，低电平的逻辑信号Souti(Sout1、Sout2、...Soutn、Soutd)从该三输入NAND电路NANDi输出到输出缓冲单元122，向第i行的顶部栅极线111或底部栅极线112输出具有规定的信号电平的高电平扫描信号(复位脉冲φTi或读取脉冲φBi)。由此，从顶部栅极线111或底部栅极线112的最后行开始到第1行，在反方向上依次施加扫描信号。

因此，根据采用了具备图22所示的移位寄存器电路单元121的顶部晶体管驱动器120A及底部栅极驱动器130的图像处理器件100A，通过将从***控制器150输出的移位方向设定信号SC的信号电平进行切换的简单的控制方法，可将载置于光敏器件阵列110(检测面的DTC)上的被摄体的图像读取方向(进行图像读取动作的行的扫描方向)任意地反转设定，因此，可提供便于应用和设计自由度高的***。

再有，本实施方式中示出的移位寄存器电路单元121中的电路结构可控制成：根据从***控制器150输出的移位方向设定信号，可切换(可反转)闩锁电路组中的移位方向。但是本发明并不限定于此，当然也可以采用仅在公知的一个方向上进行移位动作的移位寄存器电路(例如，后述的源极驱动器中适用的移位寄存器电路单元141；参照附图26)。

(源极驱动器)

图24是示出可适用于本适用例的图像处理器件的源极驱动器的第一结构例的概略框图。

图25是用于说明本结构例的源极驱动器的功能的电路概念图。

图26是示出可适用于本结构例的源极驱动器的移位寄存器电路单元的一例的电路结构图。

图27是示出可适用于本结构例的源极驱动器的预充电电路单元、取样电路单元、源极跟随器电路单元和并串联变换电路单元的一例的电路结构图。

如图24、图25所示，第1结构例的源极驱动器140至少包括：移位寄存器电路单元141，根据从***控制器150供给的控制信号(后述的启动信号STs及双相基准时钟信号ACK、ACKb、输出启用信号OEs等)，将启动信号依次移位，并输出与各源极线113对应的移位信号(逻辑信号；定时信号)ASout1、ASou2、...ASoutm；预充电电路单元(预充电控制单元)145，具有开关组，该开关组在上述的预充电期间内，在基于预充电信号φpg的定时，同时施加规定的预充电电路脉冲(预充电电压Vpg)；取样电路单元(电压保持单元)144，具有读出开关组和电容元件组，该读出元件组在上述的读取期间内，在基于取样信号φsr的定时，通过源极线113将与储存到各光敏器件(读取象素)PS的载流子对应的源级线电压VD(数据电压Vrd)并列地读出，该电容元件组保持该源极线电压VD；源极跟随器电路单元143，具备放大器组，该放大器组将保持在上述电容元件组中的源极线电压VD放大为规定的信号电平；并串联变换电路单元(信号变换部)142，具有开关组，该开关组在基于由上述移位寄存器电路单元141依次输出的移位信号ASout1、ASout2...ASoutm的定时，按时序依次取出从源级跟随器电路单元143输出的数据电压，并变换为串行信号后作为读取数据信号Vdata输出。

如图26所示，移位寄存器电路单元141包括：多级闩锁电路组(闩锁电路LCA1、LCA2、...LCAa、LCAb)，与源极线113的根数对应地(该线的根数+2)设置，并将在基于基准时钟ACK、ACKb的规定定时输入的启动信号STs依次移位到下一级；输出逻辑电路组(三输入NAND电路NAND1、NAND2、...NANDAm)，根据输出启用信号Oes控制来自各闩锁电路LCA1、LCA2、...LCAa、LCAb的移位信号的取出、和向并串联变换电路单元142的输出。

在此，闩锁电路组及输出逻辑电路组的结构(参照图22、图23)，分别与具有构成移位寄存器电路单元121的闩锁电路组及输出逻辑电路组相同，该移位寄存器电路单元121可适用于上述的顶部栅极驱动器120A或底部栅极驱动器130，因此，省略对具体的电路结构的说明。

在具有这样的结构的移位寄存器电路单元141中，当启动信号STs从***控制器150输入到闩锁电路LCA1的输入接点in时，在基于基准时钟ACK、ACKb的规定定时，启动信号STs按照闩锁电路LCA1、LCA2、...LCAa、LCAm的顺序被移位，并且，从第j级的闩锁电路LCAj(LCA1、LCA2、...LCAm)输出的移位信号，输入到第j级的三输入NAND电路NANDi(NANDA1、NANDA2、...NANDAm)的第1输入接点。此外，从第j+1级的闩锁电路LCA(j+1)(LCA2、LCA3、...LCAa)输出的移位信号，输入到第j级的三输入NAND电路NANDj(NANDA1、NANDA2、...NANDAm)的第1输入接点。

在此，从第j级及第(j+1)级的闩锁电路LCAj、LCA(j+1)输出的各移位信号为高电平，并且，从***控制器150供给高电平的输出启用信号OEs，输入到第j级的的3个输入NAND电路NANDAj(NANDA1、NANDA2、...NANDAm)的第2输入接点时，低电平的逻辑信号ASoutj(ASout1、ASout2、...ASoutm)从该三输入NAND电路NANDAj，输出到并串联变换电路单元142。由此，从源极线113的第1列到最后一列，依次以时分割的方式取出源极线电压VD(数据电压Vrd)，并变换为串行信号，作为读取数据信号Vdata而输出。

此外，预充电电路单元145、取样电路单元144、源极跟随器电路单元143及并串行变换电路单元142，例如对应于各源极线113而具有图27所示的电路结构。

即，设在第j列的源极线113上的预充电电路单元145(145j)具备模拟开关SW5j，该模拟开关SW5j根据由***控制器150供给的预充电信号φpg(非反转信号PCG及反转信号PCGb)进行导通、截止动作，在被供给高电平的预充电信号φpg的定时，将预充电电压Vpg作为预充电脉冲向源极线113输出。

此外，如图27所示，取样电路单元144(144j)具备根据***控制器150供给的取样信号φsr(非反转信号SR及反转信号SRb)进行导通/截止的模拟开关SW4j，以及一端连接在模拟开关SW4j的输出接点上、另一端与接地电位连接的电容器(电容元件)Csr，在被供给高电平取样信号φsr的定时，通过源极线113，取入与储存在光敏器件PS中的载流子对应的源极线电压VD，作为电压成分保持在电容器Csr。

此外，如图27所示，源极跟随器电路单元143(143j)具有在高电位电压Vspd和低电位电压Vapd之间串联连接了场效应晶体管FETa及FETb的电路结构，与在上述取样电路单元144j上设置的电容器Csr中所保持的电压成分(源极电压VD)相应地，生成以规定的放大率放大的信号电平。

如图27所示，并串联变换电路单元142(142j)包括对从上述移位积存器电路单元141输出的逻辑信号(移位信号)ASoutj进行反转处理的倒相器组INV1～INV3、对该逻辑信号ASoutj进行非反转处理的倒相器组INV1、INV4～INV6、根据逻辑信号ASoutj(非反转信号及反转信号)进行导通/截止动作的模拟开关SW2j，在被供给低电平的逻辑信号ASoutj的定时，从上述源极跟随器电路单元143j输出的数据电压作为读取数据信号Vdata而输出。

根据具有这样的结构的源极驱动器140，基于从***控制器150供给的取样信号φsr，通过从第1列至最后一列的各源极线113，统一取出并保持源极线电压VD，并根据从移位寄存器电路单元141依次输出的逻辑信号ASoutj，变换为串行信号之后作为读取数据信号Vdata而输出。

下面，对可适用于图像处理器件的源极驱动器的第2结构例进行说明。

图28是可适用于本适用例的图像处理器件的源极驱动器的第2结构例的概略框图。

图29是用于说明本结构例的源极驱动器的功能的电路示意图。

图30是示出可适用于本结构例的源极驱动器的预充电电路单元、并串联变换单元、源跟随器电路单元和复位电路单元的一例的电路结构图。

在此，在同上述的第1结构例的源极驱动器相同的结构上，标注相同的标记并简化或省略其说明。

如图28、29所示，第2结构例的源极驱动器140B包括：移位寄存器电路单元141及预充电电路单元(预充电控制单元)145，具有与上述的第1结构例的源及驱动器140A相同的结构；并串联变换电路单元(信号变换单元)142，具有开关组，该开关组在上述读出期间内，在基于由上述移位寄存器电路单元141依次输出的移位信号ASout1、ASout2...ASoutm的定时，按时序依次取出源极线电压VD(数据电压Vrd)，并变换为串行信号，所述源极电压VD是与储存在各光敏器件(读取象素)PS中的载流子对应地形成(或寄生)于各源极线113上的线电容(电压保持部)中的电压；源极跟随器电路单元143，具有放大器，该放大器将该串行信号放大为规定的信号电平，并作为读取数据信号Vdata而输出；复位电路单元146，将从并串联变换电路单元142输出的上述串行信号的信号电平在规定的定时进行复位(初始化)。

此处的移位寄存器电路单元141的电路结构同第1结构例的源极驱动器140A中所示相同，因此省略说明。

此外，对于预充电电路单元145及并串联变换电路单元142，对应于各源极线113，大体上与第1结构例的源极驱动器140A中所示的电路结构(参照附图27)相同，例如可适用图30所示的电路结构。此外，对于源极跟随器电路单元143及复位电路单元146，例如可采用分别唯一地具备图30所示的电路结构的结构。即，第j列的源极线113上所设置的预充电电路单元145(145j)，在被供给高电平的预充电信号φpg(非反转信号PCG及反转信号PCGb)的定时，模拟开关SW5j进行导通动作，对源极线113输出预充电脉冲(预充电电压Vpg)。

此外，并串联变换电路单元142(142j)在从上述移位寄存器电路单元141供给低电平逻辑信号(移位信号)ASoutj的定时，模拟开关SW2j通过倒相器组INV1～INV3及倒相器组INV1、INV7进行导通动作，并取出在各源极线113上形成的线电容CIn中所储存的源极线电压VD，并输出到源极跟随器电路单元143。

此外，如图30所示，源极跟随器电路单元143与第1结构例的源极驱动器140A中所示的电路结构(参照图26)大致相同，具有在高电位电压Vspd和低电位电压Vapd之间串联连接场效应晶体管FETa及FETb的电路结构，根据从移位寄存器电路单元141供给的移位信号(逻辑信号)ASoutj，通过并串联变换电路单元142(142j)，对每一个源极线依次进行读出，并将作为串行信号输入的源极线电压VD的信号电平，以规定的放大率进行放大后，作为读取数据信号Vdata输出。

此外，如图30所示，源极线电压VD从与各源极线113对应地设置的并串联变换电路单元142(142j)依次输入到源极跟随器电路单元143，该源极线电压VD在共用布线Lc中被传送，复位电路单元146连接到共用布线Lc上，并具备模拟开关SW6，该模拟开关SW根据从***控制器150供给的复位信号φrst(非反转信号RST及反转信号RSTb)进行导通/截止动作，在被供给高电平的复位信号φrst的定时，向共用布线Lc输出复位电压Vrst，并对共用布线Lc的信号电平进行初始化。

根据具有这样的结构的源极驱动器140B，在上述读出期间之后，在基于从移位寄存器电路单元141依次输出移位信号(逻辑信号)的定时，依次读出在各源极线113上形成的线电容CIn中所保持的源极电压VD，并变换为串行信号，通过单一的源极跟随器电路单元143作为读取数据信号Vdata输出。

接着，参照上述各实施方式中示出的晶体管阵列，来说明本应用例的图像处理器件的元件结构。

对于构成上述应用例的图像处理器件的光敏器件阵列110及各驱动电路(顶部栅极驱动器120A、底部栅极驱动器130、源极驱动器140)，例如可良好地适用上述第3、第4实施方式中所示出的元件结构及制造方法。

即，如图18所示，在单一的绝缘性衬底SUB的一面侧的该衬底SUB的大致中央区域，以矩阵状排列多个具有采用了非晶硅半导体层的双栅极型薄膜晶体管结构的光敏器件PS，来构成光敏器件阵列110，在与该光敏器件110(光敏器件PS)的形成区域邻接的周边区域，按照如图21～图27所示的规定的电路形状连接采用了低温多晶硅半导体层的薄膜晶体管(上述的场效应型晶体管FETp及FETn)，从而栅极驱动器120A、底部栅极驱动器130或源极驱动器140与上述光敏器件阵列110构成一体。

此外，在这样的光敏器件PS及驱动器电路中，至少具有这样的结构：在构成上述驱动器电路的场效应晶体管FETp及FETn中所使用的多晶硅半导体层，被设置在光敏器件PS中所使用的非晶硅半导体层的下层侧(衬底SUB侧)。

在此，光敏器件(双栅极型光敏器件)PS和构成各驱动器电路的薄膜晶体管，如上述第3实施方式中所示，可相互不共用电极形成层，而通过各自的制造工序来形成，也可以如第4实施方式所示，通过至少将一部分导电层(例如，底部栅极电极和栅极电极)设在同一个电极形成层中，在同一制造工序中同时形成。

这样，在本应用例的图像处理器件中，适用上述的本发明的晶体管阵列的元件结构及制造方法，可在单一的绝缘性衬底SUB上，一体形成构成光敏器件阵列110的光敏器件(双栅极型光敏器件)PS、和构成各驱动器电路的场效应晶体管。

因此，即使在将本应用例的图像处理器件适用于在光敏器件阵列上的检测面上直接载置被摄体的指纹读取装置等的情况下，光敏器件阵列及其周边的驱动器电路的最上表面也大体上形成平坦，因此，可将被摄体紧贴到检测面上，来良好地读取和识别该图像，并且，可将周边电路靠近光敏器件阵列并一体设置。由此，可使装置规模小型化，可实现可良好地读取被摄体图像的图像处理器件。

再有，根据本实施方式的元件结构及制造方法，至少将形成各驱动器电路的场效应晶体管FETp、FETn中所使用的低温多晶硅半导体层，设置在构成光敏器件PS的非晶硅半导体层的下层，并且，在上述的各实施方式中所示的一系列制造工序中，在形成低温多晶对半导体层的工序之后，采用了形成非晶硅半导体层的工序，因此，能够良好地保持场效应晶体管FETp、FETn和场效应晶体管FETx的各元件特性。

此外，在适用第4实施方式中示出的元件结构的情况下，至少将构成各驱动器电路的场效应晶体管FETp、FETn和光敏器件PS的一部分导电层(栅电极和底部栅电极)，设置在同一电极形成层(共用的层)中，因此，能够在同一工序中同时形成这些导电层，能够缩短制造工序、并能够削减制造成本。

接着，参照附图说明适用该第1应用例的图像处理器件的驱动控制方法。

这样的图像处理器件的驱动控制方法中，基本上采用图19中示出的驱动控制方法，对各行的光敏器件PS组，按照规定的定时依次执行由复位动作→电荷储存动作及预充电动作→读出动作构成的处理循环，并对各行重复执行这些一系列动作处理，从而可将一幅画面的图像数据(被摄体的二维图像，例如指纹图形)以亮度数据读取。

在此，如图19的时序图所示，由顶部栅极驱动器120A生成并输出的复位脉冲φTi、从源极驱动器140输出的预充电脉冲φpg及由底部栅极驱动器130生成并输出的读出脉冲φBi的各电压电平，例如被设定为具有如下的电压范围。复位脉冲电压Vtg＝+15V～-15V、预充电电压Vpg＝0V～+5V、读出脉冲电压Vbg＝0V～+10V。即，在具有图8所示的双栅极型薄膜晶体管结构的光敏器件PS中，在顶部栅电极TGx和半导体层51之间，形成由氮化硅膜等构成的阻塞层54，因此，为了扫出储存于半导体层51中的载流子并对光敏器件PS进行初始化(复位)，必须向顶部栅电极TGx施加电压振幅较大(例如，由高电平端+15V、低电平端-15构成的30V的电压振幅)的复位脉冲φTi。因此，必须需要使用高耐压的驱动器或高耐压的驱动电源等措施。

在本应用例的图像处理器件中，如上所述，构成在顶部栅极驱动器120A、底部栅极驱动器130及源极驱动器140A、140B中使用的各电路单元(模拟开关、逻辑电路)的场效应型晶体管，都由采用了由低温多晶硅构成的半导体层的薄膜晶体管(下面，记做“低温多晶硅薄膜晶体管”)形成，这些驱动器在形成有光敏器件阵列110的绝缘性衬底上一体形成。

在此，众所周知，低温多晶硅薄膜晶体管中导通电流较大、电子迁移率较大，因此，能够实现具有较好的动作速度的驱动器，但是由于绝缘耐压较低，所以在具有如上所述的数十V的电压振幅的情况下，复位脉冲φTi不能承受该电压，而有可能导致元件破坏。

在此，本实施方式中，通过采用如下的驱动控制方法，即使在采用了低温多晶硅薄膜晶体管的驱动器的情况下，也可以不导致元件的耐压破坏等，而以较好的动作速度执行图像读取动作。

图31是示出可适用于本应用例的图像处理器件的驱动控制方法的一列的时序图。

在此，作为图像处理器件(光敏器件阵列)的驱动控制方法，与上述的对每行重复执行由复位动作→电荷储存动作→预充电动作→读出动作构成的一系列的动作处理的方式不同，首先对各行依次进行复位动作，之后，对经过了电荷储存区间的行的光敏器件PS进行预充电动作之后，执行读出动作，下面进行说明。

如图31所示，可适用于本实施方式的图像处理器件的驱动控制方法，首先，由顶部栅极驱动器120A向各行的顶部栅极线111依次施加扫描信号(复位脉冲)φT1、φT2、...φTn，并配合(同步)该扫描信号φT1、φT2、...φTn的施加期间，由底部栅极驱动器130向该行的底部栅极线112依次施加扫描信号(复位脉冲)φB1、φB2、...φBn，执行复位动作(复位期间Trst)，并对各行的光敏器件PS组进行初始化(第1步骤)。即，对同一行的光敏器件PS的顶部栅极端子TG及底部栅极端子BG，同时施加规定的扫描信号φTi、φBi。

在此，将扫描信号φT1、φT2、...φTn设定为例如高电平侧的信号电平Vtgh为0V、低电平侧的信号电平Vtg1为-15V。此外，将扫描信号φB1、φB2、...φBn设定为例如高电平侧的信号电平Vtgh为+10V、低电平侧的信号电平Vtg1为0V。

这样，在上述的复位期间Trst中，向光敏器件PS同步地施加高电平(0V)的扫描信号φT1、φT2、...φTn、和高电平的扫描信号φB1、φB2、...φBn，由此，通过在光敏器件PS的半导体层11、51上引起的电位差，起到同通常的载流子的扫除动作(即，图19所示的复位动作)同等的作用，并实现复位动作。

接着，通过依次同步降低扫描信号φT1、φT2、...φTn、和扫描信号φB1、φB2、...φBn，来结束复位期间Trst，由此，对每一行开始电荷储存期间Ta，并对应于从光敏器件PS的顶部栅电极TGx侧入射的光量，在半导体层(沟道区)11、51中产生并储存载流子(空穴)。在此，如图15所示，通过由源极驱动器140(预充电电路单元145)与电荷储存期间Ta并行地、依次施加预充电脉冲φpg，开始预充电期间Tprch，并向源极线113施加预充电电压Vpg，进行在光敏器件PS的源电极上保持规定电压的预充电动作(第2步骤)。在此，预充电电压Vpg例如被设定为高电平侧的信号电平Vtgh为+5V、低电平侧的信号电平Vtg1为0V。

之后，对电荷储存期间Ta及预充电期间Tprch结束了的光敏器件PS，由底部栅极驱动器130对每一行依次施加扫描信号(读出脉冲)φB1、φB2、...φBn，开始读出期间Tread(第3步骤)，并通过源极线113，读取与在电荷储存期间Ta储存于各光敏器件PS的半导体层11、51中的载流子(空穴)对应的源极线电压VD(数据电压Vrd)的变化(第4步骤)。在此，扫描信号(读出脉冲)φB1、φB2、...φBn与在上述复位动作中施加的扫描信号(复位脉冲)相同，例如被设定为高电平侧的信号电平Vtgh为+10V、低电平侧的信号电平Vtg1为0V。

再有，对应于被摄体的明暗图形的亮度数据(明暗信息)的检测方法与上述的基本驱动控制方法(参照图19)同样，例如通过检测出各源极线电压VD(数据电压Vrd)的读出期间Tread经过后的电压值，将入射到光敏器件PS的光量换算为亮度数据(即，读取数据信号Vdata)。

这样，根据可适用于本实施方式的图像处理器件的驱动控制方法，在复位期间Trst内，由同步地施加到顶部栅极端子TG及底部栅极端子BG的脉冲电压(扫描信号φTi及扫描信号φBi，尤其是扫描信号φBi的正偏压)，在光敏器件PS的半导体层11、51产生规定的电位差，能够实现同上述基本驱动控制方法(参照图19)的复位动作中的载流子扫出动作相同的作用。

因此，降低施加到顶部栅极端子TG的脉冲电压(复位脉冲电压Vtg)的信号电平(例如，+15V→0V)，使电压振幅较上述的基本驱动控制方法(参照图19)缩小(例如30V→15V)，同时能够实现良好的复位动作，因此，即使在采用低温多晶硅薄膜晶体管等绝缘耐压较低的功能元件构成光敏器件阵列110的周边电路(尤其是顶部栅极驱动器120A)的情况下，也不会导致元件的耐压破坏等，能够执行动作速度良好的图像读取动作。此外，能够使驱动器的驱动电源低电压化。

由此，能够将构成图像处理器件的光敏器件阵列及周边电路(各驱动器)一体地形成在单一的绝缘性衬底上，并且能够省略防止耐压破坏的保护电路等，因此，即使是在指纹读取装置等被摄体直接载置到光敏器件阵列上的检测面上的情况下，也能够使该检测面(光敏器件阵列)及其周边电路平坦，能够防止现有技术中驱动器芯片等突出，并能良好地读取和识别被摄体图像，并且，由于能够将周边电路靠近光敏器件阵列而一体设置，所以能够使图像处理器件的电路结构或布线连接结构简化，可谋求小型化和产品成本的削减。

此外，由于在单一的绝缘性衬底上一体地形成光敏器件阵列及周边电路，所以不需要另外准备与光敏器件阵列的规格对应的专用驱动器芯片，能够减少部件数量和制造工序，并能够高精度且容易地进行图像处理器件的功能检测。此外，由于高电压脉冲不直接施加到光敏器件上，所以，能够构抑制光敏器件的元件特性的劣化或布线间的绝缘不良的产生，能够提供可靠性更高的图像处理器件。

再有，本实施方式中，在复位期间，与施加到底部栅极端子上的扫描信号同步地、向顶部栅极端子施加了扫描信号，但是，本发明并不限于此，若在复位期间内的、向顶部栅极端子施加了扫描信号的期间内，向底部栅极端子施加扫描信号(偏压)，则能够获得同样的复位动作。此时，与施加到顶部栅极端子的扫描信号的脉宽比较，施加到底部栅极端子上的扫描信号的脉宽越窄，施加到上述顶部栅极端子上的扫描信号的电压振幅的降低效果就越低，所以，施加到顶部栅极端子和底部栅极端子上的扫描信号的脉宽最好相等。

<第2应用例>

下面，参照附图具体说明本发明晶体管阵列的第2应用例。

图32是将本发明的晶体管阵列适用于图像处理器件的情况下的第2例的概略整体结构图。

在此，在与上述的第1应用例相同的结构上，标注同一或同等的标记，并简化或省略其说明。

在上述的第1应用例中，说明了在将具有双栅极型薄膜晶体管结构的光敏器件二维排列的光敏器件阵列周边区域所形成的驱动器电路(顶部栅极驱动器、底部栅极驱动器、源极驱动器)，由低温多晶硅晶体管构成，而且，对适用于具有该结构的图像处理器件的特有的驱动控制方法进行了说明。在第2应用例中，在光敏器件阵列的周边区域形成的顶部栅极驱动器至少具有输出单元(后述的电平移位)，该输出单元用场效应型晶体管(非晶硅薄膜晶体管)来构成，该场效应型晶体管采用了由非晶硅构成的半导体层。因此，在本应用例的图像处理器件中，可直接采用上述的基本的驱动控制方法(参照图19)来进行图像读取动作。

即，如图32所示，本应用例的图像处理器件100B包括：具有同上述的第1应用例同样结构(参照图18)的光敏器件阵列110；底部栅极驱动器(第2扫描驱动单元)130；源级驱动器(信号驱动单元)140；***控制器150；以及顶部栅极驱动器(第1扫描驱动电路)120B，其具有由非晶硅薄膜晶体管构成的电平移位电路单元123，电平移位电路单元123与顶部栅极限111直接连接。

此外，在本应用例中，与第1应用例同样，在单一的玻璃衬底等绝缘性衬底SUB的一面侧，一体形成了上述光敏器件阵列110及顶部栅极驱动器120B、底部栅极驱动器130、源极驱动器140，所述元件的结构与上述的实施方式相同。

即，排列在光敏器件阵列110上的光敏器件PS具有采用了非晶硅半导体层的双栅极型薄膜晶体管结构，另一方面，底部栅极驱动器130、源极驱动器140的各驱动电路由低温多晶硅薄膜晶体管构成，再有，顶部栅极驱动器120B至少具有由非晶硅薄膜晶体管构成的电平移位电路单元123。再有，顶部栅极驱动器120B的除电平移位电路单元123之外的电路单元，可以是由低温多晶硅薄膜晶体管构成的，或者，也可以包含低温多晶硅薄膜晶体管和非晶硅薄膜晶体管来构成。

下面，具体说明作为本应用例特有结构的顶部栅极驱动器。

图33是示出可适用于本适用例的图像处理器件的顶部栅极驱动器的一结构例的概略框图。

图34是示出可适用于本结构例的顶部栅极驱动器的输出缓冲单元和电平移位电路单元的一例的电路结构图。

在此，对于同上述第1应用例相同的结构上，标注相同的标记来简化或省略其说明。

如图33所示，顶部栅极驱动器120B包括：具有与上述第1应用例相同的电路结构(参照图22)的移位寄存器电路单元121；作为前级的放大单元的输出缓冲单元(输出电路单元)122，将从该移位寄存器电路单元121依次输出的移位信号(逻辑信号；定时信号)放大为规定的信号电平；作为后级的放大单元的移位寄存器电路单元123，将从该输出缓冲单122输出的放大信号变换(信号放大、电平移位)为具有规定的电压振幅的信号，并作为扫描信号(复位脉冲)φT1、φT2、...φTn施加到各顶部栅极线111。

在此，移位寄存器电路单元121具有与第1应用例相同的电路结构，所以省略其说明。此外，如图34所示，输出缓冲单元122(122j)具有：对应于各行的顶部栅极线111，对从上述移位寄存器电路单元121输出的逻辑信号(移位信号)Souti进行非反转处理的倒相器组INV21、INV22；以及，对该逻辑信号Souti进行反转处理的倒相器组INV21～INV23。输出缓冲单元122(122j)在被供给低电平的逻辑信号Souti的定时，生成作为该逻辑信号Souti的非反转信号的放大信号、和作为逻辑信号Souti的反转信号的放大信号AMSb，并输出到电平移位电路单元123。

此外，如图34所示，电平移位电路单元123(123i)包括：n沟道型场效应晶体管(薄膜晶体管)Tr31，对应于各行的顶部栅极线(扫描线)111，在高电位电压(第1电源电压)Vapd与接点N31之间连接电流通路(源极-漏极端子)，在控制端子(栅极端子)上施加成为逻辑信号Souti的非反转信号的放大信号AMS(第2输入信号)；n沟道型场效应晶体管(薄膜晶体管)Tr32，在接点N31和低电位电压(第2电源电压)Vaps之间连接电流通路，在控制端子上施加成为逻辑信号Souti的反转信号的放大信号AMSb(第1输入信号)；n沟道型场效应晶体管Tr35，在施加放大信号AMSb的接点(场效应晶体管Tr32的控制端子)和接点N32之间连接电流通路，在控制端子上施加高电位电压Vapd；n沟道型场效应晶体管Tr33，在高电位电压Vapd和接点N33(输出接点)之间连接电流通路，控制端子与接点N32连接；n沟道型场效应晶体管Tr34，在接点N33和低电位电压Vaps之间连接电流通路，控制端子与接点N31连接。在此，在接点N32和接点N33之间，在场效应晶体管Tr33的栅极-源极之间形成有未图示的寄生电容(电容元件)。

即，在本实施方式的电平移位电路单元123i中，场效应晶体管Tr31及Tr32串联连接在高电位电压Vapd和低电位电压Vaps之间，构成输入级的倒相电路，并且，放大信号AMS从输出缓冲单元122i施加到场效应晶体管Tr31，此外，在场效应晶体管Tr32上同时施加成为放大信号AMS的反转信号的放大信号AMSb；场效应晶体管Tr33及Tr34串联连接在高电位电压Vapd和低电位电压Vaps之间，构成输出级的倒相电路，并且，同时在场效应晶体管Tr33上施加接点N32的电位、在场效应晶体管Tr34上施加接点31的电位(输入级的倒相电路的输出电位，即成为放大信号AMSb的反转信号的第3输入信号；如后所述，与接点N32的电位大致反相)。

在此，各场效应晶体管Tr31～Tr35都是非晶硅薄膜晶体管。

接着，对具有上述电路结构的顶部栅极驱动器的电平移位电路单元的动作进行说明。

图35是示出本结构例的电平移位电路单元的各端子和接点上的信号电压变化的模拟结果。

在此，在上述的顶部栅极驱动器120B中，至少作为供给电平移位电路单元123的电源电压，设定为高电压Vapd是+15V、低电位电压Vaps是-18V，用上述电平移位电路单元123(123i)，将从输出缓冲单元122(122i)输入的、具有0～15V的电压振幅(第1电压振幅)的放大信号AMS、AMSb，变换为具有-15～+15V的电压振幅(第2电压振幅)的信号，并作为扫描信号(复位脉冲)φTi施加到第i行的顶部栅极线111。

首先，如图33、图34所示的顶部栅极驱动器120B中，当低电平的逻辑信号Souti作为移位信号从移位寄存器电路单元121供给到输出缓冲单元122i时，向电平移位电路单元123i的输入级的倒相器电路输入低电平(＝0)的放大信号AMS及高电平(＝+15V)的放大信号AMSb，从而场效应晶体管Tr32进行导通动作，且场效应晶体管Tr31进行截止动作。由此，如图35所示，接点N31的电位Vn31比低电压电位Vaps(＝-18V)高出对应于场效应晶体管Tr32的导通阻抗的量，被设定为具有充分低的信号电压(大致为-13V)的低电平。

另一方面，当从移位寄存器电路单元121作为移位信号供给高电平的逻辑信号Souti时，高电平的(＝+15V)的放大信号AMS及低电平(＝0V)的放大信号AMSb输入到电平移位电路单元123i的输入级的倒相器电路，场效应晶体管Tr31进行导通动作，并且，场效应晶体管T32进行截止动作。由此，接点N31的电位Vn31被设定为比高电位电压Vapd(＝+15V)低出与场效应晶体管T31的导通阻抗对应的量的高电位。在此，适用于场效应晶体管的非晶硅薄膜晶体管的电路特性中，与高电位电压Vapd侧连接的场效应晶体管Tr31的导通阻抗较大，不易设定成较小，因此，接点N31的电位Vn31虽然是高电平，但是如图35所示，只能获得大概+3～+4V程度的极低的电压。

接着，在输出级的倒相器电路中，当上述输入级的倒相器电路的输出电压(接点N31的电位Vn31)为高电平(大概为+3～+4V)时，场效应晶体管Tr34进行导通动作，接点N33(顶部栅极线111)的电位被设定为比低电位电压Vaps(＝-18V)高出对应于场效应晶体管Tr34的导通阻抗的量的高电压——即所希望的信号电平(作为所希望的电压振幅-15～+15V的下限侧的电压的-15V：低电平)。

在此，在输出级的倒相器电路中，通过因高电位电压Vapd(＝+15V)而始终处于导通状态的场效应晶体管Tr35，在场效应晶体管Tr33的栅极端子(接点N32)上施加放大信号AMSb，因此，在接点N31的电位Vn31成为高电平的定时(放大信号AMSb成为低电平的定时)，如图35所示，接点N32的电位Vn32被设定为大致0V的低电平。由此，在接点N32和N33之间产生的电位差，在场效应晶体管Tr33的栅极-源极间的寄生电容中作为电压成分而被保持。再有，保持在寄生电容中的电荷因场效应晶体管Tr35的导通阻抗而不易移动，所以，能够良好地保持对应于上述电位差的电压成分。

另一方面，在上述输入级的倒相器电路的输出电压(接点N31的电位Vn31)为低电平(大概为-13V)时，场效应晶体管Tr34进行截止动作，并通过对场效应晶体管Tr33的栅极端子(接点N32)施加高电平(+15V)的放大信号AMSb，场效应晶体管Tr33进行导通动作，接点N33(顶部栅极线111)上被施加如下的电压：该电压比高电位电压Vapd(＝+15V)低出与场效应晶体管Tr33的导通阻抗对应的电压。

在此，在场效应晶体管Tr33的栅极端子(接点N32)上，随着接点N33的电位的上升，如图35所示，生成了在该接点N33的电位上加上相当于保持在上述寄生电容上的电压成分的电压差的电压(大概为25～27V)(自举(bootstrap)现象)，场效应晶体管Tr33在大概饱和状态下进行导通动作，所以，接点N33(顶部栅极线111)的电位能够获得与高电位电压Vapd(＝+15V)大致近似的、充分高的信号电平(即，近似所希望的电压振幅-15～+15的上限电压的+13～+14V)。

这样，在适用于本结构例的顶部栅极驱动器120B中所适用的电平移位电路单元123中，构成第2级的倒相器电路，将施加到输出级的倒相器电路上的一方的信号电平(高电平)用自举电路单元(场效应晶体管Tr35、场效应晶体管Tr33的栅极-源极间形成的寄生电容)进行升压，由此，即使在从输入级的倒相器电路输出的高电平侧的信号电平低的情况下，也可以使从输出级的倒相器电路输出的高电平侧的信号电平充分高。

再有，在本结构例中，说明了如下情况：作为设置在顶部栅极驱动器120B上的电平移位电路单元123的自举电路单元的结构，采用了在场效应晶体管Tr33的栅极-源极间形成的寄生电容(参照图3、4)。但是本发明并不限于此，在上述栅极-源极之间(接点N32和接点N33之间)除连接了上述寄生电容之外，还连接了任意的电容元件(电容器)。此外，作为电平移位电路单元123，说明了适用n沟道型场效应晶体管的情况，但是本发明并不限定于此，也可以适用p沟道型场效应晶体管。

接着，参照上述各实施方式中所示出的晶体管阵列，来说明本应用例的图像处理器件。

对于构成如上述的本应用例的图像处理器件的光敏器件阵列110及各驱动器电路(顶部栅极驱动器120、底部栅极驱动器130、源极驱动器140)，例如可良好地适用上述的第5实施方式或第6实施方式中示出的元件结构及制造方法。

即，与上述第1应用例同样，在单一的绝缘衬底SUB的一面侧，在该衬底SUB的大致中央区域，矩阵状地排列了多个具有采用了非晶硅半导体层的双栅极型薄膜晶体管结构的光敏器件PS，来构成了光敏器件阵列110，在与该光敏器件阵列110(光敏器件PS)邻接的周边区域，将采用了低温多晶硅半导体层的薄膜晶体管(上述的场效应晶体管FETp及FETn)，按照图21～图29中示出的规定的电路形状进行连接，来构成了底部栅极驱动器130或源极驱动器140。

此外，在本应用例中，特别在与上述光敏器件阵列110邻接的周边区域，按照图33、图34所示的规定的电路形状连接采用了非晶硅半导体层的薄膜晶体管(上述的场效应晶体管FETx)，来构成顶部栅极驱动器120B的电平移位电路单元123，进一步，在与该电平移位电路单元123邻接的区域，按照图22、图33、图34所示的规定的电路形状连接采用了低温多晶硅半导体层的薄膜晶体管(上述的场效应晶体管FETp及FETn)，来构成顶部栅极驱动器120B的移位寄存器电路单元121及输出缓冲单元122。此外，这些光敏器件阵列110及各驱动器电路在上述衬底上一体形成。

此外，在这样的光敏器件PS及驱动器电路中，至少构成上述驱动电路(除顶部栅极驱动器120B的电平移位电路单元123之外)的场效应晶体FETp及FETn中所使用的多晶硅半导体层，被形成在非晶硅半导体层的下层侧(衬底SUB侧)，该非晶硅半导体层用于光敏器件PS及顶部栅极驱动器120B的电平移位电路单元123。

在此，光敏器件PS及顶部栅极驱动器120B的电平移位电路单元123、和构成各驱动器电路(除了顶部栅极驱动器120B的电平移位电路单元123)的薄膜晶体管，可以如第5实施方式中所示，不相互共用半导体层，而通过独立的制造工序形成，也可以如第6实施方式所示，至少将一部分导电层(例如，在光敏器件PS的底部栅电极BGx及电平移位电路单元123中使用的场效应晶体管FETx的栅电极Gx、和在除了电平移位电路单元123的各驱动电路中所适用的场效应晶体管FETp、FETn的栅电极Gp、Gn)设在同一导体层中，在同一制造工序中同时形成。

这样，在本应用例的图像处理器件中，通过应用上述的本发明的晶体管阵列的元件结构及制造方法，与第1应用例同样，良好地维持光敏器件阵列及驱动器电路的动作特性，并能够良好地读取被摄体图像，并且能够实现可谋求装置规模小型化、部件数量和制造成本削减的图像处理器件。

此外，顶部栅极驱动器120B的输出单元，至少具有电平移位电路单元123，该电平移位电路单元123由采用了非晶硅半导体层的场效应晶体管(非晶硅薄膜晶体管)来构成，由此，在由采用了多晶硅半导体层的场效应晶体管(多晶硅薄膜晶体管)构成的移位寄存器电路单元121或输出缓冲单元122中，多晶硅薄膜晶体管的导通电流较大，电子迁移率较大，由此能够较迅速地执行信号生成动作。另一方面，在输出单元的电平移位电路单元123中，采用了具有较高耐压特性的非晶硅薄膜晶体管，因此，能够良好地生成具有较大电压振幅的扫描信号(具有上述的数十V电压振幅的复位脉冲φTi)。由此，作为顶部栅极驱动器120B整体实现适当的动作速度，同时在不产生元件破坏的情况下，良好地生成具有适当的电压范围的扫描信号，并施加到顶部栅极线111，因此，能够不经变更而直接采用上述的基本驱动控制方法(参照图19)，能够提供动作特性良好、可靠性高的图像处理器件。

如上所述，在上述的各应用例中，具备将采用了非晶硅半导体层的双栅极性光敏器件二维排列的光敏器件阵列、仅由采用了低温多晶硅半导体层的场效应晶体管构成的驱动器电路、或仅将输出单元用采用了非晶硅半导体层的场效应晶体管构成的驱动器电路，且将这些在单一的衬底上一体形成。本发明的晶体管阵列并不限于适用于这样的图像处理器件。

总之，若具有上述各实施方式中示出的非晶硅半导体层和低温多晶硅半导体层混合的元件结构，在单一的衬底上一体地形成象素阵列(也可以是特定的负载)和驱动器电路，其中，象素阵列是排列了采用非晶硅半导体层的象素而成，驱动电路对该象素阵列生成并输出(施加)规定的驱动信号，则能够良好地应用本发明。例如，可在这样一种公知的图像显示器件(图像处理装置)中适用本发明的晶体管阵列，所述的图像显示器件具备：将包含液晶电容或有机EL元件等发光元件的公知的显示象素(具体来说，由液晶电容和象素晶体管构成的液晶象素、或有机EL元件和象素驱动电路构成的显示象素等)进行二维排列的象素阵列；驱动器电路(扫描驱动器或数据驱动器、电源驱动器等)，设定该象素阵列的各显示象素，并对该显示象素供给规定的灰度信号，来控制成显示出所希望的图像信息。

Claims (31)

1、一种晶体管阵列，在单一的绝缘性衬底上设置了多个晶体管，其特征在于，

至少具有在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；

上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；

上述晶体管阵列还具备：

多个多晶硅薄膜晶体管，至少使用上述第1半导体层和由上述多个导电体层构成的至少一个电极层而形成；

功能元件，具有至少使用上述第2半导体层和由上述多个导电体层构成的至少一个电极层而形成的多个非晶硅薄膜晶体管结构。

2、根据权利要求1所述的晶体管阵列，其特征在于，

上述多晶硅薄膜晶体管及上述功能元件分别具有由上述多个导电体层构成的多个电极层；

上述功能元件的至少某一个上述电极层，与上述多晶硅薄膜晶体管的某一个上述电极层形成在同一层中。

3、根据权利要求1所述的晶体管阵列，其特征在于，

上述晶体管阵列至少具有由上述多个导电体层构成的多个层间连接布线，该多个层间连接布线具有至少一个共用的导电体层，所述层间连接布线用于将上述多个多晶硅薄膜晶体管相互之间、上述多个功能元件相互之间、以及上述多个多晶硅薄膜晶体管和上述多个功能元件相互之间连接起来。

4、根据权利要求1所述的晶体管阵列，其特征在于，具有：

象素阵列，在上述衬底上的规定区域二维排列着由上述功能元件构成的多个象素；

驱动器电路，形成在与上述象素阵列邻接的周边区域，至少具有上述多晶硅薄膜晶体管而形成，使上述各象素动作。

5、根据权利要求4所述的晶体管阵列，其特征在于，

上述驱动器电路至少具有输出电路单元，该输出电路单元生成具有规定的信号电平的驱动控制信号，并向上述象素输出；

上述输出电路单元仅包括上述非晶硅薄膜晶体管。

6、根据权利要求4所述的晶体管阵列，其特征在于，

上述驱动器电路至少具有输出电路单元，该输出电路单元生成具有规定的信号电平的驱动控制信号，并向上述象素输出；

上述输出电路单元至少包括：

输入级的倒相器电路，分别输入具有第1电压振幅的第1输入信号、及成为上述第1输入信号的反转信号的第2输入信号，生成成为上述第1输入信号的反转信号的第3输入信号；

输出级的倒相器电路，分别输入基于上述第1输入信号的信号电压、及上述第3输入信号，生成具有第2电压振幅的输出信号，该第2电压振幅比上述第1电压振幅大；以及

自举电路单元，将上述第1输入信号及上述输出信号的电位差作为电压成分保持，并使输入到上述输出级的倒相器电路中的上述信号电压升压；

至少上述输入级的倒相器电路、上述输出级的倒相器电路以及上述自举电路单元，仅包括具有单一的沟道极性的上述非晶硅薄膜晶体管而构成。

7、根据权利要求4所述的晶体管阵列，其特征在于，

上述多个象素的每一个具有双栅极型薄膜晶体管结构的光敏器件，该光敏器件具有：夹着由上述第2半导体层构成的沟道区而形成的源电极及漏电极；在上述沟道区的上方及下方、分别隔着绝缘膜而形成的第1栅电极及第2栅电极；

上述驱动器电路至少具备第1扫描驱动电路，该第1扫描驱动电路包括向上述第1栅电极施加对上述光敏器件进行初始化的复位脉冲的输出电路单元，上述输出电路单元仅包含上述非晶硅薄膜晶体管。

8、根据权利要求7所述的晶体管阵列，其特征在于，

上述驱动器电路还包括向上述第2栅电极施加读出脉冲的第2扫描驱动电路，

上述第2扫描驱动电路仅包含上述多晶硅薄膜晶体管而构成。

9、一种晶体管阵列，被形成在单一的绝缘性衬底上，其特征在于，

具有在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；

上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；

上述晶体管阵列还具备驱动器电路，该驱动器电路至少包含多晶硅薄膜晶体管和非晶硅薄膜晶体管而构成，上述多晶硅薄膜晶体管至少使用了上述第1半导体层和由上述多个导电体层构成的至少一个电极层，上述非晶硅薄膜晶体管至少使用了上述第2半导体层和由上述多个导电体层构成的至少一个电极层。

10、根据权利要求9所述的晶体管阵列，其特征在于，

上述多晶硅薄膜晶体管及上述非晶硅薄膜晶体管分别具有由上述多个导电体层构成的多个电极层；

上述非晶硅薄膜晶体管的至少任意一个上述电极层与上述多晶硅薄膜晶体管的任意一个上述电极层设置在同一层中。

11、根据权利要求9所述的晶体管阵列，其特征在于，

在上述衬底上还设有二维排列了多个象素的象素阵列，

上述驱动器电路使上述各象素在所期望的驱动状态下动作。

12、根据权利要求11所述的晶体管阵列，其特征在于，

上述驱动器电路至少包括输出电路单元，该输出电路单元生成具有规定的信号电平的驱动控制信号，并向上述象素输出；

上述输出电路单元具有生成上述驱动控制信号的电路部分；

该电路部分仅包含上述非晶硅薄膜晶体管而构成。

13、根据权利要求12所述的晶体管阵列，其特征在于，上述电路部分是电平移位电路。

14、一种晶体管阵列，被形成在单一的绝缘性衬底上，其特征在于，

具有在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；

上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；

上述晶体管阵列还具备包含电平移位电路的驱动器电路，该电平移位电路仅包含使用了上述第2半导体层的、具有单一的沟道极性的非晶硅薄膜晶体管而构成，生成具有规定的信号电平的信号；

上述电平移位电路至少包括：

输入级的倒相器电路，分别输入具有第1电压振幅的第1输入信号及成为上述第1输入信号的反转信号的第2输入信号，生成成为上述第1输入信号的反转信号的第3输入信号；

输出级的倒相器电路，分别输入基于上述第1输入信号的信号电压及上述第3输入信号，生成具有第2电压振幅的输出信号，该第2电压振幅比上述第1电压振幅大；

自举电路单元，将上述第1输入信号及上述输出信号的电位差作为电压成分保持，并使输入到上述输出级的倒相器电路中的上述信号电压升压。

15、根据权利要求14所述的晶体管阵列，其特征在于，

上述输入级的倒相器电路至少在第1电源电压及第2电源电压之间串联连接了电流通路，具有使上述第2输入信号输入到控制端子的第1开关元件和使上述第1输入信号输入到控制端子的第2开关元件，将上述第1开关元件及上述2开关元件的连接接点的电位作为上述第3输入信号而输出；

上述输出级的倒相器电路至少在上述第1电源电压及上述第2电源电压之间串联连接了电流通路，具有使基于上述第1输入信号的上述信号电压输入到控制端子的第3开关元件和使上述第3输入信号输入到控制端子的第4开关元件，从上述第3开关元件及上述第4开关元件的连接接点将上述输出信号作为上述扫描信号而输出；

上述自举电路单元至少包括电容元件和第5开关元件，该电容元件设置在上述第3开关元件的控制端子与上述第3开关元件及上述第4开关元件的上述连接接点之间，并保持上述电压成分；该第5开关元件与上述第3开关元件的控制端子连接，阻碍保持在上述电容元件中的电荷的移动。

16、根据权利要求14所述的晶体管阵列，其特征在于，

上述驱动器电路具有由使用了上述第1半导体层的多晶硅薄膜晶体管形成的电路部分。

17、一种图像处理器件，其特征在于，

至少具有单一的绝缘性衬底和在上述衬底上直接层叠的多个半导体层、多个导电体层以及多个绝缘层；

上述多个半导体层包括：第1半导体层，由多晶硅构成；以及第2半导体层，由非晶硅构成，隔着至少一个上述绝缘层，以上述衬底为基准设置在上述第1半导体层的上层侧；

上述图像处理器件还具备：

驱动器电路，包含至少使用上述第1半导体层和由上述多个导电体层构成的至少一个电极层形成的多晶硅薄膜晶体管而构成；

象素阵列，二维地排列着多个象素，上述各象素具有使用上述第2半导体层形成的非晶硅薄膜晶体管结构。

18、根据权利要求17所述的图像处理器件，其特征在于，

上述多晶硅薄膜晶体管及上述象素分别具有由导电体层构成的多个电极层；

上述象素的至少任意一个上述电极层与上述多晶硅薄膜晶体管的任意一个上述电极层，设置在同一层中。

19、根据权利要求17所述的图像处理器件，其特征在于，

至少具有由多个层间连接布线构成的布线连接区域，该层间连接布线用于将上述多个多晶硅薄膜晶体管和上述多个象素相互连接、且由多个导电体层构成，

上述多个层间连接布线至少具备一个共用的导电体层。

20、根据权利要求17所述的图像处理器件，其特征在于，

上述象素是显示期望的图像信息的显示象素；

上述驱动器电路至少具备扫描驱动电路，该扫描驱动电路输出将排列在上述象素阵列中的任意行的上述象素设定为选择状态的扫描信号；

该扫描驱动电路至少具有输出上述扫描信号的电平移位电路；

上述电平移位电路仅包含非晶硅薄膜晶体管而构成，该非晶硅薄膜晶体管用上述第2半导体层而形成。

21、根据权利要求20所述的图像处理器件，其特征在于，

上述电平移位电路至少包括：

输入级的倒相器电路，分别输入具有第1电压振幅的第1输入信号和成为上述第1输入信号的反转信号的第2输入信号，并生成成为上述第1输入信号的反转信号的第3输入信号；

输出级的倒相器电路，分别输入基于上述第1输入信号的信号电压及上述第3输入信号，并生成具有第2电压振幅的输出信号，该第2电压振幅比上述第1电压振幅大；

自举电路单元，将上述第1输入信号及上述输出信号的电位差作为电压成分保持，并使输入到上述输出级的倒相器电路中的上述信号电压升压；

上述输入级的倒相器电路、上述输出级的倒相器电路及上述自举电路单元，仅包含至少具有单一的沟道极性的上述非晶硅薄膜晶体管。

22、根据权利要求17所述的图像处理器件，其特征在于，

上述各象素包括双栅极型光敏器件，该光敏器件具有：夹着沟道区而形成的源电极及漏电极，该沟道区使用上述第2半导体层形成；第1栅电极及第2栅电极，在上述沟道区的上方及下方，分别隔着绝缘膜而形成；以及载置被摄体的检测面；

上述驱动器电路至少具备第1扫描驱动电路，该第1扫描驱动电路包括向上述第1栅电极施加对上述光敏器件进行初始化的复位脉冲的电平移位电路，上述电平移位电路仅包含使用上述第2半导体层而形成的非晶硅薄膜晶体管。

23、根据权利要求22所述的图像处理器件，其特征在于，

上述电平移位电路至少包括：

输入级的倒相器电路，分别输入具有上述第1电压振幅的第1输入信号、及成为上述第1输入信号的反转信号的第2输入信号，并生成成为上述第1输入信号的反转信号的第3输入信号；

输出级的倒相器电路，分别输入基于上述第1输入信号的信号电压、以及上述第3输入信号，并生成具有第2电压振幅的输出信号，该第2电压振幅比上述第1电压振幅大；以及

自举电路单元，将上述第1输入信号及上述输出信号的电位差作为电压成分保持，并使输入到上述输出级的倒相器电路中的上述信号电压升压；

上述输入级的倒相器电路、上述输出级的倒相器电路以及上述自举电路单元，至少仅包含具有单一的沟道极性的上述非晶硅薄膜晶体管而构成。

24、根据权利要求22所述的图像处理器件，其特征在于，

上述驱动器电路还包括向上述第2栅电极施加读出脉冲的第2扫描驱动电路，

上诉第2扫描驱动电路仅包含上述多晶硅薄膜晶体管而构成。

25、一种晶体管阵列的制造方法，该晶体管阵列是在单一的绝缘性衬底上设置了多个晶体管，其特征在于，至少包括以下工序：

在上述衬底上形成由多晶硅构成的第1半导体层的工序；

利用上述第1半导体层来形成多晶硅薄膜晶体管的工序；

以上述衬底为基准，隔着绝缘膜，在上述第1半导体层的上层侧形成由非晶硅构成的第2半导体层的工序；

利用上述第2半导体层，来形成具有非晶硅薄膜晶体管结构的功能元件的工序。

26、根据权利要求25所述的晶体管阵列的制造方法，其特征在于，包括：至少利用上述多晶硅薄膜晶体管、来形成使上述功能元件动作的驱动器电路的工序。

27、根据权利要求26所述的晶体管阵列的制造方法，其特征在于，

包括利用上述第2半导体层形成非晶硅薄膜晶体管的工序；

形成上述驱动器电路的工序包括：利用上述多晶硅薄膜晶体管及非晶硅薄膜晶体管来形成该驱动器电路的工序。

28、根据权利要求25所述的晶体管阵列的制造方法，其特征在于，

形成上述第1半导体层的工序是在第1温度条件下实施；

形成上述第2半导体层的工序是在最高温度比上述第1温度条件低的第2温度条件下实施。

29、根据权利要求25所述的晶体管阵列的制造方法，其特征在于，

上述形成多晶硅薄膜晶体管的工序及形成上述功能元件的工序，分别包括形成由导电体层构成的多个电极层的工序；

上述形成多个电极层的工序包括：将上述功能元件的至少任意一个电极层和上述多晶硅薄膜晶体管的至少任意一个电极层同时形成的工序。

30、根据权利要求29所述的晶体管阵列的制造方法，其特征在于，

上述功能元件是使用了上述第2半导体层的非晶硅薄膜晶体管；

在同时形成上述电极层的工序中，将上述非晶硅薄膜晶体管的栅电极与上述多晶硅薄膜晶体管的栅电极同时形成。

31、根据权利要求29所述的晶体管阵列的制造方法，其特征在于，

上述功能元件具有双栅极型薄膜晶体管结构，包括：夹着由上述第2半导体层构成的沟道区而形成的源电极及漏电极；在上述第2半导体层的上方及下方分别隔着绝缘膜而形成的第1栅电极及第2栅电极；

在同时形成上述电极层的工序中，将上述第2栅电极与上述多晶硅薄膜晶体管的栅电极同时形成。

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