JP4408835B2 - 半導体集積回路装置 - Google Patents
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Description
ここで、前記半導体集積回路は、さらに、第1ソース電極および第1ドレイン電極と交差するように第2金属層によって配線され、電気的に接続された第1ソース電極に第1電源電圧を供給する第1電源配線と、第2ソース電極の一部および第2ドレイン電極の一部と交差するように第2金属層によって配線され、電気的に接続された第2ソース電極に第2電源電圧を供給する第2電源配線とを備えるようにとしてもよい。
ここで、前記第1出力トランジスタは、ハイレベル信号を出力するためのハイサイドトランジスタおよびローレベル信号を出力するためのローサイドトランジスタの一方であり、第2出力トランジスタは、それらの他方であるとしてもよい。
2 第2高電圧電源配線
3 接地電位配線
4 第1ハイサイドトランジスタ
5 第2ハイサイドトランジスタ
6 第1レベルシフト回路
7 第2レベルシフト回路
8 ダイオード
9 プリドライバ
10 ローサイドトランジスタ
11 出力ボンディングパッド
12 第1高電圧電源端子
13 第2高電圧電源端子
14 接地端子
15 タイミング発生ブロック
16 タイミング発生用単位セル
17 3値出力回路
18 出力端子
19 入力端子
20 入力制御端子
21 半導体集積回路チップ
24 第2金属層
24A~24C 接続配線
24L、24M、24H 電源配線
25 第1金属層
25Ld ローサイドトランジスタのドレイン電極
25Ls ローサイドトランジスタのソース電極
25Hd 第1ハイサイドトランジスタのドレイン電極
25Hs 第1ハイサイドトランジスタのソース電極
25Md 第2ハイサイドトランジスタのドレイン電極
25Ms 第2ハイサイドトランジスタのソース電極
26 スタンダードセル
27 スルーホール
28 ローサイドトランジスタのドレイン領域
29 ローサイドトランジスタのソース領域
30 第1ハイサイドトランジスタのドレイン領域
31 第1ハイサイドトランジスタのソース領域
32 ダイオードアノード部
33 ダイオードカソード部
34 第2ハイサイドトランジスタのドレイン領域
35 第2ハイサイドトランジスタのソース領域
36 バス配線
37 サージ保護素子
38 空きスペース
Claims (17)
- 半導体基板に形成され、第1金属層に位置する第1ソース電極と第1金属層に位置する第1ドレイン電極とを含み、第1ソース電極および第1ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第1出力トランジスタと、
半導体基板に形成され、第1金属層に位置する第2ソース電極と第1金属層に位置する第2ドレイン電極とを含み、第2ソース電極および第2ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第2出力トランジスタと、
第1出力トランジスタを挟んで第2出力トランジスタと一列に配置される出力パッドと、
第1金属層と異なる階層の第2金属層に位置し、出力パッドと第1ドレイン電極との間を電気的に接続している第1接続配線と、
第2金属層に位置し、第1出力トランジスタの第1ドレイン電極と第2出力トランジスタの第2ドレイン電極との間を電気的に接続している第2接続配線と、
を備えることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路であって、さらに、
第1ソース電極および第1ドレイン電極と交差するように第2金属層によって配線され、電気的に接続された第1ソース電極に第1電源電圧を供給する第1電源配線と、
第2ソース電極の一部および第2ドレイン電極の一部と交差するように第2金属層によって配線され、電気的に接続された第2ソース電極に第2電源電圧を供給する第2電源配線と
を備えることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路であって、さらに、
出力パッドを挟んで第1出力トランジスタの反対側に配置され、第1金属層に位置する第3ソース電極と第1金属層に位置する第3ドレイン電極とを含み、第3ソース電極および第3ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第3出力トランジスタと、
第2金属層に位置し、出力パッドと第3ドレイン電極との間を電気的に接続する第3接続配線と
を備えることを特徴とする半導体集積回路。 - 請求項2記載の半導体集積回路であって、さらに、
出力パッドを挟んで第1出力トランジスタの反対側に配置され、第1金属層に位置する第3ソース電極と第1金属層に位置する第3ドレイン電極とを含み、第3ソース電極および第3ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第3出力トランジスタと、
第2金属層によって位置し、出力パッドと第3ドレイン電極との間を電気的に接続する第3接続配線と
を備えることを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路であって、
半導体集積回路のレイアウト幅は第1および第2出力トランジスタの幅に相当する
ことを特徴とする半導体集積回路。 - 請求項1記載の半導体集積回路であって、
第1出力トランジスタは、ハイレベル信号を出力するためのハイサイドトランジスタおよびローレベル信号を出力するためのローサイドトランジスタの一方であり、
第2出力トランジスタは、それらの他方である
ことを特徴とする半導体集積回路。 - 請求項1の半導体集積回路であって、さらに、
第1出力トランジスタへのゲート制御信号を生成する第1制御回路部と、
第2出力トランジスタへのゲート制御信号を生成する第2制御回路部と、
第1および第2制御回路部を駆動するプリドライバ部とを備え、
第1、第2制御回路部およびプリドライバ部の各々の幅は第1、第2出力トランジスタのそれぞれの幅相当であり、
前記第1、第2制御回路部、プリドライバ部、第1、第2出力トランジスタおよび出力パッドは一列に配置される。
ことを特徴とする半導体集積回路。 - 請求項3の半導体集積回路であって、さらに、
第1出力トランジスタへのゲート制御信号を生成する第1制御回路部と、
第2出力トランジスタへのゲート制御信号を生成する第2制御回路部と、
第3出力トランジスタへのゲート制御信号を生成する第3制御回路部と、
第1、第2および第3制御回路部を駆動するプリドライバ部とを備え、
前記第1、第2、第3制御回路部およびプリドライバ部の各々の幅は第1、第2および第3出力トランジスタのそれぞれの幅相当であり、
第1、第2、第3制御回路部、プリドライバ部、第1、第2、第3出力トランジスタおよび出力パッドは、一列に配置される
ことを特徴とする半導体集積回路。 - 請求項1の半導体集積回路であって、
前記第1および第2出力トランジスタの耐圧は100V以上である
ことを特徴とする半導体集積回路。 - 多チャンネル半導体集積回路であって、
複数個の基本セルの配列である多チャンネルセルアレイと、
半導体チップの中央部に配置され、各基本セルへのタイミング信号を出力するタイミング発生ブロックと、
複数の基本セルとタイミング発生ブロック間で前記タイミング信号を伝達する複数の配線とを備え、
前記複数の基本セルは、回路ブロックを中心にその両側に対称に配列され、
前記基本セルは、
半導体基板に形成され、第1金属層に位置する第1ソース電極と第1金属層に位置する第1ドレイン電極とを含み、第1ソース電極および第1ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第1出力トランジスタと、
半導体基板に形成され、第1金属層に位置する第2ソース電極と第1金属層に位置する第2ドレイン電極とを含み、第2ソース電極および第2ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第2出力トランジスタと、
第1出力トランジスタを挟んで第2出力トランジスタと一列に配置される出力パッドと、
第1金属層と異なる階層の第2金属層に位置し、出力パッドと第1ドレイン電極との間を電気的に接続している第1接続配線と、
前記第2金属層に位置し、第1出力トランジスタの第1ドレイン電極と第2出力トランジスタの第2ドレイン電極との間を電気的に接続している第2接続配線と、
を有することを特徴とする多チャンネル半導体集積回路。 - 請求項10記載の多チャンネル半導体集積回路であって、
各基本セルは、さらに、
第1ソース電極および第1ドレイン電極と交差するように第2金属層によって配線され、電気的に接続された第1ソース電極に第1電源電圧を供給する第1電源配線と、
第2ソース電極の一部および第2ドレイン電極の一部と交差するように第2金属層によって配線され、電気的に接続された第2ソース電極に第2電源電圧を供給する第2電源配線とを備え、
前記第1電源配線、第2電源配線はそれぞれ直線状に配置される
ことを特徴とする多チャンネル半導体集積回路。 - 請求項10記載の多チャンネル半導体集積回路であって、さらに、
前記タイミング発生ブロックの少なくとも2辺に沿う、接地電位を伝達する少なくとも2本の接地電位配線を備える
ことを特徴とする多チャンネル半導体集積回路。 - 請求項11の多チャンネル半導体集積回路であって、さらに、
前記半導体チップ内の一端に配置され、接地電位である第1パッドと、
前記半導体チップ内の他端に配置され、接地電位である第2パッドとを備え、
前記第1電源配線および第2電源配線の1つは、接地電位であり、第1パッドおよび第2パッドに接続される
ことを特徴とする多チャンネル半導体集積回路。 - 請求項10記載の多チャンネル半導体集積回路であって、
前記各基本セルは、さらに、
出力パッドを挟んで第1出力トランジスタの反対側に配置され、第1金属層に位置する第3ソース電極と第1金属層に位置する第3ドレイン電極とを含み、第3ソース電極および第3ドレイン電極の一方が1つ以上の直線状の部分電極を含み、他方がその部分電極を囲んでいる第3出力トランジスタと、
第2金属層に位置し、出力パッドと第3ドレイン電極との間を電気的に接続する第3接続配線とを備える
ことを特徴とする多チャンネル半導体集積回路。 - 請求項14記載の多チャンネル半導体集積回路であって、
前記第1、第2及び第3出力トランジスタの組みは、ハイレベル信号を出力する第1ハイサイドトランジスタ、ミドルレベル信号を出力する第2ハイサイドトランジスタ、ローレベル信号を出力するローサイドトランジスタの組みに対応する
ことを特徴とする多チャンネル半導体集積回路。 - 請求項10記載の多チャンネル半導体集積回路であって、
多チャンネルセルアレイは、ディスプレイ装置用の走査信号を生成する
ことを特徴とする多チャンネル半導体集積回路。 - 請求項10記載の多チャンネル半導体集積回路であって、
前記第1および第2出力トランジスタの耐圧は100V以上である
ことを特徴とする多チャンネル半導体集積回路。
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