KR102368073B1 - 집적 회로 및 이를 포함하는 반도체 장치 - Google Patents

집적 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

다중 전압 회로를 포함하는 집적 회로 및 그 집적 회로를 포함하는 반도체 장치가 개시된다. 본 개시의 예시적 실시예에 따른 집적 회로는 적어도 하나의 블록을 포함할 수 있고, 블록은 블록의 에지에 배치되고 다중 전압 회로에 대응하는 적어도 하나의 단위 셀을 포함할 수 있다. 단위 셀은 상이한 전압들로 각각 바이어싱 되는 제1 및 제2 웰을 포함할 수 있고, 제1 및 제2 웰은 블록의 에지로부터 이격되어 배치될 수 있다.

Description

집적 회로 및 이를 포함하는 반도체 장치{Integrated circuit and semiconductor device including the same}
본 발명의 기술적 사상은 집적 회로 및 이를 포함하는 반도체 장치에 관한 것으로서, 자세하게는 다중 전압 회로를 포함하는 집적 회로에 관한 것이다.
반도체 공정 기술이 발전함에 따라, 트랜지스터의 크기는 점점 작아지고 있으며, 이에 따라 보다 많은 수의 트랜지스터들이 반도체 장치에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit; IC)를 말하는 시스템-온-칩(System-On-Chip; SOC)은 작은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 높아짐에 따라 보다 많은 구성부품들을 포함하는 반도체 장치가 요구되고 있다.
한편, 휴대용 전자기기와 같은 어플리케이션에 사용되는 반도체 장치가 소모하는 전력을 줄이기 위하여 많은 접근방법들이 시도되고 있다. 예컨대, 반도체 장치의 전력 소모를 줄이기 위하여, 반도체 장치에 포함된 구성부품들은 복수개의 전원 전압을 사용함으로써 구동될 수 있고, 사용되지 않는 구성부품은 공급되는 전원 전압이 차단될 수 있다.
본 발명의 기술적 사상은 집적 회로 및 이를 포함하는 반도체 장치에 관한 것으로서, 감소된 면적 및 전력 소모를 가지는 다중 전압 회로를 포함하는 집적 회로 및 이를 포함하는 반도체 장치를 제공한다. 또한, 다중 전압 회로를 이용하여 집적 회로의 레이아웃을 생성하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 기술적 사상의 일측면에 따른 집적 회로는 적어도 하나의 블록을 포함할 수 있고, 상기 블록은 상기 블록의 에지에 배치된 적어도 하나의 단위 셀을 포함할 수 있고, 상기 단위 셀은 제1 전압 레벨 로직 및 제2 전압 레벨 로직 사이에 제1 비트 신호를 시프팅하도록 구성된 제1 비트 회로, 제1 전압으로 바이어싱 되고, 상기 단위 셀의 경계로부터 이격되어 배치된 제1 웰, 및 제2 전압으로 바이어싱 되고, 상기 블록의 에지와 접하는 상기 단위 셀의 제1 측면과 대향하는 상기 단위 셀의 제2 측면에 접하도록 배치된 제2 웰을 포함할 수 있고, 상기 제1 비트 회로는 상기 제1 및 제2 웰에 각각 배치된 트랜지스터들을 포함할 수 있다.
본 발명의 기술적 사상의 일측면에 따른 집적 회로는, 서로 인접하게 배치된 제1 및 제2 블록을 포함할 수 있고, 상기 제1 블록은 상기 제1 및 제2 블록 사이 경계면에 접하는 적어도 하나의 단위 셀을 포함할 수 있고, 상기 단위 셀은 제1 전압 레벨 로직 및 제2 전압 레벨 로직 사이에 제1 비트 신호를 시프팅하도록 구성된 제1 비트 회로, 제1 전압으로 바이어싱 되고, 상기 단위 셀의 경계로부터 이격되어 배치된 제1 월, 및 제2 전압으로 바이어싱 되고, 상기 경계면과 접하는 상기 단위 셀의 제1 측면과 대향하는 상기 단위 셀의 제2 측면에 접하도록 배치된 제2 웰을 포함할 수 있고, 상기 제1 비트 회로는 상기 제1 및 제2 웰에 각각 배치된 트랜지스터들을 포함할 수 있다.
본 발명의 기술적 사상의 일측면에 따른 집적 회로는, 적어도 하나의 단위 셀을 포함하고, 상기 단위 셀은, 제1 전압 레벨 로직 및 제2 전압 레벨 로직 사이에 제1 및 제2 비트 신호들을 각각 시프팅하도록 구성된 제1 및 제2 비트 회로, 제1 전압으로 바이어싱 되고 상기 단위 셀의 경계로부터 이격되어 배치되는 제1 웰, 및 상기 제1 전압과 상이한 제2 전압으로 바이어싱 되는 제2 및 제3 웰을 포함할 수 있고, 상기 제2 및 제3 웰은 상기 단위 셀의 경계 중 서로 대향하는 한 쌍의 측면들에 각각 접할 수 있고, 상기 제1 및 제2 비트 회로는 상기 제1 웰에 배치된 트랜지스터들 중 적어도 하나를 각각 포함하고, 상기 제2 웰에 배치된 트랜지스터들 중 적어도 하나를 각각 포함할 수 있다.
본 발명의 기술적 사상의 일측면에 따른 집적 회로는, 적어도 하나의 단위 셀을 포함하고, 상기 단위 셀은, 제1 전압 레벨 로직 및 제2 전압 레벨 로직 사이에 제1 비트 신호를 시프팅하도록 구성된 제1 비트 회로, 상기 제2 전압 레벨 로직 및 제3 전압 레벨 로직 사이에 제2 비트 신호를 시프팅하도록 구성된 제2 비트 회로, 제1 전압으로 바이어싱 되고 상기 단위 셀의 경계로부터 이격되어 배치되는 제1 웰, 상기 제1 전압과 상이한 제2 전압으로 바이어싱 되는 제2 및 제3 웰, 및 제3 전압으로 바이어싱 되고 상기 제1 웰 및 제3 웰 사이에서 상기 단위 셀의 경계로부터 이격되어 배치되는 제4 웰을 포함할 수 있고, 상기 제2 및 제3 웰은 상기 단위 셀의 경계 중 서로 대향하는 한 쌍의 측면들에 각각 접할 수 있고, 상기 제1 비트 회로는 상기 제1 웰에 배치된 트랜지스터들 중 적어도 하나를 포함하고 상기 제2 웰에 배치된 트랜지스터들 중 적어도 하나를 포함하고, 상기 제2 비트 회로는 상기 제3 웰에 배치된 트랜지스터들 중 적어도 하나를 포함하고 상기 제4 웰에 배치된 트랜지스터들 중 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상에 의하면, 다중 전압 회로를 포함하는 집적 회로는 그 기능을 유지하면서도 감소된 면적 및/또는 전력 소모를 가질 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 다중 전압 회로의 예시를 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 3a는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터의 블록도이고, 도 3b는 도 3a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 4a는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터의 블록도이고, 도 4b는 전압 레벨 시프터를 기판 상에 배치한 레이아웃을 나타내는 도면이다.
도 5a는 본 개시의 예시적 실시예에 다른 전압 레벨 시프터의 블록도이고, 도 5b는 전압 레벨 시프터를 기판 상에 배치한 레이아웃을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따라 도 1의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 7은 복수의 블록들로 구성된 집적 회로를 포함하는 반도체 장치를 개략적으로 나타내는 도면이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 블록의 에지에 배치된 전압 레벨 시프터의 단위 셀들을 나타내는 도면들이다.
도 9는 본 개시의 예시적 실시예에 따라 도 3a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따라 도 4a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 11은 본 개시의 예시적 실시예에 따라 도 5a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃을 나타내는 도면이다.
도 12는 본 개시의 예시적 실시예에 따라 도 4a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 13은 본 개시의 예시적 실시예에 따라 도 5a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 14a는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터의 블록도이고, 도 14b는 도 14a의 전압 레벨 시프터를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다.
도 15은 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 생성하는 방법을 나타내는 순서도이다.
도 16는 본 개시의 예시적 실시예에 따라 도 15의 단계 S200의 예시를 나타내는 순서도이다.
도 17은 본 개시의 예시적 실시예에 따라 도 16의 단계 S210의 예시를 나타내는 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체를 도시하는 블록도이다.
도 19은 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 예시적 실시예에 따른 다중 전압 회로의 예시를 나타내는 도면이다. 구체적으로, 도 1은 다중 전압 회로의 예시로서 전압 레벨 시프터(100)의 회로도를 나타낸다. 다중 전압 회로는 복수의 상이한 전원 전압들을 공급받는 회로로서, 이하에서 다중 전압 회로는 전압 레벨 시프터(100)인 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들면, 본 개시의 실시예들은 전압 레벨 시프터(100)와 상이한 다중 전압 회로들, 예컨대 아이솔레이션 셀(isolation cell), 리텐션 레지스터(retention register) 등에도 적용될 수 있음은 이해될 것이다. 또한, 도 1에 도시된 회로는 전압 레벨 시프터(100)의 예시에 불과하고, 전압 레벨 시프터는 도 1의 회로와 상이한 회로를 가질 수도 있다.
반도체 장치에 포함된 집적 회로는 디지털 신호, 아날로그 신호, 혼성-신호 등을 처리할 수 있다. 디지털 신호를 처리하는 집적 회로는, 예컨대, 프로세서, 메모리 컨트롤러, 하드웨어 인코더 및 디코더, 인터페이스 블록 등을 포함할 수 있다. 디지털 신호를 처리하는 집적 회로는 디지털 신호 라인의 전압, 즉 저전압 레벨 또는 고전압 레벨에 기초하여 디지털 신호를 처리할 수 있다. 이와 같이 디지털 신호에 대응하는 저전압 레벨 및 고전압 레벨은 전압 레벨 로직에 의해서 정의될 수 있고, 상이한 전압 레벨 로직들은 상이한 저전압 레벨들 및/또는 고전압 레벨들을 각각 정의할 수 있다.
디지털 신호들을 처리하는 집적 회로는 기판 상에서 복수의 단위 셀들을 포함하도록 배치될 수 있다. 하나의 단위 셀은 집적 회로에 포함되는 특정 회로에 대응할 수 있으며, 그 특정 회로의 레이아웃을 포함할 수 있다. 반도체 설계 툴은 집적 회로가 제조되는 반도체 공정에 따라 표준 셀(standard cell)을 제공할 수 있고, 표준 셀은 배치의 효율성을 높이기 위하여 미리 정해진 높이 등을 가질 수 있다.
전압 레벨 시프터(100)는 서로 상이한 제1 및 제2 전압 레벨 로직 사이에 신호를 시프팅할 수 있다. 즉, 전압 레벨 시프터(100)는 제1 전압 레벨 로직을 준수하는 신호를 제2 전압 레벨 로직을 준수하는 신호로 변환할 수 있고, 또는 제2 전압 레벨 로직을 준수하는 신호를 제1 전압 레벨 로직을 준수하는 신호로 변환할 수도 있다. 예를 들면, 전압 레벨 시프터(100)는 0V 및 1.8V를 각각 저전압 레벨 및 고전압 레벨로서 가지는 신호를 0V 및 3.3V를 각각 저전압 레벨 및 고전압 레벨로서 가지는 신호로 변환할 수 있다. 전압 레벨 시프터(100)는 상이한 전원 전압들로 구동되는 반도체 장치들 사이에 신호를 전달하는데 사용되거나 반도체 장치 외부로부터 수신되는 신호를 반도체 장치 내부로 수신하기 위해서 사용될 수 있을 뿐만 아니라, 반도체 장치 내부에서 상이한 전원 전압들로 각각 구동되는 블록들 사이에 신호를 전달하는데 사용될 수도 있다.
이러한 동작을 위하여, 전압 레벨 시프터(100)는 입력 신호가 생성된 회로들의 전원 전압 및 출력 신호가 전달될 회로들의 전원 전압을 공급받을 수 있다. 도 1을 참조하면, 전압 레벨 시프터(100)는 제1 전압(VDD1)으로부터 전류를 공급받는 트랜지스터를 포함하는 제1 부분(P1) 및 제2 전압(VDD2)으로부터 전류를 공급받는 트랜지스터를 포함하는 제2 부분(P2)으로 구성될 수 있다. 도 1에서 제1 전압(VDD1)은 제1 입력 신호(A1)가 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있고, 제2 전압(VDD2)은 제1 출력 신호(B1)가 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있다.
도 1을 참조하면, 전압 레벨 시프터(100)에서 전류는 제1 전압(VDD1) 및/또는 제2 전압(VDD2)으로부터 접지 전압(VSS)으로 흐를 수 있다. 즉, 제1 부분(P1)에 포함된 트랜지스터는 제1 전압(VDD1)으로부터 전류를 공급받을 수 있고, 제2 부분(P2)에 포함된 트랜지스터는 제2 전압(VDD2)으로부터 전류를 공급받을 수 있다. 도 2를 참조하여 후술되는 바와 같이, 복수의 상이한 전원 전압들을 공급받는 전압 레벨 시프터(100)를 기판 상에 배치할 때, 집적 회로는 공간적인 제약사항에 기인하여 불필요한 면적을 포함할 수 있다. 특히, 비트 데이터를 병렬적으로 처리하기 위하여 복수의 전압 레벨 시프터(100)들이 기판 상에 배치되는 경우, 집적 회로는 상당한 불필요한 면적을 포함할 수 있다.
도 2는 본 개시의 예시적 실시예에 따라 도 1의 전압 레벨 시프터(100)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 도 2에 도시된 바와 같이, 전압 레벨 시프터(100)의 레이아웃은 하나의 단위 셀(100a)을 형성할 수 있다.
도 2에 도시된 바와 같이, 단위 셀(100a)은 X축 방향으로 길이 X2를 가지고, Y축 방향으로 길이 Y2를 가질 수 있다. 본 개시의 예시적 실시예에 따라, 단위 셀(100a)에 인접하여 다른 단위 셀이 용이하게 배치될 수 있도록, 길이 Y2는 표준 셀의 높이(즉, Y축 방향 길이)의 정수배일 수 있다. 예를 들면, 길이 Y2는 표준 셀의 높이의 2배일 수 있다.
도 2를 참조하면, 단위 셀(100a)은 제1 웰(well)(110a), 제2 웰(120a) 및 제3 웰(130a)을 포함할 수 있다. 웰은 트랜지스터 등을 배치하기 위하여 기판의 도전형과 다른 도전형으로 도핑되는 영역으로서, 예컨대 도 2의 제1 웰(110a), 제2 웰(120a) 및 제3 웰(130a)은 P-형 기판에 형성된 N-웰(또는, N-형 웰)일 수 있다. 제1 웰(110a), 제2 웰(120a) 및 제3 웰(130a)이 N-웰인 경우, 레벨 시프터(100)에 포함된 트랜지스터들 중 P-채널 MOSFET(metal-oxide semiconductor field effect transistor)이 제1 웰(110a), 제2 웰(120a) 또는 제3 웰(130a)에 배치될 수 있다. 이하에서, 웰은 P-형 기판에 형성된 N-웰인 실시예들이 설명되지만, 본 발명의 기술적 사상은 이에 제한되지 않는다. 즉, 본 개시의 예시적 실시예에 따라 웰은 N-형 기판에 형성된 P-웰(또는 P-형 웰)일 수 있으며, N-채널 MOSFET이 웰에 배치될 수 있다.
도 1을 참조하여 전술한 바와 같이, 레벨 시프터(100)는 복수의 상이한 전원 전압들, 예컨대 제1 전압(VDD1) 및 제2 전압(VDD2)을 공급받을 수 있고, 이에 따라 단위 셀(100a) 또한 제1 전압(VDD1) 및 제2 전압(VDD2)을 공급받을 수 있다. 본 개시의 예시적 실시예에 따라, 제1 웰(110a)은 제1 전압(VDD1)으로 바이어싱 될 수 있고, 제2 웰(120a) 및 제3 웰(130a)은 제2 전압(VDD2)으로 바이어싱 될 수 있다. 다른 한편으로, 본 개시의 예시적 실시예에 따라, 제1 웰(110a)은 제2 전압(VDD2)으로 바이어싱 될 수 있고, 제2 웰(120a) 및 제3 웰(130a)은 제1 전압(VDD1)으로 바이어싱 될 수 있다. 이하에서, 제1 웰(110a)은 제1 전압(VDD1)으로 바이어싱되고, 제2 웰(120a) 및 제3 웰(130a)은 제2 전압(VDD2)으로 바이어싱되는 것으로서 설명되나 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다. 전압 레벨 시프터(100)의 제1 부분(P1)에서 제1 전압(VDD1)으로부터 전류를 공급받는 P-채널 MOSFET(예컨대, 도 2의 T111a)이 제1 웰(110a)에 배치될 수 있고, 제2 부분(P1)에서 제2 전압(VDD2)으로부터 전류를 공급받는 P-채널 MOSFET(예컨대, 도 2의 T121a)이 제2 웰(120a) 또는 제3 웰(130a)에 배치될 수 있다.
집적 회로의 레이아웃은 설계 규칙(design rule)을 준수할 수 있고, 단위 셀(100a)은 설계 규칙에 기초하여 기판 상에 배치될 수 있다. 설계 규칙은 기판 상에 배치되는 피쳐(feature)들의 최소 크기 및 피쳐들 사이의 거리 등을 규정한 것으로서, 집적 회로를 제조하는 반도체 공정의 특성에 의존하는 복수의 값들을 포함할 수 있다. 단위 셀(100a)의 피쳐들은 설계 규칙에서 정의된 값들을 만족하도록, 예컨대 정의된 값보다 큰 값에 대응하도록 배치될 수 있다.
설계 규칙은 웰-투-웰 스페이스 룰(well-to-well space rule)을 포함할 수 있고, 웰-투-웰 스페이스 룰은 동일한 도전형의 웰들 사이의 거리, 상이한 도전형의 웰들 사이의 거리 등을 정의할 수 있다. 도 2에 도시된 바와 같이, 단위 셀(100a)의 제1 웰(110a)은 제2 웰(120a) 및 제3 웰(130a) 각각으로부터 거리 W2W 이상 이격되도록 배치될 수 있다. 거리 W2W는 웰들 사이의 간섭으로 인한 효과 등에 기초하여 결정될 수 있다.
설계 규칙에 따라, 단위 셀(100a)의 주변에 배치되는 다른 단위 셀들이 제2 전압(VDD2)을 공급받는 경우, 제1 전압(VDD1)에 바이어싱 되는 제1 웰(110a)은 단위 셀(100a)의 경계로부터 이격되어 배치될 수 있다. 즉, 단위 셀(100a)의 주변에 배치되는 다른 단위 셀은 제2 전압(VDD2)에 바이어싱 되는 웰을 포함할 수 있고, 상기 다른 단위 셀에 포함된 웰과 단위 셀(100a)에 포함된 제1 전압(VDD1)에 바이어싱 되는 제1 웰(110a)의 거리 W2W를 만족하기 위하여, 도 2에 도시된 바와 같이 제1 웰(110a)은 단위 셀(100a)의 경계로부터 이격되어 배치될 수 있다.
도 2를 참조하면, 제3 웰(130a)은 단위 셀(100a)에 인접하여 배치되는 회로(예컨대, 단위 셀)을 위하여 형성된 것으로서, 웰 근접 효과(well proximity effect)에 의한 셀의 특성 변화를 최소화하기 위해 형성될 수 있다. 즉, 비록 전압 레벨 시프터(100)에 포함된 트랜지스터들 중 어느 것도 제3 웰(130a)에 배치되지 아니하더라도, 단위 셀(100a)은 도 2에서 단위 셀(100a)의 좌측에 배치되는 단위 셀에 포함된 웰을 위해서 제3 웰(130a)을 포함할 수 있다.
전술한 바와 같이, 제3 웰(130a)은 제1 웰(110a)로부터 거리 W2W 이상 이격되어 배치될 수 있고, 인접하게 배치되는 회로에서 웰 근접 효과에 의한 셀의 특성 변화를 최소화하기에 충분한 면적을 가질 수 있다. 이에 따라, 단위 셀(100a)은 제2 전압(VDD2)으로 바이어싱 되는 제3 웰(130a)에 기인하여 전압 레벨 시프터(100)의 동작에 필요한 회로의 구성요소, 예컨대 트랜지스터가 배치되지 아니한 불필요한 공간을 포함할 수 있다. 본 개시의 예시적 실시예들에 따라, 제3 웰(130a)에 트랜지스터를 배치하지 아니함으로써 제3 웰(130a)의 면적은 감소할 수 있고, 또는 제3 웰(130a)은 생략될 수도 있다. 이러한 불필요한 공간을 제거함으로써 전압 레벨 시프터(100)에 대응하는 단위 셀의 면적을 감소시킬 수 있고, 불필요한 바이어싱을 제거함으로써 집적 회로의 전력 소모를 감소시킬 수 있다.
도 3a는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터(200)의 블록도이고, 도 3b는 도 3a의 전압 레벨 시프터(200)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 구체적으로, 도 3a에 도시된 전압 레벨 시프터(200)는 2개의 비트 신호를 처리할 수 있는 2-비트 전압 레벨 시프터로서 지칭될 수 있고, 전압 레벨 시프터(200)의 레이아웃은 하나의 단위 셀(200a)을 형성할 수 있다.
도 3a를 참조하면, 전압 레벨 시프터(200)는 제1 비트 회로(201) 및 제2 비트 회로(202)를 포함할 수 있다. 예를 들면 제1 및 제2 비트 회로(201, 202) 각각은 도 1의 전압 레벨 시프터(100)와 동일하거나 유사할 수 있다. 제1 비트 회로(201)는 제1 입력 신호(A1)를 수신하고 제1 출력 신호(B1)를 출력할 수 있고, 제2 비트 회로(202)는 제2 입력 신호(A2)를 수신하고 제2 출력 신호(B2)를 출력할 수 있다. 제1 및 제2 비트 회로(201, 202)는 제1 전압(VDD1) 및 제2 전압(VDD2)을 공급받을 수 있다.
다수의 비트 신호들을 포함하는 디지털 데이터를 처리하기 위하여 다수의 비트 신호들은 병렬적으로 처리될 수 있고, 이를 위하여 전압 레벨 시프터(200)(또는 도 4a의 전압 레벨 시프터(400), 도 5a의 전압 레벨 시프터(500))는 복수의 비트 신호들을 병렬적으로 처리할 수 있다. 이와 같이 복수의 비트 신호들을 병렬적으로 처리하는 전압 레벨 시프터는 멀티 비트 전압 레벨 시프터로서 지칭될 수 있다.
도 3b를 참조하면, 단위 셀(200a)은 X축 방향으로 길이 X3를 가지고, Y축 방향으로 길이 Y3를 가질 수 있다. 도 2를 참조하여 전술한 바와 같이, 길이 Y3은 표준 셀의 높이의 정수 배, 예컨대 2배일 수 있다. 단위 셀(200a)은 제1 웰(210a), 제2 웰(220a) 및 제3 웰(230a)을 포함할 수 있다. 제1 웰(210a)은 제1 전압(VDD1) 또는 제2 전압(VDD2)으로 바이어싱될 수 있고, 제2 웰(220a) 및 제3 웰(230a)은 제2 전압(VDD2) 또는 제1 전압(VDD1)으로 바이어싱될 수 있다. 이하에서, 제1 웰(210a)은 제1 전압(VDD1)으로 바이어싱되고, 제2 웰(220a) 및 제3 웰(230a)은 제2 전압(VDD2)로 바이어싱되는 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다. 단위 셀(200a)은 트랜지스터가 배치되지 아니한 제3 웰(230a)을 포함할 수 있고, 이에 따라 단위 셀(200a)은 감소된 길이 X3에 기인하여 감소된 면적을 가질 수 있다.
본 개시의 예시적 실시예에 따라, 도 3a의 제1 비트 회로(201) 및 제2 비트 회로(202)는 제1 웰(210a) 및 제2 웰(220a)을 공유할 수 있다. 예를 들면, 도 3b에 도시된 바와 같이, 단위 셀(200a)은 제1 비트 회로(201)에 대응하는 제1 영역(R21a) 및 제2 비트 회로(202)에 대응하는 제2 영역(R22a)으로 구성될 수 있다.
제1 비트 회로(201)에 포함된 트랜지스터들 중 트랜지스터(T211a)가 제1 영역(R21a) 및 제1 웰(210a)이 오버랩되는 곳에 배치될 수 있고, 제2 비트 회로(202)에 포함된 트랜지스터들 중 트랜지스터(T212a)가 제2 영역(R22a) 및 제1 웰(210a)이 오버랩되는 곳에 배치될 수 있다. 또한, 제1 비트 회로(201)에 포함된 트랜지스터들 중 트랜지스터(T221a)가 제1 영역(R21a) 및 제2 웰(220a)이 오버랩되는 곳에 배치될 수 있고, 제2 비트 회로(202)에 포함된 트랜지스터들 중 트랜지스터(T222a)가 제2 영역(R22a) 및 제2 웰(220a)이 오버랩되는 곳에 배치될 수 있다.
제1 및 제2 비트 회로(201, 202)에 각각 대응하는 레이아웃들이 제1 웰(210a) 및 제2 웰(220a)을 공유함으로써, 전압 레벨 시프터(200)의 레이아웃에 대응하는 단위 셀(200a)은 감소된 면적을 가질 수 있다. 즉, 2-비트 신호들을 처리하는 전압 레벨 시프터(200)를 기판 상에 배치하기 위하여, 인접하게 배치된 2개의 도 2의 단위 셀(100a)들이 차지하는 면적보다 도 3b의 단위 셀(200a)의 면적이 작을 수 있다.
도 4a는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터(400)의 블록도이고, 도 4b는 전압 레벨 시프터(400)를 기판 상에 배치한 레이아웃을 나타내는 도면이다. 구체적으로, 도 4a에 도시된 전압 레벨 시프터(400)는 4개의 비트 신호들을 처리할 수 있는 4-비트 전압 레벨 시프터로서 지칭될 수 있고, 전압 레벨 시프터(400)의 레이아웃은 하나의 단위 셀(400a)을 형성할 수 있다.
도 4a를 참조하면, 전압 레벨 시프터(400)는 제1 내지 제4 비트 회로(401 내지 404)를 포함할 수 있다. 예를 들면, 제1 내지 제4 비트 회로(401 내지 404) 중 각각은 도 1의 전압 레벨 시프터(100)와 동일하거나 유사할 수 있다. 제1 내지 제4 비트 회로(401 내지 404)는 제1 내지 제4 입력 신호(A1 내지 A4)를 각각 수신할 수 있고, 제1 내지 제4 출력 신호(B1 내지 B4)를 각각 출력할 수 있다. 또한, 제1 내지 제4 비트 회로(401 내지 404)는 제1 전압(VDD1) 및 제2 전압(VDD2)을 공급받을 수 있다.
도 4b를 참조하면, 단위 셀(400a)은 X축 방향으로 길이 X4를 가지고, Y축 방향으로 길이 Y4를 가질 수 있다. 길이 Y4는 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(400a)은 제1 웰(410a), 제2 웰(420a) 및 제3 웰(430a)을 포함할 수 있다. 제1 웰(410a)은 제1 전압(VDD1) 또는 제2 전압(VDD2)으로 바이어싱 될 수 있고, 제2 웰(420a) 및 제3 웰(430a)은 제2 전압(VDD2) 또는 제1 전압(VDD1)으로 바이어싱 될 수 있다. 이하에서, 제1 웰(410a)은 제1 전압(VDD1)으로 바이어싱되고, 제2 웰(420a) 및 제3 웰(430a)은 제2 전압(VDD2)로 바이어싱 되는 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다. 단위 셀(400a)은 트랜지스터가 배치되지 아니한 제3 웰(430a)을 포함할 수 있고, 이에 따라 단위 셀(400a)은 감소된 길이 X4에 기인하여 감소된 면적을 가질 수 있다.
본 개시의 예시적 실시예에 따라, 도 4a의 제1 내지 제4 비트 회로(401 내지 404)는 제1 웰(410a) 및 제2 웰(420a)을 공유할 수 있다. 예를 들면, 도 4b에 도시된 바와 같이, 단위 셀(400a)은 제1 및 제2 비트 회로(401, 402)에 대응하는 제1 영역(R41a) 및 제3 및 제4 비트 회로(403, 404)에 대응하는 제2 영역(R42a)으로 구성될 수 있다.
제1 및 제2 비트 회로(401, 402)에 각각 포함된 트랜지스터들 중 트랜지스터들(T411a, T412a)은 제1 영역(R41a) 및 제1 웰(410a)이 오버랩되는 곳에 배치될 수 있고, 제3 및 제4 비트 회로(403, 404)에 각각 포함된 트랜지스터들 중 트랜지스터들(T413a, T414a)은 제2 영역(R42a) 및 제1 웰(410a)이 오버랩되는 곳에 배치될 수 있다. 또한, 제1 및 제2 비트 회로(401, 402)에 각각 포함된 트랜지스터들 중 트랜지스터들(T421a, T422a)은 제1 영역(R41a) 및 제2 웰(420a)이 오버랩되는 곳에 배치될 수 있고, 제3 및 제4 비트 회로(403, 404)에 각각 포함된 트랜지스터들 중 트랜지스터들(T423a, T424a)은 제2 영역(R42a) 및 제2 웰(420a)이 오버랩되는 곳에 배치될 수 있다.
제1 내지 제4 비트 회로(401 내지 404)에 각각 대응하는 레이아웃들이 제1 웰(410a) 및 제2 웰(420a)을 공유함으로써, 전압 레벨 시프터(400)의 레이아웃에 대응하는 단위 셀(400a)은 감소된 면적을 가질 수 있다. 즉, 4-비트 신호들을 처리하는 전압 레벨 시프터(400)를 기판 상에 배치하기 위하여, 인접하게 배치된 4개의 도 2의 단위 셀(100a)들 또는 인접하게 배치된 2개의 도 3b의 단위 셀(200a)들이 차지하는 면적보다 도 4b의 단위 셀(400a)의 면적이 작을 수 있다.
도 5a는 본 개시의 예시적 실시예에 다른 전압 레벨 시프터(500)의 블록도이고, 도 5b는 전압 레벨 시프터(500)를 기판 상에 배치한 레이아웃을 나타내는 도면이다. 구체적으로, 도 5a에 도시된 전압 레벨 시프터(500)는 2N개의 비트 신호들을 처리할 수 있는 2N-비트 전압 레벨 시프터로서 지칭될 수 있고, 전압 레벨 시프터(500)의 레이아웃은 하나의 단위 셀(500a)을 형성할 수 있다.
도 5a를 참조하면, 전압 레벨 시프터(500)는 제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)를 포함할 수 있다. 예를 들면, 제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)는 도 1의 전압 레벨 시프터(100)와 동일하거나 유사한 회로를 N개씩 포함할 수 있다. 제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)는 N개의 제1 입력 신호들(A[1:N]) 및 N개의 제2 입력 신호들(A[N+1:2N])을 수신할 수 있고, N개의 제1 출력 신호들(B[1:N]) 및 N개의 제2 출력 신호들(B[N+1:2N])을 출력할 수 있다. 또한, 제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)는 제1 전압(VDD1) 및 제2 전압(VDD2)을 공급받을 수 있다.
도 5b를 참조하면, 단위 셀(500a)은 X축 방향으로 길이 X5를 가지고, Y축 방향으로 길이 Y5를 가질 수 있다. 길이 Y5는 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(500a)은 제1 웰(510a), 제2 웰(520a) 및 제3 웰(530a)을 포함할 수 있다. 제1 웰(510a)은 제1 전압(VDD1) 또는 제2 전압(VDD2)으로 바이어싱될 수 있고, 제2 웰(520a) 및 제3 웰(530a)은 제2 전압(VDD2) 또는 제1 전압(VDD1)으로 바이어싱될 수 있다. 이하에서, 제1 웰(510a)는 제1 전압(VDD1)으로 바이어싱되고, 제2 웰(520a) 및 제3 웰(530a)은 제2 전압(VDD2)로 바이어싱되는 것으로서 설명되나, 본 개시의 기술적 사상이 이에 제한되지 아니하는 점은 이해될 것이다. 단위 셀(500a)은 트랜지스터가 배치되지 아니한 제3 웰(530a)을 포함할 수 있고, 이에 따라 단위 셀(500a)은 감소된 길이 X5에 기인하여 감소된 면적을 가질 수 있다.
본 개시의 예시적 실시예에 따라, 도 5a의 제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)는 제1 웰(510a) 및 제2 웰(520a)을 공유할 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 단위 셀(500a)은 제1 멀티 비트 회로(501)에 대응하는 제1 영역(R51a) 및 제2 멀티 비트 회로(502)에 대응하는 제2 영역(R52a)으로 구성될 수 있다.
제1 멀티 비트 회로(501)에 포함된 트랜지스터들 중 제1 전압(VDD1)으로부터 전류를 공급받는 P-채널 MOSFET은 제1 영역(R51a) 및 제1 웰(510a)이 오버랩되는 곳에 배치될 수 있고, 제2 멀티 비트 회로(501)에 포함된 트랜지스터들 중 제1 전압(VDD1)으로부터 전류를 공급받는 P-채널 MOSFET은 제2 영역(R52a) 및 제1 웰(510a)이 오버랩되는 곳에 배치될 수 있다. 또한, 제1 멀티 비트 회로(501)에 포함된 트랜지스터들 중 제2 전압(VDD2)으로부터 전류를 공급받는 P-채널 MOSFET은 제1 영역(R51a) 및 제2 웰(520a)이 오버랩되는 곳에 배치될 수 있고, 제2 멀티 비트 회로(501)에 포함된 트랜지스터들 중 제2 전압(VDD2)으로부터 전류를 공급받는 P-채널 MOSFET은 제2 영역(R52a) 및 제2 웰(520a)이 오버랩되는 곳에 배치될 수 있다.
제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)에 각각 대응하는 레이아웃들이 제1 웰(510a) 및 제2 웰(520a)을 공유함으로써, 전압 레벨 시프터(500)의 레이아웃에 대응하는 단위 셀(500a)은 감소된 면적을 가질 수 있다. 즉, 제1 및 제2 전압(VDD1, VDD2)에 각각 바이어싱되는 웰들을 포함하고 제1 멀티 비트 회로(501)에 대응하는 레이아웃과 제1 및 제2 전압(VDD1, VDD2)에 각각 바이어싱되는 웰들을 포함하고 제2 멀티 비트 회로(502)에 대응하는 레이아웃이 차지하는 면적보다 도 5b의 단위 셀(500a)의 면적이 작을 수 있다.
도 6은 본 개시의 예시적 실시예에 따라 도 1의 전압 레벨 시프터(100)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 도 2와 유사하게, 전압 레벨 시프터(100)의 레이아웃은 하나의 단위 셀(100b)을 형성할 수 있다.
도 6에 도시된 바와 같이, 단위 셀(100b)은 X축 방향으로 길이 X6을 가지고, Y축 방향으로 길이 Y6을 가질 수 있다. 도 2를 참조하여 전술한 바와 같이, 길이 Y6은 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다.
도 6을 참조하면, 본 개시의 예시적 실시예에 따른 단위 셀(100b)은 제1 웰(110b) 및 제2 웰(120b)을 포함할 수 있다. 제1 웰(110b) 및 제2 웰(120b)은 제1 전압(VDD1) 및 제2 전압(VDD2)으로 각각 바이어싱 될 수 있다. 또한, 제1 웰(110b) 및 제2 웰(120b)은 설계 규칙에 따라 거리 W2W 이상 이격되어 배치될 수 있다. 전압 레벨 시프터(100)의 제1 부분(P1)에서 제1 전압(VDD1)으로부터 전류를 공급받는 P-채널 MOSFET(예컨대, 도 6의 T111b)이 제1 웰(110b)에 배치될 수 있고, 제2 부분(P1)에서 제2 전압(VDD2)으로부터 전류를 공급받는 P-채널 MOSFET(예컨대, 도 6의 T121b)이 제2 웰(120b)에 배치될 수 있다.
도 6을 참조하면, 도 2의 단위 셀(100a)과 비교할 때 도 6의 단위 셀(100b)은 2개의 분리된 웰들(110b, 120b)을 포함할 수 있다. 즉, 전압 레벨 시프터(100)의 동작에 필요한 회로의 구성요소가 배치되지 아니한 웰(예컨대, 도 2의 제3 웰(130a))이 생략됨으로써, 도 6의 단위 셀(100b)은 도 2의 단위 셀(100a)의 면적 이하의 면적을 가질 수 있다. 즉, 도 6의 길이 Y6 및 도 2의 길이 Y2는 동일하고, 도 6의 길이 X6는 도 2의 길이 X2 이하일 수 있다. 또한, 도 6에서 제1 웰(110b)이 단위 셀(100b)의 좌측 측면(101b)(제1 측면)으로부터 이격된 거리 D1은 제1 웰(110b)이 단위 셀(100b)의 우측 측면(102b)(제2 측면)으로부터 이격된 거리 D2보다 작을 수 있다.
후술하는 바와 같이, 단위 셀(100b)은 집적 회로의 블록의 에지에 배치될 수 있고(즉, 도 6에서 단위 셀(100b)의 좌측 측면이 블록의 에지에 접하도록 단위 셀(100b)이 배치될 수 있고), 이에 따라 단위 셀(100b)에 인접하게 배치되는 단위 셀을 위한 웰은 단위 셀(100b)에서 제거될 수 있다. 실험 결과는 도 6의 단위 셀(100b)의 면적이 도 2의 단위 셀(100a)의 면적보다 약 40% 감소되는 것을 보여준다.
도 7은 복수의 블록들로 구성된 집적 회로를 포함하는 반도체 장치(1000)를 개략적으로 나타내는 도면이다. 도 7에 도시된 반도체 장치(1000)는 예시에 불과하며, 다른 형태의 반도체 장치, 예컨대 BGA(ball grid array)와 같은 패키지를 가질 수도 있다.
도 7을 참조하면, 반도체 장치(1000)에 포함된 집적 회로는 복수의 블록들(B01 내지 B12)로 구성될 수 있다. 블록은 적어도 하나의 기능을 수행하도록 집적 회로의 설계자 또는 반도체 설계 툴이 생성한 집적 회로의 레이아웃의 단위일 수 있다. 예를 들면, 반도체 장치(1000)에 포함된 집적 회로는 복수의 설계자들에 의해 각각 설계된 복수의 블록들(B01 내지 B12)을 기판 상에 배열함으로써 만들어질 수 있다. 복수의 블록들(B01 내지 B12) 각각은 적어도 하나의 소자, 예컨대 트랜지스터, 저항, 캐패시터, 다이오드 등을 포함할 수 있다. 특히, 복수의 블록들(B01 내지 B12) 중 디지털 신호들을 처리하는 블록은 기판 상에서 복수의 단위 셀들로서 구성될 수 있다.
복수의 단위 셀들로서 구성된 블록은, 블록의 에지에 배치된 단위 셀을 지칭하는 에지 셀을 포함할 수 있다. 에지 셀은 블록의 에지에 배치됨으로써 웰 근접 효과에 의한 셀의 특성 변화를 최소화할 수 있고, N-영역 및 P-영역의 전위를 유지하도록 하는 탭(tap)을 제공할 수 있고, 반도체 장치가 제조하는 공정 중 웰에 쌓인 전하를 미리 빼내는 기능을 위한 웰 안테나(well antenna)를 제공할 수 있고, 블록에 배열된 게이트 라인들의 종결(termination)을 위해 폭이 넓은 종단 게이트 라인을 포함할 수도 있다. 예를 들면, 제2 블록(B02) 및 제3 블록(B03)의 경계에서, 제2 블록(B02)은 제2 블록(B02)의 에지에 배치된 복수의 에지 셀들을 포함할 수 있고, 제3 블록(B03)은 제3 블록(B03)의 에지에 배치된 복수의 에지 셀들을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 도 1의 전압 레벨 시프터(100)의 레이아웃에 대응하는 단위 셀을 블록의 에지에 배치함으로써, 단위 셀은 에지 셀로서의 기능을 수행함과 동시에 감소된 면적을 가질 수 있다. 이하에서, 도 8a 및 도 8b를 참조하여 블록의 에지에 배치된 전압 레벨 시프터(100)의 단위 셀에 관련된 본 개시의 실시예들이 후술될 것이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따라 블록의 에지에 배치된 전압 레벨 시프터(100)의 단위 셀들을 나타내는 도면들이다. 도 8a 및 도 8b에서 단위 셀들(100x, 100z_1, 100z_2) 각각은 도 1의 전압 레벨 시프터(100)의 레이아웃에 각각 대응할 수 있다.
도 8a를 참조하면, 블록(Bx)은 블록(By)와의 경계에서 블록(Bx)의 에지에 배치된 단위 셀(100x) 및 단위 셀(100x)과 인접하게 배치된 단위 셀(C200)을 포함할 수 있다. 단위 셀(100x)은 블록(Bx)의 에지 셀로서, 도 6의 단위 셀(100b)과 유사하게 제1 웰(110x) 및 제2 웰(120x)을 포함할 수 있고, 제1 웰(110x) 및 제2 웰(120x)은 제1 전압(VDD1) 및 제2 전압(VDD2)으로 각각 바이어싱될 수 있다.
도 8a에 도시된 바와 같이, 단위 셀(100x)의 제2 웰(120x)은 블록(Bx)의 에지와 접하는 단위 셀(100x)의 측면(101x)(제1 측면)과 대향하는 측면(102x)(제2 측면)에 접하게 배치될 수 있고, 제2 전압(VDD2)으로 바이어싱되는 단위 셀(C200)의 웰(W210)과 연결될 수 있다. 즉, 단위 셀(100x)의 제2 웰(120x) 및 단위 셀(C200)의 웰(W210)은 인접하게 배치될 단위 셀들을 고려하여 단위 셀(100x)의 측면(102x)에 접하도록 배치될 수 있다. 비록 제2 웰(120x) 및 웰(W210)은 상이한 단위 셀들(100x, C200)에 각각 포함되어 있으나, 하나의 웰을 형성함으로써 제공될 수 있다.
블록(By)은 블록(Bx)과의 경계에서 블록(By)의 에지에 배치된 단위 셀(C100)을 포함할 수 있다. 단위 셀(C100)은 블록(By)의 에지 셀로서, 도 6의 단위 셀(100b)과 유사하게 제1 웰(W110) 및 제2 웰(W120)을 포함할 수 있고, 제1 웰(W110) 및 제2 웰(W120)은 제1 전압(VDD1) 및 제2 전압(VDD2)으로 각각 바이어싱될 수도 있고, 제1 및 제2 전압(VDD1, VDD2)와 상이한 제3 및 제4 전압으로 각각 바이어싱 될 수도 있다. 즉, 단위 셀(C100)은 블록(By)에 포함된 전압 레벨 시프터(100)의 레이아웃에 대응하는 단위 셀일 수 있다.
도 8a에 도시된 바와 같이, 단위 셀(100x)의 제1 웰(110x) 및 단위 셀(C100)의 제1 웰(W110)은 설계 규칙에 따라 거리 W2W 이상 이격될 수 있다. 따라서, 단위 셀(100x)에서 제1 웰(110x)은 블록(Bx)의 에지와 접하는 단위 셀(100x)의 측면(101x)(제1 측면)으로부터 거리 W2W의 절반 이상 이격되어 배치될 수 있다. 또한, 단위 셀(C100)에서 제1 웰(W110)은 블록(By)의 에지와 접하는 단위 셀(C100)의 측면으로부터 거리(W2W)의 절반 이상 이격되어 배치될 수 있다. 즉, 도 6을 참조하면, 본 개시의 예시적 실시예에 따라 거리 D1은 거리 W2W의 절반 이상일 수 있다.
도 8b를 참조하면, 블록(Bz)은 블록(Bz)의 에지에 배치된 단위 셀들(100z_1, 100z_2) 및 종단 게이트 라인(50)을 포함할 수 있다. 단위 셀(100z_1)은 전압 레벨 시프터(100)의 레이아웃에 대응할 수 있고, 상이한 전압들로 바이어싱되는 2개의 웰들(110z_1, 120z_1)을 포함할 수 있다. 단위 셀(100z_2) 또한 전압 레벨 시프터(100)의 레이아웃에 대응할 수 있고, 상이한 전압들로 바이어싱되는 2개의 웰들(110z_2, 120z_2)을 포함할 수 있다.
전술한 바와 같이, 블록(Bz)에 배열된 게이트 라인들의 종결(termination)을 위해서, 종단 게이트 라인(50)은 블록(Bz) 내에서 트랜지스터들의 게이트들을 형성하는 게이트 라인들의 폭보다 넓은 폭을 가질 수 있고, 에지 셀은 블록(Bz)의 에지를 따라서 형성된 종단 게이트 라인(50)의 일부들을 각각 포함할 수 있다. 본 개시의 예시적 실시예에 따라 전압 레벨 시프터(100)의 레이아웃에 각각 대응하는 단위 셀들(100z_1, 100z_2)은 에지 셀로서, 블록(Bz)의 에지를 따라서 형성된 종단 게이트 라인(50)의 일부를 각각 포함할 수 있다.
도 9는 본 개시의 예시적 실시예에 따라 도 3a의 전압 레벨 시프터(200)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 2-비트 전압 레벨 시프터(200)의 레이아웃은 하나의 단위 셀(200b)을 형성할 수 있다.
도 9를 참조하면, 단위 셀(200b)은 X축 방향으로 길이 X9를 가지고, Y축 방향으로 길이 Y9를 가질 수 있다. 도 2를 참조하여 전술한 바와 같이, 길이 Y9는 표준 셀의 높이의 정수 배, 예컨대 2배일 수 있다. 단위 셀(200b)은 제1 전압(VDD1)으로 바이어싱되는 제1 웰(210b) 및 제2 전압(VDD2)으로 바이어싱되는 제2 웰(220b)을 포함할 수 있고, 종단 게이트 라인(50a)을 포함할 수 있다. 단위 셀(200b)은 블록의 에지에 배치될 수 있고, 불필요한 공간, 예컨대 제2 전압(VDD2)으로 바이어싱 되고 제1 웰(210b)의 좌측에 배치될 수 있는 웰이 생략될 수 있다. 이에 따라, 단위 셀(200b)은 감소된 길이 X9에 기인하여 감소된 면적을 가질 수 있다.
본 개시의 예시적 실시예에 따라, 도 3a의 제1 비트 회로(201) 및 제2 비트 회로(202)는 제1 웰(210b) 및 제2 웰(220b)을 공유할 수 있다. 예를 들면, 도 9에 도시된 바와 같이, 단위 셀(200b)은 제1 비트 회로(201)에 대응하는 제1 영역(R21b) 및 제2 비트 회로(202)에 대응하는 제2 영역(R22b)으로 구성될 수 있다.
제1 비트 회로(201)에 포함된 트랜지스터들 중 트랜지스터(T211b)가 제1 영역(R21b) 및 제1 웰(210b)이 오버랩되는 곳에 배치될 수 있고, 제2 비트 회로(202)에 포함된 트랜지스터들 중 트랜지스터(T212b)가 제2 영역(R22b) 및 제1 웰(210b)이 오버랩되는 곳에 배치될 수 있다. 또한, 제1 비트 회로(201)에 포함된 트랜지스터들 중 트랜지스터(T221b)가 제1 영역(R21b) 및 제2 웰(220b)이 오버랩되는 곳에 배치될 수 있고, 제2 비트 회로(202)에 포함된 트랜지스터들 중 트랜지스터(T222b)가 제2 영역(R22b) 및 제2 웰(220b)이 오버랩되는 곳에 배치될 수 있다.
제1 및 제2 비트 회로(201, 202)에 각각 대응하는 레이아웃들이 제1 웰(210b) 및 제2 웰(220b)을 공유함으로써, 전압 레벨 시프터(200)의 레이아웃에 대응하는 단위 셀(200b)은 감소된 면적을 가질 수 있다. 즉, 2-비트 신호들을 처리하는 전압 레벨 시프터(200)를 기판 상에 배치하기 위하여, 인접하게 배치된 2개의 도 6의 단위 셀(100b)들이 차지하는 면적보다 도 9의 단위 셀(200b)의 면적이 작을 수 있다.
도 10은 본 개시의 예시적 실시예에 따라 도 4a의 전압 레벨 시프터(400)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 4-비트 전압 레벨 시프터(400)의 레이아웃은 하나의 단위 셀(400b)을 형성할 수 있다.
도 10을 참조하면, 단위 셀(400b)은 X축 방향으로 길이 X10을 가지고, Y축 방향으로 길이 Y10을 가질 수 있다. 길이 Y10은 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(400b)은 제1 전압(VDD1)으로 바이어싱 되는 제1 웰(410b) 및 제2 전압으로 바이어싱 되는 제2 웰(420b)을 포함할 수 있다. 또한, 도 10에서 도시되지 아니하였으나, 단위 셀(400b)은 종단 게이트 라인을 더 포함할 수 있으며, 블록의 에지에 배치될 수 있다. 이에 따라, 단위 셀(400b)은 불필요한 공간이 생략될 수 있으며, 감소된 길이 X10에 기인하여 감소된 면적을 가질 수 있다.
본 개시의 예시적 실시예에 따라, 도 4a의 제1 내지 제4 비트 회로(401 내지 404)는 제1 웰(410b) 및 제2 웰(420b)을 공유할 수 있다. 예를 들면, 도 10에 도시된 바와 같이, 단위 셀(400b)은 제1 및 제2 비트 회로(401, 402)에 대응하는 제1 영역(R41b) 및 제3 및 제4 비트 회로(403, 404)에 대응하는 제2 영역(R42b)으로 구성될 수 있다.
제1 및 제2 비트 회로(401, 402)에 각각 포함된 트랜지스터들 중 트랜지스터들(T411b, T412b)은 제1 영역(R41b) 및 제1 웰(410b)이 오버랩되는 곳에 배치될 수 있고, 제3 및 제4 비트 회로(403, 404)에 각각 포함된 트랜지스터들 중 트랜지스터들(T413b, T414b)은 제2 영역(R42b) 및 제1 웰(410b)이 오버랩되는 곳에 배치될 수 있다. 또한, 제1 및 제2 비트 회로(401, 402)에 각각 포함된 트랜지스터들 중 트랜지스터들(T421b, T422b)은 제1 영역(R41b) 및 제2 웰(420b)이 오버랩되는 곳에 배치될 수 있고, 제3 및 제4 비트 회로(403, 404)에 각각 포함된 트랜지스터들 중 트랜지스터들(T423b, T424b)은 제2 영역(R42b) 및 제2 웰(420b)이 오버랩되는 곳에 배치될 수 있다.
제1 내지 제4 비트 회로(401 내지 404)에 각각 대응하는 레이아웃들이 제1 웰(410b) 및 제2 웰(420b)을 공유함으로써, 전압 레벨 시프터(400)의 레이아웃에 대응하는 단위 셀(400b)은 감소된 면적을 가질 수 있다. 즉, 4-비트 신호들을 처리하는 전압 레벨 시프터(400)를 기판 상에 배치하기 위하여, 인접하게 배치된 4개의 도 6의 단위 셀(100b)들 또는 인접하게 배치된 2개의 도 9의 단위 셀(200b)들이 차지하는 면적보다 도 10의 단위 셀(400b)의 면적이 작을 수 있다. 실험 결과는 도 10의 단위 셀(400b)의 면적이 4개의 도 2의 단위 셀(100a)들이 차지하는 면적보다 약 70% 감소되는 것을 보여준다.
도 11은 본 개시의 예시적 실시예에 따라 도 5a의 전압 레벨 시프터(500)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. N-비트 전압 레벨 시프터(500)의 레이아웃은 하나의 단위 셀(500b)을 형성할 수 있다.
도 11을 참조하면, 단위 셀(500b)은 X축 방향으로 길이 X11을 가지고, Y축 방향으로 길이 Y11을 가질 수 있다. 길이 Y11은 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(500b)은 제1 전압(VDD1)으로 바이어싱 되는 제1 웰(510b) 및 제2 전압으로 바이어싱 되는 제2 웰(520b)을 포함할 수 있다. 또한, 도 11에서 도시되지 아니하였으나, 단위 셀(500b)은 종단 게이트 라인을 더 포함할 수 있으며, 블록의 에지에 배치될 수 있다. 이에 따라, 단위 셀(500b)은 불필요한 공간이 생략될 수 있으며, 감소된 길이 X11에 기인하여 감소된 면적을 가질 수 있다.
본 개시의 예시적 실시예에 따라, 도 5a의 제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)는 제1 웰(510b) 및 제2 웰(520b)을 공유할 수 있다. 예를 들면, 도 11에 도시된 바와 같이, 단위 셀(500b)은 제1 멀티 비트 회로(501)에 대응하는 제1 영역(R51b) 및 제2 멀티 비트 회로(502)에 대응하는 제2 영역(R52b)으로 구성될 수 있다.
제1 멀티 비트 회로(501)에 포함된 트랜지스터들 중 제1 전압(VDD1)으로부터 전류를 공급받는 P-채널 MOSFET은 제1 영역(R51b) 및 제1 웰(510b)이 오버랩되는 곳에 배치될 수 있고, 제2 멀티 비트 회로(502)에 포함된 트랜지스터들 중 제1 전압(VDD1)으로부터 전류를 공급받는 P-채널 MOSFET은 제2 영역(R52b) 및 제1 웰(510b)이 오버랩되는 곳에 배치될 수 있다. 또한, 제1 멀티 비트 회로(501)에 포함된 트랜지스터들 중 제2 전압(VDD2)으로부터 전류를 공급받는 P-채널 MOSFET은 제1 영역(R51b) 및 제2 웰(520b)이 오버랩되는 곳에 배치될 수 있고, 제2 멀티 비트 회로(502)에 포함된 트랜지스터들 중 제2 전압(VDD2)으로부터 전류를 공급받는 P-채널 MOSFET은 제2 영역(R52b) 및 제2 웰(520b)이 오버랩되는 곳에 배치될 수 있다.
제1 멀티 비트 회로(501) 및 제2 멀티 비트 회로(502)에 각각 대응하는 레이아웃들이 제1 웰(510b) 및 제2 웰(520b)을 공유함으로써, 전압 레벨 시프터(500)의 레이아웃에 대응하는 단위 셀(500b)은 감소된 면적을 가질 수 있다. 즉, 제1 및 제2 전압(VDD1, VDD2)에 각각 바이어싱되는 웰들을 포함하고 제1 멀티 비트 회로(501)에 대응하는 레이아웃과 제1 및 제2 전압(VDD1, VDD2)에 각각 바이어싱되는 웰들을 포함하고 제2 멀티 비트 회로(502)에 대응하는 레이아웃이 차지하는 면적보다 도 11의 단위 셀(500b)의 면적이 작을 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 도 4a의 전압 레벨 시프터(400)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 4-비트 전압 레벨 시프터(400)의 레이아웃은 하나의 단위 셀(400c)을 형성할 수 있다.
도 12를 참조하면, 단위 셀(400c)은 X축 방향으로 X12를 가지고, Y축 방향으로 Y12를 가질 수 있다. 길이 Y12는 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(400c)은 제1 전압(VDD1)으로 바이어싱 되는 제1 웰(410c)과 제4 웰(440c), 및 제2 전압(VDD2)으로 바이어싱 되는 제2 웰(420c)과 제3 웰(430c)을 포함할 수 있다. 예를 들면, 단위 셀(400c)은 도 9에 도시된 단위 셀(200b)의 레이아웃 및 단위 셀(200b)을 Y축에 평행한 축을 기준으로 대칭시킨 레이아웃을 병합함으로써 형성될 수 있다.
본 개시의 예시적 실시예에 따라, 도 4a의 제1 및 제2 비트 회로(401, 402)는 제1 웰(410c) 및 제2 웰(420c)을 공유할 수 있고, 제3 및 제4 비트 회로(403, 404)는 제3 웰(430c) 및 제4 웰(440c)을 공유할 수 있다. 예를 들면, 도 12에 도시된 바와 같이, 단위 셀(400c)은 제1 내지 제4 비트 회로(401 내지 404)에 각각 대응하는 제1 내지 제4 영역(R41c 내지 R44c)으로 구성될 수 있다. 예를 들면, 제1 및 제3 영역(R41c, R43c)은 Y축에 평행한 축을 중심으로 대칭일 수 있고, 제2 및 제4 영역(R42c, R44c) 역시 Y축에 평행한 축을 중심으로 대칭일 수 있다.
도 12에 도시된 바와 같이, 2개의 단위 셀들을 서로 대칭적으로 배치함으로써, 멀티 비트 전압 레벨 시프터의 레이아웃이 블록의 에지 뿐만 아니라 블록의 내부에도 배치될 수 있다. 즉, 도 12에서, 단위 셀(400c)의 경계 중 대향하는 한 쌍의 측면들에 각각 접하는 제2 웰(420c) 및 제3 웰(430c)은 단위 셀(400c)와 인접하게 좌우에 각각 배치되는 다른 단위 셀들에 포함된 웰들과 연결될 수 있고, 웰 근접 효과에 의한 셀의 특성 변화를 최소화할 수 있다.
도 13은 본 개시의 예시적 실시예에 따라 도 5a의 전압 레벨 시프터(500)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. N-비트 전압 레벨 시프터(500)의 레이아웃은 하나의 단위 셀(500c)을 형성할 수 있다.
도 13을 참조하면, 단위 셀(500c)은 X축 방향으로 길이 X13을 가지고, Y축 방향으로 길이 Y13을 가질 수 있다. Y13은 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(500c)은 제1 전압(VDD1)으로 바이어싱 되는 제1 웰(510c)과 제4 웰(540c), 및 제2 전압(VDD2)으로 바이어싱 되는 제2 웰(520c)과 제3 웰(530c)을 포함할 수 있다. 예를 들면, 단위 셀(500c)은 도 11에 도시된 단위 셀(500b)의 레이아웃 및 단위 셀(500b)을 Y축에 평행한 축을 기준으로 대칭시킨 레이아웃을 병합함으로써 형성될 수 있다. 예를 들면, 도 13에 도시된 바와 같이, 단위 셀(500c)은 제1 및 제2 멀티 비트 회로(501, 502)에 각각 대응하는 제1 및 제2 영역(R51c, R52c)으로 구성될 수 있고, 제1 및 제2 영역(R51c, R52c)은 Y축에 평행한 축을 중심으로 대칭일 수 있다.
도 14a는 본 개시의 예시적 실시예에 따른 전압 레벨 시프터(500’)의 블록도이고, 도 14b는 도 14a의 전압 레벨 시프터(500’)를 기판 상에 배치한 레이아웃의 예시를 나타내는 도면이다. 구체적으로, 도 14a에 도시된 전압 레벨 시프터(500’)는 2N개의 비트 신호들을 처리할 수 있는 2N-비트 전압 레벨 시프터로서 지칭될 수 있고, 전압 레벨 시프터(500)의 레이아웃은 하나의 단위 셀(500c’)을 형성할 수 있다.
도 14a를 참조하면, 전압 레벨 시프터(500’)는 제1 멀티 비트 회로(501’) 및 제2 멀티 비트 회로(502’)를 포함할 수 있다. 제1 멀티 비트 회로(501’)는 제1 전압(VDD1) 및 제2 전압(VDD2)을 공급받을 수 있고, 제2 멀티 비트 회로(502’)는 제2 전압(VDD2) 및 제3 전압(VDD3)을 공급받을 수 있다. 제1 멀티 비트 회로(501’)에서, 제1 전압(VDD1)은 N개의 제1 입력 신호들(A[1:N])이 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있고, 제2 전압(VDD2)은 N개의 제1 출력 신호들(B[1:N])이 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있다. 또한, 제2 멀티 비트 회로(502’)에서, 제1 전압(VDD1)은 N개의 제2 입력 신호들(A[N+1:2N])이 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있고, 제3 전압(VDD3)은 N개의 제2 출력 신호들(B[N+1:2N])이 준수하는 전압 레벨 로직이 정의하는 고전압 레벨에 대응할 수 있다. 도 14a 및 도 14b의 예시에서, N은 1이상의 정수일 수 있고, N이 1인 경우 제1 멀티 비트 회로(501’) 및 제2 멀티 비트 회로(502’)는 제1 비트 회로 및 제2 비트 회로로서 지칭될 수 있다.
도 14a에 도시된 바와 같이, 전압 레벨 시프터(500’)는 3개 이상의 전원 전압들을 공급받을 수 있고, 상이한 전압 레벨 로직들을 준수하는 입력 신호들을 수신하거나, 상이한 전압 레벨 로직들을 준수하는 출력 신호들을 출력할 수 있다. 예를 들면, 하나의 블록에서 출력되는 신호를 상이한 전원 전압을 사용하는 2개 이상의 블록들에 전송하는 경우, 상이한 전압 레벨 로직들을 준수하는 출력 신호들을 출력하는 레벨 시프터가 사용될 수 있다.
도 14b를 참조하면, 단위 셀(500c’)은 X축 방향으로 길이 X14를 가지고, Y축 방향으로 길이 Y14를 가질 수 있다. 길이 Y14는 표준 셀의 높이의 정수배, 예컨대 2배일 수 있다. 단위 셀(500c’)은 제1 내지 제4 웰들(510c’ 내지 540c’)을 포함할 수 있다. 본 개시의 예시적 실시예에 따라. 제1 내지 제4 웰들(510c’ 내지 540c’) 중 제1 웰(510c’) 및 제4 웰(540c’)은 상이한 전원 전압들로서 바이어싱될 수 있다. 예를 들면, 제2 및 제3 웰(520c’, 530c’)은 제1 전압(VDD1)으로 바이어싱될 수 있고, 제1 웰(510c’) 및 제4 웰(540c’)은 제2 전압(VDD1) 및 제3 전압(VDD3)으로 각각 바이어싱될 수 있다. 즉, 동일한 전압 레벨 로직을 준수하는 입력 신호들로부터 상이한 전압 레벨 로직을 준수하는 출력 신호들을 출력하는 전압 레벨 시프터가 하나의 단위 셀(500c’)로서 구현될 수 있다. 이에 따라, 전압 레벨 시프터에 대응하는 레이아웃의 면적은, 2이상의 단위 셀들 사용하는 것보다 감소될 수 있다. 예를 들면, 도 2에 도시된 단위 셀(100a)을 사용하는 경우 제2 전압(VDD2)으로 바이어싱 되는 제1 웰(110a)을 포함하는 단위 셀 및 제3 전압(VDD3)으로 바이어싱 되는 제1 웰(100a)을 포함하는 단위 셀을 인접하게 배치하는 것은 총 5개의 웰들이 요구되는 반면, 도 14b의 단위 셀(500c’)은 4개의 웰들만을 포함할 수 있고, 이에 따라 단위 셀(500c’)의 X축 방향의 길이 X14는 길이 X2의 2배보다 작을 수 있다.
도 15는 본 개시의 예시적 실시예에 따라 집적 회로의 레이아웃을 생성하는 방법을 나타내는 순서도이다. 이하에서, 도 15 내지 도 17에 도시된 순서도에 따른 집적 회로의 레이아웃을 생성하는 방법들은 반도체 설계 툴에 의해서 수행될 수 있다. 반도체 설계 툴은 프로세서 등에서 수행되는 명령들(instructions)을 포함하는 소프트웨어일 수 있다. 반도체 설계 툴은 퍼스널 컴퓨터, 서버 등과 같은 프로세서를 포함하는 컴퓨팅 시스템에서 본 발명의 예시적 실시예들에 따른 집적 회로의 레이아웃을 생성하는 방법들을 수행할 수 있다.
도 15를 참조하면, 단계 S100에서 제1 블록의 네트리스트를 수신하는 동작이 수행될 수 있다. 네트리스트는 집적 회로의 구성을 정의하는 정보로서, 집적 회로에 포함된 복수개의 전자 소자들 및 전자 소자들 간의 상호 연결들을 정의하는 정보를 포함할 수 있다. 반도체 설계 툴은 집적 회로의 네트리스트에 기초하여 집적 회로의 레이아웃을 생성할 수 있다. 도 15의 예시에서 네트리스트는 집적 회로에 포함된 제1 블록의 구성을 정의하는 정보를 포함할 수 있다.
네트리스트에 의해 정의된 제1 블록은 적어도 하나의 전압 레벨 시프터를 포함할 수 있다. 예를 들면, 제1 블록은, 도 1에 도시된 바와 같이 싱글 비트 신호를 처리하는 전압 레벨 시프터(100)를 포함할 수도 있고, 도 3a, 도 4a 및 도 5a에 각각 도시된 바와 같이 멀티 비트 전압 레벨 시프터(200, 400 또는 500)를 포함할 수도 있다.
단계 S200에서, 플레이스 및 라우팅(place and route) 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴은 셀 라이브러리(D1) 및 제1 블록 정보(D2)를 참조하여 제1 블록을 정의하는 네트리스트로부터 단위 셀들을 기판 상에 배치하고 배선들을 형성함으로써 플레이스 및 라우팅 동작을 수행할 수 있다. 셀 라이브러리(D1)는 복수의 단위 셀들에 대한 정보, 예컨대 단위 셀의 토폴로지컬 데이터를 포함할 수 있고, 본 개시의 예시적 실시예들에 따른 전압 레벨 시프터들에 대응하는 단위 셀들에 대한 정보를 포함할 수 있다. 제1 블록 정보(D2)는 집적 회로에 포함될 제1 블록에 대한 정보를 포함할 수 있다. 예를 들면, 제1 블록의 면적, 에지 정보, 전원 전압, 전력 소모량 등을 포함할 수 있다.
반도체 설계 툴은 셀 라이브러리(D1)를 검색함으로써 제1 블록의 네트리스트에 포함된 전압 레벨 시프터에 대응하는 단위 셀을 획득할 수 있고, 제1 블록 정보(D2)에 기초하여 단위 셀을 기판 상에 배치할 수 있다. 본 개시의 예시적 실시예에 따라, 셀 라이브러리(D1)는, 블록의 에지에 배치될 수 있고 전압 레벨 시프터에 대응하는 단위 셀에 대한 정보를 포함할 수 있다. 반도체 설계 툴은 셀 라이브러리(D1) 및 제1 블록 정보(D2)를 참조함으로써, 제1 블록의 네트리스트에 포함된 전압 레벨 시프터에 대응하는 단위 셀을 제1 블록의 에지에 배치할 수 있다. 이에 따라, 제1 블록의 레이아웃에서 전압 레벨 시프터가 차지하는 면적이 감소됨에 기인하여, 제1 블록의 레이아웃 크기가 감소하거나, 또는 제1 블록의 레이아웃을 생성하기 위하여 단위 셀들을 배치하고 라우팅하기 위한 설계의 자유도가 상승할 수 있다.
도 16은 본 개시의 예시적 실시예에 따라 도 15의 단계 S200의 예시(S200’)를 나타내는 순서도이다. 도 15를 참조하여 전술한 바와 같이, 단계 S200에서 제1 블록의 레이아웃을 생성하기 위한 플레이스 및 라우팅 동작이 수행될 수 있다. 도 16에 도시된 바와 같이, 단계 S200’에서 셀 라이브러리(D1) 및 제1 블록의 에지 정보(D2)를 참조하여 제1 블록의 네트리스트(D3)로부터 제1 블록의 레이아웃 데이터(D4)를 생성하는 동작이 수행될 수 있고, 단계 S210 및 단계 S220을 포함할 수 있다.
단계 S210에서 제1 블록의 네트리스트(D3)로부터 전압 레벨 시프터를 검출하는 동작이 수행될 수 있다. 전술한 바와 같이, 제1 블록은 적어도 하나의 전압 레벨 시프터를 포함할 수 있고, 반도체 설계 툴은 제1 블록의 네트리스트(D3)로부터 전압 레벨 시프터를 검출할 수 있다.
단계 S220에서, 전압 레벨 시프터의 레이아웃을 제1 블록의 에지에 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴은 단계 S210에서 검출된 전압 레벨 시프터에 대응하는 단위 셀을 셀 라이브러리(D1)에서 검색할 수 있고, 검색된 단위 셀을 제1 블록의 정보(D2)에 포함된 에지 정보 기초하여 제1 블록의 에지에 배치할 수 있다. 제1 블록의 레이아웃 데이터(D4)는 제1 블록의 에지에 배치되고 전압 레벨 시프터에 대응하는 단위 셀을 포함할 수 있다.
도 17은 본 개시의 예시적 실시예에 따라 도 16의 단계 S210의 예시(S210’)를 나타내는 도면이다. 도 16을 참조하여 전술한 바와 같이, 단계 S210에서 제1 블록의 네트리스트(D3)로부터 전압 레벨 시프터를 검출하는 동작이 수행될 수 있다. 도 17을 참조하면, 단계 S210’은 단계 S211 및 단계 S212를 포함할 수 있다. 단계 S210’에서, 복수의 전압 레벨 시프터들이 하나의 단위 셀에 대응될 수 있고, 이에 따라 복수의 전압 레벨 시프터들을 기판 상에 배치하는데 필요한 면적이 감소될 수 있다.
단계 S211에서, 복수의 비트 신호들을 병렬적으로 처리하는 복수의 전압 레벨 시프터들을 검출하는 동작이 수행될 수 있다. 전술한 바와 같이, 디지털 데이터는 복수의 비트 신호들을 포함할 수 있고, 복수의 비트 신호들은 병렬적으로 처리될 수 있다. 따라서, 복수의 비트 신호들을 병렬적으로 처리하는 복수의 전압 레벨 시프터들이 하나의 단위 셀로서 배치되기 위하여 검출될 수 있다.
단계 S212에서, 복수의 전압 레벨 시프터들을 멀티 비트 전압 레벨 시프터에 대응시키는 동작이 수행될 수 있다. 예를 들면, 디지털 데이터가 8개의 비트 신호들을 포함하고 8개의 비트 신호들을 병렬적으로 처리하는 8개의 전압 레벨 시프터들이 검출된 경우, 4개의 도 3b 및 도 9에 도시된 전압 레벨 시프터(200)의 단위 셀들(200a, 200b)이 선택될 수도 있고, 2개의 도 4b 및 도 10에 도시된 전압 레벨 시프터(400)의 단위 셀들(400a, 400b)이 선택될 수도 있고, 또는 8개의 비트 신호들을 병렬적으로 처리하는 하나의 단위 셀에 대응하는 전압 레벨 시프터(예컨대, 도 5b 및 도 11에 도시된 전압 레벨 시프터(500)의 단위 셀들(500a, 500b)에서 N이 4인 경우)가 선택될 수도 있다.
도 18은 본 개시의 예시적 실시예에 따른 컴퓨터로 읽을 수 있는 저장 매체(2000)를 도시하는 블록도이다. 도 18을 참조하면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 셀 라이브러리(2100), 네트리스트(2200), 플레이스 및 라우팅 프로그램(2300) 및 레이아웃 데이터(2400)를 포함할 수 있다. 비록 도 18에서 셀 라이브러리(2100), 네트리스트(2200), 플레이스 및 라우팅 프로그램(2300) 및 레이아웃 데이터(2400)는 하나의 저장 매체(2000)에 저장된 것으로 도시되었으나, 본 개시의 예시적 실시예에 따라, 상이한 저장 매체들에 각각 저장될 수도 있다.
컴퓨터로 읽을 수 있는 저장 매체(2000)는 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(2000)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS (microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
셀 라이브러리(2100)는 집적 회로의 네트리스트(2200)로부터 집적 회로의 레이아웃 데이터(2400)를 생성하는데 사용되는 복수의 단위 셀들에 대한 정보, 예컨대 복수의 단위 셀들에 대한 토폴로지컬 정보를 포함할 수 있다. 셀 라이브러리(2100)는 본 개시의 예시적 실시예들에 따른 전압 레벨 시프터의 단위 셀들에 대한 정보를 포함할 수 있다. 예를 들면, 전압 레벨 시프터의 단위 셀들은 트랜지스터가 배치되지 아니한 웰을 포함할 수 있다. 또한, 전압 레벨 시프터의 단위 셀들은 블록의 에지에 배치되는 에지 셀로서 2개의 상이한 전압으로 각각 바이어싱되는 2개의 웰들을 포함할 수 있다.
네트리스트(2200)는 복수의 블록들로 구성된 집적 회로에서 적어도 하나의 블록의 구성을 정의하는 정보를 포함할 수 있다. 레이아웃 데이터(2400)는, 예컨대 GDSII와 같이 기판 상에서 피쳐들의 크기 및 위치를 나타내는 정보를 포함할 수 있고, 집적 회로 또는 집적 회로를 포함하는 반도체 장치는 레이아웃 데이터(2400)에 기초하여 반도체 공정에서 제조될 수 있다.
플레이스 및 라우팅 프로그램(2300)은 셀 라이브러리(2100)를 참조하여 네트리스트(2200)로부터 레이아웃 데이터(2400)를 생성할 수 있다. 예를 들면, 플레이스 및 라우팅 프로그램(2300)은 도 15 내지 도 17에 도시된 순서도들에 포함된 단계들 중 일부 또는 전부를 수행할 수 있다. 예를 들면, 플레이스 및 라우팅 프로그램(2300)에 의해서 생성된 레이아웃 데이터(2400)가 나타내는 레이아웃은 블록의 에지에 배치된 전압 레벨 시프터의 단위 셀을 포함할 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 컴퓨팅 시스템(3000)을 도시하는 블록도이다. 도 19에 도시된 바와 같이, 컴퓨팅 시스템(3000)은 프로세서(3100), 메모리 서브시스템(3200), 네트워크 인터페이스(3300), 사용자 인터페이스(3400) 및 저장 장치(3500)를 포함할 수 있고, 각각의 구성요소들은 버스(3600)를 통해서 서로 통신할 수 있다.
프로세서(3100)는 이상에서 설명된 본 개시의 예시적 실시예들에 따른 방법들 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 예를 들면, 프로세서(3100)는 네트리스트로부터 레이아웃 데이터를 생성하는 동작을 위한 복수의 명령어들을 수행할 수 있다. 즉, 본 개시의 순서도들에 포함된 단계들 중 일부 또는 전부는 프로세서(3100)에 의해서 수행될 수 있다. 본 개시의 예시적 실시예에 따라, 프로세서(3100)는 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있다. 또한, 컴퓨팅 시스템(3000)은 하나 이상의 프로세서를 포함할 수도 있다.
메모리 서브시스템(3200)은 휘발성 메모리(3210) 및 비휘발성 메모리(3220)를 포함할 수 있다. 휘발성 메모리(3210) 및 비휘발성 메모리(3220) 각각은 임의의 유형의 메모리 장치를 포함할 수 있다. 예를 들면, 휘발성 메모리(3210)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수 있다. 또한, 비휘발성 메모리(3220)는 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수 있다. 비록 도시되지 아니하였으나 메모리 컨트롤러가 메모리 서브시스템(3200)의 인터페이스를 위하여 컴퓨팅 시스템(3000)에 포함될 수 있으며, 그리고/또는 프로세서(3100)가 그 메모리 컨트롤러를 포함할 수 있다.
메모리 서브시스템(3200)은 이상에서 설명된 집적 회로의 레이아웃 데이터를 생성하는 방법의 적어도 일부를 수행하는 명령어들 및/또는 프로세서(3100)에 의해 처리되는 데이터를 저장할 수 있다. 예를 들면, 비휘발성 메모리(3220)는 프로세서(3100)로 하여금 네트리스트로부터 전압 레벨 시프터를 검출하는 동작, 전압 레벨 시프터의 레이아웃을 블록의 에지에 배치하는 동작을 위한 복수의 명령어들을 저장할 수 있고, 휘발성 메모리(3210)는 상기 동작들이 수행되는 과정에서 생성되는 데이터를 저장할 수 있다. 이에 따라, 프로세서(3100)는 본 개시의 예시적 실시예들에 따른 방법들을 수행할 수 있다.
네트워크 인터페이스(3300)는 외부 네트워크에 대한 인터페이스를 제공할 수 있다. 예를 들면, 외부 네트워크는 다수의 상호연결된 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고. 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
사용자 인터페이스(3400)는 사용자에 대한 인터페이스를 제공할 수 있다. 사용자 인터페이스(3400)는 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수도 있다. 예를 들면, 설계자는 도 16의 제1 블록 정보(D2)를 사용자 인터페이스(3400)를 통해서 설정할 수 있고, 제1 블록의 레이아웃 데이터(D4)가 나타내는 레이아웃을 디스플레이 장치를 통해서 확인할 수도 있다.
저장 장치(3500)는 컴퓨팅 시스템(3000)으로부터 탈착가능한 저장 매체를 포함할 수 있다. 예를 들면, 저장 장치(3500)는 도 17에 도시된 바와 같은 컴퓨터로 읽을 수 있는 저장 매체(2000)를 포함할 수 있고, 컴퓨팅 시스템(3000)이 동작할 때 저장 장치(3500)에 저장된 데이터의 일부, 예컨대 집적 회로의 네트리스트 등이 버스(3600)를 통해서 메모리 서브시스템(3200)에 전달될 수 있다. 또한, 프로세서(3100)의 제어에 의해서 메모리 서브시스템(3200)에 저장된 데이터, 예컨대 레이아웃 데이터 등이 저장 장치(3500)로 이동할 수 있고, 저장 장치(3500)는 수신된 데이터를 저장할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 적어도 하나의 블록을 포함하는 집적 회로에 있어서,
    상기 블록은 상기 블록의 에지에 배치된 적어도 하나의 단위 셀을 포함하고,
    상기 단위 셀은,
    제1 전압 레벨 로직 및 제2 전압 레벨 로직 사이에 제1 비트 신호를 시프팅하도록 구성된 제1 비트 회로;
    제1 전압으로 바이어싱 되고, 상기 단위 셀의 경계로부터 이격되어 배치된 제1 웰; 및
    제2 전압으로 바이어싱 되고, 상기 블록의 에지와 접하는 상기 단위 셀의 제1 측면과 대향하는 상기 단위 셀의 제2 측면에 접하도록 배치된 제2 웰을 포함하고,
    상기 제1 비트 회로는 상기 제1 및 제2 웰에 각각 배치된 트랜지스터들을 포함하고,
    상기 단위 셀은 상기 제1 측면에 접하고, 상기 블록의 에지를 따라서 형성된 종단 게이트 라인을 더 포함하고,
    상기 종단 게이트 라인은 상기 트랜지스터들의 게이트 라인 보다 넓은 폭을 가지는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 단위 셀은,
    상기 제1 전압 레벨 로직 및 상기 제2 전압 레벨 로직 사이에서 N개의 비트 신호들을 시프팅하도록 구성되고, 상기 제1 비트 회로를 포함하는 제1 멀티-비트 회로; 및
    상기 제1 전압 레벨 로직 및 상기 제2 전압 레벨 로직 사이에서 N개의 비트 신호들을 시프팅하도록 구성된 제2 멀티-비트 회로를 포함하고,
    상기 N은 2보다 큰 정수이고,
    상기 제1 및 제2 멀티 비트 회로 각각은 상기 제1 및 제2 웰에 배치된 트랜지스터들을 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 제2 웰의 면적은 상기 제2 측면에 접하는 다른 단위 셀들에서 발생하는 웰 근접 효과(well proximity effect)에 기초하여 결정되는 것을 특징으로 하는 집적 회로.
  4. 삭제
  5. 적어도 하나의 단위 셀을 포함하는 집적 회로에 있어서,
    상기 단위 셀은,
    제1 전압 레벨 로직 및 제2 전압 레벨 로직 사이에 제1 및 제2 비트 신호를 각각 시프팅하도록 구성된 제1 및 제2 비트 회로;
    제1 전압으로 바이어싱 되고 상기 단위 셀의 경계로부터 이격되어 배치되는 제1 웰; 및
    상기 제1 전압과 상이한 제2 전압으로 바이어싱 되는 제2 및 제3 웰을 포함하고,
    상기 제2 및 제3 웰은 상기 단위 셀의 경계 중 서로 대향하는 한 쌍의 측면들에 각각 접할 수 있고,
    상기 제1 및 제2 비트 회로는, 상기 제1 웰에 배치된 트랜지스터들 중 적어도 하나를 각각 포함하고, 상기 제2 웰에 배치된 트랜지스터들 중 적어도 하나를 각각 포함하고,
    상기 제1 내지 제3 웰은, 상기 제1 및 제2 비트 회로에 의해서 공유되는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서,
    상기 제1 또는 제2 비트 회로에 포함된 트랜지스터는 상기 제3 웰에 배치되지 아니하는 것을 특징으로 하는 집적 회로.
  7. 제5항에 있어서,
    상기 단위 셀은,
    상기 제1 전압 레벨 로직 및 상기 제2 전압 레벨 로직 사이에서 N개의 비트 신호들을 시프팅하도록 구성되고, 상기 제1 비트 회로를 포함하는 제1 멀티-비트 회로; 및
    상기 제1 전압 레벨 로직 및 상기 제2 전압 레벨 로직 사이에서 N개의 비트 신호들을 시프팅하도록 구성되고, 상기 제2 비트 회로를 포함하는 제2 멀티-비트 회로를 더 포함하고,
    상기 N은 1보다 큰 정수이고,
    상기 제1 및 제2 멀티 비트 회로 각각은 상기 제1 및 제2 웰에 배치된 트랜지스터들을 포함하는 것을 특징으로 하는 집적 회로.
  8. 제5항에 있어서,
    상기 단위 셀은,
    상기 제2 전압 레벨 로직 및 제3 전압 레벨 로직 사이에서 제3 및 제4 비트 신호를 각각 시프팅하도록 구성된 제3 및 제4 비트 회로; 및
    상기 제2 전압과 상이한 제3 전압으로 바이어싱 되고, 상기 제1 웰 및 상기 제3 웰 사이에서 상기 단위 셀의 경계로부터 이격되어 배치되는 제4 웰을 더 포함하고,
    상기 제3 및 제4 비트 회로 각각은 상기 제3 및 제4 웰에 배치된 트랜지스터들을 포함하는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서,
    상기 제1 전압 레벨 로직 및 상기 제3 전압 레벨 로직은 상이하고,
    상기 제1 및 제3 전압은 상이한 것을 특징으로 하는 집적 회로.
  10. 제8항에 있어서,
    상기 단위 셀은,
    상기 제1 전압 레벨 로직 및 상기 제2 전압 레벨 로직 사이에서 N개의 비트 신호들을 시프팅하도록 구성되고, 상기 제1 및 제2 비트 회로를 포함하는 제1 멀티-비트 회로; 및
    상기 제2 전압 레벨 로직 및 상기 제3 전압 레벨 로직 사이에서 N개의 비트 신호들을 시프팅하도록 구성되고, 상기 제3 및 제4 비트 회로를 포함하는 제2 멀티-비트 회로를 포함하고,
    상기 N은 2보다 큰 정수이고,
    상기 제1 멀티 비트 회로는 상기 제1 및 제2 웰에 배치된 트랜지스터들을 포함하고,
    상기 제2 멀티 비트 회로는 상기 제3 및 제4 웰에 배치된 트랜지스터들을 포함하는 것을 특징으로 하는 집적 회로.
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