CN100385790C - 可减低时钟馈通效应的切换式电容电路与相关方法 - Google Patents

Abstract

一种切换式电容电路，用于一压控振荡器中，可减低断路该切换式电容电路时的时钟馈通效应以及瞬时频率飘移。藉由渐进式地将该切换式电容电路自通路状态切换至断路状态，时钟馈通效应即可被减小。当将该切换式电容电路切换至断路状态时，多个控制信号会被依序切换，以依照组件大小顺序，由大到小依序断路多个不同大小的开关组件。在最小的开关组件的控制端前可以再加上一个低通滤波器，以更进一步减低时钟馈通效应。藉由使用额外的开关组件将最大的开关组件独立出来的方式，可以减低最大开关组件的泄漏电流所导致的负载电容变化。

Description

可减低时钟馈通效应的切换式电容电路与相关方法

技术领域

本发明涉及一种切换式电容电路，特别涉及一种使用于压控振荡器内的切换式电容电路，可用来减低时钟馈通效应，也因此可以抑制在频率校正阶段以及频率合成器锁相阶段时的压控振荡器频率飘移现象。

背景技术

压控振荡器(voltage controlled oscillator，VCO)是一个常使用于无线通信***(wireless communication systems)中，执行频率合成(frequencysynthesis)工作的组件。例如Welland等人于美国专利第6,226,506号的专利中所述，无线通信***通常需要在接收路径电路(receive path circuitry)以及传送路径电路(transmit path circuitry)上执行频率合成的工作。

图1为已知技术一压控振荡器10的示意图。图中用于一频率合成器(frequency synthesizer)的LC式压控振荡器10包含有一共振腔(resonator)，基本的共振腔结构则包含有一电感12，耦合于一第一振荡节点OSC_P与一第二振荡节点OSC_N之间。一连续式(continuously)可变电容14以及多个离散式(discretely)可变电容16与电感12并联。连续式可变电容14是用来对一目标电容值进行微调的工作(fine tuning)，至于多个离散式可变电容16则是用来进行粗调的工作(coarse tuning)。而电容与电感本身所造成的电阻损失(resistive loss)则由负电阻值产生器(negativeresistance generator)18进行补偿，以维持***的振荡。

在这些离散式可变电容16中的每一个离散式可变电容皆构成一个切换式电容(switched-capacitor)电路，每一个切换式电容电路皆受一独立的控制信号(分别为SW_1～SW_N)所控制。依据一控制信号SW_N，一切换式电容电路20可以选择性地让一电容24连上或不连上(connect or disconnect)压控振荡器10的共振腔。这些切换式电容电路的不同通路/断路组合可以使此一LC式共振腔具有较大的电容值变动范围，因此即可增大压控振荡器10可振荡的频率范围。

图2为已知技术一切换式电容电路20a的示意图。一电容30是耦合于第一振荡节点0SC_P以及一节点A之间。一开关组件32可选择性地让节点A连上或不连上接地点，其中开关组件32是受一控制信号SW所控制。当开关组件32被导通时(close)，电容30的电容值会被加到压控振荡器10的共振腔的整体电容值中。当开关组件32被断路时(open)，自第一振荡节点OSC_P看进去的电容值就变成电容30的电容值以及开关组件32在断路状态的寄生电容值(parasitic capacitance)的串联组合(series combination)。

图3为已知技术一差动切换式电容电路20b的示意图。由于差动式的架构具有较好的共模噪声抑制(common-mode noise rejection)的能力，因此常被广泛地使用在高速集成电路的环境中。在差动切换式电容电路20b中，一正端(positive side)电容40是耦合于第一振荡节点OSC_P与一节点A之间。一正端开关组件(switch element)42可选择性地让节点A连上或不连上接地点。一负端电容44是耦合于第二振荡节点OSC_N以及一节点B之间。一负端开关组件46可选择性地让节点B连上或不连上接地点。这两个开关组件42、46皆受相同的控制信号SW所控制。当开关组件42、46被导通时，正端电容40与负端电容44的电容值的串联组合就会被加到压控振荡器10的整体电容值。至于当开关组件42、46被断路时，差动的输入电容值即变成正端电容40、负端电容44以及其它寄生电容的电容值的串联组合。整体的输入电容值在所有的开关组件42、46皆被断路时会低于所有的开关组件42、46被导通时的状态。

图4则为已知技术一第二差动切换式电容电路20c的示意图。第二差动切换式电容电路20c除了包含有与第一差动切换式电容电路20b相同的组件，另包含有一中央开关组件48，用来降低于节点A与节点B之间的开关导通电阻值(turn-on switch resistance)。这三个开关组件42、46、48皆受相同的控制信号SW所控制。当开关组件42、46、48被导通时，正端电容40与负端电容44的电容值的串联组合就会被加到压控振荡器10的整体电容值。至在当开关组件42、46、48被断路时，差动的输入电容值即变成正端电容40、负端电容44以及其它的寄生电容的电容值的串联组合。整体的输入电容值在所有的开关组件42、46、48皆被断路时会低于所有的开关组件42、46、48皆被导通时的状态。

不论使用的是图2所示的单端式架构或是图3及图4所示的差动式架构，当切换式电容电路20a、20b或20c被断路时，在节点A上(在图3及图4的差动式架构中还包括节点B)会产生一瞬时阶跃电压变动(momentary voltagestep change)。上述的瞬时阶跃电压变动会造成共振腔整体电容值产生不该有变动，最后，亦造成了压控振荡器10的频率产生不该有的飘移。由于在第2、3、4图中的例子是使用了NMOS开关，因此瞬时阶跃电压变动是为当开关组件32、42、46、48被断路时产生的电压下降(voltage drop)。

以图2所示的单端式架构为例，当开关组件32被断路时，带电载子(charge carriers)会被注入(injected)连接于开关组件32第一端与第二端之间的接面电容(junction capacitance)。带电载子的注入即造成了节点A的阶跃电压变动。上述的效应即为所谓的时钟馈通效应(clockfeedthrough effect)，并且以控制信号SW自开关组件32的控制端(亦即MOS晶体管的栅极)馈通(feedthrough)到开关组件32另外两个端点上(亦即MOS晶体管的漏极与源极)的形式出现。当开关组件32被导通时，由于节点A是耦合于接地点，因此控制信号SW的馈通不会造成任何影响。然而，当开关组件32被断路时，控制信号SW的馈通会造成一阶跃电压，即节点A上产生的电压下降。而由于节点A产生了电压下降的情形，由开关组件32漏极端的N⁺扩散子(N⁺diffusion)以及P型的基板(P type substrate)所形成的二极管在断路状态下会有些许的顺偏压(forward biased)并产生泄漏电流(leakage current)。当接面二极管的泄漏电流缓慢地对节点A进行充电，该节点电位会恢复到接地点电位。于节点A产生的电压降低以及恢复的动作会改变压控振荡器10共振腔的负载电容值(load capacitance)，也就造成了压控振荡器10产生了不该存在的频率飘移(frequency drift)。

至于当图4所示的差动式切换式电容电路20c被断路时，其于节点A及节点B上亦会遇到相同的时钟馈通效应的问题。正端节点A会因为正端开关组件42的时钟馈通效应以及中央开关组件48的时钟馈通效应产生不该有的阶跃电压。相同的，负端节点B亦会因为负端开关组件46的时钟馈通效应以及中央开关组件48的时钟馈通效应产生不该有的阶跃电压。上述于节点A及节点B产生的阶跃电压改变及恢复都会改变压控振荡器10的共振腔的电容值，而造成压控振荡器10的频率产生瞬时的飘移状况。

发明内容

因此本发明的目的之一，在于提供一种可以减低时钟馈通效应的切换式电容电路，以解决已知技术所面临的问题。

依据本发明的一方面，是揭露一种可减低时钟馈通效应的切换式电容电路，包含有：一第一正端开关组件，用来依据一第一控制信号，选择性地让一第一正端节点连上或不连上一第三节点，其中该第一正端节点是耦合于一正端电容；一第二正端开关组件，用来依据一第二控制信号，选择性地让该第一正端节点连上或不连上一第二节点；一第三开关组件，用来依据一第三控制信号，选择性地让该第三节点连上或不连上该第二节点；以及一序列控制器，耦合于这些开关组件，用来产生该第一控制信号，该第二控制信号，以及该第三控制信号。

依据本发明的又一方面，是揭露一种于断路一切换式电容电路时，用来减低时钟馈通效应的方法，该方法包含有以下步骤：(a)使用一第一正端开关组件分断一第一正端节点与一第三节点；(b)使用一第二正端开关组件分断该第一正端节点与一第二节点；以及(c)使用一第三正端开关组件分断该第三节点与该第二节点；其中，该第一正端节点是耦合于一正端电容，且步骤(b)、(c)的执行顺序是为可变的。

本发明的一个优点在于，藉由依照各开关组件的组件大小由大至小断路各开关组件，该切换式电容电路可以被渐进式地断路，如此一来，时钟馈通效应以及发生于压控振荡器10中不理想的频率飘移即可因而被减小。

本发明的另一个优点则在于，藉由使用一第三开关组件将最大的开关组件独立于一接地点或一电源供应节点，当最大的开关组件被断路时，流经最大的开关组件的泄漏电流会被阻挡住。上述额外使用的开关组件即可有效地将最大的开关组件(具有最大的泄漏电流)从一接地点或一电源供应节点独立开来。因此于频率合成器处于锁相时期时，共振腔中切换式电容电路的节点A上的电压变化可以更小，故压控振荡器10可更快地稳定于一稳态频率。

附图说明

图1为已知技术一压控振荡器的示意图。

图2为已知技术一切换式电容电路的示意图。

图3为已知技术一差动切换式电容电路的示意图。

图4为已知技术一第二差动切换式电容电路的示意图。

图5为本发明切换式电容电路第一实施例示意图。

图6为配合图5各个控制信号相对于时间的变化图。

图7为配合图5各个控制信号相对于时间的变化图。

图8为配合图5各个控制信号相对于时间的变化图。

图9为本发明切换式电容电路第二实施例示意图。

图10为配合图9各个控制信号相对于时间的变化图。

图11为本发明切换式电容电路第三实施例示意图。

图12为配合图11各个控制信号相对于时间的变化图。

图13为本发明切换式电容电路第四实施例示意图。

图14为配合图13各个控制信号相对于时间的变化图。

附图符号说明

10压控振荡器

12电感

14可变电容

16离散式可变电容

18负电阻值产生器

20、20a、20b、20c、20d、20e、20f、20g切换式电容电路

24、30、40、44、50电容

32、52、54、56、122、142开关组件

40、110、130正端电容

42、114、118、134、138端开关组件

44、112、132负端电容

46、116、120、136、140负端开关组件

48、126、146中央开关组件

90、148低通滤波器

58、124、144序列控制器

具体实施方式

图5为本发明切换式电容电路第一实施例示意图。图5中的切换式电容电路20d包含有一电容50，一第一开关组件52，一第二开关组件54，一第三开关组件56，以及一序列控制器(sequence controller)58。在这个实施例中，三个开关组件皆为NMOS晶体管，第一开关组件52其组件大小是大于第二开关组件54，第二开关组件54是大于第三开关组件56。电容50是耦合于一第一振荡节点OSC_P以及一节点A之间。第一开关组件52用来依据一第一控制信号SW1，选择性地让节点A连上或不连上节点C。第二开关组件54用来依据一第二控制信号SW2，选择性地让节点A连上或不连上一第二振荡节点OSC_N，其中，第二振荡节点OSC_N是耦合至接地点。第三开关组件56用来依据一第三控制信号SW3，选择性地让节点C连上或不连上第二振荡节点OSC_N。序列控制器58则用来产生该第一控制信号SW1、该第二控制信号SW2、以及该第三控制信号SW3。除了可以如图5所示的架构实施以外，此处所使用的开关组件亦可以为PMOS晶体管，此时第二振荡节点OSC_N可耦合至一电源供应节点(VCC)。至于在使用PMOS晶体管的架构之下，则需要使用与NMOS晶体管架构下反相的控制信号。

图6为配合图5各个控制信号相对于时间的变化图60。为了要使得切换式电容电路20d被渐进式地切换至一断路状态，序列控制器58会让开关组件52、54、56被依照组件大小顺序，由大到小依序被断路。由于第一开关组件52是大于其它两个开关组件，因此第一开关组件52会在t₁时最先被断路。由于第二开关组件54大于第三开关组件56，因此第二开关组件54则在t₂时被断路。最后，在t₃时第三开关组件56才会被断路。由于节点A上肇因于时钟馈通效应的电压改变主要由栅极与漏极间的寄生电容值和漏极与源极间的寄生电容值的比值所决定，当栅极与漏极间的电容值越小时，控制信号从高转低时由于馈通效应所产生的电压改变就会越小。本发明的优点就是因为上述原因，会因时钟馈通效应产生较大电压下降的较大开关组件52会最先被断路。在第二开关组件54被断路之前，节点A一直都会耦合于接地点，因此由第一开关组件52所造成的时钟馈通效应并不会有太大的影响。若是将第二开关组件54作得非常的小，则当第二开关组件54从导通状态切换成为断路状态时所造成的时钟馈通效应就会小到可以忽略不计。

然而，当第二开关组件54被断路时，节点A还是会因为时钟馈通效应而感受到些微的负电压下降(negative voltage drop)。由于开关组件52、54、56中有泄漏电流(leakage current)通过，节点A的电位最终会返回接地点电位。然而开关组件越大，泄漏电流也就会越大，第三开关组件56的主要功效就是要将第一开关组件52(最大的开关组件)，与接地点间独立开来，以延迟节点A的电位返回接地点电位。藉由在频率合成器的锁相期间(phaselocking period)延迟节点A的电位返回接地点电位，节点A的电位就可以保持在些微的负偏压(但是电位缓慢地变化)更长的时间。因此频率合成器可以更快地锁定压控振荡器10的频率。

图7为配合图5各个控制信号相对于时间的变化图70。为了要使得切换式电容电路20d被渐进式地切换至一断路状态，序列控制器58必须确保第一开关组件52被在t₁时最先被断路。第二开关组件54以及第三开关组件56则同时在t₂时被断路。

图8为配合图5各个控制信号相对于时间的变化图80。相同的，为了要使得切换式电容电路20d被渐进式地切换至一断路状态，序列控制器58必须确保第一开关组件52在t₁时最先被断路。然而为了更进一步减小当节点A并没有连接于接地点时，由第一开关组件52的泄漏电流导致节点A电位快速变化，第三开关组件56会在t₂时被断路，在第一开关组件52与接地点分断(disconnect)以后，第二开关组件54才在t₃时被断路。

图9为本发明切换式电容电路第二实施例示意图。图9中的切换式电容电路20e包含有与前述第一实施例中切换式电容电路20d大致上相同的组成组件，且另外包含有一低通滤波器90，用来渐进式地断路第二开关组件54以及第三开关组件56。此时第一开关组件52是受第一控制信号SW1所控制，第二开关组件54与第三开关组件56则同时受到低通滤波器90所输出的信号(SW2_filter)所控制，其中，SW2_filter是为第二控制信号SW2经过低通滤波后的信号。另外，在图5之中，低通滤波器亦可以被分别加在第二控制信号SW2以及第三控制信号SW3的后方。

图10为配合图9各个控制信号相对于时间的变化图100。为了要使得切换式电容电路20e被渐进式地切换至一断路状态，序列控制器58必须让第一开关组件52在t₁时最先被断路。低通滤波器90可以使得SW2_filter(即用来控制第二开关组件54与第三开关组件56的信号)渐进式地从一高逻辑值(logic high)转变成一低逻辑值(logic low)，故可减少在节点A产生的阶跃电压变动(voltage step change)。由于第二开关组件54是被渐进式地断路，节点A也会被渐进式地自接地点分断开来。在第二开关组件54被渐进式地断路时，在一段延迟时间中，开关组件54中依旧会存在有连接至接地点的导通路径(该路径的电阻值会随着时间增加渐渐变大)，故时钟馈通效应可因而减轻。相较于已知技术，本发明在断路状态时，开关组件54漏极端所形成的寄生二极管(parasitic diode)的顺偏压会被减低至最小。在每一个时间点上的时钟馈通效应都会因而降得更低。如图9所示，第三开关组件5 6亦受到低通滤波器90的输出信号所控制(即SW2_filter)，以减低发生在第三开关组件本身的时钟馈通效应。此外，第三开关组件56亦可以直接受第二控制信号SW2所控制，而不使用经过低通滤波后的控制信号。

图11为本发明切换式电容电路第三实施例示意图。图11中的切换式电容电路20f包含有一正端电容110，一负端电容112，一第一正端开关组件114，一第一负端开关组件116，一第二正端开关组件118，一第二负端开关组件120，一第三开关组件122，一中央开关组件126，以及一序列控制器124。在此一实施例中的开关组件皆为NMOS晶体管，而第一正端开关组件114与第一负端开关组件116实质上具有相同的组件大小，且皆大于第二正端开关组件118与第二负端开关组件120(这两个开关组件实质上亦具有相同的组件大小)。另外，第三开关组件122实质上具有与第二正端开关组件118以及第二负端开关组件120相同的组件大小。而中央开关组件126则大于第一正端开关组件114与第一负端开关组件116。正端电容110是耦合于一第一振荡节点OSC_P与一节点A之间。负端电容112则是耦合于一第二振荡节点OSC_N与一节点B之间。中央开关组件126用来依据一中央控制信号SW_center，选择性地让节点A连上或不连上节点B。第一正端开关组件114用来依据一第一控制信号SW1，选择性地让节点A连上或不连上节点C。第一负端开关组件116用来依据第一控制信号SW1，选择性地让节点B连上或不连上节点C。第二正端开关组件118用来依据第二控制信号SW2，选择性地让节点A连上或不连上接地点，而第二负端开关组件120则用来依据第二控制信号SW2，选择性地让节点B连上或不连上接地点。第三开关组件122用来依据一第三控制信号SW3，选择性地让节点C连上或不连上接地点。最后，序列控制器124则用来产生该第一、第二、第三控制信号SW1、SW2、SW3以及中央控制信号SW_center。

图12为配合图11各个控制信号相对于时间的变化图128。为了要使得切换式电容电路20f被渐进式地切换至一断路状态，序列控制器124必须使得中央开关组件126在t₁时最先被断路。接下来是第一正端开关组件114以及第一负端开关组件116在t₂时被断路。为了更进一步的防止当节点A、B与接地点分断(disconnect)时，由于第一正端开关组件114以及第一负端开关组件116中泄漏电流的导通而导致负载电容产生变化，因此第三开关组件122会在t₃时被断路。在第一正端开关组件114与第一负端开关组件116被第三开关组件122从接地点分断之后，第二正端开关组件118与第二负端开关组件120则在t₄时被断路。虽然图11中包含有中央开关组件126，且序列控制器124会产生中央控制信号SW_center，实际***开关组件126是一个可选择性加入或不加入的组件，加入此一组件的主要目的是用来降低整体的开关导通电阻值(turn-on switch resistance)。若不加入中央开关组件126，则切换式电容电路20f本身即为本发明差动切换式电容电路的另一实施例。

另外，断路第二与第三正端/负端开关组件的时间点t₃与t₄可以有三种不同的组合。也就是说，时间点t₃可以与t₄同时、或是t₃领先t₄、甚至是t₃落后t₄。对于每一种不同的组合，低通滤波器都可以分别加入于控制信号SW2、SW3的后方，以降低各个相对应开关所造成的时钟馈通效应。

图13为本发明切换式电容电路第四实施例示意图。图13中的切换式电容电路20g包含有一正端电容130，一负端电容132，一第一正端开关组件134，一第一负端开关组件136，一第二正端开关组件138，一第二负端开关组件140，一第三开关组件142，一中央开关组件146，一低通滤波器148，以及一序列控制器144。在此一实施例中的开关组件皆为PMOS晶体管，第一正端开关组件134与第一负端开关组件136实质上具有相同的组件大小，并且皆大于第二正端开关组件138与第二负端开关组件140(这两个开关组件实质上亦具有相同的组件大小)。另外，第三开关组件142与第二正端开关组件138以及第二负端开关组件140实质上亦具有相同的组件大小。而中央开关组件146则大于第一正端开关组件134与第一负端开关组件136。序列控制器144用来产生一中央控制信号SW_center，一第一控制信号SW1，以及一第二控制信号SW2。第二控制信号连接至低通滤波器148的一输入端，低通滤波器148的输出端则输出第二控制信号SW2经过低通滤波后的形式，即SW2_filter。正端电容130耦合于一第一振荡节点OSC_P及一节点A之间。负端电容132耦合于一第二振荡节点OSC_N与一节点B之间。中央开关组件146用来依据一中央控制信号SW_center，选择性地让节点A连上或不连上节点B。第一正端开关组件134用来依据一第一控制信号SW1，选择性地让节点A连上或不连上节点C。第一负端开关组件136用来依据第一控制信号SW1，选择性地让节点B连上或不连上节点C。第二正端开关组件138用来依据控制信号SW_filter，选择性地让节点A连上或不连上一电源供应节点VCC，第二负端开关组件140用来依据控制信号SW_filter，选择性地让节点B连上或不连上电源供应节点VCC。第三开关组件142则用来依据控制信号SW_filter，选择性地让节点C连上或不连上电源供应节点。

如同图11使用NMOS的架构，图13中的序列控制器可以产生多个控制信号，用来控制中央开关组件146、第一正端/负端开关组件，第二正端/负端开关组件，以及第三开关组件。第二正端/负端开关组件以及第三开关组件使用的控制信号可以如先前所述有多种不同的组合，并且图13的架构下亦可以分别于相关的控制信号前加上低通滤波器，以进一步降低时钟馈通效应。

图14为配合图13各个控制信号相对于时间的变化图150。为了要使得切换式电容电路20g被渐进式地切换至一断路状态，序列控制器144必须确保中央开关组件146于t₁时最先被断路。接下来是第一正端开关组件134以及第一负端开关组件136于t₂时被断路。为了更进一步的防止当节点A与节点B与节点VCC分断时，由于第一正端开关组件134以及第一负端开关组件136中泄漏电流的导通而导致负载电容产生变化，因此第三开关组件142、第二正端开关组件138、以及第二负端开关组件140会在控制信号SW2_filter的控制下于t₃时被断路。请注意，虽然图13中包含有中央开关组件146，且序列控制器144会产生中央控制信号SW_center，实际***开关组件146是一个可选择性加入或不加入的组件，加入此一组件的主要目的是用来降低整体的开关导通电阻值。若不包含有中央开关组件146，则切换式电容电路20g本身即为本发明差动切换式电容电路的另一实施例。

相较于已知技术，本发明可渐进式地将一切换式电容电路切换至一断路状态，因此压控振荡器10中的时钟馈通效应(会导致不理想频率飘移)可被适当地减低。当进行断路动作时，已知技术的作法会受到时钟馈通效应的影响，而在压控振荡器10的共振腔(resonator)的一内部电容性节点(internalcapacitive node)产生一阶跃电压变动。上述的阶跃电压变动会造成一处于断路状态的开关组件漏极端所形成的接面二极管被些许的顺偏压，直到下降的电压因泄漏电流充电而回到接地点或电源供应电位为止。依据本发明的架构，发生于该内部电容性节点的阶跃电压变动会被减低。当进行断路动作时，本发明的架构可以减低压控振荡器10共振腔的瞬时电容值改变，因此可降低压控振荡器10的频率瞬时飘移。另外，流经最大的开关组件的泄漏电流会被另一较小的开关组件所阻挡。上述较小的开关组件即可有效的将最大的开关组件(具有最大的泄漏电流)从一接地点或一电源供应节点独立出来。因此可以在频率合成器于锁相期间，维持共振腔中切换式电容电路内的电容性节点缓慢的电压变化，使得压控振荡器10能更为快速达到频率的锁定。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (29)

1.一种可减低时钟馈通效应的切换式电容电路，包含有：

一第一正端开关组件，用来依据一第一控制信号，选择性地让一第一正端节点连上或不连上一第三节点，其中，该第一正端节点是耦合于一正端电容；

一第二正端开关组件，用来依据一第二控制信号，选择性地让该第一正端节点连上或不连上一第二节点；

一第三开关组件，用来依据一第三控制信号，选择性地让该第三节点连上或不连上该第二节点；以及

一序列控制器，耦合于这些开关组件，用来产生该第一控制信号，该第二控制信号，以及该第三控制信号。

2.如权利要求1所述的切换式电容电路，其中，该第一正端开关组件的组件大小是大于该第二正端开关组件。

3.如权利要求1所述的切换式电容电路，其中，该第一正端开关组件的组件大小是大于该第二正端开关组件，该第二正端开关组件的组件大小是大于该第三开关组件，而该序列控制器可依照开关组件的组件大小顺序，由大到小依序断路这些开关组件。

4.如权利要求1所述的切换式电容电路，其中，该第二正端开关组件与该第三开关组件实质上具有相同的组件大小。

5.如权利要求1所述的切换式电容电路，其中，该切换式电容电路另包含有一机制，用来使得至少该第二正端开关组件或该第三开关组件被渐进式地断路。

6.如权利要求5所述的切换式电容电路，其中，每一个开关组件皆是为一晶体管，且可使得该第二正端开关组件或该第三开关组件被渐进式地断路的机制包含有耦合于该第二正端开关组件或该第三开关组件的控制端的一低通滤波器。

7.如权利要求1所述的切换式电容电路，其中，该第三节点是为接地点，且这些开关组件是为NMOS晶体管。

8.如权利要求1所述的切换式电容电路，其中，该第三节点是为一直流电源供应节点，这些开关组件是为PMOS晶体管。

9.如权利要求1所述的切换式电容电路，其中，该切换式电容电路另包含有：

一第一负端开关组件，用来依据该第一控制信号，选择性地让一第一负端节点连上或不连上该第三节点，其中，该第一负端节点是耦合于一负端电容；以及

一第二负端开关组件，用来依据该第二控制信号，选择性地让该第一负端节点连上或不连上该第二节点。

10.如权利要求9所述的切换式电容电路，其中：

该第一负端开关组件与该第一正端开关组件实质上具有相同的组件大小；以及

该第二负端开关组件与该第二正端开关组件实质上具有相同的组件大小。

11.如权利要求9所述的切换式电容电路，其中，该切换式电容电路另包含有：

一中央开关组件，用来依据一中央控制信号，选择性地让该第一正端节点连上或不连上该第一负端节点；

其中，该序列控制器是耦合于该中央开关组件，用来产生该中央控制信号。

12.如权利要求11所述的切换式电容电路，其中，该中央开关组件的组件大小是大于该第一正端开关组件以及该第一负端开关组件。

13.如权利要求11所述的切换式电容电路，其中，该第一正端开关组件的组件大小是大于该第二正端开关组件，该第二正端开关组件的组件大小是大于该第三开关组件，该第一负端开关组件与该第一正端开关组件实质上具有相同的组件大小，该第二负端开关组件与该第二正端开关组件实质上具有相同的组件大小，而该序列控制器最先断路该中央开关组件，然后依照组件大小顺序，由大到小依序断路这些正端开关组件与这些负端开关组件。

14.如权利要求11所述的切换式电容电路，其中，该第一正端开关组件的组件大小是大于该第二正端开关组件以及该第三开关组件，该第一负端开关组件与该第一正端开关组件实质上具有相同的组件大小，该第二负端开关组件与该第二正端开关组件实质上具有相同的组件大小，而该序列控制器最先断路该中央开关组件，接下来则断路该第一正端开关组件与该第一负端开关组件。

15.如权利要求1所述的切换式电容电路，其中，该第一正端开关组件的组件大小是大于该第二正端开关组件以及该第三开关组件，而该序列控制器最先断路该第一正端开关组件。

16.一种于断路一切换式电容电路时，用来减低时钟馈通效应的方法，该方法包含有以下步骤：

(a)  使用一第一正端开关组件分断一第一正端节点与一第三节点；

(b)  使用一第二正端开关组件分断该第一正端节点与一第二节点；以及

(c)  使用一第三正端开关组件分断该第三节点与该第二节点；

其中，该第一正端节点是耦合于一正端电容。

17.如权利要求16所述的方法，其中，该第一正端开关组件的组件大小是大于该第二正端开关组件。

18.如权利要求16所述的方法，其中，该第二正端开关组件与该第三开关组件实质上具有相同的组件大小。

19.如权利要求16所述的方法，其中，步骤(a)是在步骤(b)与(c)之前被执行。

20.如权利要求16所述的方法，其中，该方法另包含有渐进式地断路至少该第二正端开关组件或该第三开关组件。

21.如权利要求20所述的方法，其中，每一个开关组件皆是为一晶体管，而渐进式地断路该第二正端开关组件或该第三开关组件则包含有于该第二正端开关组件或该第三开关组件的控制端前提供一低通滤波器。

22.如权利要求16所述的方法，其中，该第三节点是为接地点，且这些开关组件是为NMOS晶体管。

23.如权利要求16所述的方法，其中，该第三节点是为一直流电源供应节点，这些开关组件是为PMOS晶体管。

24.如权利要求16所述的方法，其中，该方法另包含有以下步骤：

(d)  使用一第一负端开关组件分断一第一负端节点与该第三节点；以及

(e)  使用一第二负端开关组件分断该第一负端节点与该第二节点；

其中，该第一负端节点是耦合于一负端电容。

25.如权利要求24所述的方法，其中：

该第一负端开关组件与该第一正端开关组件实质上具有相同的组件大小；以及

该第二负端开关组件与该第二正端开关组件实质上具有相同的组件大小。

26.如权利要求24所述的方法，其中，步骤(a)与步骤(d)是被同时执行；步骤(b)与步骤(e)是被同时执行。

27.如权利要求24所述的方法，其中，该方法另包含有以下步骤：

(f)  使用一中央开关组件分断该第一正端节点与该第一负端节点。

28.如权利要求27所述的方法，其中，该中央开关组件的组件大小是大于该第一正端开关组件与该第一负端开关组件。

29.如权利要求27所述的方法，其中步骤(f)是在步骤(a)前被执行。

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