CH620542A5

CH620542A5 -

Info

Publication number: CH620542A5
Application number: CH757177A
Authority: CH
Inventors: William Frank Micka; Thomas Scott Robinson
Original assignee: Ibm
Priority date: 1976-06-30
Filing date: 1977-06-21
Publication date: 1980-11-28
Also published as: DE2725395C3; ES460165A1; GB1533833A; DE2725395B2; US4052699A; FR2357000B1; JPS533743A; DE2725395A1; FR2357000A1; JPS5760671B2

Description

Die Erfindung betrifft eine Einrichtung zur Echtzeittransformation einer n • n Bitkonfiguration nach dem Oberbegriff des Anspruchs 1. Sie kann neben einer ganz allgemeinen Echtzeittransformation einer n • n Bitkonfiguration vor allem bei der Verarbeitung von Videodaten mit Erfolg verwendet werden.

Die heute gebräuchlichen Bildverarbeitungsverfahren, wie beispielsweise die optische Zeichenerkennung, arbeiten meist mit vertikal orientierten Segmenten eines abgetasteten Bildes, da die Lichtpunktabtaster im allgemeinen vertikal orientierte Bilddaten liefern. Neuere Abtastverfahren, die weniger aufwendig und auch zuverlässiger sind, da sie geringere Wartungsprobleme aufweisen, enthalten linienförmige Abtasteinrichtungen, die relativ zur abzutastenden Vorlage beweglich sind. Die von den Abtastern ausgegebenen Bilddaten werden im allgemeinen vor einer weiteren Verarbeitung zwischengespeichert. Die Richtung, in der eine relative Bewegung erfolgt, ist oft rechtwinklig zur Orientierung des abgetasteten Bildes oder Zeichens, weshalb eine 90°-Drehung der Orientierung der gespeicherten Videodaten erforderlich ist, bevor weitere Schritte im Verarbeitungszyklus eingeleitet werden können.

Bekannte Vorschläge basieren darauf, die Videodaten mehrerer Abtastzeilen, die ein vollständiges Bild oder eine gesamte Zeichenzeile umfassen, zwischenzuspeichern und zu sammeln, bevor eine Drehung der Orientierungsrichtung oder andere Vorverarbeitungsfunktionen durchgeführt werden.

Eine dieser Methoden ist im IBM Technical Disclosure Bulletin, Band 17, Nr. 10, März 1975, Seite 3026 angegeben. Dort ist eine Einrichtung und ein Verfahren hierzu beschrieben, nach denen unter anderem ein abgetastetes Bild dadurch transformiert wird, dass die Videobits aufeinanderfolgend seriell in mehrere Schieberegister geladen werden, die jeweils eine solche Kapazität haben, dass sie eine komplette Abtastzeile aufnehmen können. Wenn dann alle Register geladen sind, wird der Inhalt einer gegebenen Speicherstelle in jedem Register sequentiell ausgegeben. Ein Zugriff zu einer bestimmten Bitposition ist nur nach der vollständigen Durchführung einer solchen Anzahl von Verschiebungszyklen möglich, die notwendig ist, um den Inhalt der betrachteten Speicherstelle zu dem Ausgang des Schieberegisters zu transportieren. Ein selektives Zugreifen zu Bitpositionen ausserhalb dieser normalen Sequenz ist nicht vorgesehen.

Der Nachteil von Schieberegisterspeichern im Vergleich zu Speichern mit wahlfreiem Zugriff liegt in der Zahl der Zyklen, die notwendig sind, um einen Zugriff zu einer gegebenen Speicherstelle durchzuführen. Darüber hinaus verfügen die heutigen Speicher mit wahlfreiem Zugriff über sehr kurze Zugriffszeiten. Sie befinden sich mit den Schieberegisterspeichern in einem Kostenwettbewerb, in dem die Speicher mit wahlfreiem Zugriff immer mehr Boden gewinnen.

Ein anderes bekanntes Schema zur Drehung der Orientierung von Bilddaten verwendet eine serielle Speicherung horizontaler Videodaten einer vollständigen Zeichenzeile in einem Speicher, der soviele Wortspeicherstellen aufweist, wie Abtastpunkte im Abtastsystem vorgesehen sind. Für diese Wörter muss viel Speicherraum vorgesehen sein, weil mehrere hori2

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zontale Abtastungen erforderlich sind, bis eine Zeile gedruckter Zeichen vollständig erfasst ist. Das parallele Auslesen des Speichers wird so durchgeführt, dass ein solcher Bitstrom zu der Auswerteschaltung geführt wird, der einem Datenstrom entspricht, der sich ergeben würde, wie wenn ein optischer s Abtaster nacheinander eine Reihe vertikaler Abtastbahnen über jedes Zeichen führen würde.

Dieses bekannte Transformationsschema ist wegen seines Zeitbedarfs nicht direkt für Echtzeitaufgaben anwendbar, wo die Zugriffszeiten und Verzögerungen besonders klein gehal- 10 ten werden müssen. Das beschriebene Verfahren ist auch von der Geschwindigkeit der ankommenden Daten und der Verzögerung abhängig, welch letztere beträchtlich sein kann, wenn eine gesamte Zeichenzeile seriell gespeichert wird.

Ein weiterer Nachteil bekannter Verfahren liegt in dem 15 hohen Kostenaufwand und der hohen Kapazität der Speicher, die für die Speicherung eines elektronischen Bildes der abgetasteten Vorlage während verschiedener Phasen der Drehung erforderlich sind.

Es ist daher die Aufgabe der Erfindung, die für die Verarbei- 20 tung von Bilddaten erforderliche Drehung der Orientierungsrichtung für Echtzeitanwendungen geeignet zu machen und gleichzeitig den erforderlichen hohen Speicheraufwand zu senken und die auftretenden Verzögerungszeiten klein zu halten.

Gelöst wird diese Aufgabe durch die im Patentanspruch 1 25 angegebenen Merkmale.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den abhängigen Patentansprüchen zu entnehmen.

Durch die vorliegende Erfindung wird der Vorteil erzielt, 30 dass die insbesondere bei der weiteren Verarbeitung von Videodaten oft erforderliche Drehung der Orientierungsrichtung der abgetasteten Videodaten mit einer solch hohen ' Geschwindigkeit durchgeführt werden kann, dass eine Echtzeitverarbeitung der anfallenden Videodaten erfolgt. Ferner 35 wird der an sich erforderliche hohe Aufwand an Speicherkapazität durch die Erfindung herabgesetzt und es werden die durch die erforderlichen Arbeitsspiele bedingten Verzögerungszeiten reduziert.

Im folgenden wird ein Ausführungsbeispiel der Erfindung *0 anhand der Zeichnungen näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild für die Erläuterung des erfin-dungsgemässen Konzepts,

Fig. 2 eine Darstellung der Hilfsspeicherbereiche,

Fig. 3 ein Blockschaltbild der Dreheinrichtung der Fig. 1, « Fig. 4 ein Blockschaltbild der Steuereinrichtung für den Hilfsspeicher der Fig. 2,

Fig. 5A ein Zeitdiagramm zur Erläuterung der Betriebsweise der Dreheinrichtung nach der Fig. 3 und

Fig. 5B einen vergrösserten Ausschnitt eines Abschnitts aus so der Fig. 5A.

Die horizontal abgetastete Bildmatrix 10 in Fig. 1 repräsentiert die seriellen Ausgangsdaten eines Abtasters, der beispielsweise bis zu 2048 Bits je Abtastung erzeugt. Der serielle Bitstrom 15 wird einer Drehrichtung 20 zugeführt, die Gegen- 55 stand der Erfindung ist und in sogenannter Echtzeit mit hoher Geschwindigkeit eine Transformation der horizontal orientierten Bits in vertikal orientierte Wörter 25 vornimmt. Diese vertikalen Wörter 25, die in einem externen Speicher gespeichert werden, sind hier als eine vertikale Bildmatrix 30 dargestellt. 60

Es sei in diesem Zusammenhange erwähnt, dass die Fig. 1 nur eine schematische Darstellung sein kann, da die Videodaten in Wirklichkeit ein zusammenhängender serieller Bitstrom sind, die vertikale Matrix 30 aber eine Matrix mit der vertikalen Breite eines Wortes ist, die sich im vorliegenden Beispiel über « 2048 Elemente erstreckt.

Für den Übergang der Bildinformation aus der horizontal abgetasteten Bildmatrix 10 in die vertikal orientierte Bildmatrix 30 ist eine Bilddrehung von 90° erforderlich. Zwischen den Bildmatrizen 10 und 30 besteht somit eine 1:1-Beziehung zwischen den entsprechenden Bitpositionen. Die in der Fig. 1 schematisch dargestellte Anordnung entwickelt also mit anderen Worten aus einer horizontal abgetasteten Vorlage zugreifbare Bilddaten so, als wenn diese Vorlage vertikal abgetastet worden wäre. Die abgegebenen Bilddaten sind dann Gegenstand weiterer Bildverärbeitungsschritte und entsprechender Einrichtungen. Grundsätzlich ist es möglich, die in der Fig. 1 dargestellte Anordnung in einer Technologie auszuführen, die höchste Integrationsdichten zulässt.

Für die Durchführung der Bilddrehung findet ein n« n Bit-Drehschema Anwendung. Die Drehung wird mit Hilfe eines Pufferpaars und alternierender Betriebsweise desselben durchgeführt, indem alternierend einer der beiden Puffer zeilenweise mit Video-Eingangswörtern von einem Serien-/Parallelwandler geladen wird, während gleichzeitig der andere Puffer spaltenweise Wort nach Wort geleert wird. Die ausgegebenen Wörter werden in einen Umwandlungs-Schieberegisterblock mit n Registern geladen. Der Verschiebevorgang wird immer dann eingeleitet, wenn der Umwandlungs-Schieberegisterblock völlig geladen ist. Die n vertikalen Ausgangswörter jedes Verschiebezyklus umfassen alle entsprechenden Bits jedes Wortes in der Spalte, so dass z. B. das erste herausgeschobene Wort alle Bits der Position 0 jedes Eingangswortes enthält.

Im folgenden Falle soll ein Byte ein Wort mit acht Bits bezeichnen. Es sind jedoch auch andere Bitlängen für andere Wortorganisationen möglich. Ausserdem bezieht sich die Beschreibung auf die Verwendung von Schieberegistern, obwohl es selbstverständlich auch möglich ist, äquivalente Schaltkreise zu verwenden, wie beispielsweise in zwei Koordinatenrichtungen ausführbare Speicheranordnungen.

Das Adressendrehschema geht deutlicher aus der Fig. 2 hervor. Der Speicher 40 enthält z. B. Speicherstellen für 2048 Bytes. Die Einrichtung besteht aus zwei derartigen Speichern.

Aus der Fig. 2 geht weiter hervor, dass der Speicher 40 so angeordnet ist, dass er über acht Zeilen und 256 Spalten verfügt. Jede Byteposition im Speicher ist mit Hilfe eines 11 Bit langen Adressenvektors 41 adressierbar, der sequentiell von 0 bis 2047 inkrementiert wird.

Um den Speicher 40 byteweise innerhalb einer Zeile zu laden, wird der Adressenvektor am niedrigstelligen Ende inkrementiert, so dass für jeden Dezimalwert 0 bis 7 in der Zeile die Bits 0 bis 2 und für die Spalten die Bits 3 bis 10 zyklisch von 0 bis 255 durchlaufen.

Für das spaltenweise Entleeren (Auslesen) des Speichers 40 ist der Adressenvektor 41 so aufgebaut, dass von seinem hochstelligen Ende für die Zeilen die Bits 0 bis 2 inkrementiert werden, um zyklisch durch die Werte 0 bis 7 (für die Zeilen) durchzulaufen und es werden die Bits 3 bis 10 verwendet, um zyklisch durch die Werte 0 bis 255 (für die Spalten) durchzulaufen.

Wie Fig. 2 zeigt, sind für den Empfang der von einer Spalte des Speichers 40 übertragenen Bytes acht von oben ladbare Laderegister 50 bis 57 vorgesehen. Für das Entleeren der äus-sersten rechten Spalte des Speichers wird beispielsweise das in der Speicherstelle 0 gespeicherte Byte zu dem Laderegister 50 übertragen.

Das Byte in der Speicherstelle 256 wird zu dem Laderegister 51 übertragen, bis schliesslich das Byte in der Speicherstelle 1792 zu dem Register 57 übertragen wird.

Wenn alle acht von oben ladbaren Laderegister geladen sind, dann werden ihre 64 Bits herausgeschoben. Das erste herausgeschobene vertikale Byte 60 enthält die Bits der Position 0 für jedes der horizontalen Bytes, die zuvor in der äussersten rechten Spalte des Speichers 40 gespeichert worden waren. Das achte herausgeschobene vertikale Byte 67 enthält in konsequenter Fortsetzung dieses Schemas alle Bits der Position 7

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der acht gespeicherten Bytes.

Zwischen den acht horizontalen Bytes, die in die acht Laderegister 50 bis 57 eingegeben werden und den acht vertikalen Bytes 60 bis 67, die herausgeschoben werden, bleibt die relative Lage der Bits, die ein abgetastetes Bild darstellen, unverändert, jedoch ist die Zugriffsrichtung auf die Bytes um 90° gedreht.

Fig. 3 zeigt eine detailliertere Darstellung der Anordnung. Was den Datenfluss betrifft, sind die Hauptkomponenten der Anordnung ein Serien-/Parallelwandler 112, der die Datenbytes für eine Zwischenspeicherung in das Pufferspeicherpaar 118, 122, vor ihrer Übertragung zu dem Umwandlungs-Schieberegi-sterblock 114, eingibt.

Die seriellen Videodaten des horizontal abgetasteten Bildes gelangen über die Leitung 110 zu dem Serien-/Parallelwandler 112, der beispielsweise ein achtstelliges Schieberegister sein kann. Der Byteausgang des Serien-/Parallelwandlers 112 ist mit der Leitung 116 verbunden und lädt alternierend die Pufferspeicher A, 118 oder B, 122. Jeder Pufferspeicher ist ein Speicher mit wahlfreiem Zugriff, der über die Eigenschaften des Speichers 40 verfügt, der bereits im Zusammenhang mit Fig. 2 erläutert wurde. Die Adresse der entsprechenden Byte-Sp'eicher-stelle im Pufferspeicher A für den Empfang eines Bytes über die Leitung 116 wird über die Leitung 120 eingegeben.

Die Adresse der Byte-Speicherstelle für den Pufferspeicher B wird dagegen über die Leitung 124 eingegeben. Die Leitung 126 führt ein Signal, das Befehle angibt, wie «Schreibe Pufferspeicher A, lies Pufferspeicher B». In ähnlicher Weise überträgt auch die Leitung 128 ein Signal, das die Bedeutung «Schreibe Pufferspeicher B, lies Pufferspeicher A» hat. Das entweder vom Pufferspeicher A oder B über die Leitung 134 ausgelesene Byte wird parallel in das entsprechende der Ladeschieberegister 150 bis 157 geladen. Welches dieser Ladeschieberegister geladen wird, wird durch ein Signal auf einer der Schieberegister-Indikatorleitungen 140 bis 147 angegeben. Das serielle Herausschieben erfolgt über die Leitungen 160 bis 167. Die Ausgabe eines Bytes erfolgt in jedem Schiebezyklus über die Leitung 170. Eine Steuereinrichtung für die in der Fig. 3 dargestellte Anordnung zeigt die Fig. 4. Die Impulse auf der Leitung 202 von einem (nicht dargestellten) Taktgenerator inkre-mentieren die Adresszähler 204 und 206 der Pufferspeicher. Jeder Adresszähler ist 11 stellig. Der Adresszähler 204 wird zur Ladung, der Adresszähler 206 dagegen zum Entleeren der Pufferspeicher A oder B verwendet.

Wenn der Adresszähler 204 seine volle Kapazität erreicht hat, betätigt ein Übertragssignal auf der Leitung 207 eine Kippschaltung 208, die angibt, welcher Pufferspeicher sich in einer Schreib- oder Empfangsbetriebsart befindet Diese Kippschaltung gibt über die Leitung 126 ein Signal ab, das die Bedeutung hat «Schreibe A, lies B». Das von dieser Kippschaltung 208 auf der Leitung 128 erzeugte Signal hat dagegen die Bedeutung «Schreibe B, lies A». Die Pufferspeicherladeadresse vom Adresszähler 204 wird über die Leitung 210, die Pufferspeicherentleerungsadresse dagegen vom Adresszähler 206 über die Leitung 212 übertragen.

Das UND-Tor 220 empfängt über die Leitung 210 die Adresse zur Ladung des Puffers und über die Leitung 126 das Signal «Schreibe A, lies B». Das UND-Tor 222 dagegen empfängt über die Leitung 212 die Adresse zum Leeren des Puffers und über die Leitung 128 das Signal «Schreibe B, lies A». Die Ausgangsleitungen der UND-Tore 220 und 222 sind mit einem ODER-Tor 225 verbunden, dessen Ausgangsleitung 120 die Adresse überträgt mit der der Pufferspeicher A angesteuert wird, wenn entweder in ihn eingeschrieben oder aus ihm gelesen werden soll.

In ähnlicher Weise wird dem UND-Tor 226 über die Leitung 126 das Signal «Schreibe A, lies B» und über die Leitung 212 die Adresse zum Entleeren des Puffers zugeführt. Zu dem UND-Tor 227 wird über die Leitung 128 das Signal «Schreibe

B, lies A» und über die Leitung 210 die Adresse zum Laden des Pufferspeichers übertragen. Die Ausgänge der UND-Tore 226 und 227 sind zu dem ODER-Tor 230 geführt, dessen Ausgangsleitung 124 die Adresse zu dem Pufferspeicher B überträgt.

Die Leitung 235 führt die drei hochstelligen Bits des Adresszählers 206 zum Entleeren des Pufferspeichers und überträgt diese zu dem Decodierer 240, dessen Ausgangsleitungen 140 bis 147 diejenigen Ladeschieberegister 150 bis 157 angeben, die ein Byte vom Pufferspeicher A oder B empfangen sollen.

Die Betriebsweise der Anordnung geht am deutlichsten aus den Fig. 3 und 4 hervor. Es wird bei der folgenden Beschreibung der Betriebsweise angenommen, dass der Pufferspeicher A zuerst geladen wird. Die seriellen Videodaten gelangen über die Leitung 110 zu dem Serien-/Parallelwandler 112. Wenn acht Bits der Videodaten in dem Serien-/Parallelwandler 112 eingetroffen sind, wird eine Verschiebung durchgeführt, in deren Verlauf ein Byte den Serien-/Parallelwandler über die Leitung 116 verlässt.

In der Fig. 4 hat der 11 stellige Adressenvektor im Adresszähler 204 zur Ladung des Pufferspeichers seinen Maximalwert noch nicht erreicht, so dass auch noch kein Übertragssignal auf der Leitung 207 auftritt. Die Kippschaltung 208 erzeugt daher auf der Leitung 126 ein Signal, das die Bedeutung «Schreibe Pufferspeicher A, lies Pufferspeicher B» hat. Auf der Leitung 128 liegt dagegen kein Signal vor, dessen Bedeutung, wie bereits erwähnt wurde, «Schreibe Pufferspeicher B, lies Pufferspeicher A» ist Der 11 stellige Adressenvektor, der im Zähler 204 gebildet wird und die Adresse zum Laden des Puffers ist, liegt an der Leitung 210 an. An der Leitung 212 liegt andererseits auch der Adressenvektor an, der zur Entleerung des Pufferspeichers dient und im Adresszähler 206 gebildet wird. Aufgrund der Tatsache, dass an der Leitung 126 ein Signal «Schreibe Pufferspeicher A, lies Pufferspeicher B» und an der Leitung 210 der Adressenvektor zum Laden des Pufferspeichers anliegen, entsteht am Ausgang des UND-Tores 220 auf dessen Ausgangsleitung ein Ausgangssignal. Da das Signal «Lies Pufferspeicher A, schreibe Pufferspeicher B» auf der Leitung 128 seinen niedrigen Pegelwert einnimmt, ist die Koinzidenzbedingung für das UND-Tor 222 nicht erfüllt, womit auch an seiner Ausgangsleitung kein Ausgangssignal auftritt. Das Ausgangssignal, welches das ODER-Tor 225 erzeugt, ist daher der Adressenvektor für den Pufferspeicher A, der bestimmt, welche von den 2048 Bytespeicherstellen des Pufferspeichers A ein Byte von der Leitung 116 aufnehmen soll. Dieser Vorgang wird solange wiederholt, bis alle 2048 Byte-Speicherstellen des Pufferspeichers A geladen sind. Wenn dieses dann der Fall ist, erreicht der Adresszähler 204 seine maximale Zählstellung, so dass der nächste Taktimpuls ein Übertragssignal auf der Leitung 207 bewirkt, dass die Kippschaltung 208 umschaltet. Dieses wiederum bewirkt, dass das Ausgangssignal von der Leitung 126 auf die Leitung 128 übergeht. Diese Kippschaltung 208 erzeugt damit auf der Leitung 128 ein Ausgangssignal, dessen Bedeutung «Schreibe Pufferspeicher B, lies Pufferspeicher A» ist.

Nun empfängt der Pufferspeicher B die nächsten 2048 Bytes vom Serien-/Parallelwandler 112. Da das Signal «Schreibe Pufferspeicher B, lies Pufferspeicher A» auf der Leitung 128 auch eine Lesebedingung bezüglich des Pufferspeichers A angibt, treten bezüglich des Pufferspeichers A, gleichzeitig mit den Schreibzyklen des Pufferspeichers B, Lesezyklen auf.

Im folgenden wird nun zunächst das Auslesen des Pufferspeichers A erläutert Da das Signal «Schreibe Pufferspeicher A, lies Pufferspeicher B» auf der Leitung 126 seinen unteren Pegelwert einnimmt, ist auch die Koinzidenzbedingung für das UND-Tor 220 nicht erfüllt, so dass dieses Tor kein Ausgangssignal erzeugt. Das Signal «Lies Pufferspeicher A, schreibe Pufferspeicher B» auf der Leitung 128 und der Adressenvektor auf

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der Leitung 212 zum Entleeren des Pufferspeichers sind jedoch vorhanden und gelangen zu dem UND-Tor 222, dessen Ausgangssignal zu dem ODER-Tor 225 übertragen wird. Daher ist das Ausgangssignal des ODER-Tores 225 auf der Leitung 120 der 11 stellige Adressenvektor für den Pufferspeicher A, wel- 5 eher Adressenvektor zum Adresszähler 206 erzeugt wird. Auch der Adresszähler 206 wird in der bereits im Zusammenhang mit Fig. 2 erläuterten Weise inkrementiert, um einen byteweisen Zugriff des Pufferspeichers innerhalb einer Spalte für das Auslesen zu bewirken. Die Bits 0,1 und 2 vom Adresszähler 206 io zum Leeren des Pufferspeichers gelangen über die Leitung 235 zum Decodierer 240. Die Ausgangsleitung 140 des Decoders 240 bezieht sich auf die erste Zeile der ersten Spalte des Pufferspeichers A und bewirkt, dass das erste vom Pufferspeicher A ausgelesene Byte in das Ladeschieberegister 150 gelangt. Das 15 Auslesen wird solange fortgesetzt, bis alle acht Bytes der Spalte 0 des Pufferspeichers A in die Ladeschieberegister 150 bis 157 geladen sind, ein Vorgang der sich aus der Decodierung der Zeilenadresse ergibt, die auf der Leitung 235 vorliegt, mit Hilfe des Decodierers 240, der die entsprechenden Steuer- 20 signale auf die Leitungen 140 bis 147 überträgt. Wenn alle acht Ladeschieberegister geladen sind, wird ein Verschiebezyklus mit den gedrehten Bytes durchgeführt, wobei die Bits über die Leitungen 160 bis 167 und damit über die gemeinsame Leitung 170 an einen (nicht dargestellten) externen Bildspeicher über- 25 tragen werden.

Gleichzeitig mit dem Entleeren des Pufferspeichers A empfängt der Pufferspeicher B 2048 Bytes über die Leitung 116, die in den Speicherstellen gespeichert werden, die von dem Adresszähler 204 angegeben werden. Da aber auf der Leitung 30 126 kein Signal mit der Bedeutung «Schreibe Pufferspeicher A, lies Pufferspeicher B» vorliegt, ist auch die Koinzidenzbedingung für das UND-Tor 226 nicht erfüllt, so dass dieses Tor kein Ausgangssignal liefert. Dagegen liegt aber das Signal «Schreibe Pufferspeicher B, lies Pufferspeicher A» auf der Lei- 35 tung 128 sowie die Ladepufferspeicheradresse auf der Leitung 210 vor, die am Eingang des UND-Tores 227 anliegen. Das Aus620542

gangssignal dieses UND-Tores 227 gelangt über das ODER-Tor 230 auf die Leitung 124 als Adresse in den Pufferspeicher B für die Aufnahme der Bytes.

In ähnlicher Weise betätigt das Übertragssignal auf der Leitung 207 die Kippschaltung 208 erneut, wenn der Inhalt des Adresszählers 204 wiederum den maximalen Zählwert 2047 erreicht hat und der nächste Taktimpuls angekommen ist. Hierdurch wird der soeben beschriebene Vorgang umgekehrt, d. h., Pufferspeicher A wird wieder mit den nächsten 2048 Videobytes vom Serien-/Parallelwandler 112 geladen, während gleichzeitig der Pufferspeicher B geleert wird.

Die Lade- und Entleerungszeiten der Puffer müssen hierbei nicht notwendigerweise die gleiche Dauer haben. Wie Fig. 5A zeigt, erfordert das Leeren der Pufferspeicher eine beträchtlich kürzere Zeit als deren Laden. Die ZeitTi, die Pufferspeicher-Ladezeit, beträgt beispielsweise 6,14 Millisekunden unter der Annahme eines Zugriffszyklus von 3 Mikrosekunden für jede der 2048-Byte-Speicherstellen. Diese Zeit stellt die Verzögerungszeit am Beginn eines Operationszyklus dar, die vergehen muss, bevor überhaupt gedrehte Bytes für eine Speicherung in einem externen Bildspeicher verfügbar gemacht werden können.

Die Zeit T2 ist diejenige Zeit, die erforderlich ist, um 2048 vertikal orientierte Bytes auszugeben. Die Dauer von T2 ist etwa 3,3 Millisekunden bei einer Rate von 1,6 Mikrosekunden je Byte. Der Zeitabschnitt T2, der sogenannte Entleerungszyklus, ist ausführlich in Fig. 5B dargestellt. Er umfasst alternierend acht Registerladungen und Verschiebezyklen für alle 256 Spalten in den Pufferspeichern A und B.

Am Ende eines Operations- oder Arbeitszyklus ergibt sich eine Verzögerungszeit T2 bis das letzte gedrehte Byte für eine (externe) weitere Speicherung zur Verfügung steht.

Es ist in diesem Zusammenhange wichtig, noch einmal zu erwähnen, dass eine Bildmanipulation oder -Verarbeitung in den meisten Anwendungsfällen eingeleitet wird, sobald die gedrehten Bilddaten aufzutreten beginnen.

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3 Blatt Zeichnungen

Claims

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PATENTANSPRÜCHE

1. Einrichtung zur Echtzeittransformation einer n • n Bitkonfiguration von n in Zeilenrichtung orientierten Wörtern in n in Spaltenrichtung orientierte Wörter, gekennzeichnet durch einen Serien-/Parallelwandler (112) zur Serien-/Parallelwand-lung der Eingangsdaten und Ausgabe derselben als parallele Wörter, weiter durch eine an diesen angeschlossenen Pufferspeicheranordnung (118,122) zur Zwischenspeicherung der parallelen Wörter, ferner durch eine Steuereinrichtung (Fig. 4) zum Laden der Pufferspeicheranordnung in einem ersten und zur Entleerung in einem zweiten Arbeitsspiel und schliesslich durch eine n*n Bitspeichermatrix (114), welche die beim Entleeren der Pufferspeicheranordnung erscheinenden n-Wörter in Orientierung nach der Zeilenrichtung aufnimmt und danach diese in Orientierung nach der Spaltenrichtung wieder ausgibt.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Pufferspeicheranordnung (118,122) aus einer wort-adressierbaren Speichermatrix besteht und im ersten Arbeitsspiel in Zeilenrichtung bitseriell mit Daten gemäss einem Adressenwort geladen wird, das sich in einem ersten Adresszähler (204) befindet, wobei dieser Adresszähler aufwärts zählt und schliesslich im zweiten Arbeitsspiel derart entleert wird, dass in Spaltenrichtung die Daten bitseriell entnommen werden, gesteuert von einem Adressenwort eines zweiten Adresszählers (206), der abwärts zählt.
3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Pufferspeicheranordnung aus einem ersten (118) und •einem zweiten Pufferspeicher (122) besteht, deren Speicherstellen jeweils in n-Zeilen und m-Spalten organisiert sind, wobei m ein ganzzahliges Vielfaches von n ist, und dass schliesslich die Steuereinrichtung (Fig. 4) aus folgenden Komponenten besteht: einer Kippschaltung (208) die, wenn der erste Adresszähler (204) seinen maximalen Zählwert erreicht, betätigt wird, um den Ladevorgang des ersten Pufferspeichers zu beenden und um das Entleeren des ersten Pufferspeichers und gleichzeitig das Laden des zweiten Pufferspeichers einzuleiten, einer ersten Torschaltungsanordnung mit zwei UND-Gliedern (220, 227), bei denen je ein Eingang mit dem ersten Adresszähler (204) und der andere Eingang des einen UND-Gliedes (220) mit dem einen Ausgang (126) und der andere Eingang des anderen UND-Gliedes (227) mit dem anderen Ausgang (128) der Kippschaltung verbunden ist, um diejenigen Speicherstellen in den Pufferspeichern anzugeben, welche Wörter vom Serien-/Paral-lelwandler empfangen sollen, einer zweiten Torschaltungsanordnung mit zwei UND-Gliedern (222,226), bei denen je ein Eingang mit dem zweiten Adresszähler (206) und der andere Eingang des einen UND-Gliedes (222) mit dem einen Ausgang (128) und der andere Eingang des anderen UND-Gliedes (226) mit dem anderen Ausgang (126) der Kippschaltung verbunden ist, um solche Speicherstellen in den Pufferspeichern anzugeben, aus denen die n • n Bitspeichermatrix (114) geladen werden soll und schliesslich einem Decodierer (240), der mit dem zweiten Adresszähler verbunden ist, damit die n • n Bitspeichermatrix selektiv Wörter aus den Pufferspeichern empfangen kann und das Auslesen nach jeweils dem vollständigen Laden der Bitspeichermatrix eingeleitet werden kann.
4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, dass der erste (118) und der zweite (122) Pufferspeicher jeweils 2048 Wörter, die in n = 8 Zeilen und m = 256 Spalten angeordnet sind, speichert, wobei der erste (204) und der zweite (206) Adresszähler eine 11 Bit breite Adresse aufnimmt, in der die drei hochstelligen Bits die Zeilen und die acht niedrigstelligen Bits die Spalten für den ersten und zweiten Pufferspeicher angeben und dass schliesslich die n • n Bitspeichermatrix (114) aus einem Block von acht achtstelligen Bitschieberegistern besteht, wobei 64 Bits als acht in Zeilenrichtung orientierte Wörter geladen und seriell als acht in Spaltenrichtung orientierte Wörter herausgeschoben werden.
5. Verwendung der Einrichtung nach den Ansprüchen 1 bis 4 in einem Echtzeit-Bildverarbeitungssystem, das eine wort-adressierbare Bildmatrix in einer Orientierung erfordert, die um 90° bezüglich der Orientierung der Eingangsvideodaten gedreht ist, dadurch gekennzeichnet, dass im Zuge der Verarbeitung von Videoeingangswörtern eine sukzessive Umorien-tierung der Daten in der genannten n-n Bitspeichermatrix (114) erfolgt