DE2725395A1

DE2725395A1 - Einrichtung zur echtzeittransformation einer n . n bitkonfiguration

Info

Publication number: DE2725395A1
Application number: DE19772725395
Authority: DE
Inventors: William Frank Micka; Thomas Scott Robinson
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-06-04
Publication date: 1978-01-05
Also published as: FR2357000A1; DE2725395C3; ES460165A1; CH620542A5; US4052699A; JPS5760671B2; GB1533833A; JPS533743A; FR2357000B1; DE2725395B2

Description

Anmelderin:

Böblingen, den 3. Juni 1977

International Business Machines Corporation, TSrmonk, N.Y. 10504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin:

EN 976 003

Vertreter:

Patentassessor Dipl.-Ing. 0. Jost

7030 Böblingen

Bezeichnung:

Einrichtung zur Echtzeittransformation einer η · η Bitkonfiguration

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Die Erfindung betrifft eine Einrichtung zur Echtzeittransformation einer η · η Bitkonfiguration nach dem Oberbegriff des Anspruchs 1. Sie kann neben einer ganz allgemeinen Echtzeittransformation einer η · η Bitkonfiguration vor allem bei der Verarbeitung von Vidiodaten mit Erfolg verwendet werden.

Die heute bereits existierenden Bildverarbeitungsverfahren, wie beispielsweise die optische Zeichenerkennung, arbeiten mit vertikal orientierten Segmenten eines abgetasteten Bildes,

da die Lichtpunktabtaster vertikal orientierte Bilddaten liefern. Neuere Abtastverfahren, die weniger aufwendig und auch zuver-

lässiger sind, da sie geringere Wartungsprobleme aufweisen, enthalten horizontale Matrizen von Abtasteinrichtungen, die relativ zur abzutastenden Vorlage beweglich sind. Die von den Abtastern ausgegebenen Bilddaten werden im allgemeinen vor einer weiteren Verarbeitung zwischengespeichert. Die Richtung, in der die relative Bewegung erfolgt ist oft rechtwinklig zur Orientierung des Bildes oder Zeichnes, wodurch eine 90°-Drehung der Orientierung der gespeicherten ί

Vidiodaten erforderlich ist, bevor weitere Schritte im Ver-

i arbeitungszyklus eingeleitet werden können.

Bekannte Vorschläge basieren darauf, die Vidiodaten mehrerer Abtastzeilen, die ein vollständiges Bild oder eine gesamte Zeichenzeile umfassen, zu akkumulieren, bevor eine Drehung der Orientierungsrichtung oder andere Vorverarbeitungsfunktionen durchgeführt werden.

Eine dieser Methoden ist im IBM Technical Disclosure Bulletin, Band 17, Nr. 10, März 1975, Seite 3026 angegeben. Dort ist !eine Einrichtung und ein Verfahren hierzu beschrieben, nach denen unter anderem ein abgetastetes Bild dadurch transfor-

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miert wird, daß die Vidiobits aufeinanderfolgend seriell in mehrere Schieberegister geladen werden, die jeweils eine solche Kapazität haben, daß sie eine komplette Abtastzeile aufnehmen können. Wenn dann alle Register geladen sind, wird der Inhalt einer gegebenen Zelle in jedem Register sequentiell ausgegeben. Ein Zugriff zu einer Speicherstellenposition ist nur nach der vollständigen Durchführung einer solchen Anzahl von Verschiebungszyklen möglich, die notwendig ist, um den Inhalt der betrachteten Zelle zu dem Ausgang des Schieberegisters zu transportieren. Ein selektives Zugreifen zu den Speicherstellenpositionen außerhalb dieser normalen Sequenz

ist nicht vorgesehen.

Der Nachteil von Schieberegisterspeichern im Vergleich zu Speichern mit wahlfreiem Zugriff liegt in der Zahl der Zyklen, die notwendig sind, um einen Zugriff zu einer gegebenen Speicheretelle durchzuführen. Darüberhinaus verfügen die heutigen Speicher mit wahlfreiem Zugriff über sehr schnelle Zugriffszeiten, und sie befinden sich mit den Schieberegisterspeichern in einem Kostenwettbewerb (in dem die Speicher mit wahlfreiem Zugriff immer mehr Boden gewinnen).

Ein anderes bekanntes Schema zur Drehung der Orientierung in einem System mit Zeitteilung verwendet eine serielle Speicherung horizontaler Vidiodaten einer vollständigen Zeichenzeile I
in einem Speicher, der soviele Wortspeicherstellen aufweist, wie Abtastpunkte im Abtastsystem vorgesehen sind. Jedes Wort hat seinerseits mindestens soviele Speicherstufen, wie horizontale Abtastungen erforderlich sind, um eine vollständige Zeile gedruckter Zeichen zu erfassen. Das parallele Auslesen des Speichers wird so durchgeführt, daß sich ein solcher Bit-Btrom zu der Erkennungslogik ergibt, der einem Strom entspricht, der sich ergeben würde, wenn ein optischer Abtaster lacheinander eine Reihe vertikaler Abtastbahnen über jedes Zeichen führen würde.
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Dieses bekannte Transformationsschema ist (wegen seines Zeitbedarfs) nicht direkt für Echtzeitaufgaben anwendbar, wo die Zugriffszeiten und Verzögerungen besonders klein gehalten werden müssen. Das beschriebene Verfahren ist auch von der Geschwindigkeit der ankommenden Daten und der Verzögerung abhängig, welch letztere beträchtlich sein kann, wenn eine gesamte Zeichenzeile seriell gespeichert wird. !

Ein weiterer Nachteil bekannter Verfahren liegt in dem hohen Kostenaufwand und der hohen Kapazität der Speicher, die für die Speicherung eines elektronischen Bildes der abgetasteten Vorlage während verschiedener Phasen der Drehung erforderlich sind.

Es ist daher die Aufgabe der Erfindung, die für die Verarbei- , tung von Vidiodaten erforderliche Drehung der Orientierungsrichtung für Echtzeitanwendungen geeignet zu machen und gleichzeitig den erforderlichen hohen Speicheraufwand zu senken und die auftretenden Verzögerungszeiten klein zu halten. ^!

Gelöst wird diese Aufgabe durch die im Hauptanspruch angege- |

benen Merkmale. '

Weitere vorteilhafte Ausgestaltungen, technische Merkmale und , Weiterbildungen des Gegenstandes der Erfindung sind den Unter- '> ansprüchen zu entnehmen. J

Durch die vorliegende Erfindung wird also der Vorteil erzielt, daß die insbesondere bei der Nachverarbeitung von Vidiodaten oft erforderliche Drehung der Orientierungsrichtung der abgetasteten Vidiodaten mit einer solchen hohen Geschwindigkeit durchgeführt werden kann, daß eine Echtzeitverarbeitung der anfallenden Vidiodaten möglich ist. Ferner wird der an sich !erforderliche hohe Aufwand an Speicherkapazität durch die Erfindung herabgesetzt und es werden die durch die erforder-

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lichen Arbeitsspiele bedingten Verzögerungszeiten reduziert.

Im folgenden wird ein Ausführungsbeispiel der Erfindung anhand der beiliegenden Fign. näher beschrieben.

Es zeigen:

Fig. 1 ein Blockschaltbild der Erfindung, Fig. 2 eine Darstellung der HilfsSpeicherbereiche, Fig. 3 ein Blockschaltbild der Dreheinrichtung in

Fig. 1,

Fig. 4 ein Blockschaltbild der Steuereinrichtung

für den Hilfsspeicher in Fig. 2,

Fig. 5A ein Zeitdiagramro zur Erläuterung der Betriebsweise der Dreheinrichtung nach Fig. 3 und

Fig. 5B einen vergrößerten Ausschnitt eines Abschnitts

in Fig. 5A.

Die horizontal abgetastete Bildmatrix 10 in Fig. 1 repräsentiert die seriellen Ausgangsdaten eines Abtasters, der bis zu 2 048 Bits je Abtastung erzeugt. Der serielle Bitstrom 15 Iwird einer Dreheinrichtung 20 zugeführt, die Gegenstand der Erfindung ist und in Echtzeit eine Hochgeschwindigkeitstransformation der horizontal orientierten Bits in vertikal orientierte Wörter 25 vornimmt. Die vertikalen Wörter 25, die in einem externen Speicher gespeichert sind, sind als eine vertikale jBildmatrix 30 dargestellt.

Ee sei in diesem Zusammenhange erwähnt, daß die Fig. 1 nur leine schematische Darstellung sein kann, da die Vidiodaten

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in Wirklichkeit ein zusammenhängender serialer Bitstrom sind, die vertikale Matrix 30 aber eine Matrix mit der vertikalen Breite eines Wortes ist, die sich im vorliegenden Beispiel über 2 048 Elemente erstreckt.

Vom Übergang der Bildinformation aus der horizontal abgetasteten Bildmatrix 10 in die horizontal orientierte Bildmatrix ist eine Bilddrehung von 90° erforderlich. Zwischen den BiIdmatrizen 10 und 30 besteht somit eine 1:1-Beziehung zwischen den entsprechenden Bitpositionen. Die in Fig. 1 schematisch dargestellte Anordnung entwickelt also mit anderen Worten aus einem horizontal abgetasteten Dokument zugreifbare Bilddaten so, als wenn das Dokument vertikal abgetastet worden wäre. Die abgegebenen Bilddaten sind dann Gegenstand weiterer Bildverarbeitungsverfahren und Einrichtungen. Prinzipiell ist es möglich, die in Fig. 1 dargestellte Anordnung in einer Technologie auszuführen, die höchste Integrationsdichten zuläßt.

Für die Durchführung der Bilddrehung findet ein η · η Bit-Dreh-, schema Anwendung. Die Drehung wird mit Hilfe eines Pufferpaars ' und alternierender Betriebsweise desselben durchgeführt, indem alternierend einer der beiden Puffer zeilenweise mit Vidio-Eingangswörtern von einem Serien-/Parallelwandler geladen wird, während gleichzeitig der andere Puffer spaltenweise Wort nach Wort geleert wird. Die ausgegebenen Wörter werden in einen Umwandlungs-Schieberegisterblock zu η-Registern geladen. Der Verschiebevorgang wird eingeleitet, wenn der gesamte Umwandlungs -Schieberegisterblock geladen ist. Die η vertikalen Ausgangswörter jedes Verschiebezyklus umfassen alle entsprechenden Bits jedes Wortes in der Spalte, d.h., daß das erste herausgeschobene Wort die Bits der Position 0 jedes Eingangswortes usw. enthält.

im folgenden Falle soll ein Byte ein Wort zu je acht Bits !bezeichnen. Im Prinzip sind jedoch auch andere Bitlängen für

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andere Wortorganisationen möglich. Außerdem bezieht sich die
Beschreibung auf die Verwendung von Schieberegistern, obwohl
es prinzipiell auch möglich ist, äquivalente Schaltkreisstrukturen zu verwenden, wie beispielsweise bidirektional
adressierbare Speicheranordnungen, wie sie durch die Anwendung der Technologie höchster Intergrationsdichte möglich sind.

Das Adressendrehschema geht deutlicher aus Fig. 2 hervor. Der
Speicher 40 enthält, wie die vorliegende Darstellung zeigt,
SpeiehersteIlen für 2 048 Bytes. Wie zuvor bereits erwähnt wurde, besteht die Einrichtung aus zwei derartigen Speichern.

Aus Fig. 2 geht weiter hervor, daß der Speicher 40 so angeordnet ist, daß er über acht Zeilen und 256 Spalten verfügt.
Jede Byteposition im Speicher ist mit Hilfe eines 11 Bit langen Adressenvektors 41 adressierbar, der sequentiell von 0 bis
2 047 inkrementiert wird.

Um den Speicher 40 byteweise innerhalb einer Zeile zu laden,
wird der Adressenvektor am niedrigstelligen Ende inkrementiert, Iso daß für jeden Dezimalwert 0 bis 7 in der Zeile die Bits

0 bis 2 und für die Spalten die Bits 3 bis 10 zyklisch von

0 bis 255 durchlaufen.

1 ;

Für das spaltenweise Entleeren (Auslesen) des Speichers 40 ist eier Adressenvektor 41 so aufgebaut, daß von seinem höchste 1 Iigen Ende für die Zeilen die Bits 0 bis 2 inkrementiert werden, I am zyklisch durch die Werte 0 bis 7 (für die Zeilen) durchzu-Laufen und es werden die Bits 3 bis IO verwendet, um zyklisch
lurch die Werte 0 bis 255 (für die Spalten) durchzulaufen. j

I i

Wie Fig. 2 zeigt, sind für den Empfang der von einer Spalte i lies Speichers 40 übertragenen Bytes acht von oben ladbare ' Laderegister 50 bis 57 vorgesehen. Für das Entleeren der äußersten rechten Spalte des Speichers wird beispielsweise das in _{

Speicherstelle 0 gespeicherte Byte zu dem Laderegister 50

EH 976^03 „ . ... .

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Ί JU
übertragen.

Das Byte in der Speicherstelle 256 wird zu dem Laderegister 51 übertragen, bis schließlich das Byte in der Speicherstelle 1 792 zu dem Register 57 übertragen wird.

Wenn alle acht von oben ladbare Laderegister geladen sind, dann werden ihre 64 Bits herausgeschoben. Das erste herausgeschobene vertikale Byte 60 enthält die Bits der Position 0 für jedes der horizontalen Bytes, die zuvor in der äußersten rechten Spalte des Speichers 40 gespeichert worden waren. Das achte herausgeschobene vertikale Byte 67 enthält in konsequenter Fortsetzung dieses Schemas alle Bits der Position 7, der acht gespeicherten Bytes.

Zwischen den acht horizontalen Bytes, die in die acht Laderegister 50 bis 57 eingegeben werden und den acht vertikalen Bytes 60 bis 67, die herausgeschoben werden, bleibt die relativje Lage der Bits, die ein abgetastetes Bild darstellen, unverändert, jedoch ist die Zugriffsrichtung auf die Bytes um 90 gedreht.

Tig. 3 zeigt eine detailliertere Darstellung der Anordnung. ,Bezüglich des Datenflusses, sind die Hauptkomponenten der Anord nung ein Serien-/Parallelwandler 112, der die Datenbytes für eine Zwischenspeicherung in das Pufferspeicherpaar 118, 122, |vor ihrer übertragung zu dem Umwandlunge-Schieberegisterblock 114, eingibt.

bie seriellen Vidiodaten des horizontal abgetasteten Bildes gelangen über die Leitung 110 zu dem Serien-/Parallelwandler 112, der beispielsweise ein achtstelliges Schieberegister sein kann. Der Byteausgang des Serien-/Parallelwandlers 112 ist mit eier Leitung 116 verbunden und lädt alternierend die Pufferspeicher A, 118 oder B, 122. Jeder Pufferspeicher ist ein Speicher mit wahlfreiem Zugriff, der über die Eigenschaften des Speichers 40 verfügt, der bereits im Zusammenhang mit Fig. 2 er-

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läutert wurde. Die Adresse der entsprechenden Byte-Speicherstelle Im Pufferspeicher A für den Empfang eines Bytes über idle Leitung 116 wird über die Leitung 120 angelegt.

Die Adresse der Byte-Speicherstelle für den Pufferspeicher B wird dagegen über die Leitung 124 angelegt. Die Leitung 126 führt ein Signal, das Befehle angibt, wie "Schreibe Pufferspeicher A, lies Pufferspeicher B". In ähnlicher Weise überträgt !auch die Leitung 128 ein Signal, das die Bedeutung "SchreibeiPufferepeicher B, lies Pufferspeicher A" hat. Das entweder vom !Pufferspeicher A oder B über die Leitung 134 ausgelesene Byte wird parallel in das entsprechende der Ladeschieberegister 150 bis 157 geladen. Welches dieser Ladeschieberegister geladen wird, wird durch ein Signal auf einer der Schieberegister-Indikator leitungen 140 bis 147 angegeben. Das serielle Herausschieben erfolgt über die Leitungen 160 bis 167. Die Ausgabe eines Bytes erfolgt in jedem Schiebezyklus über die Leitung 170. Eine Steuereinrichtung für die in Fig. 3 dargestellte Anordnung zeigt Fig. 4. Die Impulse auf der Leitung 202 von einem (nicht dargestellten) Taktgenerator inkrefnentieren die Adreßzähler 204 und 206 der Pufferspeicher. Üeder Adreßzähler ist 11-stellig. Der Adreßzähler 204 wird \zux Ladung, der Adreßzähler 206 dagegen zum Entleeren der pufferspeicher A oder B verwendet. ■

i :

Wenn der Adreßzähler 204 seine volle Kapazität erreicht hat, ;

getätigt ein übertragesignal auf der Leitung 207 eine Kipp- ' schaltung 208, die angibt, welcher Pufferspeicher sich in ainer Schreib- oder Empfangsbetriebsart befindet. Diese Kippschaltung gibt über die Leitung 126 ein Signal ab, das die

Bedeutung hat "Lies A, schreibe B". Das von dieser Kippschal- j

bung 208 auf der Leitung 128 erzeugte Signal hat dagegen die |

Bedeutung "Schreibe B, lies A". Die Pufferspeicherladeadresse ' vom Adreßzähler 204 wird über die Leitung 210, die Pufferspeicher-

»ntleerungsadresse dagegen vom Adreßzähler 206 über die i

leitung 212 übertragen. 709881/0699 \

Efr 90 '

Das UND-Tor 220 empfängt über die Leitung 210 die Adresse zur Ladung des Puffers und über die Leitung 126 das Signal "Schreibe A, lies B". Das UND-Tor 222 dagegen empfängt über die Leitung 212 die Adresse zum Leeren des Puffers und über die Leitung 128 das Signal "Schreibe B, lies A". Die Ausgangsleitungen der UND-Tore 220 und 222 werden zu einem ODER-Tor 225 übertragen, dessen Ausgangsleitung 120 die Adresse überträgt, mit der der Pufferspeicher A angesteuert wird, wenn entweder in ihn eingeschrieben oder aus ihm gelesen werden soll.

In ähnlicher Weise wird dem UND-Tor 226 über die Leitung 126 das Signal "Schreibe A, lies B" und über die Leitung 212 die Adresse zum Entleeren des Puffers zugeführt. Zu dem UND-Tor 227 wird über die Leitung 128 das Signal "Schreibe B, lies A" und über die Leitung 210 die Adresse zum Laden des Pufferspeichers übertragen. Die Ausgänge der UND-Tore 226 und 227 sind zu dem ODER-Tor 230 geführt, dessen Ausgangsleitung 124 die Adresse zu dem Pufferspeicher B überträgt.

Die Leitung 235 führt die drei hochstelligen Bits des Adreßzählers 206 zum Entleeren des Pufferspeichers und überträgt diese zu dem Decodierer 240, dessen Ausgangsleitungen 140 bis 147 diejenigen Ladeschieberegister 150 bis 157 angeben, die ein Byte vom Pufferspeicher A oder B empfangen sollen.

Die Betriebsweise der Anordnung geht am deutlichsten aus den Fign. 3 und 4 hervor. Es wird bei der folgenden Beschreibung {der Betriebsweise angenommen, daß der Pufferspeicher A zuerst geladen wird. Die seriellen Vidiodaten gelangen über die Leitung 110 zu dem Serien-/Parallelwandler 112. Wenn acht Bits der Vidiodaten in dem Serien-/Parallelwandler 112 eingetroffen isind, wird eine Verschiebung durchgeführt, in deren Verlauf ein Byte den Serien-/Parallelwandler über die Leitung 116 verläßt.

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In Fig. 3 hat der 11-stellige Adressenvektor im Adreßzähler
204 zur Ladung des Pufferspeichers seinen Maximalwert noch nicht erreicht, so daß auch noch kein Übertragssignal auf der Leitung 207 auftritt. Die Kippschaltung 208 erzeugt daher auf der Leitung 126 ein Signal, das die Bedeutung "Schreibe Pufferspeicher A, lies Pufferspeicher B" hat. Auf der Leitung 128
liegt dagegen kein Signal vor, dessen Bedeutung, wie bereits
erwähnt wurde, "Schreibe Pufferspeicher B, lies Pufferspeicher A" jhat. Der 11-stellige Adressenvektor, der im Zähler 204 gebildet wird und die Adresse zum Laden des Puffers ist, liegt an
'der Leitung 210 an. An der Leitung 212 liegt andererseits
auch der Adressenvektor an, der zur Entleerung des Pufferspeichers dient und im Adreßzähler 206 gebildet wird. Aufgrund der Tatsache, daß an der Leitung 126 ein Signal "Schreibe Pufferspeicher A, bis Pufferspeicher B" und an der Leitung
210 der Adressenvektor zum Laden des Pufferspeichers anliegen,
entsteht am Ausgang des UND-Tores 220 auf dessen Ausgangsleistung 223 ein Ausgangssignal. Da das Signal "Lies Pufferspeicher A, schreibe Pufferspeicher B" auf der Leitung 128 seinen ^; 'niedrigen Pegelwert einnimmt, ist die Koinzidenzbedingung für
das UND-Tor 222 nicht erfüllt, womit auch an seiner Ausgangs- ' leitung kein Ausgangssignal auftritt. Das Ausgangssignal, wel- ι ches das ODER-Tor 225 erzeugt, ist daher der Adressenvektor ' für den Pufferspeicher A, der bestimmt, welche von den 2 048 _t !Bytespeicherstellen des Pufferspeichers A ein Byte von der ι {Leitung 116 aufnehmen soll. Dieser Vorgang wird solange wiederholt« bis alle 2 048 Byte-Speicherstellen des Pufferspeichers
A geladen sind. Wenn dieses dann der Fall ist, erreicht der
Adreßzähler 204 seine maximale Zählstellung, so daß der nächste Taktimpuls ein Übertragssignal auf der Leitung 207 bewirkt,
das die Kippschaltung 208 umschaltet. Dieses wiederum bewirkt,
daß das Ausgangssignal von der Leitung 126 auf die Leitung 128
übergeht. Diese Kippschaltung 208 erzeugt damit auf der Leitung 128 ein Ausgangssignal, dessen Bedeutung "Schreibe Pufferspeicher B, lies Pufferspeicher A" ist.

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Nun empfängt der Pufferspeicher B die nächsten 2 048 Bytes vom Serien-Parallelwandler 112. Da das Signal "Schreibe Pufferspeicher B, bis Pufferspeicher A" auf der Leitung 128 auch eine Lesebedingung bezüglich des Pufferspeichers A angibt, treten bezüglich des Pufferspeichers A, gleichzeitig mit den Schreib-zyklen des Pufferspeichers B, Lesezyklen auf.

Im folgenden wird nun zunächst das Auslesen des Pufferspeichers! A erläutert. Da das Signal "Schreibe Pufferspeicher A, bis Pufferspeicher B" auf der Leitung 126 seinen unteren Pegelwert einnimmt, ist auch die Koinzidenzbedingung für das UND-Tor 220 nicht erfüllt, so daß dieses Tor kein Ausgangssignal erzeugt. Das Signal "Lies Pufferspeicher A, schreibe Pufferspeicher B" auf der Leitung 128 und der Adressenvektor auf der Leitung 212 zum Entlerren des Pufferspeichers sind jedoch vorhanden und | gelangen zu dem UND-Tor 222, dessen Ausgangssignal zu dem ODER-J Tor 225 übertragen wird. Daher ist das Ausgangssignal des ODER-Tores 225 auf der Leitung 120 der 11-stellige Adressenvektor für den Pufferspeicher A, welcher Adressenvektor vom Adreßzähler 206 generiert wird. Auch der Adreßzähler 206 wird in der bereits im Zusammenhang mit Fig. 2 erläuterten Weise inkrementiert, um einen byteweisen Zugriff des Pufferspeichers innerhalb einer Spalte für das Auslesen zu bewirken. Die Bits 0, 1 und 2 vom Adreßzähler 206 zum Leeren des Pufferspeichers gelangen lüber die Leitung 235 zum Decodierer 240. Die Ausgangsleitung 140 des Decoders 240 bezieht sich auf die erste Zeile der ersten Spalte des Pufferspeichers A und bewirkt, daß das erste !vom Pufferspeicher A ausgelesene Byte in das Ladeschieberegister 150 gelangt. Das Auslesen wird solange fortgesetzt, bis alle acht Bytes der Spalte 0 des Pufferspeichers A in die Ladeschieberegister 150.bis 157 geladen sind, ein Vorgang der sich aus der Decodierung der Zeilenadresse ergibt, die auf der Leitung 235 vorliegt, mit Hilfe des Decodierers 240, der die entsprechenden Steuersignale auf die Leitungen 140 bis 147 überträgt. Wenn alle acht Ladeschieberegister geladen sind,

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Wird ein Verschiebezyklus mit den gedrehten Bytes durchgeführt, wobei die Bits über die Leitungen 160 bis 167 und damit über die gemeinsame Leitung 170 an einen (nicht dargestellten) externen Bildspeicher übertragen werden.

Gleichzeitig mit dem Entleeren des Pufferspeichers A empfängt jder Pufferspeicher B 2 048 Bytes über die Leitung 116, die in den SpeichersteIlen gespeichert werden, die von dem Adreßzähler 204 angegeben werden. Da aber auf der Leitung 126 kein Signal mit der Bedeutung "Schreibe Pufferspeicher A, lies Pufferspeicher B" vorliegt, ist auch die Koinzidenzbedingung für 'das UND-Tor 226 nicht erfüllt, so daß dieses Tor kein Ausgangssignal liefert. Dagegen liegt aber das Signal "Schreibe Pufferspeicher B, lies Pufferspeicher A" auf der Leitung 128 sowie die LadepufferSpeicheradresse auf der Leitung 210 vor, die am Eingang des UND-Tores 227 anliegen. Das Ausgangssignal dieses UND-Tores 227 gelangt über das ODER-Tor 230 auf die !Leitung 124 als Adresse in den Pufferspeicher B für die Aufnahme der Bytes.

'in ähnlicher Weise betätigt das Ubertragssignal auf der Leitung ,207 die Kippschaltung 208 erneut, wenn der Inhalt des Adreßizählers 204 wiederum den maximalen Zählwert 2 047 erreicht lhat und der nächste Taktimpuls angekommen ist. Hierdurch wird der soeben beschriebene Vorgang umgekehrt, d.h., Pufferspeicher A wird wieder mit den nächsten 2 048 Vidiobytes vom Serien-/ Parallelwandler 112 geladen, während gleichzeitig der Pufferspeicher B geleert wird.

Die Lade- und Entleerungszeiten der Puffer müssen hierbei nicht notwendigerweise die gleiche Dauer haben. Wie Fig. 5A zeigt, erfordert das Leeren der Pufferspeicher eine beträchtlich kürzere Zeit als deren Laden. Die Zeit T., die Pufferspeicher-Ladezeit, beträgt beispielsweise 6,14 Millisekunden unter der ' Annahme eines Zugriffszyklus von 3 Mikroeekunden für jede der 2 048-Byte-Speicherstellen. Diese Zeit stellt die Verzögerungs-! EiT976~öö3 70988 1/06 9$

zeit am Beginn eines Operationszyklus dar, die vergehen muß, bevor überhaupt gedrehte Bytes für eine Speicherung in einem externen Bildspeicher verfügbar gemacht werden können.

Die Zeit T. ist diejenige Zeit, die erforderlich ist, um 2 vertikal orientierte Bytes auszugeben. Die Dauer von T- ist etwa 3,3 Millisekunden bei einer Rate von 1,6 Mikrosekunden je Byte. Der Zeitabschnitt T,, der sogenannte Entleerungszyklus, ist ausführlich in Fig. 5B dargestellt. Er umfaßt alternierend acht Registerladungen und Verschiebezyklen für alle 256 Spalten in den Pufferspeichern A und B.

Am Ende eines Operations- oder Arbeitszyklus ergibt sich eine Verzögerungszeit T- bis das letzte gedrehte Byte für eine (externe) weitere Speicherung zur Verfügung steht.

Es ist in diesem Zusammenhange wichtig, noch einmal zu erwähnen, daß eine Bildmanipulation oder -verarbeitung in den meii sten Anwendungsfällen eingeleitet wird, sobald die gedrehten Bilddaten aufzutreten beginnen.

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Claims

PATENTANSPRÜCHE

Einrichtung zur Echtzeittransformatlon einer η · η Bitkonfiguration von η horizontal orientierten Wörtern in η vertikal orientierte Wörter, gekennzeichnet durch einen Serien-/Parallelwandler (112) zur Serien-/Parallelwandlung der Eingangsdaten und . Ausgabe derselben als parallele Wörter, weiter durch _; eine an diesen angeschlossene Pufferspeicheranordnung (118, 122) zur Zwischenspeicherung der parallelen Wörter, ferner durch eine Steuereinrichtung (Fig. 4) zum Laden der Pufferspeicheranordnung in einem ersten und zur Entleerung in einem zweiten Arbeitsspiel und schließlich durch eine η · η Bitspeichermatrix (114), welche die beim Entleeren der Pufferspeicheranordnung erscheinenden η-Wörter in horizontaler Orientierung aufnimmt und danach diese in vertikaler Orientierung wieder ausgibt.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,

daß die Pufferspeicheranordnung (118, 122) aus einer , wortadressierbaren Speichermatrix besteht und im er- ^; : sten Arbeitsspiel in Zeilenrichtung bitseriell mit < Daten gemäß einem Adressenwort geladen wird, das sich ; in einem ersten Adreßzähler (204) befindet, wobei die ' ι niedrigstelligen Positionen dieses Adreßzählers zuerst inkrementiert werden und schließlich im zweiten Arbeitsspiel derart entleert wird, daß in Spaltenrichtung die Daten bitseriell, gesteuert von einem Adressen-j wort in einem zweiten Adreßzähler (206) entnommen ι werden, derart, daß dessen hochstellige Positionen zuerst inkrementiert werden.

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Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Pufferspeicheranordnung aus einem ersten (118) und einem zweiten Pufferspeicher (122) besteht, deren Speicheretellen jeweils in η-Zeilen und m-Spalten organisiert sind und daß schließlich die Steuereinrichtung (Fig. 4) aus folgenden Komponenten besteht:

einer Kippschaltung (208) die, wenn der erste Adreßzähler (204) seinen maximalen Zählwert erreicht, betätigt wird, um den Ladevorgang des ersten Pufferspeichers zu beenden und um gleichzeitig das Entleeren des ' ersten Pufferspeichers und das Laden des zweiten Puffer-; Speichers zu initiieren, einer ersten Torschaltungsanordnung (220, 226), die mit dem ersten Adreßzähler und dem ersten Ausgang (126) der Kippschaltung verbunden ist, um diejenigen Speicherstellen in den Pufferspeichern ·, anzugeben, die Wörter vom Serien-/ Parallelwandler ' empfangen sollen, einer zweiten Torschaltungsanordnung j (222, 227), die mit dem zweiten Adreßzähler (206) {

und dem zweiten Ausgang (128) der Kippschaltung verbunden ist, um solche Speicherstellen in den Pufferspeichern anzugeben, aus denen die η · η Bitspeichermatrix (114) geladen werden soll und schließlich einem Decodierer (240), der mit dem zweiten Adreßzähler verbunden ist, damit die η · η Bitspeichermatrix selektiv Wörter aus den Pufferspeichern empfangen kann und das Auslesen nach dem vollständigen Laden eingeleitet werden kann.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, ι daß der erste (204) und zweite (208) Pufferspeicher je- ! wells 2 048 Wörter, die in acht Zeilen und 256 Spalten angeordnet sind, speichert, wobei der erste (204) und zweite (206) Adreßzähler eine 11 Bit breite Adresse aufnimmt, in der die drei hochstelligen Bits die Zeilen und die acht niedrigstelligen Bits die Spalten für den ersten und zweiten Pufferspeicher angibt und daß

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ElT 9TtTOOT

schließlich die η · η Bitspeichermatrix (114) aus einem Block von acht achtstelligen Bitschieberegistern
besteht, wobei 64 Bits als acht horizontale Wörter
geladen und seriell als acht vertikale Wörter herausgeschoben werden.

Einrichtung nach einem oder mehreren der Ansprüche
1 bis 4, dadurch gekennzeichnet, daß zur Vorverarbeitung

serien-/parallel-gewandelter Vidioeingangswörter in
einem Echtzeit-Bildverarbeitungssystem, das eine
ί wortadressierbare Bildmatrix in einer Orientierung

erfordert, die um 90° bezüglich der Orientierung der
ι Eingangsvidiodaten gedreht ist, folgende Komponenten

vorgesehen sind:

eine Pufferspeieheranordnung (118, 122) zur zeilenweisen Speicherung von η · m Vidiowörtern der Bitlänge n,

eine η * η Bitspeichermatrix (114), die in zwei um 90

j verschiedenen Richtungen adressierbar ist, um fortge-

setzt von der Pufferspeicheranordnung η-Wörter aus ' einer Spalte m aufzunehmen und um η-Wörter in einer um

9O° gedrehten Orientierung auszugeben, wobei ein ausge- | gebenes Wort jeweils aus allen Bits in einer Spalte i

' der η · η Bitspeichermatrix besteht, ;

eine erste Adressensteuerung (204, 206, 208, 225, 230) ^!

zum Laden der Pufferspeicheranordnung und schließlich ι eine zweite Adressensteuerung (206, 240) zum Laden j und Entleeren der η · η Bitspeichermatrix. j

Einrichtung nach einem oder mehreren der Ansprüche ' 1 bis 5, dadurch gekennzeichnet, daß die Pufferspeicher-, anordnung (118, 122) in Zeilenrichtung η Zeilen mit
m horizontalen Wörtern akkumuliert, die η · η Bitspeichermatrix (114) bidirektional adressierbar 1st,

7j)9881/0ß99
003

η horizontale Wörter aus einer Spalte m der Pufferspeicheranordnung aufnimmt und beim vertikalen Auslesen η Wörter erzeugt, die jeweils aus allen Bits gebildet sind, die sich in einer gegebenen Position der horizontalen Wörter befinden.

709 8 81/0699 EN 976 003