DE2353635C2

DE2353635C2 - Vorrichtung zur Datenverarbeitung

Info

Publication number: DE2353635C2
Application number: DE2353635A
Authority: DE
Inventors: Gene Myron Saratoga Calif. Amdahl; Richard Joseph Palo Alto Calif. Tobias
Original assignee: Amdahl Corp
Current assignee: Fujitsu IT Holdings Inc
Priority date: 1972-10-30
Filing date: 1973-10-26
Publication date: 1986-01-30
Also published as: DK152233B; JPS4995546A; AT347151B; CH588757A5; ATA910473A; CA1007757A; BR7308466D0; NO141105C; DE2353635A1; US3858183A; BE806697A; GB1449229A; IT999054B; FR2205230A5; AU6167873A; ES420344A1; NL7314823A; DK152233C; NO141105B; JPS5437793B2

Description

Die Erfindung betrifft eine Vorrichtung zur Datenverarbeitung, die in zeitlich abgestimmten Takten betrieben wird, mit einer zentralen Datenverarbeitungseinheit, einem Hauptspeicher und einem Geschwindigkeitspufferspeicher, welcher über erste parallele Leitungen mit der Datenverarbeitungseinheit und über zweite parallele Leitungen mit dem Hauptspeicher Daten aus-

^{3 4}

tauscht Die Erfindung wird im nachfolgenden an Hand der

In großen Rechenanlagen wird der Wirkungsgrad ge- Zeichnungen näher erläutert:

steigert, wenn zwischen dem verhältnismäßig großen Fig. 1 ist ein Gesamtblockschaltbik! der die MerkmaHauptspeicher und der zentralen Datenverarbeitungs- Ie der Erfindung aufweisenden Vorrichtung zur Daten-

einheit, kurz als Zentraleinheit bezeichnet, ein Cache- 5 verarbeitung.

Speicher oder eine Pufferspeichereinheit zwischenge- Fig. IA zeigt das Format der Pufferspeicheradresse,

schaltet wird. Die logischen Parameter wie z. B. Lei- F i g. 2 zeigt weitere Einzelheiten der Pufferspeicher-

tungsgröße, Puffergröße, Addierwerkbreite usw. sind einheit von F i g. 1,

bei vorgegebenen Grundkosten durch die gewünschte F i g. 3 ist eine schematische schaubildliche Ansicht

Leistung festgelegt In die Kriterien für die tatsächlichen io eines Speicherelements des Pufferspeichers von F i g. 2,

physikalischen Breiten sowohl der Daten-Sammelschie- F i g. 4 ist ebenfalls eine schematische schaubild'iche

nen als auch der verschiedenen Register gehen sowohl Ansicht eines Ausschnitts von F i g. 3 in einem wesent-

die Kosten, die Komplexität als auch die Taktzeit ein. So lieh größeren Maßstab,

würde beispielsweise eine sehr große Sammelschienen- F i g. 5A und 5B sind Logikdiagramme mit Einzelheibreite ideal gesehen zu einer maximalen Datenübertra- is ten eines Abschnittes von F i g. 2,
gungsgeschwindigkeit zwischen Hauptspeicher und Fig.6A und 6B sind Logikdiagramme mit Einzelhei-Pufferspeicher führen. Dadurch wird jedoch anderer- ten eines Abschnittes von F i g. 2,
seits die Zuverlässigkeit verringert da die große Anzahl F i g. 7 ist eine zur Erläuterung der Arbeitsweise der der Drahtleitungen und Verbindungsstellen eine höhere in den F i g. 5A, 5B, 6A und 6B dargestellten Logik und Wahrscheinlichkeit für das Entstehen von Fehlern be- 20 der eines Blocks von F i g. 2 dienende Steuertabelle,
dingen. Zur Kopplung zwischen Pufferspeicher und Das in Fig. 1 dargestellte Blockschaltbild ist typisch Zentraleinheit wird vorzugsweise eine Sammelschiene für eine große Rechenanlage. Der Rechner weist einen geringer Breite verwendet da dadurch die Größe der in Hauptspeicher 10 auf, der mit einem Geschwindigkeitsder Zentraleinheit benötigten Register und Gatter ver- pufferspeicher 11 gekoppelt ist, der erste Speichereinringert wird. Andererseits bedingt jedoch eine Sammel- 25 heiten 12 und zweite parallel angeordnete Speichereinschiene geringer Breite zusätzliche Puffertakte zur Ver- heiten 13 aufweist. Die Kopplung besteht aus einer vollständigung der logischen Übertragung auf voller 8-byte-Parallel-Sammelschiene, wobei die Ausgangsda-Leitung. ten-Sammelschiene mit 131, und die Eingangsdaten-

In sämtlichen vorgenannten Fällen muß der Zeitbe- Sammelschiene zum Hauptspeicher mit 133 bezeichnet

darf für die Datenübertragung zwischen Hauptspeicher 30 ist Der Geschwindigkeitspufferspeicher 11 speichert

und Pufferspeicher und Zentraleinheit so gering wie 512 Datenzeilen aus dem Hauptspeicher 10, wobei jede

möglich gemacht werden. Wenn auf Grund der Korn- Zeile eine logische Breite von 32 Bytes aufweist Eine

plexität in der Anpassung des Hauptspeichers an die Zeilenbreite von 32 Bytes ist für viele Großrechner als

Zentraleinheit zusätzliche Gatter erforderlich sind, müs- Einheit eingeführt Der Geschwindigkeitspufferspeicher

sen normalerweise zusätzliche Gatter vorgesehen wer- 35 11 speichert somit 256 Datenzeilen in seiner ersten Spei-

den, welche wiederum zusätzliche Taktzeit benötigen. chereinheit 12 und 256 Datenzeilen in seiner parallelen

Das trifft insbesondere dann zu, wenn die Breite der zweiten Speichereinheit 13.

Daten-Sammelschiene, welche den Hauptspeicher mit Eine 32-bytes-Datenzeile wird in vier Takten von jedem Pufferspeicher verbindet sich von der Breite der weils 8 Bytes in den Hauptspeicher 10 eingelesen, bzw. Daten-Sammelschiene unterscheidet welche den Puf- 40 aus diesem ausgelesen. Der Geschwindigkeitspufferferspeicher mit der Zentraleinheit verbindet speicher 11 wird in Verbindung mit dem Hauptspeicher

Aufgabe der Erfindung ist es demgemäß, eine Vor- 10 eingestellt d. h. eine vorgegebene Adresse im Hauptrichtung zur Datenverarbeitung mit einem Geschwin- speicher weist eine vorbestimmte Stelle in beiden Speidigkeitspufferspeicher oder Hochieistungs- oder chereinheiten 12, 13 des Geschwindigkeitspufferspei-Schnell-Zwischenspeicher zu schaffen, der Daten von 45 chers 11 auf. Wie für den Fachmann bekannt, müssen unterschiedlicher Byte-Anzahl mit gleich bleibender Zy- diese Stellen in der ersten und zweiten Speichereinheit kluszeit überträgt d. h. stets eine geringstmögliche Zy- einander nicht identisch sein.

klus- oder Taktaeit für den Übertragungsvorgang in Der Geschwindigkeitspufferspeicher 11 ist mit einer

Anspruch nimmt wozu auch die korrekte Ausrichtung kurz als Zentraleinheit bezeichneten zentralen Daten-

der Datenbytes und die Auffüllung von Leerstellen ge- so Verarbeitungseinheit 14 verbunden, die eine Ausfüh-

hört Eine einzige Schnittstelle zwischen Hauptspeicher rungseinheit 16 und eine Befehls- oder Instruktionsein-

und Datenverarbeitungseinheit soll genügen. heit 17 aufweist und durch eine Leitung 20 sowie 4-byte-

Erfindungsgemäß wird diese Aufgabe bei einer Vor- Sammelschienen 19 bzw. 21 mit einer Kanaleinheit 18

richtung der eingangs genannten Art durch die im gekoppelt ist. Die Manipulation der anfänglichen, im

kennz. Teil des Patentanspruchs 1 angegebenen Merk- 55 Pufferspeicher 11 gespeicherten 8-byte-Dateneinheit

male gelöst erfolgt durch die Datenmanipulationseinheit 22 (welche

Entsprechend einer Weiterbildung der Erfindung ist einen Teil des Pufferspeichers 11 bildet), wie weiter un-

die Anordnung so getroffen, daß der Geschwindigkeits- ten im einzelnen erläutert ist. Das Adressieren erfolgt

pufferspeicher eine der zweiten vorbestimmten Anzahl durch einen mit der Befehlseinheit 17 gekoppelten Ef-

von Datenbytes entsprechende Anzahl von zweiten, eo fektivadreßgenerator 23 und eine Adreßsteuereinheit

parallel angeordneten Speichereinheiten aufweist, daß 24. Eine mit dem Hauptspeicher 10 gekoppelte Haupt-

die auswählbaren Gatter eine Schaltung zur Verbin- speicher-Anpaßeinheit (Interface) 26 ist für die Eingabe

dung von ersten Datenleitungen von den ersten Spei- und Ausgabe von Daten über Leitungen 137,138 in den

chereinheiten mit entsprechenden zweiten Datenleitun- bzw. aus dem Hauptspeicher 10 vorgesehen,

gen von den zweiten Speichereinheiten her umfaßt und 65 In Fi g. IA ist eine typische Speicheradresse für den

daß die genannte Freigabeschaltung eine Schaltung zur Hauptspeicher 10 dargestellt, welche eine Länge von 24

Auswahl einiger der ersten und der zweiten Datenlei- bits aufweist Die Bits 0 bis 18 bezeichnen die gewünsch-

tuneen einschließt. te Zeile des Hauptspeichers, die Bits O bis 10 dienen zur

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Indexierung, und die Bits 11 bis 18 adressieren den Ge- Die erste und zweite Ausrichtsteuereinheit 34 und 36

schwindigkeitspufferspeicher 11. Die Bits 19 bis 23 die- in Kombination mit dem Wortregister 37 bilden einen

nen in der nachstehend beschriebenen Weise zu Steuer- Teil der Datenmanipulationseinheit 22 (F i g. 1), die au- ! ι

zwecken. Das in F i g. 1 schematisch dargestellte Daten- ßerdem eine Schiebe- und Ausrichtsteuereinheit 39 um-

verarbeitungssystem ist mit sämtlichen IBM 360 und 5 faßt, welche die verschiedenen Steuereingänge an die ;· ,

IBM 370-Programmen programmierbar. Ausrichtsteuereinheiten 34 und 36 liefert und auf ver- ;;,

In F i g. 2 ist in Einzelheiten der Geschwindigkeitspuf- schiedene Steuereingänge von der Zentraleinheit 14 an- |;j

ferspeicher 11 zusammen mit den zur Übertragung von sprechbar ist f·'

Daten zwischen Hauptspeicher und dem Pufferspeicher In F i g. 3 ist die äquivalente physikalische Ausbildung ||

dienenden Steuervorrichtungen dargestellt Der ersten io der ersten Speichereinheit 12 des Pufferspeichers dar- I

Speichereinheit 12 und der zweiten Speichereinheit 13 gestellt. Dieser umfaßt einen niedrigen Stapel 41 und

ist ein Dateneingabespeicherregister 31 für die Speiche- einen hohen Stapel 42, die jeweils 4 Bytes breit sind. Das '

rung von 8 Bytes A bis H zugeordnet Die Datenaus- ist im Falle des Stapels 41 durch die Bytes A, B, C und D,

gangs-Sammelschiene 131 des Hauptspeichers 10, sowie und im Falle des Stapels 42 durch die Bytes E, F₁G und '

Eingänge 132 von der Zentraleinheit 14 sind mit dem is H angedeutet. Somit ergeben sich acht Spalten von je- j

Register 31 gekoppelt Die Eingänge von der Zentral- weiis 4 Bytes, welche sich jeweils bezeichnen lassen und ί

einheit sind jedoch über eine Speicheranwahl- und Aus- im Falle des niedrigen Stapels 41 mit den Bytes 0, 8,16

richtlogik 32 angekoppelt. Der Ausgang dieser Logik 32 und 24, und im Falle des hohen Stapels 42 mit den Bytes

ist 4 Bytes breit, da diese die Anpassung (Interface) zwi- 4, 12, 20 und 28 beginnen. Jede Speichereinheit eines

sehen der Zentraleinheit und dem Pufferspeicher 11 dar- 20 Stapels speichert ein Byte, und insgesamt lassen sich 32

stellt Das Register 31 koppelt zur Aufnahme dieser Bytes speichern. Im Hinblick auf die Dateneingabe sind

4-byte-Breite die gleichen Datenbytes von der Spei- die Bytes 0, 8, 16 und 24 wie dargestellt miteinander

cheranwahl- und Ausrichtlogik 32 in ein Paar seiner verbunden und erhalten Daten über eine A-Eingangslei-

Speichereinheiten. Somit erscheint der Pufferspeicher tung vom Dateneingabespeicherregister 31 (Fig. 2) zu-

für die 4-byte-Eingangsdaten als zwei 4-byte-Datenregi- 25 geführt In entsprechender Weise sind im hohen Stapel

ster, wobei die Byte-Paare A/E, B/F, C/G und D/H mit 42 die Bytes 4,12,20 und 28 miteinander verbunden und

der gleichen, unten angegebenen Information beschickt erhalten Daten von dem Ε-Byte des Registers 31 zuge-

werden. An die Speichereinheiten 12 und 13 angelegte führt In entsprechender Weise sind die Dateneingänge

Ansteuersignale wählen die zu schreibenden Bytes aus. der übrigen Bytes miteinander verbunden, wie aus dem

Somit handelt es sich bei der durch den Pufferspei- 30 in F i g. 2 für die erste Speichereinheit 12 dargestellten eher 11 und dessen Register 31 gelieferten Datenbe- Ziffernschema ersichtlich ist schaffenheit in Wirklichkeit um einen 8-byte-Aufbau für Die Datenausgänge der Speichereinheiten entspredie Ausgangsdaten-Sammelschiene 131 des Hauptspei- chen den Eingängen, wobei bei dem hier betrachteten chers und gleichzeitig einen 4-byte-Datenaufbau von Beispie! im niedrigen Stapel 41 die miteinander verbunder Zentraleinheit oder der Kanaleinheit 35 denen Bytes 0,8,16 und 24 die A-Datenausgangsleitung ^!

Wenn jedoch 4-byte-Daten in den Pufferspeicher 11 bilden. Diese Leitung besteht natürlich aus neun Zeilen, eingegeben werden sollen, muß eine Datenauswahl er- da das Byte aus neun Bits, nämlich acht Datenbits und folgen. Diese erfolgt durch die Datenspeicheranwahl- einem Paritätsbit besteht Wenn 8 Datenbytes vom Da- und Ausrichtlogik 32. Im Anschluß an die Auswahl ist teneingabespeicherregister 31 (ausgehend vom Haupteine Ausrichtung erforderlich, welche entgegengesetzt 40 speicher) eingegeben werden, werden zunächst die Byist der Ausrichtung, die beim Auslesen von 4 Bytes an tes 0 bis 7 gefüllt, dann die Bytes 8 bis 15,16 bis 23 und 24 den Ausgängen des Pufferspeichers 11 vorgenommen bis 31, jeweils in aufeinanderfolgenden Takten. Das ist wird. Diese Ausrichtung erfolgt zu dem Zweck, daß die an Hand des in F i g. 2 dargestellten Abschnitts 12 der Eingangsbytes richtig in der Art und Weise ausgerichtet Speichereinheit ersichtlich.

sind, in welcher der Puffer selbst ausgebildet ist Wenn 45 In F i g. 4 ist der tatsächliche physikalische Aufbau der

daher ein Byte an den Stellen 0,8,16 oder 24 der 32-by- Speichereinheiten für die Bytes 0, 8, 16 und 24 von

te-Zeile des ersten Speicherabschnitts 12 gespeichert F i g. 3 und insbesondere für das Byte 0 dargestellt Da in

werden soll, muß dieses in das »A«-Byte des Registers der ersten Speichereinheit 256 Datenzeilen gespeichert

31 eingegeben werden. werden können (s. F i g. 1), wird das Bit 0 des Byte 0 in

Die Ausrichtung besteht aus einer einfachen Drehung 50 einem der beiden Halbleiter-Speicherchips 43 und 44

und wird weiter unten in Verbindung mit der Ausrich- gespeichert, die das Bit 0 des Bytes 0, welches insgesamt

tung des Ausgangssignais von Pufferspeicher ii näher 256 Bits umfaßt für aiie 256 Zeilen speichern, jedes

erläutert Die an der Eingabeseite des Speichers erfol- Speicherchip 43 und 44 weist als Steuereingang 135

gende Ausrichtung erfolgt in gleicher Weise wie die auf bzw. Steuereingang 136 bezeichnete Eingänge in Ver-

der Ausgabeseite. 55 bindung mit einer siebenzeiligen Adresse (2⁷ = 128) auf.

Die Datenausgänge der verschiedenen Speicherein- Die Steuerprimärleitung 136 enthält ein UND-Gatter

heiten des Pufferspeichers 11 sind mit einer ersten Aus- zur Anpassung an das 8-Adressen-Bit, so daß sich 1 aus

richtsteuereinheit 34 und einer zweiten Ausrichtsteuer- 256 Bits (2 Chips) adressieren läßt Das entspricht einer

einheit 36 gekoppelt Diese Ausgänge sind außerdem Zeile der 256 Zeilen des ersten Abschnitts 12 der Spei-

vermittels des Geschwindigkeits-Datenausgabe-Puffer- 60 chereinheit Um ein ganzes, acht Bit umfassendes Byte

registers 33 über die Leitungen 133 mit dem Hauptspei- mit Parität zu schaffen, ist eine Spalte von neun Chips

eher rückgekoppelt Die Register 31 und 33 stellen eine vorgesehen, die gemeinsam mit den Chips für das Bit 0

Schaltung zur Übertragung einer zweiten vorbestimm- gesteuert werden. Eine 8-Bit-Adresse wählt die deko-

ten Anzahl von Datenbytes dar. Wie bei 30 angedeutet dierte Zeile an, was in F i g. IA durch Bits 11 bis 18 der

sind die Datenausgangsleitungen von den erstem und 65 Speicheradresse dargestellt ist

zweiten Speichereinheiten 12 und 13 gebündelt und lie- Die F i g. 5A, 5B, 6A und 6B zeigen weitere Einzelheigen über eine Verknüpfung am Eingang des Registers ten des Geschwindigkeitspufferspeichers 11 mit den er-33. sten und zweiten Speichereinheiten 12 bzw. 13 und den

Ausrichtsteuereinheiten 34 und 36, welche in F i g. 2 im Blockschaltbild dargestellt sind.

Wie aus den Fig.5A, 5B zusammengenommen ersichtlich, bestehen die Datenausgänge aus Leitungen, die mit MSO bis MS 7 bezeichnet sind und die 8 bytes breite Eingangsdaten-Sammelschiene 133 zum Hauptspeicher bilden. Außerdem bilden die Wortregisterleitungen, welche mit VVT? 0 bis WR 3 bezeichnet sind, einen Daten- und Paritätsbiteingang zum Wortregister 37 von F i g. 2. Im Hinblick auf die Dateneingabe entsprechen die Dateneingänge von F i g. 3 des Pufferspeichers ti denen vom Datenregister 31 von Fig.2. Der Übersichtlichkeit halber sind jedoch diese Dateneingänge nicht dargestellt, und in den F i g. 5A, 5B, 6A und 6B sind lediglich Ansteuereingänge dargestellt.

In den F i g. 5A, 5B, 6A und 6B werden folgende Bezeichnungen verwendet: G für Datengitter, A für UND-Funktion, I für NEIN/INVERTIEREN-Funktion, und O für ODER-Funktion. Eine durch einen Kreis umschlossene Leitungsgruppe stellt ein gegattertes Bündel dar, und ein Steuersignal an einem Gatter ist durch einen Pfeil dargestellt

Die Bytes A bis F des Pufferspeichers 11 sind getrennt voneinander dargestellt, d. h. in den F i g. 5A und 5B die Bytes A und E und ihre Alternativen, sowie die Bytes B und F und ihre Alternativen. In den F i g. 6A und 6B sind die Bytes C und G und ihre Alternativen, sowie die Bytes D und H und ihre Alternativen dargestellt.

Der logische Aufbau des gesamten Pufferspeichers und seiner Datenmanipulationseinheiten läßt sich am besten anhand eines typischen Arbeitsablaufs erläutern. Dieser Ablauf würde darin bestehen, daß 8 Bytes vom Hauptspeicher in den Pufferspeicher 11 eingegeben werden, 4 Bytes aus dem Geschwindigkeits-Pufferspeicher 11 durch das Wortregister in die Zentraleinheit abgerufen werden, 4 Bytes aus der Zentraleinheit im Geschwindigkeits-Pufferspeicher gespeichert werden und 8 Bytes zurück zum Hauptspeicher übertragen werden.

Wenn angenommen wird, daß der Pufferspeicher leer ist und eine Anfrage durch die Speicheradresse, die in F i g. 1 dargestellte Kanaleinheit oder die Zentraleinheit 14 erfolgt, wird eine das abgerufene Byte enthaltende vollständige Informationszeile (32 Bytes) zu jeweils 8 Bytes in jedem Zeitpunkt in den Puffer eingerückt Somit sind vier Takte erforderlich. Die ersten 8 Bytes werden in die einzelnen Speichereinheiten des Speichers eingegeben und in die Bytestellen 0 bis 7 eingerückt In einem zweiten Takt werden Daten in die Bytes 5 bis 18, in einem dritten Takt Daten in die Bytes 16 bis 23, und im vierten Takt Daten in die Bytes 24 bis 31 eingegeben, i i

Da die Eingangsdaten-Sanirneischäenc selbst nur 8 By- durch den Programmier

sind, wird nur Byte 0 gefüllt. Beim zweiten Übertragungstakt zeigt der Adreßaufbau an, daß Byte 8 übertragen wird, so daß die Ansteuerleitungen 8,9,10 und 11 aktiviert werden. Da es sich dabei um eine 8-Byte-Datenübertragung handelt, werden außerdem die Ansteuerleitungen 12, 13, 14 und 15 aktiviert. Das Aktivieren von Ansteuerleitungen erfolgt so lange, bis die letzte Gruppe von 8 Bytes übertragen worden ist.
Allgemein liegt der in F i g. 1A dargestellte Adreßaufbau an der (in Fig. 1 dargestellten) Adreßsteuereinheit 24 der Speichereinheit an und gibt vor, um welches Byte es sich handelt. Bei der beispielsgemäßen 8-Byte-Übertragung, wobei angenommen ist, daß die erste Übertragung das Byte 0 durch Dekodieren der 5 Bits niedriger Ordnung des Adreßaufbaus angibt, werden diese Bits jedoch von der Hauptspeicher-Anpaßeinheit 26 geliefert. Für den ersten Datenübertragungstakt bestehen daher die 5 Bits niedriger Ordnung sämtlich aus Nullen. Anschließend erfolgt eine Ausdehnung von 0 zu 1,2 und 3, und die entsprechenden Ansteuersignale werden aktiviert. Da eine Nullbyte-Übertragung angezeigt ist, werden die nächsten vier Ansteuersignale aktiviert. Die speziellen Ansteuersignale steuern die Bytes 4,5,6 und 7 in Anbetracht der nur Nullen in den 5 Bits niedriger Ordnung an. Für die zweite Taktbewegung zeigen der Adreßaufbau und die fünf Bitstellen niedriger Ordnung das Byte 8 mit dem Aufbau 01000 an, das dekodiert 8 anzeigt. Dieser Aufbau verursacht eine Ausdehnung der nächsten 3 Bytes 9, 10 und 11. Dann werden aufgrund

der 8-Byte-Übertragung die Ansteuersignale für die Bytes 12,13,14 und 15 aktiviert. In entsprechender Weise beträgt der Bitaufbau niedriger Ordnung 10000, und für den vierten und letzten Takt 11000.
Die vorstehend beschriebenen Entscheidungen erfolgen sämtlich in der Adreßsteuereinheit 24, welche die Ansteuereingänge der einzelnen Speichereinheiten steuert

Beim normalen Arbeitsablauf werden nach dem Einrücken einer Zeile (32 Bytes) vom Hauptspeicher vier aus diesen 32 Bytes abgerufen und über das Wortregister in die Zentraleinheit eingegeben.

Wenn Daten auf einer Auswort-Grenze adressiert sind und das Wort aus 4 Bytes besteht, ist eine Ausrichtung erforderlich, damit die Bytes in einer Reihenfolge erscheinen. Wenn beispielsweise ein Byte adressiert ist und die Eingangsadresse angibt, daß das Byte in die am weitesten linke oder »W«-Stellung des Wortregisters eingegeben werden soll, kann diese Adresse jedes Byte zwischen 0 und 31 angeben, da eine Bytezeile aus 32 Bytes besteht Im Hinblick auf die Programmierungsgestaltung lassen sich bei Eingabe eines Eingabebytes d i

y tes breit ist sind die vier Takte durch die verschiedenen, mit den entsprechenden Bytes von entsprechenden Speichereinheiten gekoppelten Ansteuerleitungen getrennt

Insbesondere würde in bezug auf die Ansteuerfunktion für die Eingabe von 8 Bytes in den Pufferspeicher 11 der Adreßaufbau anzeigen, daß diese Eingabe in den Speicher mit dem Bytes 0 beginnt Daher werden die Ansteuerleitungen 0, 1, 2 und 3 aktiviert Da es sich außerdem dabei um eine 8-Byte-Übertragung handelt, werden außerdem die Ansteuerleitungen 4, 5, 6 und 7 aktiviert Diese 8-Byte-Übertragungssteuening erfolgt vermittels eines Ausgangs-Steuersignals von der in Fig. 1 dargestellten Hauptspeicher-Anpaßeinheit 26. Obwohl, wie in Fig.3 dargestellt, die Eingangs-Datenleitungen für die Bytestellen 0, 8,16 und 24 gemeinsam stens 3 weitere Bytes

außer diesem Byte während eines Takts übertragen, da die Datenschienenbreite zur Zentraleinheit 4 Bytes beträgt Daher ist eine Ausrichtung zwischen dem Pufferwortregister erforderlich, um die 4 Bytes in ihrer richtigen Reihenfolge zu halten. Das sollte ohne Zuhilfenahme zusätzlicher Takte für die Wiederausrichtung erfolgen. Wenn beispielsweise Byte 17 angegeben ist bestehen die nachfolgenden 3 Bytes aus 18, 19 und 20. Wie jedoch aus F i g. 3 ersichtlich, befindet sich das Byte 20 in einem anderen Stapel 42, so daß Ausrichtung erfolgen muß, da sich das Byte 20 nicht in der ersten Spalte des Stapels 41 befindet Außerdem ist eine Bündelung erforderlich, da sich das Byte 20 in einem anderen Stapel befindet

Im Hinblick auf das Gesamtsystem sind die Datenspeicherchips, welche die Bytes einer Zeile enthalten, in

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der Weise organisiert, daß sie die Bündelung von Dräh- dargestellt ist In der in F i g. 7 dargestellten Tabelle sind ten gestatten. Von den 8 Bytes 0,8,16,24,4,12,20 und 28 die verschiedenen Zustände dieser beiden Bits niedriger kann für jede einzelne Adressieranfrage höchstens ein Ordnung dargestellt, nämlich 00,01,10 und 11, insbesoneinziges Byte zur Übertragung angegeben werden. Das dere von den Adreßbits 22 und 23. Im Falle von Byte 17 ist darauf zurückzuführen, daß höchstens nur 4 Bytes s betragen die beiden Bits niedriger Ordnung 01. Der übertragen werden können. Nur eine der 8 Ansteuerlei· zweite Eingang zur Schiebe- und Ausrichtsteuereinheit tungen für diese 8 Bytes wird aktiviert, während die 39 ist Links/Rechts, jedoch ist diesem nur dann eine anderen 7 Leitungen nicht aktiviert werden. Somit kann Bedeutung zuzumessen, wenn die Anfrage in der nachauf den Daten-Ausgangsleitungen der Speichereinhei- stehend beschriebenen Weise für weniger als 4 Bytes ten, insbesondere den Leitungen A und E nur ein Byte 10 erfolgt Da jedoch in der Spalte von oben nach unten die aktiv sein. Wie in F i g. 5 dargestellt können daher die Länge 4 Bytes beträgt (Dekodierung 01 und Länge 4), Leitungen A und F wie am Gatter 51 angedeutet gebün- zeigen X-Markierungen an, daß die Gattersignale B/F delt werden. Die Leitungen A und E kommen von nicht- zu W, C/G zu X, D/H zu ν _und a/E zu Z sind. Die aufeinanderfolgenden Paaren der Speichereinheit In Tabelle von F i g. 7 wird weiter unten verwandt um eider Praxis erfolgt die Bündelung bevorzugt in Paaren, 15 nen Zustand für eine Länge von weniger als vier zu welche um 3 Bytes voneinander getrennt sind, d. h. A/E, erläutern. Anhand der Tabelle von F i g. 7 ist der Aufbau B/F, C/G und D/H. Die Trennung um 3 Bytes beträgt der Steuerlogik für den Fachmann ohne weiteres ernatürlich eins weniger als die Anzahl von Bytes in einem sichtlich.

Wort Diese Bündelung läßt sich am primären und alter- Wie aus den F i g. 5 und 6 ersichtlich, sind die Ausgän-

nativen W-Wählerregister beobachten, die in den Aus- 20 ge der X-, Y-, Z- und W-Wähler-Gatter durch eine

richteinheiten 34,36 enthalten sind. Das W bezieht sich ODER-Verknüpfung miteinander verknüpft Diese Ver-

auf das W-Byte des Wortregisters 37 von F i g. 2. Das knüpfung besteht beispielsweise für das primäre W-

gleiche trifft auf die X-, Y- und Z-Wählerregister zu. Wähler-Gatter aus dem ODER-Gatter 52. Das läßt sich

Beim vorliegenden Beispiel wird angenommen, daß deswegen durchführen, da aufgrund der Beschaffenheit die 5 Bits niedriger Ordnung des Adreßaufbaus 25 der Steuereingänge in jedem Zeitpunkt nur jeweils ei· (F i g. 1 A) als 10001 kodiert sind, das dekodiert das Byte nes der vier Gatter aktiv ist. Der Ausgang des ODER-17 ergibt Die Adreßsteuereinheit 24 (F i g. 1) dehnt 17, Gatters 52 ist mit dem Eingangsgatter 53 von Wortregiso daß dieses ebenfalls 18,19 und 20 umfaßt Daher sind ster 37 (F i g. 2) für das W-Byte des Wortregisters gedie Ansteuerleitungen für die Bytes 17 bis 24 des Puffer- koppelt Das Gatter umfaßt außerdem die Gatter 54 für Speichers 11 aktiv, und Byte 17 erscheint auf der Leitung 30 das Paritätsbit des Registerbytes. Die übrigen Eingangs-B, Byte 18 auf der Leitung C, Byte 19 auf der Leitung D gitter des Wortregisters sind in entsprechender Weise und Byte 20 auf der Leitung E. Die vorgenannten Lei- mit einem entsprechenden Wähler verbunden, indem tungen sind gebündelt wie folgt: A/E, B/F, C/G und insbesondere der X-Wähler mit dem Dateneingangsgat-D/H. Wie oben erwähnt, erscheinen Daten nur auf einer ter 54 und dem Paritätsgatter 66, der Y-Byteswähler mit Leitung jedes Datenausgangsleitungspaares. Im Falle 35 dem Dateneingangsgatter 57 und dem Paritätsgatter 58, von Byte 17 erscheinen die Daten auf der Leitung E, und der Z-Wähler mit dem Eingangsdatengatter 59 und wobei die Leitung A leer bleibt Somit wird durch Ver- dem Paritätsgatter 60 verbunden ist Diese Gatter weiwendung der Ansteuereingänge jeweils nur eine Steuer- sen jeweils zwei Teile in ODER-Verknüpfung für den einheit jedes Paares in jedem Zeitpunkt angesteuert primären 12 und den alternativen 13 Abschnitt des Puf-

Da zunächst das Byte 17 adressiert wurde, müssen die 40 ferspeichers 11 auf.

Leitungen B und F, die sich nach Verlassen des Puffers Wenn die Zentraleinheit der Pufferspeichereinheit

oder Speichers 17 in der zweiten Stellung befinden, in angibt daß im Wortregister weniger als 4 Bytes ge-

die erste Stellung gedreht werden, bevor Daten aus die- braucht werden, müssen in diesem Falle die nicht ange-

sen Leitungen in das Wortregister eingegeben werden gebenen Bytesstellungen des Wortregisters sämtlich

können. Somit muß jeder einzelne der gebündelten 45 Nullen für ein Datenbyte enthalten. Außerdem muß die

Drahtsätze um eine Stellung hochgedreht werden. Die richtige Parität die eine »1« für alle Nullen ist vorgege-

Schiebe- und Ausrichtsteuereinheit 39 (F i g. 2) fühlt den ben sein. Das erfolgt durch Steuereingangssignale von

Adreßaufbau der beiden Bits niedriger Ordnung ab und der Schiebe- und Ausrichtsteuereinheit von F i g. 2, wie

führt die Ausrichtung aus. Insbesondere aktiviert das in der Tabelle von F i g. 7 angegeben ist Dieses Beispiel

durch den Pfeil angedeutete Gatter die Steuereingänge 50 ist durch Striche hervorgehoben. Wenn angenommen

B/F des W-Wählers, C/G des X-Wählers, D/H des wird, daß Byte 17 zunächst angefordert wird und die

Y-Wählers und A/E des Z-Wählers. So uir.faßi beispiels- Dekodierbits 22 und 23 jeweils 0 bzw. 1 betragen, ergibt

weise das W-WähÜer-Register außer dem durch den sich eine Länge von 3 und eine linke Positionseinstel-

B/F-Steuereingang aktivierten Gatter 51 drei weitere lung. Es ist offensichtlich, daß die ersten, im Falle von

Gatter, welche mit den übrigen, gebündelten Datenaus- 55 Byte 17 aktiven drei Gattersignale mit einer Länge von

gangspaaren der Speichereinheiten U verbunden sind. 4 Bytes in diesem Falle aktiv sind. Somit werden die

Die Steuereingänge steuern selektiv einen dieser Paare Bytes 17, 18 und 19 in der gleichen Weise wie vorste-

zur Ausrichtung an. So werden beispielsweise dem W- hend beschrieben in die richtige Stellung eingerückt

Wähler selektiv Daten von den Paaren A/E, B/F, C/G Das Byte 20 ist jedoch nicht angegeben, und die Anfor-

und/oder D/H zugeführt 60 derung besteht daß die Z-Stellung des Wortregisters

Die vorstehenden Vorgänge werden gesteuert durch nur Nullen mit guter Parität enthalten muß. Das wird

die Schiebe- und Ausrichtsteuereinheit 39 von Fig.2. erzielt, da das Gatter A/E zu Z nicht aktiviert wird.

Insbesondere befindet sich in der Schiebe- und Aus- Wenn das eintritt veranlaßt ein bei 61 in Fig.6 ange-

richtsteuereinheit 39 ein Mechanismus, welcher ent- deuteter Paritätsbitgenerator, der aus vier !nvertier-

scheidet welches Byte des Puffers in welche Bytestelle 65 ODER-NICHT-Gattern besteht die mit den einzelnen

des Wortregisters eingegeben werden muß. Die Eingän- Steuersignaleingängen gekoppelt sind, wobei der Aus-

ge an dieser Einheit sind die beiden Bits niedriger Ord- gang des NICHT-Gatters mit einem UND-Gatter ge-

nung der aus 5 Bits bestehenden Adresse, die in F i g. 1A koppelt ist daß das UND-Gatter aufgrund der Koinzi-

11 I 12

denzbedingung sämtlicher inaktiver Steuersignale eine den beiden, am weitesten rechts befindlichen Bytes des eins erzeugt Außerdem besteht die Ausgangs-Z-Wäh- Wortregisters, nämlich des Bytes Y und Z vorbeigeführt lerlogik aus Nullen, da kein Steuereingang aktiviert ist werden sollten. Somit sind anhand der Tabelle von Die Paritätsleitung 62 erzeugt zusammen mit den Da- Fl g. 7 die Gattersteuersignale B/F zu Y, wodurch das tenleitungen 63 des primären Z-Wählers nur Nullen. 5 Byte 17 in die Y-Stelle des Wortregisters eingegeben Wenn der Ausgang 1 des UND-Gatters 61 in das Ein- wird, und Gatter C/G zu Z, wodurch das Byte 18 in die gangsgatter 60 für das Paritätsbit des Wortregisters ge- Z-Stelle des Wortregisters eingegeben wird. Ein weitebündelt wird, entspricht das Ergebnis aus der 0 und dem rer Steuersignaleingang ist das Vorzeichenausdeheinen Bündel gleich 1. Somit ist in der Paritätsstellung nungssignal, das über die Leitung 71 am oberen Ende des Z-Byte des Wortregisters eine 1 gespeichert Die io von F i g. 6 zugeführt wird. Dieses Steuersignal wird gevorstehend beschriebenen Verhältnisse treffen auf ge- meinsam an vier UND-Gatter 72 angelegt, und die angenüber der Tabelle von Fig.7 abweichende Längen deren Koinzidenzeingänge der UND-Gatter werden zu. mit den einzelnen Steuersignaleingängen verbunden,

Wenn ein Halbwort-Operand gewünscht ist und der die identisch zu denen des Y-Wählers sind. Das ist dar-

Programmierer die Speicherung beizubehalten 15 auf zurückzuführen, daß die vier für die Vorzeichenaus-

wünscht, beträgt die Länge der Wortanfrage gleich 2, dehnung interessierenden Steuersignale aus den vier Si-

jedoch mit rechter Positionseinstellung. Somit bleiben gnalen bestehen, vermittels welcher Daten zu dem Y-

die beiden am weitesten links befindlichen Bytes, d. h. W Byte des Wortregisters gegattert werden. Bei dem hier

und X des Wortregisters offen. Wenn in dieser Situation betrachteten Beispiel ist das C/F zu Y-Signal aktiv. Es

eine Vorzeichenausdehnung nicht angegeben ist, wer- 20 wird vermittels einer UN D-Verknüpfung mit dem Vor-

den die beiden am weitesten links befindlichen 2 Bytes zeichenausdehnungssignal verknüpft, um vermittels des

auf Nullen gebracht Wenn jedoch eine Vorzeichenaus- Bits 0 oder des alternativen Bits 0 die Auswähllogikein-

dehnung angegeben ist, werden die beiden am weitesten heiten 73, 74 zu beaufschlagen. Die mit ODER-Ver-

links befindlichen Bytes des Wortregisters mit dem Vor- knüpfung versehenen Ausgänge der Logikeinheiten 73

zeichen des Halbwort-Operanden ausgefüllt. Dieses 25 und 74 sind mit jedem Datenbit sowohl der W-Bytestel-

Vorzeichen ist das Bit höchster Ordnung der angegebe- Ie des Wortregisters als auch der X-Bytestelle des Wort-

nen Datenlänge. Bei dem hier beschriebenen Beispiel registers über die Eingangsgatter 53 und 55 verbunden,

beträgt es 2 Bytes. Mit anderen Worten, die Ausgangsleitungen der Aus-

Der Grund für das Erfordernis der Vorzeichenaus- Wähllogikeinheiten 73 und 74 sind mit den Dateneindehnung bei Halbwort-Operanden besteht darin, daß 30 gangsleitungen zu den Dateneingangsgattern 53 und 55 die Ausführungseinheit nur mit ganzen Wörtern oder 4 gebündelt Da das Gattersignal B/F zu Y aktiviert ist Bytes arbeitet Durch Vorzeichenausdehnung wird je- wird das zweite Gatter der Auswähllogikeinheit 73 aktidoch ein Vollwort-Operand simuliert, so daß die Aus- viert Wie aus der Zeichnung ersichtlich, ist die Datenführungseinheit und alle mit dieser zusammengefaßte eingangs'eitung 76 mit den Datenausgängen B/F des Funktionseinheiten ohne Kenntnis der tatsächlichen 35 Pufferspeichers 11 verbunden. Die Dateneingangslei-Halbwort-Beschaffenheit des Operanden arbeiten kön- tung 76 umfaßt jedoch nur die Leitungen, welche die nen. Nullbits der Bytes B und F enthalten. Das Byte 17 tritt in

Ein Halbwort-Operand ist positiv, wenn das Bit hoher der B-Datenausgangsleitung auf, und wie oben ausge-Ordnung, das Vorzeichenbit, eine 0 ist Die Vorzeichen- führt erscheint kein Ausgangssignal über die F-Datenausdehnung in diesem Falle würde lediglich zu Nullen 40 leitungen. Das Bit 0 von Byte 17 wird über die Leitung führen. Wenn daher eine 0 durch die 2 Bytes höherer 77 zu jeder Datenstelle der X-Bytesstelle des Wortregi-Ordnung des Worts übertragen und ein voller Operand sters und der W-Bytestelle des Wortregisters übertraan der AusfUhrungseinheit angelegt wird, ist das Ergeb- gen. Das erfolgt durch Bündelung der Leitung 77 an den nis eine positive Zahl des gleichen Werts/des Vollwort- Eingangsgattern 55 und 53 mit den Datenausgängen Operanden wie zuvor im Halbwort-Operanden gehal- 45 von primärer oder alternativer W- bzw. X-Wählereinten wurde. Das gleiche trifft auf negative Zahlen zu. Bei heit Datenauslöschung findet jedoch im Falle der W-dem hier betrachteten Rechner wird jedoch eine negati- und Y-Wählereinheiten statt, weil aufgrund der Länge ve Zahl durch Zweier-Komplementarithmetik darge- zwei und der rechten Positionseinstellung keine Steuerstellt Somit ist ein Bit höherer Ordnung eines Halb- signale an diesen beiden Wählergattern aktiv sind. Dawortts eine 1. Die Eigenschaft der Zweier-Komplement- 50 her sind die Ausgänge der X- und Y-Wählergatter sämtarithmetik besteht darin, daß die Eins für negative Zah- lieh Nullen. Das Ergebnis der Bündelung des Vorzeilenwerte unendlich ausgedehnt werden kann und sich chenbits am Ausgang der Wählereinheiten ist* daß das der Wert der negativen Zahl nicht verändert Diese Ei- Vorzeichenbit das einzige, Information enthaltende Bit genschaft der Zweier-Komplementarithmetik wird zur darstellt und daß diese Information in die Datenstellen Ausehnung negativer Zahlen benutzt indem die Eins in 55 der W- und X-Bytestellen des Wortregisters eingegeben die 2-byte-Stellen höherer Ordnung W und X ausge- wird.

dehnt wird und der negative Wert des sich ergebenden, Außer den Daten muß die Zeichenausdehnung eine

aus 4 Bytes bestehenden Einwort-Operanden der glei- gute Parität mit dem betreffenden Byte ergeben. Die

ehe ist wie der durch die Halbwortinformation darge- Parität ist jedoch unabhängig vom Vorzeichen eine

stellte Negativwert 60 Eins. Die richtige Parität für ein ganz aus Nullen beste-

Unter Verwendung des gleichen Beispiels, wobei die hendes Byte ist eins, und die richtige Parität für eine 5-bit-Speicheradresse niedriger Ordnung 10001 beträgt ganz aus Einsen bestehendes Byte ist ebenfalls eins. Das und zum Byte 17 dekodiert wird, beträgt die Länge der Paritätsbit für die W- und X-Bytes des Wortregisters Anforderung im Falle eines Halbwort-Operanden nun- werden bei Datenauslöschung identisch mit den Parimehr 2 Bytes. Somit sind die interessierenden Bytes 65 tätsbits geladen. Die Paritätsbits werden alle mit Einsen nunmehr 17 und 18. Die rechte Positionseinstellung zur geladen.
] Schiebe- und Ausrichtsteuereinheit 39 wird gekenn- Im letzten Teil eines typischen Arbeitsablaufs des Gezeichnet wodurch angezeigt ist, daß Bytes 17 und 18 an schwindigkeits-Pufferspeichers, d.h. bei der Ausgabe

von 8 Datenbytes vom Gesch^indigkeits-Pufferspeicher zum Hauptspeicher, laufen im wesentlichen die gleichen Vorgänge wir bei der Byteseingabe ab. Mit anderen Worten, die 8-byte-Obertragung ist in bezug auf die Adreßsteuereinheit 24 transparent, ob es sich dabei um Eingabe oder Ausgabe handelt

Bei der Ausgabe werden jedoch im ersten Takt des Bytes 0 bis 7 angesteuert Somit befindet sich das Byte 0 auf der Ausgangsleitung A des Speicherabschnitts 12, und das Byte 4 auf der Leitung E Da beide Leitungen gültige Daten haben, können sie nicht gebündelt sein. Daher werden die Leitungen getrennt behandelt Eine Eigenschaft einer Ausgabe ist jedoch, daß die Ausgabe entweder im primären oder im alternativen Teil erfolgt und daher die Drähte A der alternativen Leitung A und is der primären Leitung A gebündelt werden können, wie beispielsweise durch das ODER-Gatter 81 (Fig.5A) dargestellt ist Damit ergibt sich das Null-Ausgangsbyte für den Hauptspeicher. In entsprechender Weise kann die Leitung B gebündelt oder durch ODER· Verknüpfung angekoppelt sein. Der Hauptspeicher stellt fest daß es sich dabei um den ersten Takt der Ausgabe handelt und interpretiert die Daten auf dieser Ausgangsleitung, d. h. MSO ist das Byte 0. Das gleiche trifft auf die Leitungen MS1 bis MS 7 zu. 2s

Im zweiten Takt der Datenausgabe sind die Ansteuersignale 8 bis 15 aktiv, und Datenausgangsleitung A ist Byte 8 und Datenausgangsleitung B ist Byte 12. Diese erscheinen jedoch auf den Leitungen Λ/SO und MS 4. In diesem Zeitpunkt stellt jedoch der Hauptspeicher fest, daß es sich um den zweiten Takt der Datenausgabe handelt und interpretiert die Daten auf diesen Daten-Sammelschienenleitungen entsprechend, d. h. die Bytes 8 für MSQ und Byte 12 für MS4. Damit wird die Ausgabe von 8 Bytes beendet

Wie aus den vorstehenden Erläuterungen ersichtlich, werden zwar durch die 4-Bytes/8-Bytes-Anordnung Einsparungen und Wirkungsgradsteigerungen erzielt, jedoch wird die Taktzeit aufgrund des Bedarfs an zusätzlichen Gattern dadurch nicht gesteigert Das ist teil- weise darauf zurückzuführen, daß zum Abrufen von 4 Bytes oder von 8 Bytes aus dem Pufferspeicher 11 die gleichen Leitungsdrähte von der Speichereinheit verwendet werden. Eine besondere Anpaßschaltung ist nicht erforderlich. In entsprechender Weise gestatten Vorzeichenausdehnung und Vorzeichenauslöschung die Verwendung von Halbwort-Operanden mit ein und denselben Gattern.

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Hierzu 8 Blatt Zeichnungen

50

55

60

65

Claims

1 Patentansprüche:

1. Vorrichtung zur Datenverarbeitung, die in zeitlich abgestimmten Takten betrieben Mord, mit einer zentralen Datenverarbeitungseinheit, einem Hauptspeicher und einem Geschwindigkeitspufferspeicher, welcher über erste parallele Leitungen mit der Datenverarbeitungseinheit und über zweite parallele Leitungen mit dem Hauptspeicher Daten austauscht, dadurch gekennzeichnet, daß die ersten parallelen Leitungen (132, 134) zur Übertragung einer ersten vorbestimmten Anzahl von Datenbytes in einem Takt dienen, daß die zweiten parallelen Leitungen (131,133) zur Übertragung einer zweiten vorbestimmten, zur erstgenannten Anzahl von Datenbytes ungleichen Anzahl von Datenbytes in einem Tzkt dienen, daß der Geschwindigkeitspufferspeicher (11) eine Anzahl von ersten parallel angeordneten Speichereinheiten (12), welche der zweiten Anzahl von Datenbytes entspricht, und auswählbare Gatter (149—152) zur Aufschaltung der ersten Speichereinheiten (12) auf die ersten oder zweiten parallelen Leitungen (132,134; 131,133) aufweist, und daß die auswählbaren Gatter (149—152) — zur Auswahl von Datenbytes von der ersten vorbestimmten Anzahl aus den ersten Speichereinheiten (12) und zur Übertragung zwischen der Datenverarbeitungseinheit (14) und dem Geschwindigkeitspufferspeicher (11) und zur Auswahl von Datenbytes von der zweiten vorbestimmten Anzahl aus den ersten Speichereinheiten (12) und zur Übertragung zwischen dem Geschwindigkeitspüfferspeicher (11) und dem Hauptspeicher (10) — mit einer Freigabeschaltung verbunden sind (F i g. 1,2,5A).

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Geschwindigkeitspufferspeicher (11) eine der zweiten vorbestimmten Anzahl von Datenbytes entsprechende Anzahl von zweiten, parallel angeordneten Speichereinheiten (13) aufweist, daß die auswählbaren Gatter (149—152) eine Schaltung zur Verbindung von ersten Datenleitungen von den ersten Speichereinheiten (12) mit entsprechenden zweiten Datenleitungen von den zweiten Speichereinheiten (13) her umfaßt, und daß die genannte Freigabeschaltung eine Schaltung zur Auswahl einiger der ersten und der zweiten Datenleitungen einschließt.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten parallelen Leitungen (131, 133) je ein Register (31, 33) zur Übertragung der zweiten vorbestimmten Anzahl von Datenbytes in einem Zeittakt umfaßt (F i g. 2).

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß ein Wortregister (37) für die Übertragung von Daten zwischen der Datenverarbeitungseinheit (14) und dem Geschwindigkeitspufferspeicher (11) vorhanden ist, und daß das Wortregister (37) eine Anzahl von parallel angeordneten Speichereinheiten (W, X, Y, Z) enthält die der ersten vorbestimmten Anzahl von Datenbytes entspricht

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß Auswählschaltungen (53-60) mit vorbestimmten Speichereinheiten (W, X, Y, Z) des Wortregisters (37) verbunden sind, daß jede der Auswählschaltungen (53 -60) einzelne Gatter mit an die Eingänge gelegten ersten, von den ersten Speichereinheiten (12) kommenden, und zweiten, von den zweiten Speichereinheiten (13) kommenden, Datenleitungen aufweist und daß jede der Auswählschaltungen (53—60) Steuereingänge aufweist, um selektiv eines der einzelnen Gatter freizugeben, so daß Daten auf den ausgewählten ersten und zweiten Datenleitungen zu der zugeordneten Speichereinheit (W, X, Y, Z) des Wortregisters (37) übertragen werden (F i g. 5A, 5B, 6A, 6B>

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß eine Ausrichtsteuereinheit (34) vorgesehen ist, die auf eine Adresseneingabe von der Datenverarbeitungseinheit (14) anspricht zur Abgabe von Steuersignalen für die Steuereingänge der Auswählschaltungen (53—60) zur Speicherung von Daten im Wortregister (37) in vorbestimmter Ausrichtung (F ig. 2,5A).

7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Ausrichtsteuereinheit (34) eine Ausrichtstufe (39) zugeordnet ist welche auf Längen- und Links/Rechts-Justierbefehle von der Datenverarbeitungseinheit (14) für die links- oder rechtsbündige Ausrichtung von Daten im Wortregister (37) ansprechbar ausgebildet ist (F i g. 2).

8. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet daß jede der Auswählschaltungen (53-60) ein Dateneingangsgatter (53,55,57,59) für Datenbits und ein Paritätseingangsgatter (54,56,58,60) für ein Paritätsbit aufweist daß für jede Speichereinheit (W, X, Y, Z) des Wortregisters (37) ein Paritätsbitgenerator (61, F i g. 6B) vorgesehen ist daß jeder Paritätsbitgenerator (61) auf eine Koinzidenzbedingung der Steuersignale anspricht und mit dem Paritätseingangsgatter (54, 56, 58, 60) zur Speicherung eines Paritätsbits im Wortregister (37) verbunden ist und daß die Koinzidenzbedingung der Steuersignale an den Eingängen des Paritätsbitgenerators (61) nur dann auftritt wenn keines der einzelnen Gatter der Auswählschaltungen (53-60) freigegeben ist derart daß die Speichereinheit (W, X, Y, Z) des ausgewählten Wortregisters (37) leer ist.

9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet daß - für den Fall, daß die untere Hälfte des Wortregisters (37) mit Daten belegt und die obere Hälfte leer ist — zur Leerstellenauffüllung mit dem Vorzeichenbit eines im Wortregister (37) gespeicherten Bytes eine Leerstellen-Auffüllschaltung (71, 72, Fig.6A) vorgesehen ist und daß die Leerstellen-Auffüllschaltung (71, 72) eine Gatterschaltung (72) einschließt die zur Freigabe des oberen Bytes der unteren Hälfte des Wortregisters (37) auf ein Steuersignal auf die Vorzeichenausdehnungssignalleitung (71) zur Leerstellenauffüllung mit dem genannten Vorzeichenbit anspricht, und das Bit vom höchsten Stellenwert des genannten oberen Bytes auf die Dateneingangsgatter (53,55) der leeren Byte-Stellen aufschaltet.