TWI816327B - 具有記憶元件的半導體裝置 - Google Patents

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Abstract

本發明之具有記憶元件的半導體裝置，係基板20上具有動態快閃記憶體的電晶體24a至24e，及於其外側具有驅動、信號處理電路電晶體26a、26b。源極限配線層30、位元線配線層31、板線配線層32、字元線配線層33相對於基板20沿水平方向延伸，且從動態快閃記憶區域21之外側沿垂直方向連繫而連接至絕緣層37上的抽出配線層34、35。驅動、信號處理電路區域23a、23b的電晶體26a、26b經由多層配線層25a、25b而與絕緣層37上的上部配線層28a、28b相連。於動態快閃記憶區域21的全區域係於比位元線配線層31更上部具有高熱傳導率層38。

Description

具有記憶元件的半導體裝置
本發明係關於一種具有記憶元件的半導體裝置。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求具有記憶元件的半導體裝置的高積體化與高性能化。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：可變電阻式記憶體，參照例如非專利文獻4)、依據電流改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單元(memory cell)(參照例如非專利文獻6)等。本發明申請案係有關具有動態快閃記憶體(Dynamic Flash Memory)的半導體裝置，該動態快閃記憶體係不具有電阻變化元件、電容之能夠僅以MOS電晶體構成者。
圖8顯示前述的不具有電容之以一個MOS電晶體所構成的DRAM記憶單元的寫入動作，圖9顯示動作上的問題點，圖10顯示讀出動作(參照例如非專利文獻6至10)。
圖8顯示DRAM記憶單元的寫入動作。圖8(a)顯示“1”寫入狀態。在此，記憶單元係由形成在SOI基板101之供連接源極線SL的源極N+層103(以下將以高濃度含有施體雜質的半導體區域稱為「N+層」)、供位元線BL連接的汲極N+層104、供字元線WL連接的閘極導體層105、MOS電晶體110a的浮體(Floating Body)102構成，且以不具有電容而由一個MOS電晶體110a構成DRAM的記憶單元。此外，SOI基板的SiO2層101連接於浮體102的正下方。進行以一個此MOS電晶體110a所構成的記憶單元的寫入“1”時，係使MOS電晶體110a在飽和區域作動(也可稱為「運作」)。亦即，於從源極N+層103延伸的電子的通道107具有夾止點(pinch off point)108，且未到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL一同設成高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體110作動時，則於靠近汲極N+層104處的夾止點108電場強度呈最大。結果，從源極N+層103朝向汲極N+層104流動之被加速的電子會 衝撞Si的晶格，因該時候失去的運動能量而產生電子-電洞對。所產生的大部分的電子(未圖示)會到達汲極N+層104。再者，一小部分非常熱的電子會跳過閘極氧化膜109而到達閘極導體層105。同時產生的電洞106會對浮體102充電。此情形下，所產生的電洞因浮體102為P型Si，所以有助於大量載子的增加。當浮體102因所產生的電洞106而被充滿，浮體102的電壓比源極N+層103高Vb以上時，進一步產生的電洞就會對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接合的內建電壓(built-in voltage)，大約0.7V。圖8(b)顯示浮體102被所產生的電洞106飽和充電的樣態。
接著，使用圖8(c)來說明記憶單元110的寫入“0”動作。相對於共用的選擇字元線WL，存在有隨機地寫入“1”的記憶單元110a與寫入“0”的記憶單元110b。圖8(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，係將位元線BL的電壓設成負偏壓，而將汲極N+層104與P層的浮體102之間的PN接合設成順偏壓。結果，預先於前週期在浮體102產生的電洞106流動至位元線BL所連接的汲極N+層104。當寫入動作結束時，可獲得以所產生的電洞106充滿的記憶單元110a(圖8(b))與吐出所產生的電洞後的記憶單元110b(圖8(c))的兩個記憶單元的狀態。以電洞106充滿的記憶單元110a之浮體102的電位變得比無所產生的電洞的浮體102還高。因此，寫入“1”之記憶單元110的閾值電壓變得比寫入“0”之記憶單元110的閾值電壓還低。其樣態顯示於圖8(d)。
接著，使用圖9來說明以此一個MOS電晶體110所構成的記憶單元之動作上的問題點。如圖9(a)所示，浮體102的電容CFB為字元 線所連接的閘極與浮體之間的電容CWL、源極線所連接的源極N+層103與浮體102之間的PN接合的接合電容CSL及位元線所連接的汲極N+層103與浮體102之間的PN接合的接合電容CBL的總和，可表示成
CFB=CWL+CBL+CSL (2)。因此，當寫入時字元線電壓VWL振盪時，構成記憶單元之記憶節點(接點)之浮體102的電壓也受其影響。其樣態如圖9(b)所示。當寫入時字元線電壓VWL從0上升至VProgWL時，浮體102的電壓VFB就從字元線電壓改變之前的初始狀態的電壓VFB1上升到VFB2，並藉由與字元線的電容耦合而上升。其電壓變化量△VFB可表示成
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (3)。
在此表示成
β=CWL/(CWL+CBL+CSL) (4)，且將β稱為耦合率。此種記憶單元中，CWL的貢獻率大，例如CWL：CBL：CSL=8：1：1。此情形下，β=0.8。當字元線例如從寫入時的5V達到寫入結束後的0V時，藉由字元線與浮體102的電容耦合而使浮體102接受振幅雜訊高達5V×β=4V。因此，存在著無法充分地獲得寫入時的浮體102的“1”電位與“0”電位之電位差裕度的問題點。
圖10顯示讀出動作，圖10(a)顯示“1”寫入狀態，圖10(b)顯示“0”寫入狀態。然而，實際上即使是因寫入“1”而對浮體102寫入Vb，當因寫入結束而字元線回復到0V時，浮體102就降低至負偏壓。寫入“0”時，由於更進一步地呈負偏壓，所以寫入時無法充分地加大“1”與“0”之電 位差裕度。該動作裕度小的情況為此DRAM記憶單元的大問題。如此一來，要如何將用於驅動此DRAM記憶單元之周邊電路形成於同一基板上，乃成為課題。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
非專利文獻12：Asen Asenov, Binjie Cheng, XingshengWang, Andrew Robert Brown, Campbell Millar, Craig Alexander, Salvatore Maria Amoroso, Jente B. Kuang, and Sani R. Nassif, “Variability Aware Simulation Based Design-Technology Cooptimization (DTCO) Flow in 14 nm FinFET/SRAM Cooptimization,” IEEE Transaction on Electron Devices, Vol.62,No.6(2015)
非專利文獻13：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻14：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond PinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers,T17-5,T230-T231,June 2017.
在使用有SGT的記憶裝置且為刪除電容之一個電晶體型的DRAM(增益單元)中，存在著字元線與浮體之電容耦合大，當資料讀出或寫入時使字元線的電位振盪時，雜訊就會直接傳送到SGT主體的問題點。結果，引起誤讀出或記憶資料的錯誤改寫的問題，造成難以達到刪除電容後之一個電晶體型的DRAM(增益單元)的實用化。如此一來，在要解決上述問題之同時，也必須以高密度且低成本來形成記憶單元及在同一基板上用於驅動記憶單元的周邊電路。
為了解決上述課題，本發明係包含動態快閃記憶區域及信號處理、驅動電路區域，該動態快閃記憶區域係複數個動態快閃記憶單元於基板上配置成二維狀而成者，該信號處理、驅動電路區域係設於動態快閃記憶區域的外側且形成有進行前述複數個動態快閃記憶單元之信號處理、驅動的複數個電晶體而成者，前述動態快閃記憶區域所包含的各動態快閃記憶單元係包含：半導體柱，係於前述基板上相對於前述基板沿垂直方向豎立；第一雜質層，係與前述半導體柱的底部相連；第二雜質層，係與前述半導體柱的頂部相連； 第一閘極絕緣層，係包圍前述半導體柱的下部，且接觸前述第一雜質層；第二閘極絕緣層，係接觸前述第一閘極絕緣層，且包圍前述半導體柱的上部，並且接觸前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或全體；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及第一絕緣層，係設於前述第一閘極導體層與前述第二閘極導體層之間；並且，前述具有記憶元件的半導體裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，以進行記憶體寫入動作、記憶體抹除動作及記憶體讀出動作；而且，該具有記憶元件的半導體裝置更具有：第一配線導體層，係在俯視下，設於前述動態快閃記憶區域，且與各動態快閃記憶單元的前述第二雜質層相連，並且相對於前述基板平行地延伸；及高熱傳導率材料層，係設於比前述第一配線導體層更上部(第一發明)。
進行下述動作：藉由因流動於前述第一雜質層與前述第二雜質層之間的電流所造成的衝擊游離化現象或閘極誘導汲極漏電流，而於前述半導體柱內產生電子群及電洞群的動作；從前述半導體柱去除所產生的前述電子群及前述電洞群之中的屬於少數載子的前述電子群或前述電洞 群，使屬於多數載子的前述電洞群或前述電子群殘留於前述半導體柱內的記憶體寫入動作；及從前述半導體柱移除屬於多數載子的前述電洞群或前述電子群的記憶體抹除動作(第二發明)。
於上述的第一發明中，前述高熱傳導率材料層係由金屬或合金層所構成，且前述高熱傳導率材料層係連接於接地電壓(第三發明)。
於上述的第一發明中，更具有第一連接配線層，該第一連接配線層係連接於前述源極線配線層的一部分，且在俯視下，沿第一方向及與前述第一方向正交的第二方向之單方向或雙方向延伸，並且由合金或金屬所構成，前述第一連接配線層在前述動態快閃記憶區域的外側與相對於基板沿垂直的方向延伸的引出配線層連接，前述第一連接配線層的上表面位置位於比前述位元線配線層的下端更下方(第四發明)。
於上述的第四發明中，前述第一連接配線層的上表面位置位於比前述第一閘極導體層的下表面位置更下方(第五發明)。
於上述的第一發明中，前述第一閘極導體層與前述半導體柱之間的第一閘極電容比前述第二閘極導體層與前述半導體柱之間的第二閘極電容更大(第六發明)。
於上述的第一發明中，前述第一雜質層與前述第二雜質層係含有多量施體雜質的N型半導體層，且前述半導體柱係含有受體雜質的P型半導體層(第七發明)。
1,10,20:基板
2:Si柱
3a,3b,30a,30b,40a,40b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道層
7b:第二通道層
9:動態快閃記憶單元
11:電洞群
15,18,22,27:HfO2層
16,23:TiN層
19:動態快閃記憶體之半導體裝置
26,35a,35b,36:SiO2層
21:動態快閃記憶單元區域
23a,23b,23c,23d,23e:驅動、信號處理電路區域
24a,24b,24c,24d,24e:動態快閃記憶體的單元電晶體
25a,25b:多層配線層
26a,26b:驅動、信號處理電晶體
28a,28b:上部配線層
30:源極線配線層
31:位元線配線層
32:板線配線層
33:字元線配線層
34:位元線抽出配線層
35:源極線抽出配線層
37:絕緣層
38:高熱傳導率層
41:導體層
41a:W層
42:源極線抽出部
101:SOI基板
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導體層
106:電洞
107:通道
108:夾止點
109:閘極氧化膜
110:記憶單元
BL:位元線
SL:源極線
PL:板線
WL:字元線
FB:浮體
圖1係第一實施型態之動態快閃記憶單元的構造圖。
圖2係用以說明第一實施型態之動態快閃記憶單元的抹除動作機制的圖。
圖3係用以說明第一實施型態之動態快閃記憶單元的寫入動作機制的圖。
圖4A係用以說明第一實施型態之動態快閃記憶單元的讀出動作機制的圖。
圖4B係用以說明第一實施型態之動態快閃記憶單元的讀出動作機制的圖。
圖5係用以說明第一實施型態之形成於相同基板上的動態快閃記憶單元、驅動及信號處理電路的圖。
圖6係用以說明第二實施型態之形成於相同基板上的動態快閃記憶單元、驅動及信號處理電路的圖。
圖7係用以說明第三實施型態之形成於相同基板上的動態快閃記憶單元、驅動及信號處理電路的圖。
圖8係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖9係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖10係顯示以往例之不具有電容之DRAM記憶單元之讀出動作的圖。
以下一邊參照圖式一邊說明本發明之具有記憶元件之半導體裝置(以下也稱為「動態快閃記憶體」)的實施型態的構造及動作。
(第一實施型態)
使用圖1及圖5來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。使用圖2來說明資料抹除機制，使用圖3來說明資料寫入動作機制，使用圖4A、圖4B來說明資料寫入機制。用圖5來說明具有動態快閃記憶體的記憶裝置的構造。
圖1顯示本發明之第一實施型態之動態快閃記憶單元的構造。於基板1(申請專利範圍之「基板」的一例)上，從下起形成有：具有P型之導電型的矽柱2(申請專利範圍之「第一半導體柱」的一例)(以下將矽柱稱為「Si柱」)、與Si柱2的底部相連的N+層3a(申請專利範圍之「第一雜質層」的一例)及與Si柱2的頂部相連的N+層3b(申請專利範圍之「第二質層」的一例)。N+層3a與N+層3b之一方為源極時另一方為汲極。構 成此源極、汲極。再者，N+層3a、3b之間Si柱2成為通道區域7。形成有包圍此Si柱2之下部的第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、及包圍Si柱2之上部的第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b各自接觸或接近構成此源極、汲極的N+層3a、3b。各自形成有包圍此第一閘極絕緣層4a的第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)及包圍第二閘極絕緣層4b的第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。接著，第一閘極導體層5a、第二閘極導體層5b藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。接著，N+層3a、3b之間的Si柱2的通道區域7係由以第一閘極絕緣層4a包圍的第一通道區域7a及以第二閘極絕緣層4b包圍的第二通道區域7b所構成。藉此，形成由構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元9。接著，分別地，N+層3a連接於源極線SL(申請專利範圍之「源極線」的一例)，N+層3b連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層5a連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)，第二閘極導體層5b連接於字元線WL(申請專利範圍之「字元線」的一例)。
使用圖2來說明抹除動作機制。N+層3a、3b之間的通道區域7從基板電性地分離而成為浮體。圖2(a)顯示在抹除動作前，在之前的週期因衝擊游離化所產生的電洞群11儲存於通道區域7的狀態。接著，如圖2(b)所示，於抹除動作時，將源極線SL的電壓設成負電壓VERA。結果， 在之前的週期因衝擊游離化所產生的儲存於通道區域7的電洞群11被吸入源極部的N+層3a並被去除。藉此，如圖2(c)所示，此字元線WL所連接的第二閘極導體層5b的閾值電壓變高。此通道區域7的抹除狀態成為邏輯記憶資料“0”。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此如圖2(c)所示在邏輯記憶資料“0”讀出可得到即使提高字元線WL電壓也不會流動電流之特性。此通道區域7的抹除狀態成為邏輯記憶資料“0”。此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，也可為可進行抹除動作的其他動作條件。
圖3顯示本發明之第一實施型態之動態快閃記憶單元的寫入動作。如圖3(a)所示，例如對源極線SL所連接的N+層3a輸入例如0V，對位元線BL所連接的N+層3b輸入例如3V，對板線PL所連接的第一閘極導體層5a輸入例如2V，對字元線WL所連接的第二閘極導體層5b輸入例如5V。結果，如圖3之(a)所示，於板線PL所連接的第一閘極導體層5a之內側形成反轉層12a，而於此反轉層12a端產生夾止點((pinch off point)13。另一方面，在字元線WL所連接的第二閘極導體層5b的內側以不存在夾止點的方式全面形成反轉層12b。結果，在第一閘極導體層5a與第二閘極導體層5b的交界區域會產生衝擊游離化(impact ionization)現象而大幅地產生電子-電洞對。所產生的電子的一部分往第一閘極導體層5a與第二閘極導體層5b流動，惟大半往位元線BL所連接的N+層3b流動。再者，也可於“1”寫入中，利用閘極誘發汲極漏電流(GIDL(Gate Induced Drain Leakage)電流)而產生電子-電洞對(參照專利文獻11)，並以所產生的電洞群對充滿浮體FB內。此外，以衝擊游離化現象所造成電子-電洞對的產生也能夠在N+層3a與通道區域7的交界、或在N+層3b與通道區域7的交界進行。
再者，如圖3之(b)所示，所產生的電洞群11會將通道區域7充電成正偏壓。通道區域7的閾值電壓會因基板偏壓效應而變低。藉此，如以圖3之(c)所示，字元線WL所連接的第二通道區域7b之N通道MOS電晶體的閾值電壓變低。將此通道區域7之寫入狀態分配為邏輯記憶資料“1”。
使用圖4A、圖4B來說明本發明之第一實施型態的動態快閃記憶單元的讀出動作。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀出動作。如圖4A(a)所示，當通道區域7被充電至內建電壓Vb(大約0.7V)時，N通道MOS電晶體的閾值電壓因基板偏壓效應而降低。將此狀態分配成邏輯記憶資料“1”。如圖4A(b)所示，進行寫入動作之前選擇的記憶區塊預先呈抹除狀態“0”時，通道區域7的浮動電壓VFB為VERA+Vb。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL製成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，利用相對於此字元線WL之兩個閾值電壓的高低差而以感測放大器進行讀出。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此如圖4A(c)所示在邏輯記憶資料“0”讀出可得到即使提高字元線WL電壓也不會流動電流之特性。
使用圖4B(a)至圖4B(d)來說明本發明之第一實施型態的動態快閃記憶單元的讀出動作時的兩個第一閘極導體層5a與第二閘極導體層5b之閘極電容的大小關係，以及與此大小關係有關係的動作。如圖4B(a)所示，將第一閘極導體層5a之垂直方向的長度設成比第二閘極導體層5b之垂直方向的長度更長，將第二閘極導體層5b的閘極電容設成比第一閘極導體層5a的閘極電容更小。圖4B(b)顯示之動態快閃記憶體之一個單元的等效電路，圖4B(c)顯示動態快閃記憶體的耦合電容關係。在此，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為構成汲 極的N+層3b與第二通道區域7b之間的PN接合的電容，CSL為構成源極的N+層3a與第一通道區域7a之間的PN接合的電容。如圖4B(d)所示，當字元線WL的電壓振盪時，其動作成為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動△VFB成為
△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (1)
在此，VReadWL為字元線WL之讀出時的振盪電位。從式子(1)可清楚明白，與通道區域7之整體的電容CPL+CWL+CBL+CSL相比較，若將CWL的貢獻率設得小，則△VFB就變小。藉此方式，藉由將板線PL連接的第一閘極導體層5a之垂直方向的長度設成比字元線WL連接的第二閘極導體層5b之垂直方向的長度更長，不會降低俯視下的記憶單元的積體度，而能夠將△VFB設得更小。
使用圖5來說明本實施型態之動態快閃記憶體的記憶單元，與形成於相同基板上的記憶單元的驅動電路及信號處理電路。驅動電路及信號處理電路係使用平面型金屬氧化物半導體場效應電晶體(planar MOSFET)、鰭狀(Fin)電晶體(參照例如非專利文獻12)、環繞式閘極電晶體(GAA transistor)(參照例如非專利文獻13)、奈米片電晶體(Nanosheet transistor)(參照例如非專利文獻14)、環繞閘極式電晶體(SGT transistor)等。圖5(a)係用以說明具有動態快閃記憶體之半導體裝置內的電路構成的俯視圖。圖5(b)係沿圖5(a)的X-X’線的剖視圖。
如圖5(a)所示，具有動態快閃記憶體之半導體裝置區域19係由動態快閃記憶單元配置成二維狀而成的動態快閃記憶單元區域21與配置於該區域之周邊的驅動、信號處理電路區域23a、23b、23c、23d、23e 所構成。此外，由複數個動態快閃記憶單元區域21構成的區塊區域於同一半導體晶片上形成複數個時，各區塊區域可供配置動態快閃記憶單元區域21、與該區域之周邊的驅動、信號處理電路區域23a、23b、23c、23d、23e。
如圖5(b)所示，半導體基板20上具有動態快閃的記憶單元電晶體24a、24b、24c、24d、24e及驅動、信號處理電路電晶體26a、26b。記憶單元電晶體24a至24e之底部的N+層40a與源極線配線層30相連。再者，記憶單元電晶體24a至24e之頂部的N+層40b與位元線配線層31相連。而且，具有板線配線層32及字元線配線層33(於其他的記憶單元電晶體24b至24d都不形成、顯示)。字元線配線層33於俯視下形成與位元線配線層31正交。然後，源極線配線層30從動態快閃記憶單元區域21之外側的區域拉出至垂直方向上的上層部並連接至源極線抽出配線層35。而且，位元線配線層31從動態快閃記憶單元區域21之外側的區域拉出至垂直方向上的上層部並連接至位元線抽出配線層34。再者，板線配線層32與字元線配線層33於俯視下從動態快閃記憶單元區域之外側的區域拉出至垂直方向上的上層部(未圖示)。此外，圖5(b)係顯示以五個記憶單元電晶體24a至24e表示設於動態快閃記憶單元區域的記憶單元電晶體，惟記憶單元電晶體係於動態快閃記憶單元區域21內配置成二維狀。同樣地，使用兩個電晶體26a、26b說明了驅動、信號處理電路，惟這些驅動、信號處理電路的電晶體係於驅動、信號處理電路區域內配置成二維狀。
再者，如圖5(b)所示，在驅動、信號處理電路區域23a至23e中係形成有使用平面MOSFET、鰭狀電晶體、GAA電晶體、SGT電晶體等而成的驅動、信號處理電晶體26a、26b。再者，驅動、信號處理電晶體 26a、26b的各端子部係經由多層配線層25a、25b而往垂直方向連繫，且拉出至上部配線層28a、28b。於動態快閃記憶單元區域21中，配線層的最上表面係位於位元線配線層31。相對於此，於驅動、信號處理電路區域23a至23e之配線層的最上表面係位於上部配線層28a、28b、位元線抽出配線層34、源極線抽出配線層35。同樣地，位於動態快閃記憶單元區域21之外側的板線抽出配線層(未圖示)、字元線抽出配線層(未圖示)的最上表面也形成為與上部配線層28a、28b、位元線抽出配線層34、源極線抽出配線層35相同高度。由於驅動、信號處理電路區域23a至23e係以各種高密度邏輯電路所形成，所以驅動、信號處理電晶體26a、26b的各端子部與上部配線層28a、28b之間具有由多層所構成的多層配線層25a、25b。因此，於垂直方向，位元線配線層31與上部配線層28a、28b、位元線抽出配線層34、源極線抽出配線層35之間具有較大的高低差。具有包圍動態快閃的記憶單元電晶體24a、24b、24c、24d、24e及驅動、信號處理電路電晶體26a、26b的絕緣層37。再者，配線層25a、25b、28a、28b、34、35位於絕緣層37上。再而，在動態快閃記憶單元區域21的全區域，以埋入比位元線配線層31更上部且直到絕緣層37的上表面位置為止的方式形成有例如銅(Cu)等高熱傳導率層38。此高熱傳導率層38係具有作為散熱件(heat sink)層的功用。
此外，於圖1中，Si柱2的水平剖面形狀為圓形狀、橢圓狀、長方形狀都能夠進行本實施型態所說明的動態快閃記憶體動作。再者，也可在同一晶片上混合圓形狀、橢圓狀、長方形狀的動態快閃記憶體電晶體。
再者，於圖1中說明了第一閘極導體層5a連接於板線PL， 第二閘極導體層5b連接於字元線WL。相對於此，即使將第一閘極導體層5a連接字元線WL，而將第二閘極導體層5b連接板線PL也能夠進行正常的動態快閃記憶體動作。同樣地，相對於圖1中說明了N+層3a連接於源極線SL，N+層3b連接於位元線BL，即使將N+層3a連接位元線BL，而將N+層3b連接源極線SL也能夠進行正常的動態快閃記憶動作。
再者，圖5中的高熱傳導率層38係使用合金、金屬或其他的高熱傳導率材料。
此外，圖5中的基板20也可由P型半導體層、SOI(Silicon On Insulator，絕緣層上矽)、單層或複數層所構成的Si或其他的半導體材料所形成。再者，基板20也可為由N層或P層之單層或複數層所構成的晶圓層。
於圖1中，第一閘極導體層5a係包圍第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a也可設成於俯視下包圍第一閘極絕緣層4a之一部分的構造。此情形下，未被第一閘極導體層5a包覆的第一閘極絕緣層的外側也可以絕緣層或與第一閘極導體層電性分離的第三閘極導體層所包覆。此外，設置第三閘極導體層時，對第三閘極導體層施加定電壓或脈衝電壓而能夠進行動態快閃記憶動作。再者，如以上所述，於俯視下，藉由第一閘極導體層5a包圍第一閘極絕緣層4a之一部分的構造，能夠於第一通道區域7a積蓄大量的電洞群。
再者，在圖1中係使用N+層3a、3b、通道區域7為P型的Si柱2進行了說明。相對於此，也可將N+層3a、3b替換成P+層，而將Si柱2自P層替換成N層。此情形下，藉由衝擊游離化現象或閘極誘導汲極 漏電流而產生電子群及電洞群，並進行從源極、汲極之單方或雙方的P+層將所產生的電子群及電洞群之中的屬於少數載子之電洞群去除的動作，使屬於多數載子之電子群之一部分或全部殘留於前述Si柱2內的記憶體寫入動作，以及從源極、汲極之P+層的單方或雙方移除電子群之中的殘留電子群的記憶體抹除動作。藉此方式，也可進行動態快閃記憶體動作。
本實施型態提供以下所述的特徵。
(特徵1)
本發明的第一實施型態之動態快閃記憶單元在進行寫入、讀出動作時，字元線WL的電壓會上下振盪，惟此時，板線PL係發揮使字元線WL與通道區域7之間的電容耦合比降低的作用。結果，能夠顯著地抑減字元線WL的電壓上下振盪時之通道區域7的電壓變化的影響。藉此，能夠將顯示邏輯“0”與“1”之字元線WL的SGT電晶體的閾值電壓差增大。此一特徵有助於動態快閃記憶單元之動作裕度的擴大。
(特徵2)
如圖5所示，利用動態快閃記憶單元區域21之位元線配線層31與驅動、信號處理電路區域23a至23e之上部配線層28a、28b、位元線抽出配線層34、源極線抽出配線層35、板線抽出配線層(未圖示)、字元線抽出配線層(未圖示)之高低差，能夠將大體積的高熱傳導率層38形成於動態快閃記憶單元區域21的整體。此高熱傳導率層38係作為良好的散熱件而發揮功能。特別是，隨著電路高速度化和高密度化的增加，抑制電路溫度的上升乃非常重要。藉此實現具有高性能的動態快閃記憶體的半導體裝置。
(特徵3)
再者，通常高熱傳導率層38係使用合金層或金屬層。當將此高熱傳導率層38連接於接地電壓時，高熱傳導率層38就會作為良好的靜電屏障層而發揮功能。此功能有助於具有動態快閃記憶體的半導體裝置之穩定的作動。
(第二實施型態)
使用圖6來說明形成於相同基板20上的動態快閃記憶電路、記憶單元的驅動電路及信號處理電路。圖6(a)係用以說明具有動態快閃記憶體之半導體裝置內的電路構成的俯視圖。圖6(b)係沿圖6(a)之X-X’線的剖視圖。於圖6中，與圖5相同構成部分附加相同的符號。源極線配線層30係以N+層30a所形成。於圖5之記憶單元電晶體24a至24e之中，並無記憶單元電晶體24c及在與圖6之(a)所示的X-X’線正交的方向和記憶單元電晶體24c相連而配置的記憶單元電晶體。於無此記憶單元電晶體之處的N+層30a上形成有例如W等導體層41。此導體層41沿與X-X’線正交的方向延伸而於動態快閃記憶區域之外側在源極線抽出部42藉由往垂直方向形成的連接配線層(未圖示)而往絕緣層37的上表面拉出。此導體層41的上表面位置係位於板線配線層32的下端位置。此外，導體層41依據半導體裝置的要求規格而沿X-X’線方向及與X-X’線方向正交的方向之單方向或雙方向形成複數個。再者，N+層30a之包圍動態快閃記憶區域的外周部設置例如W層等導體層。再者，動態快閃記憶區域之外周部設有導體層時，由於能夠將外周部的導體層與導體層41連接，所以也可無源極線抽出配線層35與源極線抽出部42之中的一方。
本實施型態提供以下所述的特徵
源極線配線層30以N+層30a所形成時，記憶單元電晶體24a、24b、24c、24d、24e之底部N+層與源極線抽出配線層35之間的電阻會導致動態快閃記憶體的作動速度、作動裕度的降低。相對於此，藉由於N+層30a上使導體層41沿著板線配線層32之下方配線直到動態快閃記憶區域的外側，能夠降低記憶單元電晶體之底部N+層與源極線抽出配線層35之間的電阻。藉此，可保持較大容積的散熱件導體層38，並且可謀求動態快閃記憶體的作動速度與作動裕度的提升。
(第三實施型態)
使用圖7說明形成於相同基板20上的動態快閃記憶電路、與記憶單元的驅動電路及信號處理電路。圖7(a)係用以說明具有動態快閃記憶體之半導體裝置內的電路構成的俯視圖。圖7(b)係沿圖7(a)之X-X’線的剖視圖。於圖7中，與圖5及圖6相同構成部分附加相同的符號。如圖7(b)所示，於圖6中的板線配線層32區分為板線配線層32a、32b。於俯視下，記憶單元電晶體24b、24d之間的N+層上具有W層41a以取代圖6的W層41。此W層41a的上表面位置位於比板線配線層32的下端位置更上方，而且位於比位元線配線層31的下端更下方。此外，板線配線層32a、32b係在動態快閃記憶區域的外側連接。其他的構成與圖6所示的實施型態相同。
本實施型態提供以下所述的特徵。
由於W層41a的高度比圖6中的W層41還高，所以能夠將W層41a的電阻設成比W層41的電阻還低。藉此，由於能夠將記憶單元電晶體24a、24b、24c、24d、24e之底部N+層與源極線抽出配線35之間的電阻更降 低，所以有助於進一步的動態快閃記憶體的作動高速度化與作動裕度的放大。
(其他實施型態)
此外，第一實施型態係形成Si柱2，惟也可為由此Si柱2以外的半導體材料所構成的半導體柱。
再者，第一實施型態中，Si柱2之於俯視下的形狀為圓形狀。相對於此，Si柱2之於俯視下的形狀也可為圓形、橢圓、往單向長長地延伸的形狀等。再而，於以與動態快閃記憶單元區域分離的方式形成的信號處理、驅動電路區域，也能夠依據其使用的邏輯電路設計而將俯視下的形狀不同的Si柱混合來形成SGT、鰭狀電晶體。上述之各種態樣於本發明之其他實施型態中也同樣。
再者，在圖1中使用具有矩形形狀之剖面的Si柱進行了說明，惟也可梯形形狀。再者，動態快閃記憶單元之Si柱2中之以第一閘極絕緣層4a所包圍的Si柱2的剖面及以第二閘極絕緣層4b所包圍的Si柱2的剖面，也可分別為不相同的矩形形狀、梯形形狀。上述之各種態樣於本發明之其他實施型態中也同樣。
再者，也可利用合金或金屬層來形成圖5所示的源極線配線層30。此方式於本發明之其他實施型態中也同樣。
再者，於圖1中，藉由使第一閘極導體層5a的閘極長度比第二閘極導體層5b的閘極長度還長，能夠使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容還大。再者，其他方面，於將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度還長或不加長的 構造中，亦可改變各自的閘極絕緣層的膜厚，而將第一閘極絕緣層4a的閘極絕緣膜的膜厚設成比第二閘極絕緣層4b的閘極絕緣膜的膜厚還薄，來進一步使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容還大。再者，也可以將第一閘極絕緣層4a的閘極絕緣膜的介電常數設成比第二閘極絕緣層4b的閘極絕緣膜的介電常數還高。再者，也可以將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數之其中任何者予以組合，而進一步使第一閘極導體層5a的閘極電容比第二閘極導體層5b的閘極電容還大。上述的方式於本發明之其他實施型態中也同樣。
此外，圖1中的P型Si柱2也可由本質半導體(intrinsic semiconductor)所形成。於本發明之其他實施型態中也同樣。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可進行各式各樣的實施型態及變形。再者，上述的各實施型態係用以說明本發明之一實施例的實施型態，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
依據本發明之具有記憶元件的半導體裝置，能夠獲得具有高密度且高性能的動態快閃記憶體的半導體裝置。
19:動態快閃記憶體之半導體裝置
20:基板
21:動態快閃記憶單元區域
23a,23b,23c,23d,23e:驅動、信號處理電路區域
24a,24b,24c,24d,24e:動態快閃記憶體的單元電晶體
25a,25b:多層配線層
26a,26b:驅動、信號處理電晶體
28a,28b:上部配線層
30:源極線配線層
31:位元線配線層
32:板線配線層
33:字元線配線層
34:位元線抽出配線層
35:源極線抽出配線層
37:絕緣層
38:高熱傳導率層
40a:N+層

Claims (7)

  1. 一種具有記憶元件的半導體裝置，係包含動態快閃記憶區域及信號處理、驅動電路區域，該動態快閃記憶區域係複數個動態快閃記憶單元於基板上配置成二維狀而成者，該信號處理、驅動電路區域係設於動態快閃記憶區域的外側且形成有進行前述複數個動態快閃記憶單元之信號處理、驅動的複數個電晶體而成者，前述動態快閃記憶區域所包含的各動態快閃記憶單元係包含：半導體柱，係於前述基板上相對於前述基板沿垂直方向豎立；第一雜質層，係與前述半導體柱的底部相連；第二雜質層，係與前述半導體柱的頂部相連；第一閘極絕緣層，係包圍前述半導體柱的下部，且接觸前述第一雜質層；第二閘極絕緣層，係接觸前述第一閘極絕緣層，且包圍前述半導體柱的上部，並且接觸前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或全體；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及第一絕緣層，係設於前述第一閘極導體層與前述第二閘極導體層之間；並且，前述具有記憶元件的半導體裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，以進行記憶體寫入動作、記憶體抹除動作及記憶體讀出動作；：而且，該具有記憶元件的半導體裝置更具有：第一配線導體層，係在俯視下，設於前述動態快閃記憶區域，且與各動態快閃記憶單元的前述第二雜質層相連，並且相對於前述基板平行地延 伸，而且於垂直方向上，其上表面位置比前述信號處理、驅動電路區域的最上部半導體層更位於下方；及高熱傳導率材料層，係設於比前述第一配線導體層更上部。
  2. 如請求項1所述之具有記憶元件的半導體裝置，其中，進行下述動作：藉由因流動於前述第一雜質層與前述第二雜質層之間的電流所造成的衝擊游離化現象或閘極誘導汲極漏電流，而於前述半導體柱內產生電子群及電洞群的動作；從前述半導體柱去除所產生的前述電子群及前述電洞群之中的屬於少數載子的前述電子群或前述電洞群，使屬於多數載子的前述電洞群或前述電子群殘留於前述半導體柱內的記憶體寫入動作；及從前述半導體柱移除屬於多數載子的前述電洞群或前述電子群的記憶體抹除動作。
  3. 如請求項1所述之具有記憶元件的半導體裝置，其中，前述高熱傳導率材料層係由金屬或合金層所構成，且前述高熱傳導率材料層係連接於接地電壓。
  4. 如請求項1所述之具有記憶元件的半導體裝置，更具有第一連接配線層，該第一連接配線層係連接於前述第一雜質層的一部分，且在俯視下，沿第一方向及與前述第一方向正交的第二方向之單方向或雙方向延伸，並且由合金或金屬所構成，前述第一連接配線層在前述動態快閃記憶區域的外側與相對於基板沿垂直的方向延伸的引出配線層連接，前述第一連接配線層的上表面位置位於比前述位元線配線層的下端更下方。
  5. 如請求項4所述之具有記憶元件的半導體裝置，其中，前述第一連接配線層的上表面位置位於比前述第一閘極導體層的下表面位置更下方。
  6. 如請求項1所述之具有記憶元件的半導體裝置，其中，前述第一閘極導體層與前述半導體柱之間的第一閘極電容比前述第二閘極導體層與前述半導體柱之間的第二閘極電容更大。
  7. 如請求項1所述之具有記憶元件的半導體裝置，其中，前述第一雜質層與前述第二雜質層係含有多量施體雜質的N型半導體層，且前述半導體柱係含有受體雜質的P型半導體層。
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