TWI807553B - 包含半導體元件之記憶裝置的製造方法 - Google Patents

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Abstract

在基板10上形成與位於朝垂直方向站立之Si柱12a至12d之兩端之源極線SL連結的N+層11a、與位元線BL1連結的N+層13a、13b、與位元線BL2連結的N+層13b、13d、以包圍圍著Si柱12a至12d之閘極HfO2層17a之方式與在Si柱12a、12b間連結之金屬板線PL1相連的TiN層18a、與在Si柱12c、12d間連結之金屬板線PL2相連的TiN層18b、以包圍圍著Si柱12a至12d之閘極HfO2層17b之方式與在Si柱12a、12b間連結之字元線WL1相連的TiN層26a、及與在Si柱12c、12d間連結之字元WL2相連的TiN層26b，控制對於源極線SL、金屬板線PL1、PL2、字元線WL1、WL2、位元線BL1、BL2的電壓，而進行保持因為撞擊游離化現象所產生之電洞群於Si柱12a至12d內的資料保持動作、和將該電洞群從Si柱12a至12d內予以去除的資料抹除動作。

Description

包含半導體元件之記憶裝置的製造方法
本發明係關於一種包含半導體元件之記憶裝置的製造方法。
近年來，LSI(Large Scale Integration，大型積體電路)技術開發上，有記憶體元件的高密集化及高性能化之需求。
通常的平面型MOS電晶體中，其通道係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor；環繞式閘極電晶體)的通道係相對於半導體基板之上表面沿垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻可變元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻變化的 MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高密集化。此外，亦有不具有電容器之由一個MOS電晶體所構成的DRAM記憶體單元(參照非專利文獻7)等。本案係關於不具有電阻可變元件、電容器等之可僅由MOS電晶體所構成的動態快閃記憶體。
圖7係顯示前述不具有電容器之由一個MOS電晶體所構成之DRAM記憶體單元的寫入動作，圖8係顯示動作上的問題點，圖9係顯示讀取動作(參照非專利文獻7至10)。
圖7係顯示DRAM記憶體單元的寫入動作。圖7(a)係顯示“1”寫入狀態。在此，記憶體單元係形成於SOI(Silicon on Insulator，絕緣層覆矽)基板100，於源極N+層103連接有源極線SL，於汲極N+層104連接有位元線BL，於閘極導體層105連接有字元線WL，且藉由MOS電晶體110a的浮體(Floating Body)102而構成，不具有電容器，以一個MOS電晶體110a構成DRAM的記憶體單元。另外，浮體102的正下方係與SOI基板的SiO2層101相接。以一個MOS電晶體110a構成之記憶體單元進行“1”的寫入之際，係使MOS電晶體110a在線性區域動作。亦即，從源極N+層103延伸之電子的通道107中具有夾止點108而不會到達連接有位元線的汲極N+層104。如此，若連接於汲極N+層104之位元線BL與連接於閘極導體層105的字元線WL皆設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110a動作，則在汲極N+層104附近的夾止點108中，電場強度成為最大。結果，從源極N+層103朝向汲極N+層104流動之經加速的電子會與Si的晶格撞擊，而會因為在該時點所失去的運動能 量而產生電子、電洞對(撞擊游離現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子係越過閘極氧化膜109而到達閘極導體層105。並且，同時產生的電洞106則將浮體102充電。此時，由於浮體102為P型Si，故所產生的電洞係有助於作為多數載子的增量。浮體102係被所產生的電洞106所充滿致使浮體102的電壓比源極N+層103更提高至Vb以上時，進一步產生的電洞會對源極N+層103放電。在此，Vb係源極N+層103與P層之浮體102之間之PN接合的內建電壓，約0.7V。圖7(b)係顯示浮體102已被所產生之電洞106飽和充電的情形。
接著使用圖7(c)來說明記憶體單元110的“0”的寫入動作。對於共通的選擇字元線WL，隨機地存在有寫入“1”的記憶體單元110a及寫入“0”的記憶體單元110b。圖7(c)係顯示從“1”的寫入狀態改寫為“0”的寫入狀態的情形。寫入“0”時，將位元線BL的電壓設為負偏壓，將汲極N+層104與P層的浮體102之間的PN接合設為正偏壓。結果，先前周期產生於浮體102的電洞106係流向連接有位元線BL的汲極N+層104。若寫入動作結束，則會獲得圖7(b)所示之被所產生之電洞106充滿的記憶體單元110a以及圖7(c)所示之所產生之電洞已被排出之記憶體單元110b之二個記憶體單元的狀態。被電洞106所充滿之記憶體單元110a之浮體102的電位係高於已無所產生之電洞的浮體102。因此，記憶體單元110a的臨限值電壓係低於記憶體單元110b的臨限值電壓，成為如圖7(d)所示的情形。
接著，使用圖8來說明此種由一個MOS電晶體所構成之記憶體單元之動作上的問題點。如圖8(a)所示，浮體102的電容CFB係電容CWL、接合電容CSL、接合電容CBL的總和，以
CFB=CWL+CBL+CSL (1)
來表示。其中，電容CWL係連接有字元線的閘極與浮體102間的電容。接合電容CSL係連接有源極線的源極N+層103與浮體102之間之PN接合的接合電容。接合電容CBL係連接有位元線的源極N+層104與浮體102之間之PN接合的接合電容。因此，若寫入時字元線電壓VWL振盪，則成為記憶體單元之記憶節點(接點)之浮體102的電壓亦會受到其影響，成為如圖8(b)所示的情形，若寫入時字元線電壓VWL從0V上升至VProgWL，則浮體102的電壓VFB係從字元線電壓變化前之初始狀態之電壓VFB1，因字元線的電容耦合而上升至VFB2。其電壓變化量△VFB以
△VFB=VFB1-VFB2
=CWL/(CWL+CBL+CSL)×CProgWL (2)
來表示。
在此，以β=CWL/(CWL+CBL+CSL) (3)
來表示時，將β稱為耦合率。此種記憶體單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會因為字元線與浮體102的電容耦合而承受振盪雜訊達5V×β=4V。因此，會有無法充分取得寫入時之浮體”1”電位與”0”電位的電位差的差分邊限的問題點。
圖9係顯示讀取動作。圖9(a)係顯示“1”的寫入狀態，圖9(b)係顯示“0”的寫入狀態。然而，實際上，即使以“1”寫入對浮體102寫入了Vb，字元線因寫入結束而返回0V時，浮體102即會降低為負偏壓。要寫入“0”之際，由於會變得更負偏壓，因此在寫入之際無法充分地增大“1”與“0”的電位差的差分邊限。對本DRAM記憶體單元而言，如此的動作差分小係成為重大的問題。而且，亦有要將此DRAM記憶體單元高密度化的課題。此外，亦有在SOI(Silicon on Insulator，絕緣層覆矽)層上使用二個MOS電晶體來形成一個記憶體單元而成的記憶體元件(例如參照專利文獻4、5)。此等元件中，區分二個MOS電晶體的浮體通道之成為源極或汲極之N+層係連接於絕緣層而形成。藉由此N+層連接於絕緣層，二個MOS電晶體的浮體通道即電性分離。因此，積蓄有屬於信號電荷之電洞群之經分離之浮體通道的電壓係如前所述，會因為施加於各個MOS電晶體之閘極電極的脈衝電壓而與(2)式所示同樣地大幅地變化。因此，會有無法充分地增大寫入之際之”1”與”0”之電位差的差分邊限的問題。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
【0001】
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,”Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
使用SGT之記憶裝置之無電容器的一個電晶體型的DRAM(增益單元)中，字元線與浮動體之SGT之基體的電容結合耦合較大，在資料讀取時、寫入時等時候字元線的電位振盪時，即會有直接被作為是對於SGT基體傳遞的雜訊的問題。結果，引起誤讀取、記憶資料之誤改寫的問 題，而難以達到無電容器的一個電晶體型的DRAM(增益單元)的實用化。因此，必須解決上述問題並且將記憶體單元高密度化。
為了解決上述問題，本發明提供一種包含柱狀半導體元件之記憶裝置的製造方法，該記憶裝置係進行：資料保持動作，係控制對於第一閘極導體層、第二閘極導體層、第三閘極導體層、第四閘極導體層、第一雜質區域及第二雜質區域施加的電壓，而將藉由撞擊游離現象或閘極引發汲極洩漏電流所形成的電洞群保持在第一半導體柱、第二半導體柱、第三半導體柱及第四半導體柱的任一者或各者的內部；及資料抹除動作，係控制對於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質區域施加的電壓，而將前述電洞群從前述第一至第四半導體柱的任一者或各者的內部予以去除；前述製造方法係具有下列步驟：
在基板上形成前述第一半導體柱和前述第二半導體柱、及前述第三半導體柱和前述第四半導體柱的步驟，前述第一半導體柱和第二半導體柱係朝垂直方向站立，而且俯視觀察時在第一方向上鄰接地配置，前述第三半導體柱和第四半導體柱係在平行於前述第一方向的第二方向上鄰接地配置；
形成包圍著前述第一半導體柱至第四半導體柱的第一絕緣層的步驟；
形成前述第一閘極導體層和前述第二閘極導體層的步驟，前述第一閘極導體層係包圍前述第一絕緣層，而且在垂直方向上，其上表面位置位於前述第一半導體柱至第四半導體柱的下方，而且在前述第一方向上於前述 第一半導體柱和前述第二半導體柱之間相連著，前述第二閘極導體層係在前述第二方向上之前述第三半導體柱和前述第四半導體柱之間相連著；
將垂直方向上的前述第一閘極導體層、和比前述第二閘極導體層更上部的前述第一絕緣層進行蝕刻，而於前述第一半導體柱至第四半導體柱的下部形成第一閘極絕緣層的步驟；
以在垂直方向上與前述第一閘極絕緣層相接而且包圍第一半導體柱至第四半導體柱之側面之方式形成第二閘極絕緣層的步驟；
形成前述第三閘極導體層和前述第四閘極導體層的步驟，前述第三閘極導體層係包圍前述第二閘極絕緣層，而且在垂直方向上，其上表面位置位於前述第一半導體柱至第四半導體柱的頂部下方，而且在前述第一方向上於前述第一半導體柱和前述第二半導體柱之間相連著，而且在垂直方向上與前述第一閘極導體層分離，前述第四閘極導體層係在排列於前述第二方向之前述第三半導體柱和前述第四半導體柱之間相連著，且在垂直方向上與前述第二閘極導體層分離；
在形成前述第一至第四半導體柱之前或之後，形成和前述第二半導體柱、前述第三半導體柱及前述第四半導體柱之底部相連之前述第一雜質區域的步驟；
在形成前述第一至第四半導體柱之前或之後，在前述第一至第四半導體柱之頂部的各者形成前述第二雜質區域的步驟；及
形成第一配線導體層和第二配線導體層的步驟，前述第一配線導體層係與前述第一半導體柱及前述第三半導體柱之頂部的前述第二雜質區域相連，前述第二配線導體層係與前述第二半導體柱及前述第四半導體柱之頂部的前述第二雜質區域相連。
上述包含柱狀半導體元件之記憶裝置的製造方法中，於俯視觀察時，包圍前述第一半導體柱及前述第二半導體柱之前述第一閘極絕緣層的二條外周線與連結前述第一半導體柱和前述第二半導體柱之中心之第一線之交點之中相向之二點間的第一長度，係比包圍前述第一半導體柱及前述第三半導體柱之前述第二閘極絕緣層的二條外周線與連結前述第一半導體柱和前述第三半導體柱之中心之第二線之交點之中相向之二點間的第二長度更小；
前述第二長度係比位於前述第二線上且包圍前述第一半導體柱之前述第一閘極導體層之厚度的第三長度的二倍更大；
前述第一長度係比前述第三長度的二倍更小。
上述包含柱狀半導體元件之記憶裝置的製造方法中，更具有下列步驟：
在形成前述第一閘極絕緣層之後，於前述第一閘極絕緣層的外周部，形成其上表面位置在垂直方向上成為前述第一閘極導體層及前述第二閘極導體層之上端之第一導體層的步驟；
形成第一遮罩材料層、第二遮罩材料層及第三遮罩材料層的步驟，前述第一遮罩材料層係位於前述第一至第四半導體柱的頂部上，前述第二遮罩材料層係包圍前述第一至第四半導體柱的側面，且在前述第一半導體柱和前述第二半導體柱之間相連著，前述第三遮罩材料層係在前述第三半導體柱和前述第四半導體柱之間相連著，而且與前述第二遮罩材料層分離；及
以前述第一遮罩材料層、前述第二遮罩材料層及前述第三遮罩材料層作為遮罩，將前述第一導體層進行蝕刻，而形成前述第一閘極導體層及前述第二閘極導體層的步驟。
上述包含柱狀半導體元件之記憶裝置的製造方法中，更具有下列步驟：在形成前述第二閘極絕緣層之後，於前述第二閘極絕緣層的外周部，形成其上表面位置在垂直方向上位於前述第二雜質區域之下端附近之第二導體層的步驟；以彼此分離之方式形成第一遮罩材料層、第四遮罩材料層及第五遮罩材料層的步驟，前述第一遮罩材料層係在前述第二導體層上且位於前述第一至第四半導體柱的頂部上，前述第四遮罩材料層係包圍前述第一至第四半導體柱的側面，且在前述第一半導體柱和前述第二半導體柱之間相連著，前述第五遮罩材料層係在前述第三半導體柱和前述第四半導體柱之間相連著；及以前述第一遮罩材料層、前述第四遮罩材料層及前述第五遮罩材料層作為遮罩，將前述第二導體層進行蝕刻，而形成前述第三閘極導體層及前述第四閘極導體層的步驟。
上述包含柱狀半導體元件之記憶裝置的製造方法中，更具有下列步驟：對於頂部上形成有第一遮罩材料層的前述第一至第四半導體柱，在形成前述第一閘極絕緣層之後，於前述第一閘極絕緣層的外周部，形成其上表面位置在垂直方向上位於前述第一至第四半導體柱的中間位置附近之第三導體層的步驟；將較前述第三導體層還上方的前述第一閘極絕緣層去除，並在前述第三導體層之上形成第二絕緣層的步驟；在前述第二絕緣層上，形成在垂直方向上其上表面接近前述第二雜質區域之下端之第四導體層的步驟； 以彼此分離之方式形成第六遮罩材料層及第七遮罩材料層的步驟，前述第六遮罩材料層係形成為包圍前述第四導體層之上的前述第一與第二半導體柱的側面，且在前述第一半導體柱和前述第二半導體柱之間相連著，前述第七遮罩材料層係形成包圍前述第四導體層之上的前述第三與至第四半導體柱的側面，且在前述第三半導體柱和前述第四半導體柱之間相連著；及以前述第一遮罩材料層、前述第六遮罩材料層及前述第七遮罩材料層作為遮罩，將前述第三導體層、前述第二絕緣層及前述第四導體層進行蝕刻，而形成前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層及前述第四閘極導體層的步驟。
上述包含柱狀半導體元件之記憶裝置的製造方法中，與前述第一雜質區域相連的配線係源極線，與前述第二雜質區域相連的配線係位元線，與前述第一閘極導體層和前述第二閘極導體層相連之配線、及與前述第三閘極導體層和前述第四閘極導體層相連之配線的一方若為字元線，則另一方形成為第一驅動控制線；藉由對於前述源極線、前述位元線、前述第一驅動控制線及前述字元線施加的電壓，選擇性地進行前述資料抹除動作和前述資料保持動作。
上述包含柱狀半導體元件之記憶裝置的製造方法中，前述第一閘極導體層、與前述第一至第四半導體柱之間的第一閘極電容，係形成為比前述第二閘極導體層、與前述第一至第四半導體柱之間的第二閘極電容更大。
上述包含柱狀半導體元件之記憶裝置的製造方法中，於俯視觀察時，在前述第三閘極導體層與前述第四閘極導體層之間形成第一空孔。
上述包含柱狀半導體元件之記憶裝置的製造方法中，於前述第一配線導體層與前述第二配線導體層之間形成第二空孔。
上述包含柱狀半導體元件之記憶裝置的製造方法中，前述第二絕緣層係由與前述第一至第四半導體柱相連的前述第二閘極絕緣層所形成。
1,10:基板
2,12a,12b,12c,12d:Si柱
3a,3b,11,11a,13,13a,13b,13c,13d:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道區域(第一通道Si層)
7b:第二通道區域(第二通道Si層)
9:動態快閃記憶體單元
12:P層
14a,14b,14c,14d:遮罩材料層
17,17a,17b,33,33a,33b:HfO2層
18,18a,18b,18c,18d,26a,26b,34,34a,34b:TiN層
20,20a,20b,23,29:SiO2層
21a,21b,27a,27b,36a,36b:SiN層
30a,30b,30c,30d:接觸孔
31a:位元線BL1的導體層
31aa,31ab,31ac,31ba,31bb,31bc,31ca,31cb,31cc,34a,34b,34c:空孔
31b:位元線BL2的導體層
100:SOI基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導體層
106:電洞
107:通道
108:夾止點
109:閘極氧化膜
110:記憶體單元
110a:記憶體單元(MOS電晶體)
110b:記憶體單元
BL:位元線
BL1:位元線
BL2:位元線
PL:金屬板線
PL1:金屬板線
PL2:金屬板線
SL:源極線
WL:字元線
WL1:字元線
WL2:字元線
CFB:電容
CWL:電容
CPL:電容
CSL:接合電容
CBL:接合電容
VWL:字元線電壓
VFB:浮體的電壓
L1,L2,L3:長度
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT之記憶裝置之抹除動作機制的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置之寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置之讀取動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置之讀取動作機制的圖。
圖5A係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5B係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5C係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5D係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5E係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5F係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5G係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5H係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5I係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5J係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖6A係用以說明第二實施型態之具有SGT之記憶裝置之製造方法的圖。
圖6B係用以說明第二實施型態之具有SGT之記憶裝置之製造方法的圖。
圖6C係用以說明第二實施型態之具有SGT之記憶裝置之製造方法的圖。
圖7係用以說明習知例之不具有電容器之DRAM記憶體單元之動作上之問題點的圖。
圖8係用以說明習知例之不具有電容器之DRAM記憶體單元之動作上之問題點的圖。
圖9係顯示習知例之不具有電容器之DRAM記憶體單元之讀取動作的圖。
以下參照圖式來說明本發明之包含半導體元件之記憶裝置(以下稱為動態快閃記憶體)。
(第一實施型態)
使用圖1至圖5來說明本發明第一實施型態之動態快閃記憶體單元的構造及動作機制。使用圖1來說明動態快閃記憶體單元的構造。並且，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入機制，使用圖4A及圖4B來說明資料寫入機制。使用圖5來說明動態快閃記憶體的製造方法。
圖1係顯示本發明第一實施型態之動態快閃記憶體單元的構造。在形成於基板1上之具有P型或i型(本徵型)導電型之Si柱2(以下將矽半導體柱稱為「Si柱」)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(以下將含有高濃度供體雜質的半導體區域稱為「N+層」)。成為此源極、汲極之N+層3a、3b間之Si柱2的部分即成為通道區域7。以包圍此通道區域7之方式形成有第一閘極絕緣層4a、第二閘極絕緣層4b。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別連接或接近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a、第二閘極導體層 5b。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6而分離。再者，N+層3a、3b間之Si柱2之部分的通道區域7係由被第一閘極絕緣層4a包圍的第一通道Si層7a以及被第二閘極絕緣層4b包圍的第二通道Si層7b所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶體單元9。再者，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於金屬板線(plate line)PL，第二閘極導體層5b係連接於字元線WL。連接有金屬板線PL之第一閘極導體層5a的閘極電容以具有大於連接有字元線WL之第二閘極導體層5b之閘極電容的構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接有金屬板線PL之第一閘極導體層5a的閘極電容大於連接有字元線WL之第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a之閘極絕緣層的膜厚小於第二閘極絕緣層4b之閘極絕緣層的膜厚。此外，亦可改變各個閘極絕緣層之材料的介電常數，使第一閘極絕緣層4a之閘極絕緣層的介電常數大於第二閘極絕緣層4b之閘極絕緣層的介電常數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使連接有金屬板線PL之第一閘極導體層5a的閘極電容大於連接有字元線WL之第二閘極導體層5b的閘極電容。
參照圖2來說明抹除動作機制。N+層3a、3b間的通道區域7係從基板電性分離成為浮體。圖2(a)係顯示在抹除動作前，於先前周期經由撞擊游離所產生的電洞群11積蓄於通道區域7的狀態。並且，如圖2(b)所示，抹除動作時，使位元線BL的電壓為負電壓VERA。在此，VERA係例如-3V。結果，連接有源極線SL之成為源極的N+層3a與通道區域7的PN接合成為正偏壓而無關於通道區域7之初始電位的值。結果，於先前周期經由撞擊游離所產生之積蓄於通道區域7中的電洞群11被吸入至源極部的N+層3a，而通道區域7的電位VFB成為VFB=VERA+Vb。在此，Vb係PN接合的內建電壓，約0.7V。因此，VERA=-3V時，通道區域7的電位成為-2.3V。此值係成為抹除狀態之通道區域7的電位狀態。因此，若浮體之通道區域7的電位成為負的電壓，則動態快閃記憶體單元9之N通道MOS電晶體的臨限值電壓會因基板偏壓效應而變高。藉此，如圖2(c)所示，連接有字元線WL之第二閘極導體層5b的臨限值電壓變高。此通道區域7的抹除狀態係成為邏輯記憶資料”0”。此外，亦可在”1”的寫入中，使用GIDL(Gate Induced Drain Leakage，閘極引發汲極洩漏電流)電流(例如參照非專利文獻14)而產生電子、電洞對，且以所產生的電洞群充滿浮體FB內。
圖3係顯示本發明第一實施型態之動態快閃記憶體單元的寫入動作。如圖3(a)所示，對於連接有源極線SL的N+層3a輸入例如0V，對於連接有位元線BL的N+層3b輸入例如3V，對於連接有金屬板線PL的第一閘極導體層5a輸入例如2V，對於連接有字元線WL的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，在連接有金屬板線PL之第 一閘極導體層5a的內周係形成反轉層12a，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區域動作。結果，在連接有金屬板線PL之第一閘極導體層5a之內周的反轉層12a中，存在有夾止點13。另一方面，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域係在線性區域動作。結果，連接有字元線WL之第二閘極導體層5b的內周不存在夾止點而於整面形成反轉層12b。形成於連接有此字元線WL之第二閘極導體層5b之下整面的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域的實質的汲極來動作。結果，電場係在具有串聯連接之第一閘極導體層5a之第一N通道MOS電晶體區域以及具有第二閘極導體層5b之第二N通道MOS電晶體區域之間之通道區域7的交界區域成為最大，而在此區域產生撞擊游離現象。由於此區域係從具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域來觀看時之源極側的區域，故將此現象稱為源極側撞擊游離現象。藉由此源極側撞擊游離現象，電子從連接有源極線SL的N+層3a朝向連接有位元線的N+層3b流動。經加速的電子撞擊晶格Si原子而藉由其運動能量產生電子、電洞對。所產生之電子的一部分會流向第一閘極導體層5a與第二閘極導體層5b，但大部分會流向連接有位元線BL的N+層3b(未圖示)。
再者，圖3中，如圖3(b)所示，所產生的電洞群11係通道區域7的多數載子，將通道區域7充電為正偏壓。由於連接有源極線SL的N+層3a為0V，故通道區域7係充電至連接有源極線SL之N+層3a與通道區域7之間之PN接合之內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域 的臨限值電壓即會因基板偏壓效應而變低。藉此，如圖3(c)所示，連接有字元線WL之第二通道區域7b之第二N通道MOS電晶體區域的臨限值電壓會變低。將此通道區域7的寫入狀態分配給邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以第一雜質層與第一通道半導體層間的第二交界區域或是第二雜質層與第二通道半導體層間的第三交界區域，取代上述之具有第一閘極導體層5a之第一N通道MOS電晶體區域與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間之通道區域7的交界區域，以撞擊游離現象或GIDL電流來產生電子、電洞對，且以所產生的電洞群11將通道區域7充電。
圖4A及圖4B係用以說明本發明第一實施型態之動態快閃記憶體單元之讀取動作的圖。如圖4A之(a)所示，通道區域7充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的臨限值電壓即會因基板偏壓效應而降低。將此狀態分配給邏輯記憶資料“1”。如圖4A之(b)所示，在進行寫入之前選擇的記憶體塊原為抹除狀態“0”時，通道區域7中，浮動電壓VFB成為VERA+Vb。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL作成邏輯“0”與“1”的邏輯記憶資料。如圖4A之(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，能夠以感測放大器進行讀取。
圖4B中，圖4B之(d)係說明本發明第一實施型態之動態快閃記憶體單元之讀取動作時，第一閘極導體層5a及第二閘極導體層5b二者之閘極電容之大小關係的構造圖。字元線WL所連接之第二閘極導體層5b的閘極電容以設計為小於金屬板線PL所連接之第一閘極導體層5a的閘極電容為佳。如圖4B之(d)所示，使金屬板線PL所連接之第一閘極導體 層5a之垂直方向的長度大於字元線WL所連接之第二閘極導體層5b之垂直方向的長度，而使字元線WL所連接之第二閘極導體層5b的閘極電容小於金屬板線PL所連接之第一閘極導體層5a的電容。圖4B之(e)係顯示圖4B之(d)之動態快閃記憶體單元之一單元的等效電路。再者。圖4B之(f)係顯示動態快閃記憶體單元的耦合電容關係。在此，CWL係第二閘極導體層5b的電容，CPL係第一閘極導體層5a的電容，CBL係成為汲極之N+層3b與第二通道區域7b之間之PN接合的接合電容，CSL係成為源極之N+層3a與第一通道區域7a之間之PN接合的接合電容。如圖4B之(g)所示，當施加於字元線WL的電壓變動時，其動作會成為雜訊而對通道區域7造成影響。此時之通道區域7的電位變動△VFB係成為△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL。在此，VReadWL係字元線WL之讀取時的振盪電位。從(g)所示之式(1)可知，若相較於通道區域7之整體之電容CPL+CWL+CBL+CSL將CWL的貢獻率減小，則△VFB即變小。CBL+CSL係PN接合的接合電容，若要增大此接合電容，例如可將Si柱2的直徑增大。然而，此對於記憶體單元的微細化而言並不理想。對此，藉由使連接於金屬板線PL之第一閘極導體層5a之垂直方向的長度大於字元線WL所連接之第二閘極導體層5b之垂直方向的長度，可使△VFB更小，且不會降低俯視觀察時之記憶體單元的密集度。
圖5A至圖5H係顯示本實施型態之動態快閃記憶體單元的製造方法。各圖中，(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面圖，(c)係沿著(a)之Y-Y’線的剖面圖。
如圖5A所示，在基板10(申請專利範圍之「基板」的一例)上，從下方起形成N+層11(申請專利範圍之「第一雜質區域」的一例)、由Si構成的P層12、及N+層13。並且，形成俯視觀察時為圓形的遮罩材料層14a、14b、14c、14d(申請專利範圍之「第一遮罩材料層」的一例)。在此，基板10可由SOI、單層或複數層構成的Si或其他半導體材料來形成，此外，亦可為由N層、或P層的單層、或複數層構成的阱(well)層。
接著，如圖5B所示，以遮罩材料層14a至14d作為遮罩，將N+層13、P層12、以及N+層11的上部進行蝕刻，而於N+層11a上形成Si柱12a(申請專利範圍之「第一半導體柱」的一例)、12b(申請專利範圍之「第二半導體柱」的一例)、12c(申請專利範圍之「第三半導體柱」的一例)、12d(未圖示，申請專利範圍之「第四半導體柱」的一例)、N+層13a、13b、13c、13d(未圖示)(分別為申請專利範圍之「第二雜質區域」的一例)。
接著，如圖5C所示，使用例如ALD(Atomic Layer Deposition，原子層堆積)法形成覆蓋整體的閘極絕緣層HfO2層17(申請專利範圍之「第一絕緣層」的一例)。再者，覆蓋整體地形成將會成為閘極導體層之TiN層(未圖示)，並且，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法進行研磨至上表面位置成為遮罩材料層14a至14d的上表面。再者，藉由RIE(Reactive Ion Etching，反應離子蝕刻)法蝕刻TiN層至垂直方向的上表面位置成為位於Si柱12a至12d的中間位置附近而形成TiN層18(申請專利範圍之「第一導體層」的一例)。在此，若可作為閘極絕緣層而作用者，則HfO2層17亦可為單層或複數層構成的其他絕緣層。並且，若為具有閘極導體層的功能者，則TiN層18亦可使用單層或複 數層所構成的其他導體層。此外，TiN層18之垂直方向的上表面位置以蝕刻成為比Si柱12a至12d的中間位置更上方為佳。
接著，如圖5D所示，形成上表面位置位於N+層13a至13d之下端附近的SiO2層20。再者，整體覆蓋氮化矽(SiN)層(未圖示)，並且，藉由CMP法進行研磨至上表面位置成為遮罩材料層14a至14d的上表面位置。再者，藉由RIE法對SiN進行蝕刻，藉此，在N+層13a至13d及遮罩材料層14a至14d的側面，形成Si柱12a、12b間相連且Si柱12c、12d間相連，而Si柱12a、12c間分離且Si柱12b、12d間分離的SiN層21a(申請專利範圍之「第二遮罩材料層」的一例)、21b(申請專利範圍之「第三遮罩材料層」的一例)。俯視觀察下，Si柱12a至12d沿X-X’線方向及Y-Y’線方向充分地分離時，SiN層21a、21b係形成為以相等寬度包圍Si柱12a至12d周圍。此相等寬度的長度係如圖(a)所示之L3(申請專利範圍之「第三長度」的一例)。如圖(a)所示，若使包圍Si柱12a、12b之HfO2層17的外周線與X-X’線之交點間的長度L1(申請專利範圍之「第一長度」的一例)小於L3的二倍，則藉此可使SiN層21a在Si柱12a、12b間相連地形成，同樣地，可使SiN層21b在Si柱12c、12d間相連地形成。並且，如圖(a)所示，若使包圍Si柱12a、12c之HfO2層17的外周線與Y-Y’線之交點間的長度L2(申請專利範圍之「第二長度」的一例)大於L3的二倍，則藉此可使SiN層21a、21b在Si柱12a、12c間分離地形成，且在Si柱12b、12d間分離地形成。
接著，如圖5E所示，以SiN層21a、21b、遮罩材料層14a至14d作為遮罩，對SiO2層20、TiN層18進行蝕刻，形成包圍Si柱12a、 12b的SiO2層20a、TiN層18a(申請專利範圍之「第一閘極導體層」的一例)，且形成包圍Si柱12c、12d的SiO2層20b、TiN層18b(亦與TiN層18a同為申請專利範圍之「第一閘極導體層」的一例)。再者，將SiN層21a、21b及SiO2層20a、20b去除。
接著，如圖5F所示，將SiO2層23(申請專利範圍之「第二絕緣層」的一例)形成為其上表面位置成為TiN層18a、18b的上表面。
接著，如圖5G所示，對高於SiO2層23的HfO2層17進行蝕刻，而形成HfO2層17a(申請專利範圍之「第一閘極絕緣層」的一例)。再者，於整體形成HfO2層17b(申請專利範圍之「第二閘極絕緣層」的一例)。再者，藉由CVD法於整體覆蓋TiN層(未圖示)。再者，藉由CMP法及RIE法，對TiN層進行蝕刻至其上表面位置成為N+層13a、13d的下端附近。再者，藉由與圖5D中形成SiN層21a、21b之相同的方法，形成包圍N+層13a、13b及遮罩材料層14a、14b的側面且相連的SiN層27a(申請專利範圍之「第四遮罩材料層」的一例)。同樣地，形成包圍N+層13c、13d及遮罩材料層14c、14d之側面且相連的SiN層27b(申請專利範圍之「第五遮罩材料層」的一例)。再者，以SiN層27a、27b作為遮罩，對TiN層進行蝕刻，而形成TiN層26a(申請專利範圍之「第三閘極導體層」的一例)、26b(申請專利範圍之「第四閘極導體層」的一例)。
接著，如圖5H所示，在TiN層26a、26b與SiN層27a、27b的側面間及周邊，形成包含空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc(申請專利範圍之「第一空孔」的一例)的SiO2層29。圖(d)係沿著圖(a)之X1-X1’線的剖面圖(圖5I中亦相同)。在此，空孔31aa、 31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc的上端位置係形成為低於圖(d)之虛線所示之TiN層26a、26b的上端位置。
接著，如圖5I所示，對遮罩材料層14a至14d進行蝕刻而形成接觸孔30a、30b、30c、30d。
接著，如圖5J所示，形成經由接觸孔30a、30c而與N+層13a、13c連結的位元線BL1的導體層31a(申請專利範圍之「第一配線導體層」的一例)，以及經由接觸孔30b、30d而與N+層13b、13d連結的位元線BL2的導體層31b(申請專利範圍之「第二配線導體層」的一例)。再者，在位元線BL1的導體層31a、位元線BL2的導體層31b間，形成包含空孔34a、34b、34c(申請專利範圍之「第二空孔」的一例)的SiO2層29。藉此，在基板10上形成動態快閃記憶體。TiN層26a、26b係成為字元線WL1、WL2的導體層，TiN層18a、8b係成為金屬板線PL1、PL2的導體層，N+層11a係成為源極線SL的導體層。
在此，圖1中，金屬板線PL所連接之第一閘極導體層5a之垂直方向的長度係大於字元線WL所連接之第二閘極導體層5b之垂直方向的長度以使CPL>CWL為佳。然而，只要附加金屬板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
此外，使用圖2顯示了抹除動作，使用圖3顯示了寫入動作，使用圖4顯示了讀取動作中對於源極線SL、金屬板線PL、字元線WL、位元線BL的施加電壓例。惟若可獲得抹除、寫入、讀取之各種基本動作，則亦可改變對於此等源極線SL、金屬板線PL、字元線WL、位元線BL的 施加電壓。此外，圖1中，垂直方向上被絕緣層6包圍之部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係相連地形成。藉此，通道區域7的第一通道區域7a及第二通道區域7b係在垂直方向上藉由被絕緣層6包圍的區域而連結。
此外，如圖5A所示，圖5J中的N+層11a係在形成Si柱12a至12d的步驟之前形成。相對於此，亦可在例如形成Si柱12a至12d之後等的步驟中形成。同樣地，圖5J中之N+層13a至13d係使用形成Si柱12a至12d之步驟之前所形成的N+層13而形成。相對於此，N+層13a至13d亦可在例如形成Si柱TiN層26a、26b之後等的步驟中形成。
此外，本實施型態中，俯視下，Si柱12a至12d係配置成正方格狀，但亦可配置成斜向格狀。配置成斜向格狀時，連結於Si柱12a、12b的Si柱(未圖示)係沿X-X’線方向排列成鋸齒狀。同樣地，連結於Si柱12c、12d的Si柱(未圖示)係沿X-X’線方向排列成鋸齒狀。此時，即使為鋸齒狀的配置，圖5D中的L1、L2、L3的關係亦可獲得維持。本發明的其他實施型態中此亦相同。
此外，圖5I中，空孔31aa、31ab、31ac、31ba、31bb、31bc、31ca、31cb、31cc係彼此獨立地形成。相對於此，亦可將Si柱12a、12c間及Si柱12b、12d間的距離增大，而將空孔31aa、31ab、31ac間連結地形成，將空孔31ba、31bb、31bc間連結地形成，將空孔31ca、31cb、31cc間連結地形成。
此外，如圖5G所示，TiN層18a與TiN層26a之間的絕緣係藉由覆蓋於TiN層18a上的SiO2層23及閘極絕緣層的HfO2層17b來 達成。相對於此，TiN層18a與TiN層26a間的絕緣亦可形成為僅由HfO2層17b來達成。
本實施型態係提供下列特徵。
(特徵一)
本實施型態的動態快閃記憶體單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b皆形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於金屬板線PL，第二閘極導體層5b係連接於字元線WL。本動態快閃記憶體單元係具有連接有金屬板線PL之第一閘極導體層5a的閘極電容大於連接有字元線WL之第二閘極導體層5b之閘極電容的構造。本動態快閃記憶體單元中，第一閘極導體層、第二閘極導體層係沿垂直方向層積。因此，即使為連接有金屬板線PL之第一閘極導體層5a的閘極電容大於連接有字元線WL之第二閘極導體層5b之閘極電容的構造，俯視觀察時，記憶體單元面積亦不會增大。藉此，即可同時實現動態快閃記憶體單元的高性能化及高密集化。
(特徵二)
注目於本發明第一實施型態之動態快閃記憶體單元之金屬板線PL所連接之第一閘極導體層5a時，可知有下列(1)至(5)的五種作用。
(1)在動態快閃記憶體單元進行寫入、讀取動作之際，字元線WL的電壓會上下振盪。此時，金屬板線PL係負擔減低字元線WL與通道區域7之間之電容耦合比的作用。結果，可顯著地抑制字元線WL之電壓上下振盪 之際之通道區域7之電壓變化的影響。藉此，可將顯示邏輯“0”與“1”之字元線WL之SGT電晶體的臨限值電壓差增大。此係致使動態快閃記憶體單元之動作差分邊限的擴大。
(2)在動態快閃記憶體單元進行抹除、寫入、讀取動作之際，連接有金屬板線PL之第一閘極導體層5a以及連接有字元線WL之第二閘極導體層5b的兩者係作為SGT電晶體的閘極而作用。電流從位元線BL流向源極線SL之際，可抑制SGT電晶體之短通道效應(Short Channel Effect)。如此，藉由連接有金屬板線PL的第一閘極導體層5a，可抑制短通道效應。藉此，可謀求資料保持特性的提升。
(3)當動態快閃記憶體單元的寫入動作開始時，電洞群逐漸地積蓄至通道區域7，具有金屬板線PL之第一MOS電晶體以及具有字元線WL之第二MOS電晶體的臨限值電壓降低。此時，由於具有金屬板線PL之第一MOS電晶體之臨限值電壓降低，會助長寫入動作時的撞擊游離現象。藉此，金屬板線PL可於寫入時發生正回授作用，可謀求寫入動作的高速化。
(4)已進行“1”的寫入的動態快閃記憶體單元中，具有金屬板線PL之第一MOS電晶體的臨限值電壓降低。結果，對於金屬板線PL施加正偏壓時，恆常地在連接於金屬板線PL之第一閘極導體層5a的內周形成反轉層。結果，滯留於在連接於金屬板線PL之第一閘極導體層5a之內周所形成之反轉層的電子層，即成為導體電波屏障層。藉此，可對於已進行“1”的寫入的動態快閃記憶體單元遮蔽來自其周邊的干擾雜訊。
(5)在動態快閃記憶體單元的寫入動作時，因為撞擊游離現象而產生光子。所產生的光子係被第一閘極導體層5a及第二閘極導體層5b反覆反射， 且朝Si柱2的垂直方向行進。此時，金屬板線PL係對於光子具有光遮蔽效果，以使寫入時所產生的光子不會破壞水平方向上之鄰接記憶體單元的資料。
(特徵三)
如圖5D、圖5E所示，藉由使包圍Si柱12a、12b之HfO2層17之外周線與X-X’線之交點間的長度L1小於Y-Y’線之SiN層21a、21b之寬度L3的二倍，而且使包圍Si柱12a、12c之HfO2層17的外周線與Y-Y’線之交點間的長度L2大於L3的二倍，即可將SiN層21a在Si柱12a、12b間連結而且在Si柱12a、12c間分離地形成。同樣地，可將SiN層21b在Si柱12c、12d間連結而且在Si柱12a、12c間分離地形成。SiN層21a、21b係對於Si柱12a至12d自行對準地形成。因此，以SiN層21a、21b作為蝕刻遮罩形成的金屬板線PL而且為閘極導體層的TiN層18a、18b係對於Si柱12a至12d自行對準地形成。藉由此自行對準而形成TiN層18a、18b，可謀求動態快閃記憶體的高密集化。再者，形成TiN層18a、18b時，由於不需要微影步驟中的遮罩圖案，故可謀求使用之遮罩的低成本化。
(特徵四)
如圖5G所示，屬於字元線WL且為閘極導體層的TiN層26a係藉由與TiN層26b分離且對於Si柱12a、12b自行對準而於Si柱12a、12b間連結地形成。同樣地，TiN層26b係藉由與TiN層26a分離且對於Si柱12c、12d自行對準而於Si柱12c、12d間連結地形成。藉此，可謀求動態快閃記憶體的高密集化。再者，TiN層26a、26b的形成係與TiN層18a、18b的形成同樣地不需要微影步驟中的遮罩圖案，故可謀求所使用之遮罩 的低成本化。再者，俯視觀察時，屬於字元線WL且為閘極導體層的TiN層26a、26b係與屬於金屬板線PL且為閘極導體層的TiN層18a、18b重疊地形成。藉此，可謀求動態快閃記憶體的高密集化。
使用圖6A至圖6C來顯示第二實施型態之動態快閃記憶體的製造方法。(a)係俯視圖，(b)係沿著(a)之X-X’線的剖面圖，(c)係沿著(a)之Y-Y’線的剖面圖。
進行圖5A至圖5C所示的步驟。接著，如圖6A所示，將垂直方向高於TiN層18之上表面的HfO2層17去除而形成HfO2層17a。再者，於整體形成HfO2層33。再者，於整體覆蓋TiN層(未圖示)，並且，藉由CMP法進行研磨至其上表面成為遮罩材料層14a至14d的上表面。再者，藉由RIE法進行蝕刻至其上表面位置至N+層13a至13d的下端附近而形成TiN層34。
接著，如圖6B所示，於整體覆蓋氮化矽(SiN層)層(未圖示)，並且，藉由CMP法進行研磨至其上表面位置成為遮罩材料層14a至14d的上表面位置。再者，藉由RIE法對SiN層進行蝕刻，藉此在N+層13a至13d及遮罩材料層14a至14d的側面，形成在Si柱12a、12b間及Si柱12c、12d間連結而在Si柱12a、12c間及Si柱12b、12d間分離的SiN層36a、36b。
接著，如圖6C所示，以SiN層36a、36b及遮罩材料層14a至14d作為遮罩，對TiN層34、HfO2層33、TiN層18進行蝕刻而形成TiN層18c、18d、34a、34b、HfO2層33a、33b。之後，進行與圖5H、圖 5I相同的步驟。藉此，與第一實施型態同樣地在基板10上形成動態快閃記憶體。
本實施型態係提供下列特徵。
圖5所示之動態快閃記憶體的製造方法係分別形成屬於金屬板線PL且為閘極導體層的TiN層18a、18b以及屬於字元線WL且為閘極導體層的TiN層26a、26b。相對於此，本實施型態中，如圖6C所示，係以SiN層36a、36b及遮罩材料層14a至14d作為遮罩，對於TiN層34、HfO2層33、TiN層18一併進行蝕刻，而形成屬於金屬板線PL且為閘極導體層的TiN層18c、18d以及屬於字元線WL且為閘極導體層的TiN層34a、34b。藉此，即易於進行動態快閃記憶體的製造。
(其他實施型態)
另外，本發明中係形成Si柱2、12a至12d，但亦可為除此之外的半導體材料形成的半導體柱。本發明的其他實施型態中此亦相同。
此外，第一實施型態中的N+層3a、3b、11、13亦可由包含供體雜質的Si或其他半導體材料層所形成。此外，N+層3a、3b、11、13亦可由不同的半導體材料層所形成。此外，此等形成方法可藉由磊晶結晶成長法或其他方法來形成N+層。本發明的其他實施型態中此亦相同。
此外，圖5A所示之遮罩材料層14a至14d若為例如SiO2層、氧化鋁(Al2O3、亦稱AlO)層、SiN層等符合本發明之目的的材料，則亦可使用包含單層或複數層構成之有機材料或無機材料的其他材料。本發明的其他實施型態中此亦相同。
此外，圖5A所示之遮罩材料層14a至14d的厚度及形狀係隨著CMP法進行的研磨、RIE法進行的蝕刻、及清洗而變化。此變化若於符合本發明之目的的程度內，則無限制。本發明的其他實施型態中此亦相同。
此外，第一實施型態中使用了TiN層18a、18b作為金屬板線PL及連結於此金屬板線PL的閘極導體層5a。相對於此，亦可組合使用單層或複數層的導體材料層來取代TiN層18a、18b。同樣地，第一實施型態中使用了TiN層26a、26b作為字元線WL及連結於此字元線WL的閘極導體層5b。相對於此，亦可組合使用單層或複數層的導體材料層來取代TiN層18a、18b。本發明的其他實施型態中此亦相同。
此外，圖5D所示的SiN層21a、21b、SiO2層20a、20b以及圖5G所示的SiN層27a、27b，係用以形成TiN層18a、18b、26a、26b的蝕刻遮罩層。若為可獲得本實施型態中之蝕刻遮罩的功能者，則SiN層21a、21b、27a、27b及SiO2層20a、20b亦可使用單層或複數層的其他材料層。本發明的其他實施型態中此亦相同。
此外，第二實施型態中係以包圍Si柱12a至12d之方式形成了成為閘極絕緣層的HfO2層17a、33來作為閘極絕緣層，但亦可分別使用由單層或複數層所構成的其他材料層。本發明的其他實施型態中此亦相同。
此外，第一實施型態中，俯視觀察時，Si柱12a至12d的形狀係圓形。惟，Si柱12a至12d之俯視觀察時的形狀亦可為圓形、橢圓、朝一方向長條延伸之形狀等。再者，即使是與動態快閃記憶體單元區域分 離而形成的邏輯電路區域中，亦可對應於邏輯電路設計，而在邏輯電路區域上混合地形成俯視觀察時形狀不同的Si柱。本發明的其他實施型態中此亦相同。
此外，圖1中，可將第一閘極導體層5a分割為二個以上而分別作為金屬板線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為二個以上而分別作為字元線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。此時，圖5D、圖5E中，藉由TiN層18的蝕刻，俯視下，將包圍SiN層21a、21b的TiN層18沿Y-Y’線方向分割為二個TiN層，將包圍SiN層21c、21d的TiN層18沿Y-Y’線方向分割為二個TiN層而形成。此時，俯視下，SiN層21a、21b與SiN層21c、21d之間亦可連結TiN層而形成。同樣地，圖5G中，亦可將TiN層26a、26b各者分割而形成。本發明的其他實施型態中此亦相同。
此外，第一實施型態中，於抹除動作時將源極線SL設為負偏壓，而去除了屬於浮體FB之通道區域7內的電洞群，但亦可將位元線BL設為負偏壓來取代將源極線SL設為負偏壓，或者，亦可將源極線SL及位元線BL皆設為負偏壓而進行抹除動作。本發明的其他實施型態中此亦相同。
此外，在使用圖2、圖3、圖4所說明的動作中，金屬板線PL的電壓VErasePL亦可無關乎各動作模式施加例如2V的固定電壓。此外，金屬板線PL的電壓VErasePL係可僅在抹除時施加例如0V。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述實施型態係用以說明本發明之一實施例者，非用以限定本發明的範圍。上述實施例及變形例可任意地組合。再者，即使視需要將上述實施型態之構成要件的一部分除外者，亦包含於本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用SGT之記憶裝置的製造方法，可獲得使用高密度且高性能之SGT之記憶裝置的動態快閃記憶體。
10:基板
11a,13a,13b,13c:N+層
12a,12b,12c:Si柱
17a,17b,33:HfO2層
18a,18b,26a,26b:TiN層
23,29:SiO2層
27a,27b:SiN層
30a,30b,30c,30d:接觸孔
31a:位元線BL1的導體層
31b:位元線BL2的導體層
34a,34b,34c:空孔
BL1:位元線
BL2:位元線
PL1:金屬板線
PL2:金屬板線
SL:源極線
WL1:字元線
WL2:字元線

Claims (10)

  1. 一種包含柱狀半導體元件之記憶裝置的製造方法，該記憶裝置係進行：資料保持動作，係控制對於第一閘極導體層、第二閘極導體層、第三閘極導體層、第四閘極導體層、第一雜質區域及第二雜質區域施加的電壓，而將藉由撞擊游離現象或閘極引發汲極洩漏電流所形成的電洞群保持在第一半導體柱、第二半導體柱、第三半導體柱及第四半導體柱的任一者或各者的內部；及資料抹除動作，係控制對於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質區域施加的電壓，而將前述電洞群從前述第一至第四半導體柱的任一者或各者的內部予以去除；前述製造方法係具有下列步驟：在基板上形成前述第一半導體柱和前述第二半導體柱、及前述第三半導體柱和前述第四半導體柱的步驟，前述第一半導體柱和第二半導體柱係朝垂直方向站立，而且俯視觀察時在第一方向上鄰接地配置，前述第三半導體柱和第四半導體柱係在平行於前述第一方向的第二方向上鄰接地配置；形成包圍著前述第一半導體柱至第四半導體柱的第一絕緣層的步驟；形成前述第一閘極導體層和前述第二閘極導體層的步驟，前述第一閘極導體層係包圍前述第一絕緣層，而且在垂直方向上，其上表面位置位於前述第一半導體柱至第四半導體柱的下方，而且在前述第一方向上於前述第一半導體柱和前述第二半導體柱之間相連著，前述第二閘極導體層係在前述第二方向上之前述第三半導體柱和前述第四半導體柱之間相連著； 將垂直方向上的前述第一閘極導體層、和比前述第二閘極導體層更上部的前述第一絕緣層進行蝕刻，而於前述第一半導體柱至第四半導體柱的下部形成第一閘極絕緣層的步驟；以在垂直方向上與前述第一閘極絕緣層相接而且包圍第一半導體柱至第四半導體柱之側面之方式形成第二閘極絕緣層的步驟；形成前述第三閘極導體層和前述第四閘極導體層的步驟，前述第三閘極導體層係包圍前述第二閘極絕緣層，而且在垂直方向上，其上表面位置位於前述第一半導體柱至第四半導體柱的頂部下方，而且在前述第一方向上於前述第一半導體柱和前述第二半導體柱之間相連著，而且在垂直方向上與前述第一閘極導體層分離，前述第四閘極導體層係在排列於前述第二方向之前述第三半導體柱和前述第四半導體柱之間相連著，且在垂直方向上與前述第二閘極導體層分離；在形成前述第一至第四半導體柱之前或之後，形成和前述第二半導體柱、前述第三半導體柱及前述第四半導體柱之底部相連之前述第一雜質區域的步驟；在形成前述第一至第四半導體柱之前或之後，在前述第一至第四半導體柱之頂部的各者形成前述第二雜質區域的步驟；及形成第一配線導體層和第二配線導體層的步驟，前述第一配線導體層係與前述第一半導體柱及前述第三半導體柱之頂部的前述第二雜質區域相連，前述第二配線導體層係與前述第二半導體柱及前述第四半導體柱之頂部的前述第二雜質區域相連。
  2. 如請求項1所述之包含柱狀半導體元件之記憶裝置的製造方法，其中，於俯視觀察時，包圍前述第一半導體柱及前述第二半導體柱之前述第一閘極絕緣層的二條外周線與連結前述第一半導體柱和前述第二 半導體柱之中心之第一線之交點之中相向之二點間的第一長度，係比包圍前述第一半導體柱及前述第三半導體柱之前述第二閘極絕緣層的二條外周線與連結前述第一半導體柱和前述第三半導體柱之中心之第二線之交點之中相向之二點間的第二長度更小；前述第二長度係比位於前述第二線上且包圍前述第一半導體柱之前述第一閘極導體層之厚度的第三長度的二倍更大；前述第一長度係比前述第三長度的二倍更小。
  3. 如請求項2所述之包含柱狀半導體元件之記憶裝置的製造方法，係具有下列步驟：在形成前述第一閘極絕緣層之後，於前述第一閘極絕緣層的外周部，形成其上表面位置在垂直方向上成為前述第一閘極導體層及前述第二閘極導體層之上端之第一導體層的步驟；形成第一遮罩材料層、第二遮罩材料層及第三遮罩材料層的步驟，前述第一遮罩材料層係位於前述第一至第四半導體柱的頂部上，前述第二遮罩材料層係包圍前述第一至第四半導體柱的側面，且在前述第一半導體柱和前述第二半導體柱之間相連著，前述第三遮罩材料層係在前述第三半導體柱和前述第四半導體柱之間相連著，而且與前述第二遮罩材料層分離；及以前述第一遮罩材料層、前述第二遮罩材料層及前述第三遮罩材料層作為遮罩，將前述第一導體層進行蝕刻，而形成前述第一閘極導體層及前述第二閘極導體層的步驟。
  4. 如請求項2所述之包含柱狀半導體元件之記憶裝置的製造方法，係具有下列步驟： 在形成前述第二閘極絕緣層之後，於前述第二閘極絕緣層的外周部，形成其上表面位置在垂直方向上位於前述第二雜質區域之下端附近之第二導體層的步驟；以彼此分離之方式形成第一遮罩材料層、第四遮罩材料層及第五遮罩材料層的步驟，前述第一遮罩材料層係在前述第二導體層上且位於前述第一至第四半導體柱的頂部上，前述第四遮罩材料層係包圍前述第一至第四半導體柱的側面，且在前述第一半導體柱和前述第二半導體柱之間相連著，前述第五遮罩材料層係在前述第三半導體柱和前述第四半導體柱之間相連著；及以前述第一遮罩材料層、前述第四遮罩材料層及前述第五遮罩材料層作為遮罩，將前述第二導體層進行蝕刻，而形成前述第三閘極導體層及前述第四閘極導體層的步驟。
  5. 如請求項2所述之包含柱狀半導體元件之記憶裝置的製造方法，係具有下列步驟：對於頂部上形成有第一遮罩材料層的前述第一至第四半導體柱，在形成前述第一閘極絕緣層之後，於前述第一閘極絕緣層的外周部，形成其上表面位置在垂直方向上位於前述第一至第四半導體柱的中間位置附近之第三導體層的步驟；將較前述第三導體層還上方的前述第一閘極絕緣層去除，並在前述第三導體層之上形成第二絕緣層的步驟；在前述第二絕緣層上，形成在垂直方向上其上表面接近前述第二雜質區域之下端之第四導體層的步驟；以彼此離開之方式形成第六遮罩材料層及第七遮罩材料層的步驟，前述第六遮罩材料層係形成為包圍前述第四導體層之上的前述第一與第二半 導體柱的側面，且在前述第一半導體柱和前述第二半導體柱之間相連著，前述第七遮罩材料層係形成為包圍前述第四導體層之上的前述第三與第四半導體柱的側面，且在前述第三半導體柱和前述第四半導體柱之間相連著；及以前述第一遮罩材料層、前述第六遮罩材料層及前述第七遮罩材料層作為遮罩，將前述第三導體層、前述第二絕緣層及前述第四導體層進行蝕刻，而形成前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層及前述第四閘極導體層的步驟。
  6. 如請求項1所述之包含柱狀半導體元件之記憶裝置的製造方法，其中，與前述第一雜質區域相連的配線係源極線，與前述第二雜質區域相連的配線係位元線，與前述第一閘極導體層和前述第二閘極導體層相連之配線、及與前述第三閘極導體層和前述第四閘極導體層相連之配線的一方若為字元線，則另一方形成為第一驅動控制線；藉由對於前述源極線、前述位元線、前述第一驅動控制線及前述字元線施加的電壓，選擇性地進行前述資料抹除動作和前述記資料保持動作。
  7. 如請求項1所述之包含柱狀半導體元件之記憶裝置的製造方法，其中，前述第一閘極導體層、與前述第一至第四半導體柱之間的第一閘極電容，係形成為比前述第二閘極導體層、與前述第一至第四半導體柱之間的第二閘極電容更大。
  8. 如請求項1所述之包含柱狀半導體元件之記憶裝置的製造方法，其中，於俯視觀察時，在前述第三閘極導體層與前述第四閘極導體層之間形成第一空孔。
  9. 如請求項1所述之包含柱狀半導體元件之記憶裝置的製造方法，其中，於前述第一配線導體層與前述第二配線導體層之間形成第二空孔。
  10. 如請求項5所述之包含柱狀半導體元件之記憶裝置的製造方法，其中，前述第二絕緣層係由與前述第一至第四半導體柱相連的前述第二閘極絕緣層所形成。
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