WO2022158236A1 - 光検出装置及び電子機器 - Google Patents

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WO2022158236A1
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isolation region
floating diffusion
photoelectric conversion
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雄一朗 鈴木
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ソニーセミコンダクタソリューションズ株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a photodetector and an electronic device, and more particularly to a photodetector and an electronic device capable of suppressing dark current.
  • an element such as a photodiode or a transistor is provided for each pixel, and a configuration has been proposed in which an element isolation region is provided to electrically isolate adjacent pixels (see, for example, Patent Document 1). ).
  • the present disclosure has been made in view of such circumstances, and is intended to suppress dark current.
  • a photodetector includes a substrate, a plurality of photoelectric conversion regions formed in the substrate, a first-conductivity-type floating diffusion region connected to the photoelectric conversion regions, and and a second conductivity type region formed between the floating diffusion region and the element isolation region. At least part of the isolation region is a photodetector covered with a negative fixed charge film.
  • a plurality of photoelectric conversion regions formed on a substrate, a first-conductivity-type floating diffusion region connected to the photoelectric conversion regions, and a groove formed in the substrate include: and a second conductivity type region formed between the floating diffusion region and the element isolation region, wherein the element At least part of the isolation region is covered with a negative fixed charge film.
  • An electronic device includes a substrate, a plurality of photoelectric conversion regions formed on the substrate, a first-conductivity-type floating diffusion region connected to the photoelectric conversion regions, and an element isolation region formed in a trench for isolating between the photoelectric conversion regions; and a second conductivity type region formed between the floating diffusion region and the element isolation region, the element isolation At least part of the area is an electronic device equipped with a photodetector covered with a negative fixed charge film.
  • a plurality of photoelectric conversion regions formed on a substrate, a first-conductivity-type floating diffusion region connected to the photoelectric conversion regions, and a groove formed in the substrate include: and a second conductivity type region formed between the floating diffusion region and the element isolation region. At least part of the area is mounted with a photodetector covered with a negative fixed charge film.
  • the photodetector and the electronic device may be independent devices, or may be internal blocks forming one device.
  • FIG. 1 is a diagram illustrating a configuration example of a photodetector to which the present disclosure is applied;
  • FIG. It is a figure which shows the structure of the pixel of the present condition. It is a figure which shows the structure of the pixel of the present condition.
  • 1 is a diagram illustrating a first example of a pixel configuration to which the present disclosure is applied;
  • FIG. 4 is a diagram illustrating a second example of a pixel configuration to which the present disclosure is applied;
  • FIG. 7 is a diagram illustrating a third example of a pixel configuration to which the present disclosure is applied;
  • FIG. 10 is a diagram illustrating a fourth example of a pixel configuration to which the present disclosure is applied;
  • FIG. 10 is a diagram illustrating a fifth example of a pixel configuration to which the present disclosure is applied;
  • FIG. 11 is a diagram illustrating a sixth example of a pixel configuration to which the present disclosure is applied;
  • FIG. 11 is a diagram illustrating a seventh example of a pixel configuration to which the present disclosure is applied;
  • FIG. 4 is a diagram showing an example of a layout of pixels;
  • FIG. 4 is a diagram illustrating a first example of a cross section of a pixel to which the present disclosure is applied;
  • FIG. 4 is a diagram illustrating a second example of a cross section of a pixel to which the present disclosure is applied; It is a figure which shows the structural example of the electronic device which mounts the photodetector to which this indication is applied.
  • FIG. 1 is a diagram showing a configuration example of a photodetector to which the present disclosure is applied.
  • a solid-state imaging device 10 is a CMOS (Complementary Metal Oxide Semiconductor) type solid-state imaging device, and is an example of a photodetector to which the present disclosure is applied.
  • the solid-state imaging device 10 includes a pixel array section 21 , a vertical driving section 22 , a column signal processing section 23 , a horizontal driving section 24 , an output section 25 and a control section 26 .
  • the pixel array section 21 has a plurality of pixels 100 two-dimensionally arranged in a matrix on a substrate made of silicon (Si).
  • the pixel 100 has a photoelectric conversion region made up of a photodiode and a plurality of pixel transistors.
  • a pixel transistor is composed of a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor.
  • a pixel drive line 41 is formed for each row and connected to the vertical drive section 22, and a vertical signal line 42 is formed for each column. and connected to the column signal processing unit 23 .
  • the vertical driving section 22 is configured by a shift register, an address decoder, etc., and drives each pixel 100 arranged in the pixel array section 21 . Pixel signals output from the pixels 100 selectively scanned by the vertical driving section 22 are supplied to the column signal processing section 23 through the vertical signal lines 42 .
  • the column signal processing unit 23 performs predetermined signal processing on pixel signals output from each pixel 100 in the selected row through the vertical signal line 42 for each pixel column of the pixel array unit 21, and processes the pixel signals after the signal processing. Hold the signal temporarily. Specifically, the column signal processing unit 23 performs at least noise removal processing, for example, correlated double sampling (CDS) processing, as signal processing.
  • CDS correlated double sampling
  • the column signal processing unit 23 may be provided with, for example, an AD conversion (Analog/Digital Conversion) function to output the signal level as a digital signal.
  • AD conversion Analog/Digital Conversion
  • the horizontal driving section 24 is composed of a shift register, an address decoder, etc., and selects unit circuits corresponding to the pixel columns of the column signal processing section 23 in order. Pixel signals processed by the column signal processing unit 23 are output to the output unit 25 through the horizontal signal line 51 by selective scanning by the horizontal driving unit 24 .
  • the output unit 25 performs predetermined signal processing on the pixel signals that are sequentially input from each of the column signal processing units 23 through the horizontal signal line 51 and outputs them.
  • the control unit 26 includes a timing generator or the like that generates various timing signals, and controls the vertical driving unit 22, the column signal processing unit 23, the horizontal driving unit 24, and the like based on the various timing signals generated by the timing generator. Drive control.
  • FIGS. 2 and 3 configurations of conventional pixels are shown in FIGS. 2 and 3.
  • FIG. 4 to 13 The configuration of a pixel 100 to which the present disclosure is applied is shown in FIGS. 4 to 13.
  • FIG. 4 to 13 The configuration of a pixel 100 to which the present disclosure is applied is shown in FIGS. 4 to 13.
  • a floating diffusion region (FD: Floating Diffusion) 112 by a transfer transistor 121 .
  • the reset transistor 122 appropriately initializes (resets) the floating diffusion region 112 .
  • the floating diffusion region 112 is a charge-voltage conversion region that converts the charge transferred from the photoelectric conversion region via the transfer transistor 121 into a voltage signal (electrical signal) and outputs the voltage signal.
  • the floating diffusion region 112 is connected to an amplification transistor (not shown), and when a selection transistor (not shown) connected between the amplification transistor and the vertical signal line 42 is in a selected state, output from the amplification transistor The resulting signal is read out to the column signal processing section 23 via the vertical signal line 42 .
  • the upper part shows the cross-sectional configuration of the main part of the pixel
  • the lower part shows the planar layout
  • an n-type floating diffusion region 112 is formed in a p-type well region 111 in a substrate on which pixels are formed.
  • an element isolation region 113, an element isolation region 115, and an element isolation region 116 are formed in trenches formed in the depth direction.
  • the element isolation region 113 has an element isolation structure that is FFTI (Front Full Trench Isolation), and at least a part of the region is covered with a negative fixed charge film 114 .
  • the isolation regions 115 and 116 have an isolation structure that is STI (Shallow Trench Isolation).
  • a negative fixed charge film 114 is formed at the interface between the isolation region 113 and the isolation region 115, and the pn junction between the p-type well region 111 and the n-type floating diffusion region 112 is formed. The distance from the depletion layer of the part is far.
  • the negative fixed charge film 114 may be difficult to form at the position of the interface between the element isolation regions 113 and 115.
  • the negative fixed charge film 114 enters into the separation region 115 (A in FIG. 3).
  • the negative fixed charge film 114 has a structure close to the depletion layer of the pn junction between the p-type well region 111 and the n-type floating diffusion region 112 (see FIG. 3). dashed lines A1, A2). Therefore, the negative fixed charge film 114 increases the electric field of the depletion layer of the pn junction and increases the dark current (hereinafter referred to as FD dark current) of the floating diffusion region 112 .
  • FIG. 4 is a diagram showing a first example of the configuration of a pixel 100 to which the present disclosure is applied.
  • the cross-sectional configuration of the main part of the pixel 100 is shown in the upper part, and the planar layout is shown in the lower part.
  • the relationship between the cross section and the planar layout is the same in FIGS. 5 to 10 described later.
  • an n-type floating diffusion region 112 is formed in a p-type well region 111 in a substrate 110 on which pixels 100 are formed.
  • the floating diffusion region 112 is formed by ion-implanting n-type impurities into the well region 111 at a high concentration.
  • an element isolation region 113 In the substrate 110, an element isolation region 113, an element isolation region 115, and an element isolation region 116 are formed in trenches formed in the depth direction.
  • the element isolation region 113 has an element isolation structure that is FFTI.
  • the element isolation region 113 is formed by embedding an insulating film in the trench.
  • an insulating film for example, silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), resin, or the like can be used.
  • the negative fixed charge film 114 is a film having a negative fixed charge.
  • the material of the negative fixed charge film 114 is at least one of silicon (Si), hafnium (Hf), aluminum (Al), tantalum (Ta), titanium (Ti), yttrium (Y), and lanthanide elements.
  • An insulating film containing one element can be used.
  • the element isolation region 115 and the element isolation region 116 have an element isolation structure that is STI.
  • the element isolation region 115 and the element isolation region 116 are formed by burying insulating films in trenches formed on both left and right sides of the floating diffusion region 112 .
  • an oxide film such as silicon oxide, silicon nitride, or silicon oxynitride can be used.
  • FFTI is a structure in which the element isolation region is processed with a full trench from the surface side and an insulating film is embedded in it.
  • STI has a structure in which a shallow trench is formed in an element isolation region and an insulating film is embedded in the trench.
  • the element isolation regions 113 and 115 have element isolation structures with different trench depths and different forming methods.
  • a p-type region 111A is formed between the n-type floating diffusion region 112 and the element isolation region 115 in the substrate 110 .
  • a negative diffusion region 111A is formed near the pn junction between the p-type well region 111 and the n-type floating diffusion region 112. can be configured without the fixed charge film 114 . Thereby, FD dark current can be suppressed.
  • the impurity concentration of the p-type region 111A formed on the left side wall of the n-type floating diffusion region 112 is the same as the pn junction interface between the p-type well region 111 and the n-type floating diffusion region 112. It becomes higher than the impurity concentration of the p-type region 111B. Further, by pinning the p-type region 111A, deterioration of fixed noise such as white spots can be suppressed even if the negative fixed charge film 114 exists.
  • FIG. 5 is a diagram showing a second example of the configuration of the pixel 100 to which the present disclosure is applied. In FIG. 5, portions different from the configuration of FIG. 4 described above will be described.
  • 5A has a configuration in which a part of the negative fixed charge film 114 enters into the element isolation region 115 as compared with the configuration of FIG. 4A.
  • the negative fixed charge film 114 does not exist in the vicinity of the pn junction. Thereby, FD dark current can be suppressed.
  • FIG. 6 is a diagram showing a third example of the configuration of the pixel 100 to which the present disclosure is applied. In FIG. 6, portions different from the configuration of FIG. 5 described above will be described.
  • FIG. 6 a part of the negative fixed charge film 114 enters into the element isolation region 115 as compared with the configuration of FIG. 5, but the cross-sectional shape is different.
  • the p-type region 111A is formed between the n-type floating diffusion region 112 and the element isolation region 115, so that the negative fixed charge Membrane 114 may be configured so that it is not in the vicinity of the pn junction. Thereby, FD dark current can be suppressed.
  • FIG. 7 is a diagram showing a fourth example of the configuration of the pixel 100 to which the present disclosure is applied. In FIG. 7, portions different from the configuration of FIG. 5 described above will be described.
  • a p-type region 111C is formed as a p-type region not only on the left side wall of the floating diffusion region 112 but also on the right side thereof as compared with the configuration of FIG.
  • the p-type region 111A is formed between the n-type floating diffusion region 112 and the isolation region 115.
  • the negative fixed charge film 114 can be configured not to exist in the vicinity of the pn junction. Thereby, FD dark current can be suppressed.
  • FIG. 8 is a diagram showing a fifth example of the configuration of the pixel 100 to which the present disclosure is applied. In FIG. 8, portions different from the configuration in FIG. 6 described above will be described.
  • a p-type region 111C is also formed as a p-type region on the right side wall of the floating diffusion region 112, unlike the configuration of FIG.
  • the p-type region 111A is formed between the n-type floating diffusion region 112 and the isolation region 115.
  • the negative fixed charge film 114 can be configured not to exist in the vicinity of the pn junction. Thereby, FD dark current can be suppressed.
  • the right sidewall side (photoelectric conversion region side) of the floating diffusion region 112 is separated by the element isolation region 116, and the left and right sides of the floating diffusion region 112 are separated by the element isolation region.
  • a p-type region 111C is formed on the right side wall (photoelectric conversion region side), and the p-type region 111C is formed between the floating diffusion region 112 and the photoelectric conversion region. You can separate them.
  • FIG. 9 is a diagram showing a sixth example of the configuration of the pixel 100 to which the present disclosure is applied. In FIG. 9, portions different from the configuration of FIG. 7 described above will be described.
  • the width of the element isolation region 115 is different from that of the configuration of FIG. That is, in the configuration of FIG. 7, the width of the element isolation region 115 is larger than the width of the element isolation region 113, but in the configuration of FIG. width.
  • the p-type region 111A is formed between the n-type floating diffusion region 112 and the element isolation region 115.
  • the negative fixed charge film 114 can be configured so as not to exist near the pn junction. Thereby, FD dark current can be suppressed.
  • FIG. 10 is a diagram showing a seventh example of a pixel configuration to which the present disclosure is applied. In FIG. 10, portions different from the configuration of FIG. 7 described above will be described.
  • the element isolation region 115 has a tapered shape in which the width becomes narrower as it approaches the element isolation region 113 in the depth direction, compared to the configuration of FIG. As described above, even when the element isolation region 115 has a tapered shape, the p-type region 111A is formed between the n-type floating diffusion region 112 and the element isolation region 115, so that the negative fixed charge film 114 can be configured so as not to exist in the vicinity of the pn junction. Thereby, FD dark current can be suppressed.
  • the device isolation region 115 has a tapered shape. For example, other shapes may be used.
  • FIG. 11 is a diagram showing an example layout of the pixel 100.
  • FIG. FIG. 11 shows an enlarged view of a partial region of the pixel 100 in which the element isolation regions 115 are formed in a grid pattern.
  • 12 and 13 show the XX' section of the enlarged view of the pixel 100 of FIG.
  • a p-type region 111A is formed on the left side wall of an n-type floating diffusion region 112, and a negative fixed charge film 114 is formed near the pn junction. It has a configuration that does not exist in A p-type region 111C is formed on the right side wall of the floating diffusion region 112 to separate the n-type floating diffusion region 112 and the n-type photoelectric conversion region 151 from each other.
  • An element isolation region 116 may be formed on the right side wall to isolate the n-type floating diffusion region 112 and the n-type photoelectric conversion region 151 .
  • the p-type region 111A is formed between the n-type floating diffusion region 112 and the element isolation region 115, and the p-type well region 111 and the n-type floating diffusion region 111A are formed.
  • the FD dark current is suppressed by adopting a structure in which the negative fixed charge film 114 does not exist in the vicinity of the pn junction with the diffusion region 112 .
  • the period during which charges are held in the floating diffusion region 112 is long, so if the FD dark current increases, noise increases during the charge accumulation period. was a big problem, but we can solve this problem. Further, by pinning the p-type region 111A, deterioration of fixed noise such as white spots can be suppressed even if the negative fixed charge film 114 exists.
  • the element isolation region 113 has an element isolation structure of FFTI and the element isolation region 115 has an element isolation structure of STI.
  • the isolation structure is not limited to this. That is, any structure having an element isolation region that separates pixels (photoelectric conversion regions) and a negative fixed charge film formed so as to cover the element isolation region may be used. Isolation) or other device isolation structure may be used.
  • the element isolation region 113 having the element isolation structure of FFTI and the element isolation region 115 having the element isolation structure of STI form a two-stage configuration is not limited to a two-stage configuration. That is, depending on the manufacturing process, such a two-stage structure may be used, but any structure having an element isolation region and a negative fixed charge film formed so as to cover the element isolation region may be used.
  • a configuration without a certain element isolation structure (single stage configuration) or a configuration with another element isolation structure (three or more stages configuration) may be used.
  • CMOS-type solid-state imaging device has been described as the solid-state imaging device 10.
  • a back-illuminated structure in which light is incident from the upper layer (back side) on the side opposite to the side (front side) can be employed.
  • the CMOS solid-state imaging device may have a surface illumination type structure in which the light incident side is the wiring layer side (surface side).
  • the solid-state imaging device 10 is an example of a photodetector to which the present disclosure is applied. That is, the photodetector to which the present disclosure is applied can be applied not only to the solid-state imaging device 10 but also to a device that detects light, such as a ranging sensor using an IR laser.
  • FIG. 14 is a diagram illustrating a configuration example of an electronic device equipped with a photodetector to which the present disclosure is applied.
  • an electronic device 1000 includes an optical system 1011 including a lens group, a photodetector 1012 having a function corresponding to the solid-state imaging device 10 in FIG. It has an imaging system consisting of In the electronic device 1000, in addition to the imaging system, a CPU (Central Processing Unit) 1010, a frame memory 1014, a display 1015, an operation system 1016, an auxiliary memory 1017, a communication I/F 1018, and a power supply system 1019 are connected via a bus 1020. It becomes the composition connected mutually.
  • a CPU Central Processing Unit
  • a CPU 1010 controls the operation of each part of the electronic device 1000 .
  • the optical system 1011 takes in incident light (image light) from a subject and forms an image on the photodetection surface of the photodetection element 1012 .
  • the photodetector 1012 converts the amount of incident light imaged on the photodetection surface by the optical system 1011 into an electric signal for each pixel and outputs the electric signal as a pixel signal.
  • the DSP 1013 performs predetermined signal processing on the signal output from the photodetector 1012 .
  • the frame memory 1014 temporarily records image data of still images or moving images captured by the imaging system.
  • a display 1015 is a liquid crystal display or an organic EL display, and displays still images or moving images captured by the imaging system.
  • the operation system 1016 issues operation commands for various functions of the electronic device 1000 according to user's operations.
  • the auxiliary memory 1017 is a storage medium including semiconductor memory such as flash memory, and records image data of still images or moving images captured by the imaging system.
  • the communication I/F 1018 has a communication module compatible with a predetermined communication method, and transmits image data of still images or moving images captured by the imaging system to other devices via a network.
  • the power supply system 1019 appropriately supplies various types of power as operating power to the CPU 1010, DSP 1013, frame memory 1014, display 1015, operation system 1016, auxiliary memory 1017, and communication I/F 1018.
  • the present disclosure can be configured as follows.
  • a substrate a plurality of photoelectric conversion regions formed on the substrate; a first conductivity type floating diffusion region connected to the photoelectric conversion region; an element isolation region formed in a groove formed in the substrate and separating the photoelectric conversion regions; a region of a second conductivity type formed between the floating diffusion region and the element isolation region;
  • the photodetector wherein at least part of the element isolation region is covered with a negative fixed charge film.
  • the impurity concentration of the region of the second conductivity type formed on the sidewall side of the floating diffusion region is higher than the concentration of the impurity region of another region of the second conductivity type forming a junction interface with the floating diffusion region.
  • the element isolation region comprises a first element isolation region and a second element isolation region;
  • the first conductivity type is n-type
  • 10 solid-state imaging device 21 pixel array section, 22 vertical drive section, 23 column signal processing section, 24 horizontal drive section, 25 output section, 26 control section, 100 pixels, 110 substrate, 111 well region, 111A, 111B, 111B p type region, 112 floating diffusion region, 113 element isolation region, 114 negative fixed charge film, 115 element isolation region, 116 element isolation region, 151 photoelectric conversion region, 1000 electronic device, 1012 photodetector

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Abstract

本開示は、暗電流を抑制することができるようにする光検出装置及び電子機器に関する。 基板と、基板に形成された複数の光電変換領域と、光電変換領域に接続される第１導電型の浮遊拡散領域と、基板に形成された溝部内に形成され、光電変換領域の間を分離する素子分離領域と、浮遊拡散領域と素子分離領域との間に形成された第２導電型の領域とを有し、素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている光検出装置が提供される。本開示は、例えば、CMOS型の固体撮像装置に適用することができる。

Description

光検出装置及び電子機器
　本開示は、光検出装置及び電子機器に関し、特に、暗電流を抑制することができるようにした光検出装置及び電子機器に関する。
　固体撮像装置では、フォトダイオードやトランジスタなどの素子が画素ごとに設けられるが、隣接する画素を電気的に分離するために素子分離領域を設けた構成が提案されている（例えば、特許文献１参照）。
特開2019-165066号公報
　ところで、素子分離領域として、負の固定電荷膜で覆われた領域を設けた場合に、ｐｎ接合部の空乏層が負の固定電荷膜と近接すると、空乏層の電界が大きくなり、浮遊拡散領域（FD：Floating Diffusion）の暗電流が増大してしまう。そのため、浮遊拡散領域の暗電流を抑制することが求められていた。
　本開示はこのような状況に鑑みてなされたものであり、暗電流を抑制することができるようにするものである。
　本開示の一側面の光検出装置は、基板と、前記基板に形成された複数の光電変換領域と、前記光電変換領域に接続される第１導電型の浮遊拡散領域と、前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域とを有し、前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている光検出装置である。
　本開示の一側面の光検出装置においては、基板に形成された複数の光電変換領域と、前記光電変換領域に接続される第１導電型の浮遊拡散領域と、前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域とを有して構成され、前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている。
　本開示の一側面の電子機器は、基板と、前記基板に形成された複数の光電変換領域と、前記光電変換領域に接続される第１導電型の浮遊拡散領域と、前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域とを有し、前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている光検出装置を搭載した電子機器である。
　本開示の一側面の電子機器においては、基板に形成された複数の光電変換領域と、前記光電変換領域に接続される第１導電型の浮遊拡散領域と、前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域とを有して構成され、前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている光検出装置が搭載される。
　なお、本開示の一側面の光検出装置及び電子機器は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
本開示を適用した光検出装置の構成例を示す図である。 現状の画素の構成を示す図である。 現状の画素の構成を示す図である。 本開示を適用した画素の構成の第１の例を示す図である。 本開示を適用した画素の構成の第２の例を示す図である。 本開示を適用した画素の構成の第３の例を示す図である。 本開示を適用した画素の構成の第４の例を示す図である。 本開示を適用した画素の構成の第５の例を示す図である。 本開示を適用した画素の構成の第６の例を示す図である。 本開示を適用した画素の構成の第７の例を示す図である。 画素のレイアウトの例を示す図である。 本開示を適用した画素の断面の第１の例を示す図である。 本開示を適用した画素の断面の第２の例を示す図である。 本開示を適用した光検出装置を搭載した電子機器の構成例を示す図である。
＜１．本開示の実施の形態＞
（光検出装置の構成）
　図１は、本開示を適用した光検出装置の構成例を示す図である。
　図１において、固体撮像装置１０は、CMOS(Complementary Metal Oxide Semiconductor)型の固体撮像装置であり、本開示を適用した光検出装置の一例である。固体撮像装置１０は、画素アレイ部２１、垂直駆動部２２、カラム信号処理部２３、水平駆動部２４、出力部２５、及び制御部２６から構成される。
　画素アレイ部２１は、シリコン（Si）からなる基板上に行列状に２次元配列された複数の画素１００を有する。画素１００は、フォトダイオードからなる光電変換領域と、複数の画素トランジスタを有する。画素トランジスタは、転送トランジスタ、リセットトランジスタ、選択トランジスタ、及び増幅トランジスタから構成される。
　画素アレイ部２１には、行列状に２次元配列された複数の画素１００に対し、行ごとに画素駆動線４１が形成されて垂直駆動部２２に接続され、列ごとに垂直信号線４２が形成されてカラム信号処理部２３に接続される。
　垂直駆動部２２は、シフトレジスタやアドレスデコーダ等により構成され、画素アレイ部２１に配列された各画素１００を駆動する。垂直駆動部２２によって選択走査された画素１００から出力される画素信号は、垂直信号線４２を通じてカラム信号処理部２３に供給される。
　カラム信号処理部２３は、画素アレイ部２１の画素列ごとに、選択行の各画素１００から垂直信号線４２を通じて出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、カラム信号処理部２３は、信号処理として少なくとも、ノイズ除去処理、例えば、相関二重サンプリング（CDS：Correlated Double Sampling）処理を行う。
　この相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部２３に、ノイズ除去処理以外に、例えば、AD変換（Analog/Digital Conversion）機能を持たせて、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部２４は、シフトレジスタやアドレスデコーダ等により構成され、カラム信号処理部２３の画素列に対応する単位回路を順番に選択する。水平駆動部２４による選択走査により、カラム信号処理部２３で信号処理された画素信号が水平信号線５１を通じて出力部２５に出力される。
　出力部２５は、カラム信号処理部２３の各々から水平信号線５１を通じて順次入力される画素信号に対して所定の信号処理を行い出力する。
　制御部２６は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号に基づき、垂直駆動部２２、カラム信号処理部２３、及び水平駆動部２４などの駆動制御を行う。
（要部の構成）
　次に、固体撮像装置１０において、画素アレイ部２１に２次元状に配列される画素１００の構成を説明する。ここでは、本開示を適用した画素１００との比較のために、従来の画素の構成を、図２，図３に示している。本開示を適用した画素１００の構成は、図４乃至図１３に示している。
　画素１００において、フォトダイオードからなる光電変換領域で光電変換により生成された電荷は、転送トランジスタ１２１によって浮遊拡散領域（FD：Floating Diffusion）１１２に転送される。リセットトランジスタ１２２は、浮遊拡散領域１１２を適宜初期化（リセット）する。
　浮遊拡散領域１１２は、転送トランジスタ１２１を介して光電変換領域から転送されてきた電荷を電圧信号（電気信号）に変換して出力する電荷電圧変換領域である。浮遊拡散領域１１２は、増幅トランジスタ（図示せず）に接続され、増幅トランジスタと垂直信号線４２との間に接続された選択トランジスタ（図示せず）が選択状態となることで、増幅トランジスタから出力される信号が垂直信号線４２を介してカラム信号処理部２３に読み出される。
　図２，図３に示した従来の画素の構成では、上段に画素の要部の断面構成を示し、下段に平面レイアウトを示している。
　図２に示すように、画素が形成される基板において、ｐ型のウェル領域１１１には、ｎ型の浮遊拡散領域１１２が形成される。また、基板においては、深さ方向に形成された溝部（トレンチ）内に、素子分離領域１１３と、素子分離領域１１５と、素子分離領域１１６が形成される。
　素子分離領域１１３は、FFTI(Front Full Trench Isolation)である素子分離構造を有し、少なくとも一部の領域が負の固定電荷膜１１４で覆われている。素子分離領域１１５と素子分離領域１１６は、STI(Shallow Trench Isolation)である素子分離構造を有する。図２では、素子分離領域１１３と素子分離領域１１５との界面の位置に、負の固定電荷膜１１４が形成されており、ｐ型のウェル領域１１１とｎ型の浮遊拡散領域１１２とのｐｎ接合部の空乏層との距離が離れている。
　図３に示すように、製造プロセスによっては、素子分離領域１１３と素子分離領域１１５との界面の位置に、負の固定電荷膜１１４を形成することが難しい場合があり、その場合には、素子分離領域１１５の中にまで負の固定電荷膜１１４が入り込んでしまう（図３のＡ）。
　これにより、図３においては、負の固定電荷膜１１４が、ｐ型のウェル領域１１１とｎ型の浮遊拡散領域１１２とのｐｎ接合部の空乏層と近接した構造となっている（図３の破線Ａ１，Ａ２）。そのため、負の固定電荷膜１１４によって、ｐｎ接合部の空乏層の電界が大きくなり、浮遊拡散領域１１２の暗電流（以下、FD暗電流という）が増大する。
　特に、グローバルシャッタ（GS：Global Shutter）方式で駆動する場合、光電変換領域での露光時間を全画素で同じにするために、一旦、電荷を蓄積する領域が必要である。この電荷の蓄積を浮遊拡散領域１１２で行う方式（FDGS駆動方式）がある。このFDGS駆動方式を用いた場合には、浮遊拡散領域１１２で電荷を保持する期間が長いため（読み出すまでの間、電荷を保持しているため）、FD暗電流が増加してしまうと、電荷の蓄積期間中にノイズが増えるため、FD暗電流が大きな問題となる。
　そこで、本開示を適用した画素１００では、ｐ型のウェル領域１１１とｎ型の浮遊拡散領域１１２とのｐｎ接合部の近傍に、負の固定電荷膜１１４が存在しない構造とすることで、FD暗電流を抑制する。以下、図４乃至図１３を参照して、本開示を適用した画素１００の構成を説明する。
（第１の例）
　図４は、本開示を適用した画素１００の構成の第１の例を示す図である。図４では、画素１００の要部の断面構成を上段に示し、平面レイアウトを下段に示している。この断面と平面レイアウトの関係は、後述する図５乃至図１０でも同様とされる。
　図４に示すように、画素１００が形成される基板１１０において、ｐ型のウェル領域１１１には、ｎ型の浮遊拡散領域１１２が形成される。浮遊拡散領域１１２は、ウェル領域１１１に、ｎ型の不純物が高濃度にイオン注入されることで形成される。
　基板１１０においては、深さ方向に形成された溝部（トレンチ）内に、素子分離領域１１３と、素子分離領域１１５と、素子分離領域１１６が形成される。
　素子分離領域１１３は、FFTIである素子分離構造を有する。素子分離領域１１３は、トレンチ内に絶縁膜を埋め込んで形成される。この絶縁膜の材料としては、例えば、酸化シリコン（SiO2）、窒化シリコン（SiN）、酸窒化シリコン（SiON）、樹脂などを用いることができる。
　素子分離領域１１３は、少なくとも一部の領域が負の固定電荷膜１１４で覆われている。負の固定電荷膜１１４は、負の固定電荷を有する膜である。例えば、負の固定電荷膜１１４の材料としては、シリコン（Si）、ハフニウム（Hf）、アルミニウム（Al）、タンタル（Ta）、チタン（Ti）、イットリウム（Y）、ランタノイド元素のうち、少なくとも１つの元素を含む絶縁膜とすることができる。
　素子分離領域１１５と素子分離領域１１６は、STIである素子分離構造を有する。素子分離領域１１５と素子分離領域１１６は、浮遊拡散領域１１２の左右両側にそれぞれ形成されたトレンチ内に絶縁膜を埋め込んで形成される。この絶縁膜の材料としては、例えば、酸化シリコン、窒化シリコン、酸窒化シリコンなどの酸化膜を用いることができる。
　ここで、FFTIは、表面側から素子分離領域にフルトレンチで加工してその中に絶縁膜を埋め込んだ構造である。また、STIは、素子分離領域に浅いトレンチを形成してその中に絶縁膜を埋め込んだ構造である。このように、素子分離領域１１３と素子分離領域１１５とは、トレンチの深さと形成方法が異なる素子分離構造を有している。
　基板１１０において、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間には、ｐ型領域１１１Ａが形成されている。このように、ｎ型の浮遊拡散領域１１２の左側壁側にｐ型領域１１１Ａを形成することで、ｐ型のウェル領域１１１とｎ型の浮遊拡散領域１１２とのｐｎ接合部の近傍に、負の固定電荷膜１１４が存在しない構成とすることができる。これにより、FD暗電流を抑制することができる。
　ここで、ｎ型の浮遊拡散領域１１２の左側壁側に形成されたｐ型領域１１１Ａの不純物の濃度は、ｐ型のウェル領域１１１とｎ型の浮遊拡散領域１１２とのｐｎ接合部の界面のｐ型領域１１１Ｂの不純物の濃度よりも高くなる。また、ｐ型領域１１１Ａでピニングを取ることで、負の固定電荷膜１１４が存在していても白点等の固定ノイズの悪化を抑制することができる。
（第２の例）
　図５は、本開示を適用した画素１００の構成の第２の例を示す図である。図５では、上述した図４の構成と異なる部分について説明する。
　図５のＡにおいては、図４のＡの構成と比べて、負の固定電荷膜１１４の一部が、素子分離領域１１５の中に入り込んだ構成となっている。このように、素子分離領域１１５の中に負の固定電荷膜１１４が入り込んだ構成でも、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されているため、負の固定電荷膜１１４が、ｐｎ接合部の近傍に存在しない構成となっている。これにより、FD暗電流を抑制することができる。
（第３の例）
　図６は、本開示を適用した画素１００の構成の第３の例を示す図である。図６では、上述した図５の構成と異なる部分について説明する。
　図６においては、図５の構成と比べて、負の固定電荷膜１１４の一部が、素子分離領域１１５の中に入り込んだ構成となるが、その断面視の形状が異なっている。このように、負の固定電荷膜１１４の断面視の形状に関わらず、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されることで、負の固定電荷膜１１４を、ｐｎ接合部の近傍に存在しない構成とすることができる。これにより、FD暗電流を抑制することができる。
（第４の例）
　図７は、本開示を適用した画素１００の構成の第４の例を示す図である。図７では、上述した図５の構成と異なる部分について説明する。
　図７においては、図５の構成と比べて、浮遊拡散領域１１２の左側壁側だけでなく、右側壁側にもｐ型の領域としてｐ型領域１１１Ｃが形成されている。このように、浮遊拡散領域１１２の両側の側壁にｐ型の領域が形成された場合でも、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されていることで、負の固定電荷膜１１４を、ｐｎ接合部の近傍に存在しない構成とすることができる。これにより、FD暗電流を抑制することができる。
（第５の例）
　図８は、本開示を適用した画素１００の構成の第５の例を示す図である。図８では、上述した図６の構成と異なる部分について説明する。
　図８においては、図６の構成と比べて、浮遊拡散領域１１２の右側壁側にも、ｐ型の領域としてｐ型領域１１１Ｃが形成されている。このように、浮遊拡散領域１１２の両側の側壁にｐ型の領域が形成された場合でも、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されていることで、負の固定電荷膜１１４を、ｐｎ接合部の近傍に存在しない構成とすることができる。これにより、FD暗電流を抑制することができる。
　つまり、図４乃至図６の構成では、浮遊拡散領域１１２の右側壁側（光電変換領域側）が素子分離領域１１６で分離され、浮遊拡散領域１１２の左右両側が素子分離領域で分離されていたが、図７，図８の構成のように、右側壁側（光電変換領域側）にｐ型領域１１１Ｃを形成して、浮遊拡散領域１１２と光電変換領域との間を、ｐ型領域１１１Ｃで分離しても構わない。
（第６の例）
　図９は、本開示を適用した画素１００の構成の第６の例を示す図である。図９では、上述した図７の構成と異なる部分について説明する。
　図９においては、図７の構成と比べて、素子分離領域１１５の幅が異なっている。すなわち、図７の構成では、素子分離領域１１５の幅は、素子分離領域１１３の幅よりも大きかったが、図９の構成では、素子分離領域１１５の幅は、素子分離領域１１３の幅と同じ幅になっている。
　このように、素子分離領域１１３と素子分離領域１１５の幅が同じである場合でも、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されていることで、負の固定電荷膜１１４を、ｐｎ接合部の近傍に存在しない構成とすることができる。これにより、FD暗電流を抑制することができる。
（第７の例）
　図１０は、本開示を適用した画素の構成の第７の例を示す図である。図１０では、上述した図７の構成と異なる部分について説明する。
　図１０においては、図７の構成と比べて、素子分離領域１１５が、素子分離領域１１３に深さ方向に近づくほど幅が狭くなるテーパー形状を有している。このように、素子分離領域１１５がテーパー形状を有する場合でも、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されていることで、負の固定電荷膜１１４を、ｐｎ接合部の近傍に存在しない構成とすることができる。これにより、FD暗電流を抑制することができる。
　なお、図９，図１０の構成では、浮遊拡散領域１１２の右側壁にｐ型領域１１１Ｃを形成した場合を示したが、浮遊拡散領域１１２の右側壁側を、素子分離領域１１６で分離しても構わない。また、図１０の構成では、素子分離領域１１５の形状がテーパー形状である場合を示したが、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａが形成されていれば、他の形状としても構わない。
（断面構造）
　次に、図１１乃至図１３を参照して、本開示を適用した画素１００における光電変換領域と浮遊拡散領域との位置関係を説明する。
　図１１は、画素１００のレイアウトの例を示す図である。図１１においては、素子分離領域１１５が格子状に形成された画素１００の一部の領域を拡大した拡大図が示されている。図１２，図１３は、図１１の画素１００の拡大図のＸ－Ｘ’断面を示している。
　図１２においては、上述した図７の構成と同様に、ｎ型の浮遊拡散領域１１２の左側壁側に、ｐ型領域１１１Ａを形成して、負の固定電荷膜１１４を、ｐｎ接合部の近傍に存在しない構成としている。また、浮遊拡散領域１１２の右側壁側には、ｐ型領域１１１Ｃが形成され、ｎ型の浮遊拡散領域１１２とｎ型の光電変換領域１５１との間を分離した構成となっている。
　なお、図１３に示すように、上述した図５の構成と同様に、ｎ型の浮遊拡散領域１１２の左側壁側に、ｐ型領域１１１Ａを形成した構成とした場合に、浮遊拡散領域１１２の右側壁側に、素子分離領域１１６を形成して、ｎ型の浮遊拡散領域１１２とｎ型の光電変換領域１５１との間を分離しても構わない。
　以上のように、本開示を適用した画素１００では、ｎ型の浮遊拡散領域１１２と素子分離領域１１５との間にｐ型領域１１１Ａを形成して、ｐ型のウェル領域１１１とｎ型の浮遊拡散領域１１２とのｐｎ接合部の近傍に、負の固定電荷膜１１４が存在しない構造とすることで、FD暗電流を抑制している。
　特に、FDGS駆動方式を用いた場合には、浮遊拡散領域１１２で電荷を保持する期間が長いため、FD暗電流が増加してしまうと、電荷の蓄積期間中にノイズが増えるため、FD暗電流が大きな問題となっていたが、この問題を解決することができる。また、ｐ型領域１１１Ａでピニングを取ることで、負の固定電荷膜１１４が存在していても白点等の固定ノイズの悪化を抑制することができる。
＜２．変形例＞
（素子分離領域の例）
　上述した説明では、素子分離領域１１３がFFTIである素子分離構造を有し、素子分離領域１１５がSTIである素子分離構造を有する場合を説明したが、素子分離領域１１３と素子分離領域１１５の素子分離構造は、これに限定されるものではない。すなわち、画素（光電変換領域）間を分離している素子分離領域と、当該素子分離領域を覆うように形成された負の固定電荷膜とを有する構造であればよく、例えば、DTI(Deep Trench Isolation)などの他の素子分離構造を用いても構わない。
　また、上述した説明では、FFTIである素子分離構造を有する素子分離領域１１３と、STIである素子分離構造を有する素子分離領域１１５とが、２段構成になる場合を説明したが、素子分離構造は、２段構成に限定されるものではない。すなわち、製造プロセスによっては、そのような２段構成になるが、素子分離領域と当該素子分離領域を覆うように形成された負の固定電荷膜とを有する構造であればよく、例えば、STIである素子分離構造を有しない構成（１段構成）や、さらに他の素子分離構造を有した構成（３段以上の構成）であっても構わない。
（光検出装置の例）
　上述した説明では、固体撮像装置１０として、CMOS型の固体撮像装置を説明したが、CMOS型の固体撮像装置は、光電変換領域１５１が形成された基板１１０から見て下層に形成される配線層側（表面側）とは反対側の上層（裏面側）から光を入射させる裏面照射型構造とすることができる。なお、CMOS型の固体撮像装置は、光を入射する側を配線層側（表面側）とした表面照射型構造としても構わない。
　固体撮像装置１０は、本開示を適用した光検出装置の一例である。すなわち、本開示を適用した光検出装置は、固体撮像装置１０に限らず、例えば、IRレーザを用いた測距センサなどの光を検出する装置に適用することができる。
（電子機器の構成）
　本開示を適用した光検出装置は、スマートフォン、タブレット型端末、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。図１４は、本開示を適用した光検出装置を搭載した電子機器の構成例を示す図である。
　図１４において、電子機器１０００は、レンズ群を含む光学系１０１１と、図１の固体撮像装置１０に対応した機能を有する光検出素子１０１２と、カメラ信号処理部であるDSP(Digital Signal Processor)１０１３からなる撮像系を有する。電子機器１０００においては、撮像系のほかに、CPU(Central Processing Unit)１０１０、フレームメモリ１０１４、ディスプレイ１０１５、操作系１０１６、補助メモリ１０１７、通信I/F１０１８、及び電源系１０１９がバス１０２０を介して相互に接続された構成となる。
　CPU１０１０は、電子機器１０００の各部の動作を制御する。
　光学系１０１１は、被写体からの入射光（像光）を取り込んで、光検出素子１０１２の光検出面に結像させる。光検出素子１０１２は、光学系１０１１によって光検出面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。DSP１０１３は、光検出素子１０１２から出力される信号に対し、所定の信号処理を行う。
　フレームメモリ１０１４は、撮像系で撮像された静止画又は動画の画像データを一時的に記録する。ディスプレイ１０１５は、液晶ディスプレイや有機ELディスプレイであり、撮像系で撮像された静止画又は動画を表示する。操作系１０１６は、ユーザによる操作に応じて、電子機器１０００が有する様々な機能についての操作指令を発する。
　補助メモリ１０１７は、フラッシュメモリ等の半導体メモリを含む記憶媒体であり、撮像系で撮像された静止画又は動画の画像データを記録する。通信I/F１０１８は、所定の通信方式に対応した通信モジュールを有し、撮像系で撮像された静止画又は動画の画像データを、ネットワークを介して他の機器に送信する。
　電源系１０１９は、CPU１０１０、DSP１０１３、フレームメモリ１０１４、ディスプレイ１０１５、操作系１０１６、補助メモリ１０１７、及び通信I/F１０１８を供給対象として、動作電源となる各種の電源を適宜供給する。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、本開示は、以下のような構成をとることができる。
（１）
　基板と、
　前記基板に形成された複数の光電変換領域と、
　前記光電変換領域に接続される第１導電型の浮遊拡散領域と、
　前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、
　前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域と
　を有し、
　前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている
　光検出装置。
（２）
　前記浮遊拡散領域の側壁側に形成された前記第２導電型の領域の不純物の濃度は、前記浮遊拡散領域と接合界面を形成する第２導電型の他の領域の不純物の領域の濃度よりも高い
　前記（１）に記載の光検出装置。
（３）
　前記素子分離領域は、第１の素子分離領域と第２の素子分離領域からなり、
　前記第１の素子分離領域の少なくとも一部の領域は、前記負の固定電荷膜で覆われている
　前記（１）又は（２）に記載の光検出装置。
（４）
　前記負の固定電荷膜は、前記第２の素子分離領域の中に入り込んでいる
　前記（３）に記載の光検出装置。
（５）
　前記第１の素子分離領域と前記第２の素子分離領域とは、溝部の深さと形成方法が異なる素子分離構造を有する
　前記（３）又は（４）に記載の光検出装置。
（６）
　前記第１の素子分離領域と前記第２の素子分離領域は、同じ幅である
　前記（３）乃至（５）のいずれかに記載の光検出装置。
（７）
　前記第２の素子分離領域は、前記第１の素子分離領域に近づくほど幅が狭くなるテーパー形状を有する
　前記（３）乃至（５）のいずれかに記載の光検出装置。
（８）
　前記浮遊拡散領域は、前記第２導電型の領域が形成された側壁と反対側の側壁に、第２導電型の他の領域が形成される
　前記（１）乃至（７）のいずれかに記載の光検出装置。
（９）
　前記光電変換領域は、前記浮遊拡散領域に対し、前記素子分離領域と反対側の領域に形成される
　前記（１）乃至（８）のいずれかに記載の光検出装置。
（１０）
　前記浮遊拡散領域は、転送トランジスタを介して前記光電変換領域に接続される
　前記（１）乃至（９）のいずれかに記載の光検出装置。
（１１）
　前記浮遊拡散領域は、グローバルシャッタ方式で駆動される場合に、前記光電変換領域からの電荷を一時的に保持する
　前記（１０）に記載の光検出装置。
（１２）
　前記第１導電型は、ｎ型であり、
　前記第２導電型は、ｐ型である
　前記（１）乃至（１１）のいずれかに記載の光検出装置。
（１３）
　基板と、
　前記基板に形成された複数の光電変換領域と、
　前記光電変換領域に接続される第１導電型の浮遊拡散領域と、
　前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、
　前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域と
　を有し、
　前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている
　光検出装置を搭載した電子機器。
　１０　固体撮像装置，　２１　画素アレイ部，　２２　垂直駆動部，　２３　カラム信号処理部，　２４　水平駆動部，　２５　出力部，　２６　制御部，　１００　画素，　１１０　基板，　１１１　ウェル領域，　１１１Ａ，１１１Ｂ，１１１Ｂ　ｐ型領域，　１１２　浮遊拡散領域，　１１３　素子分離領域，　１１４　負の固定電荷膜，　１１５　素子分離領域，　１１６　素子分離領域，　１５１　光電変換領域，　１０００　電子機器，　１０１２　光検出素子

Claims (13)

  1. 　基板と、
    　前記基板に形成された複数の光電変換領域と、
    　前記光電変換領域に接続される第１導電型の浮遊拡散領域と、
    　前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、
    　前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域と
    　を有し、
    　前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている
    　光検出装置。
  2. 　前記浮遊拡散領域の側壁側に形成された前記第２導電型の領域の不純物の濃度は、前記浮遊拡散領域と接合界面を形成する第２導電型の他の領域の不純物の領域の濃度よりも高い
    　請求項１に記載の光検出装置。
  3. 　前記素子分離領域は、第１の素子分離領域と第２の素子分離領域からなり、
    　前記第１の素子分離領域の少なくとも一部の領域は、前記負の固定電荷膜で覆われている
    　請求項１に記載の光検出装置。
  4. 　前記負の固定電荷膜は、前記第２の素子分離領域の中に入り込んでいる
    　請求項３に記載の光検出装置。
  5. 　前記第１の素子分離領域と前記第２の素子分離領域とは、溝部の深さと形成方法が異なる素子分離構造を有する
    　請求項３に記載の光検出装置。
  6. 　前記第１の素子分離領域と前記第２の素子分離領域は、同じ幅である
    　請求項３に記載の光検出装置。
  7. 　前記第２の素子分離領域は、前記第１の素子分離領域に近づくほど幅が狭くなるテーパー形状を有する
    　請求項３に記載の光検出装置。
  8. 　前記浮遊拡散領域は、前記第２導電型の領域が形成された側壁と反対側の側壁に、第２導電型の他の領域が形成される
    　請求項１に記載の光検出装置。
  9. 　前記光電変換領域は、前記浮遊拡散領域に対し、前記素子分離領域と反対側の領域に形成される
    　請求項１に記載の光検出装置。
  10. 　前記浮遊拡散領域は、転送トランジスタを介して前記光電変換領域に接続される
    　請求項１に記載の光検出装置。
  11. 　前記浮遊拡散領域は、グローバルシャッタ方式で駆動される場合に、前記光電変換領域からの電荷を一時的に保持する
    　請求項１０に記載の光検出装置。
  12. 　前記第１導電型は、ｎ型であり、
    　前記第２導電型は、ｐ型である
    　請求項１に記載の光検出装置。
  13. 　基板と、
    　前記基板に形成された複数の光電変換領域と、
    　前記光電変換領域に接続される第１導電型の浮遊拡散領域と、
    　前記基板に形成された溝部内に形成され、前記光電変換領域の間を分離する素子分離領域と、
    　前記浮遊拡散領域と前記素子分離領域との間に形成された第２導電型の領域と
    　を有し、
    　前記素子分離領域の少なくとも一部の領域は、負の固定電荷膜で覆われている
    　光検出装置を搭載した電子機器。
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