JP2014053431A - 固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】製造コストを低減する。
【解決手段】実施形態の固体撮像装置の製造方法は、バルク基板50上に積層された第1乃至第3のエピタキシャル層のうち、最上層の第1のエピタキシャル層53Aの第1の面上に、イメージセンサの素子及び配線を含む層間絶縁膜92を形成する工程と、層間絶縁膜92上に支持基板119を貼り付けた後、第2のエピタキシャル層52Zとバルク基板50との間の第3のエピタキシャル層51Aをストッパとして、バルク基板50を除去する工程と、第2のエピタキシャル層52Zが第1のエピタキシャル層53Aの第2の面上に残存するように、第3のエピタキシャル層51Aを除去し、残存した第2のエピタキシャル層52Zからなるシールド層19を第1のエピタキシャル層53Aの第2の面上に形成する工程と、を含む。
【選択図】図4
【解決手段】実施形態の固体撮像装置の製造方法は、バルク基板50上に積層された第1乃至第3のエピタキシャル層のうち、最上層の第1のエピタキシャル層53Aの第1の面上に、イメージセンサの素子及び配線を含む層間絶縁膜92を形成する工程と、層間絶縁膜92上に支持基板119を貼り付けた後、第2のエピタキシャル層52Zとバルク基板50との間の第3のエピタキシャル層51Aをストッパとして、バルク基板50を除去する工程と、第2のエピタキシャル層52Zが第1のエピタキシャル層53Aの第2の面上に残存するように、第3のエピタキシャル層51Aを除去し、残存した第2のエピタキシャル層52Zからなるシールド層19を第1のエピタキシャル層53Aの第2の面上に形成する工程と、を含む。
【選択図】図4
Description
本発明の実施形態は、固体撮像装置の製造方法に関する。
CCDイメージセンサやCMOSイメージセンサなどの固体撮像装置は、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。単一の画素アレイで複数の色情報を取得する単板式イメージセンサが、主流となっている。
近年では、被写体からの光を半導体基板の裏面側から取り込む裏面照射型イメージセンサの開発が推進されている。
固体撮像装置の製造コストを低減する技術を提案する。
本実施形態の固体撮像装置の製造方法は、バルク基板上に積層された第1、第2及び第3のエピタキシャル層のうち、最上層の前記第1のエピタキシャル層の第1の面上に、イメージセンサの素子を形成する工程と、前記第1のエピタキシャル層の前記第1の面上に、配線を含む層間絶縁膜を形成する工程と、前記層間絶縁膜上に支持基板を貼り付けた後、前記第2のエピタキシャル層と前記バルク基板との間の前記第3のエピタキシャル層をストッパとして、前記バルク基板を、除去する工程と、前記第1及び前記第3のエピタキシャル層との間の前記第2のエピタキシャル層が前記第1のエピタキシャル層の前記第1の面に対向する第2の面上に残存するように、前記前記第3のエピタキシャル層を除去し、且つ、残存した前記第2のエピタキシャル層からなるシールド層を前記第1のエピタキシャル層の前記第2の面上に形成する工程と、前記第2の面側において前記シールド層上に、カラーフィルタを形成する工程と、を含む。
[実施形態]
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
(1) 第1の実施形態
図1乃至図8を参照して、第1の実施形態に係る固体撮像装置及びその製造方法について説明する。
図1乃至図8を参照して、第1の実施形態に係る固体撮像装置及びその製造方法について説明する。
(a) 構造
図1乃至図5を用いて、第1の実施形態に係る固体撮像装置の構造について、説明する。
図1乃至図5を用いて、第1の実施形態に係る固体撮像装置の構造について、説明する。
図1は、本実施形態の固体撮像装置(以下、イメージセンサとよぶ)のチップのレイアウト例を示す模式図である。図2は、本実施形態のイメージセンサの構造を模式的に示す断面図である。
図1及び図2に示されるように、本実施形態のイメージセンサ100において、画素アレイ120及びそれを制御するためのアナログ回路又はロジック回路が形成される周辺回路領域121が、1つの半導体基板(チップ)52Z,53A内に設けられている。
画素アレイ120は、複数の単位セルUCを含む。単位セル(及び単位セル領域)UCは、画素アレイ120内に、マトリクス状に配列されている。
各単位セルUCは、被写体からの光(外部からの光)を電気信号へ変換するための光電変換素子を含む。1つの単位セルUCは、少なくとも1つの光電変換素子を含む。光電変換素子を用いて、画素が形成される。
互いに隣接する単位セルUC及び互いに隣接する光電変換素子は、素子分離領域(素子分離層)9によって、分離されている。各単位セルUC及び各光電変換素子の形成領域は、素子分離領域9に取り囲まれている。
光電変換素子1は、例えば、フォトダイオードを用いて、形成されている。図2に示されるように、フォトダイオード1は、半導体基板52Z,53A内の少なくとも1つの不純物層10を用いて、形成される。フォトダイオード1は、被写体からの光を、その光量に応じた電気信号(電荷、電圧)に光電変換する。フォトダイオード1は、光量に応じて不純物層10内に発生した電荷を蓄積できる。
半導体基板52Z,53A内に、フローティングディフュージョン(浮遊拡散層、検出部)6としての不純物層60が、設けられている。フローティングディフュージョン6としての不純物層60は、後述の電界効果トランジスタ2を経由してフォトダイオード1から出力された電荷を、保持する。
フォトダイオード1とフローティングディフュージョン6との間において、電界効果トランジスタ2が、半導体基板52Z,53A上に設けられている。電界効果トランジスタ2のゲート電極21は、ゲート絶縁膜22を挟んで、半導体基板52Z,53A内のチャネル領域上に設けられる。
単位セルUCを用いて、CMOSセンサ又はCCDセンサが構成される。単位セルUCは、イメージセンサの回路構成に応じて、フォトダイオード1、フローティングディフュージョン6及びトランスファゲート2に加え、他の構成要素を含んでもよい。例えば、単位セルUCは、アンプトランジスタやリセットトランジスタとよばれる電界効果トランジスタを、構成要素として含む。
図3は、画素アレイ120及びその近傍の回路の回路構成例を示す図である。
画素アレイ120内にマトリクス状に配置された単位セルUCは、読み出し制御線TRFと垂直信号線VSLとの交差位置に、設けられている。
画素アレイ120のロウ方向に沿って配列された複数の単位セルUCは、共通の読み出し制御線TRFに接続されている。画素アレイ120のカラム方向に沿って配列された複数の単位セルUCは、共通の垂直信号線VSLに接続されている。
例えば、各単位セルUCは、単位セルUC及びフォトダイオード1の動作を制御するために、4つの電界効果トランジスタ2,3,4,5を含む。図3に示される例において、単位セルUCに含まれる4つの電界効果トランジスタ2,3,4,5は、トランスファゲート(リードトランジスタ)2、アンプトランジスタ3、リセットトランジスタ4及びアドレストランジスタ5である。各電界効果トランジスタ2,3,4,5は、例えば、Nチャネル型MOSトランジスタである。
単位セルUC内の各素子1,2,3,4,5は、以下のように、接続されている。
フォトダイオード1のアノードは、例えば、接地されている。フォトダイオード1のカソードは、トランスファゲート2の電流経路を介して、フローティングディフュージョン6に、接続されている。
トランスファゲート2は、フォトダイオード1によって光電変換された信号電荷の蓄積及び転送を制御する。トランスファゲート2のゲートは、読み出し制御線TRFに接続されている。トランスファゲート2の電流経路の一端はフォトダイオード1のカソードに接続され、トランスファゲート2の電流経路の他端はフローティングディフュージョン6に接続されている。
アンプトランジスタ3は、フローティングディフュージョン6の信号(電位)を検知及び増幅する。アンプトランジスタ3のゲートは、フローティングディフュージョン6に接続されている。アンプトランジスタ3の電流経路の一端は垂直信号線VSLに接続され、アンプトランジスタ3の電流経路の他端はアドレストランジスタ5の電流経路の一端に接続されている。アンプトランジスタ3によって増幅された信号は、垂直信号線VSLに出力される。アンプトランジスタ3は、ソースフォロワとして機能する。
リセットトランジスタ4は、フローティングディフュージョン6の電位(信号電荷の保持状態)をリセットする。リセットトランジスタ4のゲートはリセット制御線RSTに接続されている。リセットトランジスタ4の電流経路の一端はフローティングディフュージョン6に接続され、リセットトランジスタ4の電流経路の他端は電源端子135に接続されている。
アドレストランジスタ5は、単位セルUCの活性化を制御する。アドレストランジスタ5のゲートは、アドレス制御線ADRに接続されている。アドレストランジスタ5の電流経路の一端はアンプトランジスタ3の電流経路の他端に接続され、アドレストランジスタ5の電流経路の他端は電源端子135に接続されている。
電源端子135は、ドレイン電源、又は、グランド電源、又はオプティカルブラック領域内の単位セル(基準電位セル)に接続されている。
本実施形態において、1つの単位セルUCが、画素としての1つのフォトダイオード1を含む構成のことを、1画素1セル構造とよぶ。
垂直シフトレジスタ133は、読み出し制御線TRF、アドレス制御線ADR及びリセット制御線RSTに接続されている。垂直シフトレジスタ133は、読み出し制御線TRF、アドレス制御線ADR及びリセット制御線RSTの電位を制御し、画素アレイ120内の複数の単位セルUCをロウ単位で制御及び選択する。垂直シフトレジスタ133は、各トランジスタ2,4,5のオン及びオフを制御するための制御信号(電圧パルス)を、各制御線TRF,ADR,RSTに出力する。
AD変換回路131は、垂直信号線VSLに接続されている。AD変換回路131は、単位セルUCからのアナログ信号をデジタル信号に変換したり、単位セルUCからの信号をCDS(Corrected Double Sampling:相関二重サンプリング)処理したりするための処理ユニット132を含む。
負荷トランジスタ134は、垂直信号線VSLに対する電流源として用いられる。負荷トランジスタ134のゲートは選択線SFに接続されている。負荷トランジスタ134の電流経路の一端は、垂直信号線VSLを介して、アンプトランジスタ3の電流経路の一端に接続される。負荷トランジスタ134の電流経路の他端は、制御線DCに接続されている。
画素アレイ120の単位セルUCからの信号(電荷)の読み出し動作は、例えば、次のように実行される。
画素アレイ120の所定のロウが、垂直シフトレジスタ133によって選択される。
選択されたロウに属するアドレストランジスタ5が、垂直シフトレジスタ133によるアドレス制御線ADRの制御によって、オン状態になる。垂直シフトレジスタ133によるリセット制御線RSTの制御によって、リセットトランジスタ4が、オン状態になる。フローティングディフュージョン6は、オン状態のリセットトランジスタ4を介して、電源端子135に接続される。これによって、フローティングディフュージョン6は、リセット状態になる。
選択されたロウに属するアドレストランジスタ5が、垂直シフトレジスタ133によるアドレス制御線ADRの制御によって、オン状態になる。垂直シフトレジスタ133によるリセット制御線RSTの制御によって、リセットトランジスタ4が、オン状態になる。フローティングディフュージョン6は、オン状態のリセットトランジスタ4を介して、電源端子135に接続される。これによって、フローティングディフュージョン6は、リセット状態になる。
垂直信号線VSLの電位は、ソースフォロワを形成しているアンプトランジスタ3によって、リセット状態のフローティングディフュージョン6の電位に応じた電圧(リセット電圧)に変化する。リセット電圧は、AD変換回路131に入力される。リセット電圧がAD変換回路131にサンプリングされた後、リセットトランジスタ4は、オフ状態にされる。
トランスファゲート2が、垂直シフトレジスタ133による読み出し制御線TRFの制御によって、オン状態になり、フォトダイオード1に蓄積された電荷(信号電荷)が、フローティングディフュージョン6に転送される。フローティングディフュージョン6の電位は、フォトダイオード1から転送された信号電荷数に応じて変調される。
ソースフォロワを形成しているアンプトランジスタ3によって、垂直信号線VSLの電位が、変調されたフローティングディフュージョンの電位(信号電圧)に応じた大きさに変化する。被写体からの光に応じた信号電圧が、AD変換回路131にサンプリングされる。
共通のロウに属する各単位セルUCからのリセット電圧及び信号電圧は、AD変換回路131の各処理ユニット132によって、アナログ値からデジタル値へ順次変換されたり、リセット電圧及び信号電圧に対するCDS処理されたりする。各単位セルUCからのリセット電圧と信号電圧との差分値が画素データDsigとして、後段の回路(例えば、画像処理回路)へ出力される。
これによって、所定のロウに属する複数の単位セル(画素)からの信号の読み出し動作が、完了する。このような、画素アレイ120に対するロウ単位の読み出し動作が順次繰り返されて、所定の画像が形成される。
尚、各単位セルUCは、アドレストランジスタ5を含まなくともよい。この場合、単位セルUCにおいて、リセットトランジスタ4の電流経路の他端が、アンプトランジスタ3の電流経路の他端に接続される。単位セルUCがアドレストランジスタ5を含まない場合、アドレス信号線ADRも設けられない。
単位セルUCは、2画素1セル構造、4画素1セル構造或いは8画素1セル構造のように、1つの単位セルが、2以上の画素(フォトダイオード)を含む回路構成でもよい。複数の画素を含む単位セル内において、2以上のフォトダイオードが、1つのフローティングディフュージョン6及びリセットトランジスタ4、アンプトランジスタ3及びアドレストランジスタ5を共有する。複数の画素を含む単位セルにおいて、フォトダイオードごとに、1つのトランスファゲートが設けられる。
図1及び図2に示されるように、周辺回路領域121は、素子分離領域を挟んで、画素アレイ120に隣り合うように、半導体基板52Z,53A内に設けられる。
周辺回路領域121内に、上述の垂直シフトレジスタ133のような画素アレイ120の動作を制御する回路や、AD変換回路131のような画素アレイ120からの信号を処理する回路が、設けられている。
周辺回路領域121は、素子分離領域によって、画素アレイ120から電気的に分離されている。周辺回路領域121を区画するための素子分離領域内に、例えば、STI構造の素子分離絶縁膜91が埋め込まれている。
周辺回路領域121内の回路は、電界効果トランジスタ7、抵抗素子、容量素子などの複数の素子を用いて、形成される。図2において、図示の簡単化のため、電界効果トランジスタ7のみが、示されている。図2において、1つの電界効果トランジスタのみが図示されているが、半導体基板52Z,53A上に、周辺回路を形成するための複数のトランジスタが設けられている。
例えば、周辺回路領域121内において、電界効果トランジスタ(例えば、MOSトランジスタ)7は、半導体基板52Z,53A内のウェル領域159内に設けられている。ウェル領域159内に、2つの拡散層(不純物層)73が設けられている。これらの2つの拡散層73は、トランジスタ7のソース/ドレインとして、機能する。2つの拡散層73間のウェル領域(チャネル領域)表面に、ゲート絶縁膜72を介して、ゲート電極71が設けられる。これによって、ウェル領域159内に、電界効果トランジスタ7が、形成される。
尚、電界効果トランジスタ7が、Pチャネル型であるかNチャネル型であるかは、そのトランジスタ7が設けられるウェル領域159の導電型及びソース/ドレインとなる拡散層73の導電型によって、決まる。
トランジスタ2,7のゲート電極21,71及びフォトダイオード1の上面を覆うように、複数の層間絶縁膜92が、半導体基板52Z,53A上に積層されている。層間絶縁膜92には、例えば、酸化シリコンが用いられる。
本実施形態のイメージセンサ100に、多層配線技術が用いられている。すなわち、積層された層間絶縁膜92内に、各配線レベル(基板表面を基準とした高さ)に応じて、複数の配線80が設けられている。各配線80は、層間絶縁膜92内のそれぞれに埋め込まれたプラグ81,CP1,CP2によって、異なる配線レベルに位置する他の配線に、電気的に接続されている。尚、配線80は、素子及び回路に接続されないダミー層(例えば、遮光膜)を含む。
トランジスタ2,7のゲート電極21,71やソース/ドレイン73、半導体基板52Z,53A上に形成された素子の端子は、コンタクトプラグCP1,CP2を介して、層間絶縁膜92内の配線80に接続される。下層の配線80と上層の配線80とは、層間絶縁膜92内に埋め込まれたビアプラグ81を介して、半導体基板52Z,53A上に設けられた複数の素子を接続する。このように、多層配線技術によって、複数の回路が形成される。
本実施形態において、素子が形成された面、より具体的には、トランジスタ2,7のゲート電極21,71が設けられている半導体基板52Z,53Aの面を、半導体基板52Z,53Aの表面(第1の面)とよぶ。半導体基板52Z,53Aの表面上には、多層配線技術によって形成された層間絶縁膜92及び配線80が設けられている。半導体基板52Z,53Aの表面に対して垂直方向において、半導体基板52Z,53Aの表面に対向する面(表面の反対側の面)を、裏面(第2の面)とよぶ。半導体基板52Z,53Aの表面及び裏面を区別しない場合には、半導体基板52Z,53Aの表面/裏面のことを、半導体基板52Z,53Aの主面とよぶ。
例えば、TSV(Through Substrate Via)技術によって、半導体基板52Z,53Aの表面側から裏面側に向かって半導体基板52Z,53Aを貫通するように、ビア(貫通ビア又は貫通電極)88Aが半導体基板52Z,53A内に形成される。貫通ビア88Aは、半導体基板52Z,53A内に形成された貫通孔(開口部)内に、埋め込まれる。貫通孔の内側面上に、絶縁層98Aが設けられ、貫通ビア88Aは、絶縁層98Aによって、半導体基板52Z,53Aから電気的に分離されている。
貫通ビア88Aは、コンタクトプラグCP2を経由して、層間絶縁膜92内の配線80に接続される。貫通ビア88Aは、半導体基板52Z,53Aの裏面側に設けられたパッド(電極)89に接続される。パッド89は、半導体基板52Z,53Aの裏面上の絶縁層(平坦化層又は保護膜)97上に設けられている。パッド89は、絶縁層97によって半導体基板52Z,53Aから電気的に分離されている。
本実施形態において、図2に示されるように、半導体基板52Z,53Aの裏面側に、例えば、保護層(図示せず)や接着層(図示せず)を介して、カラーフィルタ117が設けられる。カラーフィルタ117は、半導体基板52Z,53Aの裏面側において画素アレイ120に対応する位置に、設けられている。例えば、本実施形態のイメージセンサ100は、単板式のイメージセンサ100である。単板式のイメージセンサは、単一の画素アレイ120で複数の色情報を取得する。カラーフィルタ117は、複数の色情報に対応する複数の色素膜を有している。
マイクロレンズアレイ118は、保護層(図示せず)及び接着層(図示せず)を介して、カラーフィルタ117上に取り付けられている。マイクロレンズアレイ117は、カラーフィルタ117を介して、半導体基板52Z,53Aの主面に対して垂直方向において画素アレイ120と重なる位置に、設けられている。マイクロレンズアレイ117は、1つの画素(フォトダイオード1)にそれぞれ対応するマイクロレンズが、2次元に配列されることによって、形成されている。各マイクロレンズは、被写体からの光をフォトダイオード1へ集光する。
本実施形態のイメージセンサ100において、マイクロレンズアレイ118及びカラーフィルタ117は、トランジスタ2,7のゲート電極21,71及び層間絶縁膜92が設けられた面(表面)とは、反対側の面(裏面)に設けられている。素子が形成された半導体基板52Z,53Aは、層間絶縁膜92とマイクロレンズアレイ118とに挟まれている。
被写体からの光は、マイクロレンズアレイ118及びカラーフィルタ117を経由して、半導体基板52Z,53Aの裏面側から画素アレイ120に照射され、フォトダイオード1に取り込まれる。
支持基板119は、層間絶縁膜92上に設けられている。支持基板119は、例えば、保護層(図示せず)及び接着層(図示せず)を介して、層間絶縁膜92上に積層される。支持基板119には、例えば、シリコン基板や絶縁性基板が用いられる。
本実施形態において、被写体からの光の受光面(照射面)は、マイクロレンズアレイ118が取り付けられた半導体基板52Z,53Aの裏面である。
本実施形態のイメージセンサ100のように、半導体基板52Z,53Aの裏面側からの光が画素1に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
本実施形態のイメージセンサ100のように、半導体基板52Z,53Aの裏面側からの光が画素1に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
カラーフィルタ117は、絶縁膜95を介して、半導体基板52Z,53Aの裏面上に設けられている。
単板式のイメージセンサにおいて、カラーフィルタ117は、複数の色素膜を含む。カラーフィルタ117は、例えば、赤、青及び緑の色素膜を含む。各色素膜において、1色の色素膜が、1つのフォトダイオード1(画素)に対応するように、カラーフィルタ117内に設けられている。各色の色素膜は、例えば、ベイヤーパターンのレイアウトを有するように、カラーフィルタ117内に配列されている。尚、カラーフィルタ117は、赤、緑及び青に加え、黄又は白のフィルタを有してもよい。
マイクロレンズアレイ118において、1つのマイクロレンズが、1つの単位セルUC及びフォトダイオード1に対応するように、各マイクロレンズが、各色素膜上に、設けられている。
本実施形態のイメージセンサは、3層のエピタキシャル層を含む半導体基板を用いて、形成される。
図4は、本実施形態のイメージセンサを形成するために用いられる半導体基板の構成を示す図である。
図4に示されるように、イメージセンサが形成される前の半導体基板5Aにおいて、シリコンバルク基板(シリコン単結晶基板)50上に、3層のエピタキシャル層51A,52,53Aが、設けられている。各エピタキシャル層51A,52,53Aは、シリコン層からなる。
シリコンバルク基板50は、例えば、P型のシリコン基板である。本実施形態において、各エピタキシャル層51A,52,53Aは、P型のシリコン層である。
以下では、説明の明確化のため、バルク基板50上に積層された3層のエピタキシャル層のうち、バルク基板50に接するエピタキシャル層(ここでは、層51A)のことを、最下層のエピタキシャル層とよび、バルク基板50側とは反対側に設けられたエピタキシャル層(ここでは、層53A)のことを、最上層のエピタキシャル層とよぶ。また、最上層及び最下層のエピタキシャル層に挟まれたエピタキシャル層(ここでは、層52)のことを、中間エピタキシャル層とよぶ。
また、各エピタキシャル層51A,52,53において、バルク基板50側の面を、エピタキシャル層の裏面とよび、バルク基板50側の面に対向する側(反対側)の面を、エピタキシャル層の表面とよぶ。
イメージセンサが形成される前の半導体基板5Aにおいて、各エピタキシャル層51A,52,53Aは、以下の膜厚を有する。
バルク基板50に接する最下層のエピタキシャル層51Aの膜厚は、例えば、0.9μmから1.3μm程度に設定されている。
バルク基板50に接する最下層のエピタキシャル層51Aの膜厚は、例えば、0.9μmから1.3μm程度に設定されている。
最下層のエピタキシャル層51Aに接する中間エピタキシャル層52の膜厚は、例えば、0.30μmから0.40μm程度に設定されている。
素子が形成される最上層のエピタキシャル層53Aの膜厚は、例えば、3.0μmから4.0μm程度に設定されている。
イメージセンサが形成される前の半導体基板5Aにおいて、各エピタキシャル層51A,52,53Aは、以下の不純物濃度を有する。
最下層のエピタキシャル層51AのP型ドーパントの濃度は、例えば、1×1014cm−3程度から1×1016cm−3程度に設定されている。
中間エピタキシャル層52のP型ドーパントの濃度は、例えば、1×1018cm−3程度から1×1020cm−3程度に設定されている。
最上層のエピタキシャル層53AのP型ドーパントの濃度は、例えば、1×1015cm−3程度から1×1017cm−3程度に設定されている。
中間エピタキシャル層52のP型ドーパントの濃度は、例えば、1×1018cm−3程度から1×1020cm−3程度に設定されている。
最上層のエピタキシャル層53AのP型ドーパントの濃度は、例えば、1×1015cm−3程度から1×1017cm−3程度に設定されている。
中間エピタキシャル層52の不純物濃度は、最下層及び最上層のエピタキシャル層51A,53Aの不純物濃度より低い。
このように、バルク基板50上の3層のエピタキシャル層51A,52,53Aは、互いに異なる不純物濃度を有している。また、バルク基板50及びバルク基板50に接するエピタキシャル層51Aは、互いに異なる不純物濃度を有している。
エピタキシャル層51A,52,53A間の不純物濃度の違いにより、各エピタキシャル層51A,52,53A間のエッチングレート(エッチング速度)が調整される。この結果として、各エピタキシャル層51A,52,53A間のエッチングの選択性を、確保できる。
また、バルク基板50とエピタキシャル層51Aとの不純物濃度の違いにより、バルク基板50とエピタキシャル層51Aとの間のエッチングレートが調整される。この結果として、バルク基板50に対するエッチング条件(例えば、ウェットエッチングの条件)下において、エピタキシャル層51Aをエッチングストッパとして機能させることができる。
尚、バルク基板50に接する最下層のエピタキシャル層51Aが、バルク基板50のエッチング条件に対してストッパ層として機能するように、バルク基板50とエピタキシャル層51Aとの間に大きなエッチング選択比が確保されていれば、エピタキシャル層51AのP型ドーパントの不純物濃度は、バルク基板50のP型ドーパントの不純物濃度より高くともよい。但し、最下層のエピタキシャル層51Aの不純物濃度は、中間のエピタキシャル層52と不純物濃度と異なっていることが好ましい。
図2及び図4に示されるように、フォトダイオード1及びトランジスタ2,7などのイメージセンサを形成する素子は、バルク基板50上に、積層された3層のエピタキシャル層51A,52,53Aのうち、最上層のエピタキシャル層53A内及びエピタキシャル層53A上に形成される。エピタキシャル層53Aの表面上に、多層配線技術による配線80を含む層間絶縁膜92が、形成されている。
以下では、バルク基板50上に積層された3層のエピタキシャル層51A,52,53Aのうち、イメージセンサの構成要素(素子)が形成される最上層のエピタキシャル層53Aのことを、説明の明確化のため、素子形成層とよぶ場合もある。
以下では、バルク基板50上に積層された3層のエピタキシャル層51A,52,53Aのうち、イメージセンサの構成要素(素子)が形成される最上層のエピタキシャル層53Aのことを、説明の明確化のため、素子形成層とよぶ場合もある。
後述の本実施形態のイメージセンサの製造方法のように、最上層のエピタキシャル層(P−型のエピタキシャル層)53A上にイメージセンサの素子が形成され、そのエピタキシャル層53Aの表面(半導体基板の表面)上における層間絶縁膜92の形成及び層間絶縁膜92に対する支持基板119の貼り付け後、バルク基板50、最下層のエピタキシャル層(P−型のエピタキシャル層)51Aの一部は、例えば、ウェットエッチングによって、除去される。
また、最下層のエピタキシャル層51Aの残存した部分と中間エピタキシャル層52の一部分は、例えば、CMP(Chemical Mechanical Polishing)を用いて、除去される。これによって、中間エピタキシャル層(P+型のエピタキシャル層)52の膜厚は、薄くなる。
素子形成層としてのエピタキシャル層53Aの裏面上に残存した中間エピタキシャル層52は、P+型の不純物層からなる裏面シールド層19として、用いられる。
本実施形態のように、バルク基板50上に積層された3層構造のエピタキシャル層51A,52,53Aを用いて、イメージセンサが形成されることによって、イメージセンサの製造コストを低減できる。
(b) 製造方法
図5乃至図9を用いて、第1の実施形態の固体撮像装置(例えば、イメージセンサ)の製造方法について、説明する。
図5乃至図9は、本実施形態のイメージセンサの製造方法の各工程における画素アレイ120及び周辺回路領域121の断面工程図を示している。ここでは、図5乃至図9に加えて、図2及び図4も適宜用いて、本実施形態のイメージセンサの製造方法の各工程について、説明する。
尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
図5乃至図9を用いて、第1の実施形態の固体撮像装置(例えば、イメージセンサ)の製造方法について、説明する。
図5乃至図9は、本実施形態のイメージセンサの製造方法の各工程における画素アレイ120及び周辺回路領域121の断面工程図を示している。ここでは、図5乃至図9に加えて、図2及び図4も適宜用いて、本実施形態のイメージセンサの製造方法の各工程について、説明する。
尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
図5に示されるように、バルク基板50とバルク基板50上に積層された3層のエピタキシャル層51A,52,53Aとを含む半導体基板5Aが、用意される。
バルク基板50は、P型のシリコン単結晶基板である。P型のシリコン単結晶基板におけるP型ドーパント(例えば、ボロン)の不純物濃度は、1018cm−3(抵抗値:10〜20mOhm)程度である。
P型のシリコン単結晶基板50上に、3層のP型シリコン層51A,52,53Aが、エピタキシャル成長によって、順次形成される。
最下層のエピタキシャル層51Aは、例えば、1.1μmの膜厚を有し、且つ1×1014cm−3程度から1×1016cm−3程度のP型ドーパントを含むように、バルク基板50上に、形成される。
2層目のエピタキシャル層52は、例えば、0.35μmの膜厚を有し、且つ、1×1018cm−3程度から1×1020cm−3程度のP型ドーパントを含むように、最下層のエピタキシャル層51A上に、形成される。
最上層のエピタキシャル層53Aは、例えば、3.5μmの膜厚を有し、且つ、1×1015cm−3程度から1×1017cm−3程度のP型ドーパントを含むように、2層目(中間)のエピタキシャル層52上に形成される。
各エピタキシャル層51A,52,53Aに対するP型ドーパント(例えば、ボロン)は、各層51A,52,53のエピタキシャル成長中のドーピング(in−Situドーピング)によって添加されてもよいし、エピタキシャル成長後のイオン注入によって添加されてもよい。
エピタキシャル層51A,52,53A内に添加されたP型ドーパントは、エピタキシャル層51A,52,53Aを含む半導体基板5Aの形成時に、換言すると、半導体基板5Aに対するイメージセンサの素子及び配線の形成前に、活性化される。
尚、バルク基板50は、N型でもよいし、P型でもよいが、不純物のゲッタリングを考慮すると、P型のシリコン単結晶基板がバルク基板50として用いられることが好ましい。
図5に示されるように、フォトリソグラフィ及びRIE(Reactive Ion Etching)によって形成されたマスク(図示せず)を用いて、素子分離層90,91が、半導体基板5Aのエピタキシャル層51A,52,53Aの所定領域内に形成される。
STI(Shallow Trench Isolation)構造の素子分離溝が、マスクに基づいて、半導体基板5A内に形成され、絶縁体が、CVD(Chemical Vapor Deposition)法又は塗布法によって、素子分離溝内に埋め込まれる。これによって、STI構造の素子分離絶縁膜91が、半導体基板5A内の所定の位置に形成される。
例えば、形成されたマスクに基づいて、イオン注入によって、不純物半導体層からなる素子分離層90が、エピタキシャル層51A内の所定の位置(例えば、画素アレイ120内)に形成される。
STI(Shallow Trench Isolation)構造の素子分離溝が、マスクに基づいて、半導体基板5A内に形成され、絶縁体が、CVD(Chemical Vapor Deposition)法又は塗布法によって、素子分離溝内に埋め込まれる。これによって、STI構造の素子分離絶縁膜91が、半導体基板5A内の所定の位置に形成される。
例えば、形成されたマスクに基づいて、イオン注入によって、不純物半導体層からなる素子分離層90が、エピタキシャル層51A内の所定の位置(例えば、画素アレイ120内)に形成される。
これによって、画素アレイ120、画素アレイ120内の単位セル領域UC、及び、周辺回路領域121が、バルク基板50上のエピタキシャル層51,52,53A内に、区画される。
素子分離層を形成するためのマスクとは異なるマスクを用いて、N型又はP型のウェル領域が、半導体基板5A内の所定の領域に形成される。
画素アレイ120の単位セル領域内及び周辺回路領域121のウェル領域159内に、イメージセンサが含む素子が形成される。
トランジスタ2,7のゲート絶縁膜22,72が、例えば、半導体基板5Aに対する熱酸化処理によって、最上層のエピタキシャル層(素子形成層)53Aの露出面(表面)上に形成される。
形成されたゲート絶縁膜22,72上に、ポリシリコン層が、CVD法により、堆積される。そして、フォトリソグラフィ及びRIE法によって、ポリシリコン層が加工され、所定のゲート長及び所定のゲート幅を有するゲート電極21,71が、ゲート絶縁膜22,72を挟んで、P−型のエピタキシャル層53Aの表面上に形成される。
形成されたゲート絶縁膜22,72上に、ポリシリコン層が、CVD法により、堆積される。そして、フォトリソグラフィ及びRIE法によって、ポリシリコン層が加工され、所定のゲート長及び所定のゲート幅を有するゲート電極21,71が、ゲート絶縁膜22,72を挟んで、P−型のエピタキシャル層53Aの表面上に形成される。
図5に示されるように、P−型のエピタキシャル層53Aの画素アレイ120内において、形成されたゲート電極22及びレジスト膜(図示せず)がマスクとして用いられ、フォトダイオード1のN型不純物層10が、イオン注入法によって、単位セル領域内のフォトダイオード形成領域内に形成される。
単位セル領域のフローティングディフュージョン形成領域内において、フローティングディフュージョン6としての不純物層60が、イオン注入によって、半導体基板5AのP−型のエピタキシャル層53A内に形成される。
アンプトランジスタのような、画素アレイ120内の各トランジスタのソース/ドレインとしての不純物層(図示せず)が、それぞれ形成される。
フォトダイオード1のN型不純物層10の表層(露出面)において、表面シールド層18としてのP型不純物層18が、イオン注入によってN型不純物層10内に形成される。
例えば、画素アレイ120内に、フォトダイオード1及びフローティングディフュージョン6を形成するためのイオン注入が実行されている期間において、周辺回路領域121は、レジスト膜(図示せず)に覆われている。
尚、画素アレイ120内に形成されるP型不純物層からなる素子分離層90を、フォトダイオード1のN型不純物層10、トランスファゲートを形成するウェル領域、及び、フローティングディフュージョンのN型不純物層60を、エピタキシャル層53A内に形成する結果として、P−型のエピタキシャル層53Aを用いて単位セルの構成要素の形成領域に対して自己整合的に形成してもよい。
周辺回路領域121内のトランジスタ7が形成される領域(N型又はP型ウェル領域)159において、ゲート電極72をマスクに用いたイオン注入によって、トランジスタ7のソース/ドレインとしてのP型又はN型の不純物層73が、エピタキシャル層53A内に形成される。尚、周辺回路領域121内のトランジスタ7の形成工程は、画素アレイ120内のトランジスタの形成工程と共通化されてもよい。
図6に示されるように、トランジスタ2,7のゲート電極21,71が形成されたエピタキシャル層53Aの表面上に、多層配線技術によって、複数の層間絶縁膜92及び複数の配線80を含む多層配線構造が形成される。層間絶縁膜92は、半導体基板5Aの表面側を覆い、例えば、トランジスタ2のゲート電極21を覆っている。
多層配線構造の各配線レベルの形成工程において、以下のように、層間絶縁膜92及び配線80が、順次形成される。
例えば、シリコン酸化膜の層間絶縁膜92が、CVD法を用いて堆積される。各配線レベルにおいて、堆積された層間絶縁膜92に対してCMP法による平坦化処理が施された後、層間絶縁膜92内にフォトリソグラフィ及びRIE法によって形成されたコンタクトホール内に、コンタクトプラグCP1又はビアプラグ81が、埋め込まれる。
例えば、シリコン酸化膜の層間絶縁膜92が、CVD法を用いて堆積される。各配線レベルにおいて、堆積された層間絶縁膜92に対してCMP法による平坦化処理が施された後、層間絶縁膜92内にフォトリソグラフィ及びRIE法によって形成されたコンタクトホール内に、コンタクトプラグCP1又はビアプラグ81が、埋め込まれる。
例えば、アルミニウムや銅などを主成分として含む導電層が、スパッタ法によって層間絶縁膜92上及びプラグCP1,81上に堆積される。堆積された導電層は、フォトリソグラフィ及びRIE法によって、プラグCP1,81に接続されるように、所定の形状に加工される。これによって、配線としての導電層80が、形成される。配線としての導電層80の形成と同時に、同じ材料からなる遮光膜及びダミー層が、層間絶縁膜90上に形成される。配線80は、ダマシン法を用いて形成されてもよい。
これによって、半導体基板5Aの複数の素子1,2,7が、多層配線技術の配線によって接続され、イメージセンサの各回路が形成される。
半導体基板5Aの表面側における最上層(エピタキシャル層側とは反対側の層)の層間絶縁膜92(及び導電層)に対して平坦化処理が施された後、最上層の層間絶縁膜92の平坦化された面上に、接着層(図示せず)が形成される。そして、支持基板119が、接着層上に貼り付けられる。これによって、支持基板119が、半導体基板の表面を覆う層間絶縁膜92に接合する。
例えば、支持基板119が層間絶縁膜92に貼り付けられる前に、再配線技術によって形成された配線が、層間絶縁膜92内の配線に接続されるように、最上層の層間絶縁膜92上に形成されてもよい。
図7に示されるように、支持基板119が層間絶縁膜92に貼り付けられた後、半導体基板5Aが、薄くされる。
本実施形態において、バルク基板50上の3層のエピタキシャル層51Z,52,53Aを含む半導体基板5Aにおいて、P型シリコンのバルク基板50が、例えば、ウェットエッチングによって、選択的に除去される。
例えば、バルク基板50側の最下層のエピタキシャル層の一部が、バルク基板50に対するウェットエッチングによって、除去される。エッチングされなかった最下層のエピタキシャル層51Zが、中間エピタキシャル層52の裏面上に残存する。
例えば、最下層のP−型エピタキシャル層のうち、バルク基板50に対するウェットエッチングによって除去される部分は、バルク基板50からP−型エピタキシャル層51への不純物拡散により、バルク基板50の不純物濃度(例えば、1×1018cm−3)に近くなった部分である。最下層のP−型エピタキシャル層のうち、バルク基板50の不純物濃度より十分低い不純物濃度を有する部分51Zが、不純物濃度の違いにより生じるエッチングレート(エッチング速度)の違いにより、バルク基板50に対するウェットエッチング(エッチング溶液)によってほとんどエッチングされずに、残存する。
残存した低濃度(P−型)のエピタキシャル層51Zが、バルク基板50に対するウェットエッチングのストッパとして機能する。この結果として、P+型の中間エピタキシャル層52の裏面は、バルク基板50に対するウェットエッチングの条件下にさらされない。
このように、バルク基板50及び各エピタキシャル層51A,52,53A間の不純物濃度の違いに違いを考慮して、ウェットエッチングのためのエッチング溶液が選択され、シリコンからなる基板50及びエピタキシャル層51A,52,53A間のエッチング選択比が調整される。これによって、バルク基板50がエッチングにより選択的に除去される。
ウェットエッチングによってバルク基板が除去されることによって、CMPでバルク基板を除去する場合に比較して、半導体基板(エピタキシャル層)の裏面側の平坦性のばらつきを小さくできる。
図8に示されるように、バルク基板50が除去された後、残存した最下層(バルク基板側)のエピタキシャル層が、CMPによって研削され、除去される。
この時、P+型の中間エピタキシャル層52Zの一部も、CMPによって研削され、エピタキシャル層52Zの膜厚は、薄くなる。
この時、P+型の中間エピタキシャル層52Zの一部も、CMPによって研削され、エピタキシャル層52Zの膜厚は、薄くなる。
中間エピタキシャル層52Zに対して施されるCMPは、最上層(層間絶縁膜側)のエピタキシャル層53Aに接するP+型エピタキシャル層52Zの部分が、最上層のエピタキシャル層53Aに残存するように、実行される。
例えば、中間エピタキシャル層52Zは、CMPによって0.1μm程度削られ、中間エピタキシャル層52Zの膜厚は、0.25μm程度にされる。
例えば、中間エピタキシャル層52Zは、CMPによって0.1μm程度削られ、中間エピタキシャル層52Zの膜厚は、0.25μm程度にされる。
CMPによって、2層目のP+型エピタキシャル層52Zの裏面は、平坦化され、例えば、鏡面状にされる。被写体からの光の受光面であるエピタキシャル層52Zの裏面が平坦化されることによって、エピタキシャル層52Zの裏面の平坦性のばらつきに起因した素子特性の不均一性を、低減できる。
残存したP+型エピタキシャル層52Zは、イメージセンサの裏面シールド層19として、用いられる。
P+型エピタキシャル層52Zは、エピタキシャル層の形成時に、高濃度のドーパントが添加され、且つ、ドーパントが活性化されている。この結果として、本実施形態において、裏面シールド層を形成するためのドーパントの添加(例えば、イオン注入)やドーパントの活性化を、イメージセンサの素子1,2,7及び配線80の形成後に実行せずともよい。
P+型エピタキシャル層52Zは、エピタキシャル層の形成時に、高濃度のドーパントが添加され、且つ、ドーパントが活性化されている。この結果として、本実施形態において、裏面シールド層を形成するためのドーパントの添加(例えば、イオン注入)やドーパントの活性化を、イメージセンサの素子1,2,7及び配線80の形成後に実行せずともよい。
図9に示されるように、裏面シールド層19が形成された後、裏面シールド層としてのエピタキシャル層52Z上に、絶縁層97が、例えば、CVD法によって、形成される。
貫通ビアの形成領域内において、層間絶縁膜92又は層間絶縁膜92内の配線に達する貫通孔が、エピタキシャル層52Z,53内に形成される。これによって、層間絶縁膜92内のプラグCP2(又は配線80)が、貫通孔を介して露出される。
貫通孔の形成によって露出したエピタキシャル層52Z,53の側面上に、絶縁層(側壁絶縁膜)98Aが形成される。
図2に示されるように、貫通ビア88Aが、エピタキシャル層52Z,53内に形成された貫通孔内に、埋め込まれる。そして、絶縁層97上及び貫通ビア88A上に、金属膜がスパッタ法によって堆積される。堆積された金属膜は、リソグラフィ及びRIEによって、所定の形状に加工される。これによって、貫通ビア88Aに接続されるパッド89又は配線89が、半導体基板(エピタキシャル層)52Z,53Aの裏面側に形成される。
半導体基板(エピタキシャル層)52Z,53Aの主面に対して垂直方向において画素アレイ120と重なる位置に、所定の色素膜の配列パターンを有するカラーフィルタ117が、エピタキシャル層52Zの裏面側の絶縁膜97上に形成される。
カラーフィルタ117を挟んで画素アレイ120と重なる位置において、マイクロレンズアレイ118が、カラーフィルタ117上に形成される。
カラーフィルタ117及びマイクロレンズアレイ118が形成された後に、貫通ビア88A、及び、半導体基板5A(エピタキシャル層52Z,53A)の裏面側における配線、パッド又は金属の遮光層が、形成されてもよい。
以上の工程によって、本実施形態の裏面照射型イメージセンサが、形成される。
SOI基板を用いてイメージセンサが形成される場合、SOI基板のコストが高いため、イメージセンサの製造コストが増加する傾向がある。
本実施形態のように、図4に示されるようなバルク基板50及びバルク基板50上の3層のエピタキシャル層51A,52,53Aからなる半導体基板5Aを用いてイメージセンサを形成することによって、イメージセンサの製造コストを低減できる。
本実施形態のように、図4に示されるようなバルク基板50及びバルク基板50上の3層のエピタキシャル層51A,52,53Aからなる半導体基板5Aを用いてイメージセンサを形成することによって、イメージセンサの製造コストを低減できる。
裏面照射型イメージセンサにおいて、イメージセンサの素子及び配線の形成後にP型の裏面シールド層がバルク基板又はエピタキシャル層に対するイオン注入によって形成される場合、レーザーアニールを用いて、低温、短時間及び半導体基板の裏面側の局所的な領域に対する加熱処理によって、P型ドーパントが活性化される。レーザーアニールを用いた裏面シールド層内のP型ドーパントの活性化は、イメージセンサの製造コストの増大を引き起こす可能性がある。
高温の加熱処理によってドーパントが活性化される場合、半導体基板の裏面の平坦性の悪化及びアニールによるストレスが、生じる可能性がある。また、長時間の加熱処理が施された場合、Alなどの金属の配線が劣化する可能性がある。
本実施形態において、裏面照射型イメージセンサにおける裏面シールド層19は、半導体基板が含むP+型エピタキシャル層(中間エピタキシャル層)52,52Zを用いて形成される。
すなわち、裏面シールド層としてのP+型の不純物層52,52Zは、P型ドーパントを含むエピタキシャル層52をバルク基板50上に形成することによって、イメージセンサの素子及び配線が形成される前に、あらかじめ形成される。エピタキシャル層52中のドーパントは、エピタキシャル層の形成時からイメージセンサの素子及び配線を形成前までの間において、活性化される。
すなわち、裏面シールド層としてのP+型の不純物層52,52Zは、P型ドーパントを含むエピタキシャル層52をバルク基板50上に形成することによって、イメージセンサの素子及び配線が形成される前に、あらかじめ形成される。エピタキシャル層52中のドーパントは、エピタキシャル層の形成時からイメージセンサの素子及び配線を形成前までの間において、活性化される。
これによって、本実施形態のイメージセンサの素子及び配線の形成工程中において、裏面シールド層19内のドーパントを、高コストのアニール、又は、イメージセンサの構成部材を劣化させる可能性があるアニールによって、活性化せずともよくなる。
バルク基板上の1層又は2層のエピタキシャル層を用いてイメージセンサが形成される場合、バルク基板が剥離された側におけるエピタキシャル層50の裏面の平坦性が、劣化する可能性がある。そのため、半導体基板の裏面側が被写体からの光の受光面となる裏面照射型イメージセンサが1層又は2層のエピタキシャル層が積層された半導体基板を用いて形成された場合、イメージセンサの特性や信頼性が劣化する可能性がある。
一方、本実施形態のイメージセンサの製造方法において、バルク基板上に積層された不純物濃度の異なる3層のエピタキシャル層を含む半導体基板を用いて、イメージセンサを形成することによって、エッチングとCMPとを組み合わせて、比較的高い精度で、半導体基板の裏面を加工できる。これによって、比較的簡便な工程によって、光の受光面側となるエピタキシャル層の裏面の平坦性を向上でき、エピタキシャル層の裏面側に平坦な面を形成できる。
したがって、本実施形態によれば、イメージセンサの製造コストを削減できる。また、本実施形態によれば、イメージセンサの特性劣化を抑制でき、イメージセンサの信頼性を向上できる。
以上のように、第1の実施形態の固体撮像装置及びその製造方法によれば、画質を向上できる。
(2) 第2の実施形態
図10乃至図14を参照して、第2の実施形態の固体撮像装置(例えば、イメージセンサ)について、説明する。尚、本実施形態において、第1の実施形態で述べた構成と実質的に同じ構成に関する説明は、必要に応じて行う。尚、図10において、図4と同様に、半導体基板の表面側の層間絶縁膜、配線及び支持基板の図示は簡略化している。
図10乃至図14を参照して、第2の実施形態の固体撮像装置(例えば、イメージセンサ)について、説明する。尚、本実施形態において、第1の実施形態で述べた構成と実質的に同じ構成に関する説明は、必要に応じて行う。尚、図10において、図4と同様に、半導体基板の表面側の層間絶縁膜、配線及び支持基板の図示は簡略化している。
第1の実施形態において、バルク基板上に積層されたエピタキシャル層の全てが、P型の導電型を有する場合について、述べた。
但し、形成されるイメージセンサの構成に応じて、積層された複数のエピタキシャル層のうち、少なくとも1つ層が、N型のエピタキシャル層であってもよい。
図10は、P型及びN型のエピタキシャル層51B,52,53Bを含む半導体基板5Bの構成を示す模式図である。
例えば、バルク基板(例えば、P型シリコン基板)50上に積層された3層のエピタキシャル層51B,52,53Bのうち、最上層のエピタキシャル層53Bが、N型のシリコンエピタキシャル層51Bである。
N型エピタキシャル層53B上及びN型エピタキシャル層53B内に、フォトダイオード及びトランジスタなどのイメージセンサの構成素子が、形成される。
N型エピタキシャル層53B上及びN型エピタキシャル層53B内に、フォトダイオード及びトランジスタなどのイメージセンサの構成素子が、形成される。
N型エピタキシャル層53Bは、例えば、3μmから4μm程度の膜厚を有している。N型エピタキシャル層53BのN型ドーパント(例えば、リン)の不純物濃度は、例えば、1.0×1016cm−3から1.4×1016cm−3程度に設定されている。
N型エピタキシャル層53Bは、裏面シールド層として用いられる中間エピタキシャル層52上に、形成されている。
中間エピタキシャル層52は、P型のシリコンエピタキシャル層からなる。中間エピタキシャル層としてのP型エピタキシャル層52は、0.8×1019cm−3〜1.2×1019cm−3程度のP型ドーパントの不純物濃度に設定されている。P型エピタキシャル層52の膜厚が、0.25μm程度から0.45μm程度に設定されている。
バルク基板50と中間エピタキシャル層52との間のエピタキシャル層51Bは、N型のシリコンエピタキシャル層でもよいし、P型のシリコンエピタキシャル層でもよい。
バルク基板50に接するエピタキシャル層51BがN型である場合、エピタキシャル層51BのN型ドーパントの不純物濃度は、例えば、0.8×1015cm−3から1.2×1015cm−3程度に設定されている。バルク基板50に接するエピタキシャル層51BがP型である場合、エピタキシャル層51BのP型ドーパントの不純物濃度は、例えば、1×1014cm−3から1×1016cm−3程度に設定されている。
N型又はP型の最下層のエピタキシャル層51Bは、例えば0.9μmから1.3μm程度の膜厚を有している。
図10に示されるように、イメージセンサの形成時、バルク基板50及び最下層のエピタキシャル層51Bは、除去される。
本実施形態のように、バルク基板50上に、P型及びN型のエピタキシャル層51B,52,53Bが積層された場合、バルク基板及びエピタキシャル層の不純物濃度に応じて、導電型の異なるエピタキシャル層51B,52,53B間における不純物の拡散が生じる可能性がある。
図11は、導電型の異なるエピタキシャル層を含む半導体基板における各エピタキシャル層間の不純物の拡散を模式的に示す図である。
図11の例では、バルク基板50側から順に、N型エピタキシャル層51B、P型エピタキシャル層52及びN型エピタキシャル層53Bが、積層された構造が示されている。
図11の例において、P型バルク基板50上のN型エピタキシャル層51Bは、1.1μm程度の膜厚を有し、1.0×1015cm−3程度のN型ドーパントの不純物濃度を有する。P型エピタキシャル層52は、0.35μm程度の膜厚を有し、1.0×1019cm−3程度のP型ドーパントの不純物濃度を有する。N型エピタキシャル層53Bは、3.5μm程度の膜厚を有し、1.2×1016cm−3程度のN型ドーパントの不純物濃度を有している。P型のバルク基板50は、1.0×1018cm−3程度のP型ドーパントの不純物濃度を有している。
バルク基板50上のN型エピタキシャル層51Bは、P型バルク基板50とP型エピタキシャル層52との間に挟まれている。
N型エピタキシャル層51BとP型バルク基板50との境界領域において、P型バルク基板50に起因するP型ドーパントが、N型エピタキシャル層51B内に拡散する可能性がある。また、N型エピタキシャル層51BとP型エピタキシャル層52との境界領域において、P型エピタキシャル層52に起因するP型ドーパントが、N型エピタキシャル層51B内に、拡散する可能性がある。
N型エピタキシャル層51BとP型バルク基板50との境界領域において、P型バルク基板50に起因するP型ドーパントが、N型エピタキシャル層51B内に拡散する可能性がある。また、N型エピタキシャル層51BとP型エピタキシャル層52との境界領域において、P型エピタキシャル層52に起因するP型ドーパントが、N型エピタキシャル層51B内に、拡散する可能性がある。
図11に示されるように、N型エピタキシャル層51B内におけるバルク基板50に起因するP型ドーパントの不純物濃度は、N型エピタキシャル層51Bとバルク基板50との界面近傍で、最も高く、半導体基板5Bの主面に対して垂直方向におけるN型エピタキシャル層51Bの内部側に向かって、減少していく。半導体基板5Bの主面に対して垂直方向において、N型エピタキシャル層51Bとバルク基板50との界面から深さd1までのN型エピタキシャル層51Bの領域510内に、バルク基板50からのP型ドーパントが拡散する。
例えば、N型エピタキシャル層51Bのバルク基板50側の領域510を、P型のバルク基板50と共通のウェットエッチングの条件によって、除去することが可能である。
N型エピタキシャル層51B内のP型ドーパントをほとんど含まない領域(N型領域)511が、P型のバルク基板50に対するウェットエッチングのストッパ層として機能する。
図11に示されるように、N型エピタキシャル層51B内におけるP型エピタキシャル層に起因するP型ドーパントの不純物濃度は、N型エピタキシャル層51BとP型エピタキシャル層52との界面近傍で、最も高く、半導体基板の主面に対して垂直方向におけるN型エピタキシャル層51Bの内部側に向かって、減少していく。
半導体基板の主面に対して垂直方向において、N型エピタキシャル層51BとP型エピタキシャル層52との界面から深さd2までのN型エピタキシャル層51Bの領域512内に、P型エピタキシャル層52からのP型ドーパントが拡散している。
例えば、N型エピタキシャル層51B内のP型領域の深さd1,d2は、0.5μm程度である。
裏面シールド層としてのP型の中間エピタキシャル層52に起因するP型ドーパントが、素子形成層としてのN型エピタキシャル層53B内に拡散する。P型エピタキシャル層52は裏面シールド層としてN型エピタキシャル層53Bの裏面上に残存するため、N型エピタキシャル層53B内のP型領域530は、除去されない。
P型ドーパントをほとんど含まない(P型ドーパントが拡散されない)N型領域531内において光電変換が生じるように、フォトダイオードの不純物層が、エピタキシャル層53B内に、形成されればよい。
例えば、裏面照射型イメージセンサにおいて、青色の光は、光の照射側(エピタキシャル層52側)から0.3μmから1.0μm程度の深さで、光電変換される。
それゆえ、素子形成層としてのN型エピタキシャル層53B内にP型領域530が存在していても、そのP型領域530が、N型エピタキシャル層53B内に形成されるフォトダイオードの光電変換に、悪影響を及ぼすことはほとんどない。
尚、N型エピタキシャル層51Bの領域511,512及びP型エピタキシャル層52の深さd3(例えば、0.1μm)までの領域が、CMPによって、除去される。
バルク基板の導電型と異なる導電型のエピタキシャル層を、バルク基板の選択的エッチングにおけるストッパとして用いることができる。
第2の実施形態のイメージセンサにおいて、イメージセンサの構成要素がN型エピタキシャル層53B上及びN型エピタキシャル層53B内に形成されることが、第1の実施形態と異なるのみで、イメージセンサが含む構成要素の構造は、実質的に同じである。
そのため、第2の実施形態のイメージセンサの構造の説明は、ここでは、省略する。
そのため、第2の実施形態のイメージセンサの構造の説明は、ここでは、省略する。
第2の実施形態のイメージセンサのように、半導体基板5Bの3層のエピタキシャル層のうち少なくとも1つの層がN型のエピタキシャル層である場合においても、第1の実施形態と同様の効果が得られる。
(b) 製造方法
図12及び図13を用いて、第2の実施形態のイメージセンサの製造方法について説明する。尚、第1の実施形態のイメージセンサの製造方法と実質的に同じ製造工程に関する説明は、必要に応じて、説明する。
図12及び図13を用いて、第2の実施形態のイメージセンサの製造方法について説明する。尚、第1の実施形態のイメージセンサの製造方法と実質的に同じ製造工程に関する説明は、必要に応じて、説明する。
図12に示されるように、N型エピタキシャル層53Bを素子形成層として含む3層構造のエピタキシャル層51B,52,53Bを含む半導体基板5Bが形成される。
素子形成層としてのN型エピタキシャル層53Bは、P+型エピタキシャル層52上に、エピタキシャル成長される。エピタキシャル層53B中のN型ドーパントは、P型ドーパントの添加と同様に、エピタキシャル層53Bの成長中に、in−Situで、エピタキシャル層内に添加される。尚、ドーパントを含まないエピタキシャル層53Bの形成後に、N型ドーパントをイオン注入によって、エピタキシャル層53B中に添加し、イメージセンサの素子及び配線の形成前に、ドーパントを活性化してもよい。
バルク基板50に接する最下層のエピタキシャル層51Bは、N型の層でもよいし、P型の層でもよい。
上述の図5及び図6を用いて説明した製造工程と実質的に同様の工程によって、3層構造のエピタキシャル層51B,52,53Bを含む半導体基板5Bの所定の領域において、素子形成層としてのN型エピタキシャル層53B内及びその層53B上に、フォトダイオード1及びトランジスタ2,7が、形成される。
フォトダイオード1及びトランジスタ2,7が形成された後、N型エピタキシャル層53B上に、多層配線技術によって、配線80を含む層間絶縁膜92が、形成される。最上層の層間絶縁膜92上に、支持基板119が貼り付けられる。
支持基板119が貼り付けられた後、図7を用いて説明した製造工程と実質的に同様の工程によって、バルク基板50が、ウェットエッチングによって除去される。このとき、バルク基板50を除去するためのウェットエッチングによって、N型又はP型のエピタキシャル層51Bの一部がエッチングされる。上述のように、最下層のエピタキシャル層51B内におけるP型ドーパントをほとんど含まない領域又はP型ドーパントの不純物濃度が低い領域が、P型バルク基板50のウェットエッチングに対して、ストッパとして機能する。
これによって、バルク基板50が選択的に除去され、エピタキシャル層51Zの裏面において比較的平坦な面が形成される。
図13に示されるように、図8を用いて説明した製造工程と実質的に同様の工程によって、P+型エピタキシャル層52Zの一部が素子形成層としてのN型エピタキシャル層53Bの裏面上に残存するように、最下層及び中間のエピタキシャル層51B,52Zに対して、CMPが施される。
N型エピタキシャル層53Bの裏面上に残存したP+型エピタキシャル層52Zが、裏面シールド層19として用いられる。
この後、図9及び図4を用いて説明した製造工程と実質的に同様の工程によって、貫通ビア、カラーフィルタ及びマイクロレンズが順次形成され、第2の実施形態のイメージセンサが形成される。
第2の実施形態のイメージセンサの製造方法においても、第1の実施形態と同様に、高コストのSOI基板を用いずに、バルク基板50上に積層された3層のエピタキシャル層を用いて、素子の特性の劣化/ばらつきが比較的少ないイメージセンサを、形成できる。
また、本実施形態のイメージセンサの製造方法において、裏面シールド層を形成するために、素子及び配線の形成後に、高コスト及び部材を劣化させる可能性のあるアニール処理を実行せずともよい。
したがって、第2の実施形態のイメージセンサ及びその製造方法によれば、第1の実施形態と同様に、イメージセンサの製造コストを低減できる。
(3) 変形例
図14を用いて、実施形態のイメージセンサの製造方法の変形例について、説明する。尚、第1及び第2の実施形態で述べたイメージセンサの構成要素及び製造工程と実質的に同じ要素/工程に関する説明は、必要に応じて行う。
図14を用いて、実施形態のイメージセンサの製造方法の変形例について、説明する。尚、第1及び第2の実施形態で述べたイメージセンサの構成要素及び製造工程と実質的に同じ要素/工程に関する説明は、必要に応じて行う。
上述の実施形態では、ウェットエッチングを用いて、バルク基板の全体及び最下層のエピタキシャル層の一部を除去する例について、説明した。
イメージセンサの製造コスト、製造の効率化、形成されるイメージセンサの歩留まり、又は、イメージセンサの動作の信頼性などを考慮して、図14に示される変形例のように、バルク基板50の一部分501が最下層のエピタキシャル層51Bの裏面上に残存するように、バルク基板50がCMPによって除去(研削)されてもよい。残存したバルク基板の部分501及び最下層のエピタキシャル層51Bは、上述のように、ウェットエッチングによって、除去される。
裏面シールド層19を形成するためのP型エピタキシャル層52の裏面が、平坦(例えば、鏡面状)になっていれば、エピタキシャル層51B,52は、エッチングによって除去及び薄くされてもよいし、CMPによって除去及び薄くされてもよい。
尚、図14において、第2の実施形他のように、N型及びP型のエピタキシャル層を含む半導体基板が例示されているが、3層のエピタキシャル層の全てがP型である半導体基板(第1の実施形態参照)に対して、本変形例が適用されてもよい。
本変形例のように、バルク基板50がCMP法によって研削され、薄くされた後、エッチングによって、バルク基板50の残存部501及びエピタキシャル層51Bが除去される製造工程においても、第1及び第2の実施形態と同様の効果が得られる。
(4) 適用例
図15を参照して、各実施形態の固体撮像装置の適用例について、説明する。
図15を参照して、各実施形態の固体撮像装置の適用例について、説明する。
実施形態の固体撮像装置(イメージセンサ)は、モジュール化され、デジタルカメラやカメラ付携帯電話に適用される。
図15は、本実施形態のイメージセンサの適用例を示すブロック図である。
本実施形態のイメージセンサ100を含むカメラ(又はカメラ付携帯電話)900は、イメージセンサ100の他に、例えば、光学レンズ部(レンズユニット)101、信号処理部(例えば、DSP:Digital Signal Processor)102、記憶部(メモリ)103、表示部(ディスプレイ)104、及び、制御部(コントローラ)105を含んでいる。
イメージセンサ100は、被写体からの光を、電気信号に変換する。
レンズユニット101は、被写体からの光をイメージセンサ100に集光し、被写体からの光に対応する画像をイメージセンサ100上に結像させる。レンズユニット101は、複数のレンズを含み、機械的又は電気的に光学特性(例えば、焦点距離)を制御できる。
DSP102は、イメージセンサ100から出力された信号を処理する。DSP102はイメージセンサ100からの信号に基づいて、被写体に対応する画像(画像データ)を形成する。
メモリ103は、DSP102からの画像データを記憶する。メモリ103は、外部から与えられた信号及びデータを記憶することもできる。メモリ103は、カメラ900内に搭載されたDRAMやフラッシュメモリなどのメモリチップでもよいし、カメラ900本体から着脱可能なメモリカードやUSBメモリでもよい。
ディスプレイ104は、DSP102又メモリ103からの画像データを、表示する。DSP102又はメモリ103からディスプレイ104へ出力されたデータは、静止画又は動画として、ディスプレイに表示される。
コントローラ105は、外部(例えば、ユーザー)からの要求/命令に基づいて、カメラ内の各構成100〜104の動作を制御する。
以上のように、実施形態のイメージセンサ100は、カメラ又はカメラ付携帯電話900に適用できる。
本実施形態のイメージセンサ100を含むカメラ900は、形成される画像の画質を改善できる。
本実施形態のイメージセンサ100を含むカメラ900は、形成される画像の画質を改善できる。
第1及び第2の実施形態において、半導体基板が含む3層のエピタキシャル層が、全てP型である場合、及び、N型及びP型のエピタキシャル層である場合が、示されている。但し、半導体基板が含む3層のエピタキシャル層が全てN型のエピタキシャル層でもよい。
上述において、CMOSイメージセンサを例示して、本実施形態の固体撮像装置の製造方法について説明したが、CCDイメージセンサ及びその製造方法において、各実施形態で述べた3層のエピタキシャル層を含むバルク基板(例えば、図4及び図10参照)が、用いられてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
5:半導体基板、50:バルク基板、51,52,53:エピタキシャル層、120:画素アレイ、UC:単位セル、9:素子分離領域、1:フォトダイオード、2:トランジスタ(トランスファゲート)、6:フローティングディフュージョン。
Claims (5)
- バルク基板上に積層された第1、第2及び第3のエピタキシャル層のうち、最上層の第1の不純物濃度を有する前記第1のエピタキシャル層の第1の面上に、イメージセンサの素子を形成する工程と、
前記第1のエピタキシャル層の前記第1の面上に、配線を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に支持基板を貼り付けた後、第2の不純物濃度を有する前記第2のエピタキシャル層と前記バルク基板との間に設けられ、前記第2の不純物濃度より低い第3の不純物濃度を有する前記第3のエピタキシャル層をストッパとして、前記バルク基板を、ウェットエッチングによって除去する工程と、
前記第1及び前記第3のエピタキシャル層との間の前記第2のエピタキシャル層が前記第1のエピタキシャル層の前記第1の面に対向する第2の面上に残存するように、前記前記第3のエピタキシャル層を、研削によって除去し、且つ、残存した前記第2のエピタキシャル層からなるシールド層を前記第1のエピタキシャル層の前記第2の面上に形成する工程と、
前記第2の面側において、前記シールド層上に、カラーフィルタを形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。 - バルク基板上に積層された第1、第2及び第3のエピタキシャル層のうち、最上層の前記第1のエピタキシャル層の第1の面上に、イメージセンサの素子を形成する工程と、
前記第1のエピタキシャル層の前記第1の面上に、配線を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に支持基板を貼り付けた後、前記第2のエピタキシャル層と前記バルク基板との間の前記第3のエピタキシャル層をストッパとして、前記バルク基板を、除去する工程と、
前記第1及び前記第3のエピタキシャル層との間の前記第2のエピタキシャル層が前記第1のエピタキシャル層の前記第1の面に対向する第2の面上に残存するように、前記前記第3のエピタキシャル層を除去し、且つ、残存した前記第2のエピタキシャル層からなるシールド層を前記第1のエピタキシャル層の前記第2の面上に形成する工程と、
前記第2の面側において、前記シールド層上に、カラーフィルタを形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。 - 前記バルク基板は、ウェットエッチングを用いて、除去され、
前記第3のエピタキシャル層は、CMPによって、除去される、
ことを特徴とする請求項2に記載の固体撮像装置の製造方法。 - 前記バルク基板及び前記第1乃至第3のエピタキシャル層は、P型の導電型を有し、
前記第3のエピタキシャル層のP型ドーパントの不純物濃度は、前記バルク基板の不純物濃度より低く、
前記第2のエピタキシャル層のP型ドーパントの不純物濃度は、前記第3のエピタキシャル層の不純物濃度より高く、
前記第1のエピタキシャル層のP型ドーパントの不純物濃度は、前記第2のエピタキシャル層の不純物濃度より低い、
ことを特徴とする請求項2又は3に記載の固体撮像装置の製造方法。 - 前記バルク基板はP型の導電型を有し、前記第1のエピタキシャル層はN型の導電型を有し、前記第2のエピタキシャル層はP型の導電型を有し、前記第3のエピタキシャル層はP型又はN型の導電型を有し、
前記第1のエピタキシャル層のN型ドーパントの不純物濃度は、1.0×1016cm−3以上、1.3×1016cm−3以下であり、
前記第2のエピタキシャル層のP型ドーパントの不純物濃度は、0.9×1019cm−3以上、1.1×1019cm−3以下であり、
ことを特徴とする請求項2又は3に記載の固体撮像装置の製造方法。
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US11605665B2 (en) | 2019-10-25 | 2023-03-14 | Canon Kabushiki Kaisha | Semiconductor apparatus and method for producing semiconductor apparatus |
-
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US10103053B1 (en) | 2017-07-14 | 2018-10-16 | Micron Technology, Inc. | Methods of forming integrated circuitry |
US10410912B2 (en) | 2017-07-14 | 2019-09-10 | Micron Technology, Inc. | Integrated circuitry |
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