WO2022149450A1 - 多層基板、電子機器及び多層基板の製造方法 - Google Patents

多層基板、電子機器及び多層基板の製造方法 Download PDF

Info

Publication number
WO2022149450A1
WO2022149450A1 PCT/JP2021/047015 JP2021047015W WO2022149450A1 WO 2022149450 A1 WO2022149450 A1 WO 2022149450A1 JP 2021047015 W JP2021047015 W JP 2021047015W WO 2022149450 A1 WO2022149450 A1 WO 2022149450A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
multilayer board
insulator layer
layer
porous insulator
Prior art date
Application number
PCT/JP2021/047015
Other languages
English (en)
French (fr)
Inventor
伸郎 池本
哲聡 奥田
恒亮 西尾
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN202190000942.3U priority Critical patent/CN219718562U/zh
Priority to JP2022573981A priority patent/JP7485090B2/ja
Publication of WO2022149450A1 publication Critical patent/WO2022149450A1/ja
Priority to US18/217,675 priority patent/US20230345624A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P11/00—Apparatus or processes specially adapted for manufacturing waveguides or resonators, lines, or other devices of the waveguide type
    • H01P11/001—Manufacturing waveguides or transmission lines of the waveguide type
    • H01P11/003—Manufacturing lines with conductors on a substrate, e.g. strip lines, slot lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08—Microstrips; Strip lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08—Microstrips; Strip lines
    • H01P3/085—Triplate lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0277—Bendability or stretchability details
    • H05K1/028—Bending or folding regions of flexible printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0116—Porous, e.g. foam
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10098—Components for radio transmission, e.g. radio frequency identification [RFID] tag, printed or non-printed antennas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Definitions

  • the present invention relates to a multilayer substrate having a structure in which a plurality of insulator layers are laminated, an electronic device, and a method for manufacturing a multilayer substrate.
  • the multilayer circuit board described in Patent Document 1 As an invention relating to a conventional multilayer board, for example, the multilayer circuit board described in Patent Document 1 is known.
  • This multilayer circuit board has a structure in which a plurality of porous substrates are laminated.
  • an object of the present invention is to provide a method for manufacturing a multilayer board, an electronic device, and a multilayer board that can improve the degree of freedom in designing the multilayer board.
  • the multilayer board according to one embodiment of the present invention is A multilayer substrate comprising a laminate having a structure in which a plurality of insulator layers including a porous insulator layer are laminated in the vertical direction.
  • the multilayer board has a first region and a second region, and has a first region and a second region.
  • the vertical thickness of the porous insulator layer in the first region is smaller than the vertical thickness of the porous insulator layer in the second region.
  • the multilayer board includes at least one of the structure (A) and the structure (B).
  • the average value of the pore sizes of the porous insulator layer in the first region is smaller than the average value of the pore sizes of the porous insulator layer in the second region.
  • the density of the porous insulator layer in the first region is higher than the density of the porous insulator layer in the second region.
  • the method for manufacturing a multilayer substrate according to one embodiment of the present invention is as follows.
  • a laminating process in which a plurality of insulating layers including a porous insulating layer made of a porous material are laminated in the vertical direction, and
  • the multilayer board has a first region and a second region, and has a first region and a second region.
  • the pressurizing step the vertical thickness of the porous insulator layer in the first region becomes smaller than the vertical thickness of the porous insulator layer in the second region.
  • the multilayer substrate is provided with at least one of the structure (A) and the structure (B).
  • the average value of the pore sizes of the porous insulator layer in the first region is smaller than the average value of the pore sizes of the porous insulator layer in the second region.
  • the density of the porous insulator layer in the first region is higher than the density of the porous insulator layer in the second region.
  • the degree of freedom in designing the multilayer board can be improved.
  • FIG. 1 is an exploded perspective view of the multilayer board 10.
  • FIG. 2 is a cross-sectional view of the multilayer board 10 in AA of FIG.
  • FIG. 3 is a left side view of a part of the internal structure of the electronic device 1 provided with the multilayer board 10.
  • FIG. 4 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 5 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 6 is a cross-sectional view of the multilayer board 10a.
  • FIG. 7 is a cross-sectional view of the multilayer board 10b.
  • FIG. 8 is a cross-sectional view of the multilayer board 10c.
  • FIG. 9 is a cross-sectional view of the multilayer board 10d.
  • FIG. 10 is a cross-sectional view of the multilayer board 10e.
  • FIG. 11 is a cross-sectional view of the multilayer board 10f.
  • FIG. 12 is a cross-sectional view of the multilayer substrate 10 g.
  • FIG. 13 is a cross-sectional view of the multilayer board 10h.
  • FIG. 14 is a cross-sectional view of the multilayer board 10h at the time of manufacture.
  • FIG. 15 is a cross-sectional view of the multilayer board 10i.
  • FIG. 16 is a cross-sectional view of the multilayer board 10i at the time of manufacture.
  • FIG. 17 is a cross-sectional view of the multilayer board 10j at the time of manufacture.
  • FIG. 18 is a cross-sectional view of the multilayer board 10j.
  • FIG. 19 is a cross-sectional view of the multilayer board 10k.
  • FIG. 20 is a cross-sectional view of the multilayer substrate 10 liters.
  • FIG. 21 is a cross-sectional view of the multilayer substrate 10 liters at the time of manufacture.
  • FIG. 22 is a cross-sectional view of the multilayer board 10 m.
  • FIG. 23 is a cross-sectional view of the multilayer board 10 m at the time of manufacture.
  • FIG. 24 is a cross-sectional view of the multilayer board 10n.
  • FIG. 25 is a cross-sectional view of the multilayer substrate 10n at the time of manufacture.
  • FIG. 26 is a cross-sectional view of the multilayer board 10o.
  • FIG. 27 is a cross-sectional view of the multilayer board 10o at the time of manufacture.
  • FIG. 28 is a cross-sectional view of the multilayer substrate 10p.
  • FIG. 29 is a cross-sectional view of the multilayer substrate 10p at the time of manufacture.
  • FIG. 30 is a cross-sectional view of the multilayer board 10q.
  • FIG. 31 is a cross-sectional view of the multilayer board 10r.
  • FIG. 32 is a cross-sectional view of the multilayer board 10s.
  • FIG. 33 is a cross-sectional view of the multilayer board 10t.
  • FIG. 34 is a cross-sectional view of the multilayer board 10u.
  • FIG. 35 is a cross-sectional view of the multilayer board 10v.
  • FIG. 36 is a cross-sectional view of the multilayer board 10w.
  • FIG. 37 is a cross-sectional view of the multilayer board 10w at the time of manufacture.
  • FIG. 38 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • FIG. 39 is a cross-sectional view of the multilayer board 10x.
  • FIG. 1 is an exploded perspective view of the multilayer board 10.
  • reference numerals are given only to the representative interlayer connection conductors v1 and v2 among the plurality of interlayer connection conductors v1 and v2.
  • FIG. 2 is a cross-sectional view of the multilayer board 10 in AA of FIG.
  • the direction is defined as follows.
  • the stacking direction of the laminated body 12 of the multilayer board 10 is defined as the vertical direction.
  • the direction in which the signal conductor layer 22 of the multilayer board 10 extends is defined as the front-rear direction.
  • the line width direction of the signal conductor layer 22 is defined as the left-right direction.
  • the vertical direction, the front-back direction, and the left-right direction are orthogonal to each other.
  • the vertical direction, the front-rear direction, and the left-right direction of the present specification do not have to coincide with the up-down direction, the front-back direction, and the left-right direction of the multilayer substrate 10 in actual use.
  • X is a component or member of the multilayer board 10. Unless otherwise specified, each part of X is defined as follows in the present specification.
  • the front part of X means the front half of X.
  • the rear part of X means the rear half of X.
  • the left part of X means the left half of X.
  • the right part of X means the right half of X.
  • the upper part of X means the upper half of X.
  • the lower part of X means the lower half of X.
  • the front end of X means the front end of X.
  • the rear end of X means the rear end of X.
  • the left end of X means the left end of X.
  • the right end of X means the right end of X.
  • the upper end of X means the upper end of X.
  • the lower end of X means the lower end of X.
  • the front end portion of X means the front end portion of X and its vicinity.
  • the rear end portion of X means the rear end portion of X and its vicinity.
  • the left end portion of X means the left end portion of X and its vicinity.
  • the right end portion of X means the right end portion of X and its vicinity.
  • the upper end portion of X means the upper end portion of X and its vicinity.
  • the lower end portion of X means the lower end portion of X and its vicinity.
  • the multilayer board 10 transmits a high frequency signal.
  • the multilayer board 10 is used in an electronic device such as a smartphone to electrically connect two circuits.
  • the multilayer board 10 includes a laminate 12, a signal conductor layer 22, a first ground conductor layer 24, a second ground conductor layer 26, signal terminals 28a, 28b, and connection conductor layers 23a, 23b, 27a, It includes 27b, 29a, 29b, a plurality of interlayer connecting conductors v1, a plurality of interlayer connecting conductors v2, and a plurality of interlayer connecting conductors v3 and v4.
  • the laminated body 12 has a plate shape. Therefore, the laminated body 12 has an upper main surface and a lower main surface. The normals of the upper and lower main surfaces of the laminated body 12 extend in the vertical direction. The upper main surface and the lower main surface of the laminated body 12 have a rectangular shape having long sides extending in the front-rear direction. Therefore, the length of the laminated body 12 in the front-rear direction is longer than the length of the laminated body 12 in the left-right direction.
  • the laminated body 12 includes insulator layers 16a to 16d, 20a, and 20b.
  • the laminated body 12 has a structure in which the insulator layers 16a to 16d, 20a, and 20b are laminated in the vertical direction. Insulator layers 20a, 16a to 16d, 20b are arranged in this order from top to bottom.
  • the insulator layers 16a to 16d have the same rectangular shape as the laminated body 12 when viewed in the vertical direction.
  • the insulator layers 16a to 16d are flexible dielectric sheets.
  • the material of the insulator layers 16a to 16d contains a thermoplastic resin.
  • the thermoplastic resin is, for example, a liquid crystal polymer, PTFE (polytetrafluoroethylene) or the like.
  • the material of the insulator layers 16a to 16d may be polyimide.
  • the insulator layers 16a to 16d are porous insulator layers made of a porous material. Therefore, a large number of pores are formed in the insulator layers 16a to 16d.
  • the main pores formed in the insulator layers 16a to 16d are closed cells.
  • the closed cell has a structure in which the bubble is completely surrounded by the material of the insulator layers 16a to 16d. Therefore, the closed cell has a structure in which a plurality of bubbles are not connected. It should be noted that all the pores formed in the insulator layers 16a to 16d do not have to be closed cells.
  • the porosity of the porous insulator layers 16a to 16d is, for example, 30% or more and 80% or less. Porosity is the ratio of the volume of bubbles to the total volume of the laminate 12. Details of the insulator layers 20a and 20b will be described later.
  • the signal conductor layer 22 (conductor layer) is provided on the upper main surface or the lower main surface of the insulator layer 16c (porous insulator layer). In the present embodiment, the signal conductor layer 22 is provided on the upper main surface of the insulator layer 16c.
  • the signal conductor layer 22 has a linear shape. The signal conductor layer 22 extends in the front-rear direction. A high frequency signal is transmitted to the signal conductor layer 22.
  • the first ground conductor layer 24 is provided on the laminated body 12.
  • the first ground conductor layer 24 is provided on the signal conductor layer 22 so as to overlap the signal conductor layer 22 when viewed in the vertical direction.
  • the first ground conductor layer 24 is provided on the upper main surface of the insulator layer 16a.
  • the first ground conductor layer 24 covers substantially the entire upper main surface of the insulator layer 16a.
  • the first ground conductor layer 24 is connected to the ground potential.
  • the second ground conductor layer 26 is provided on the laminated body 12.
  • the second ground conductor layer 26 is provided under the signal conductor layer 22 so as to overlap the signal conductor layer 22 when viewed in the vertical direction.
  • the second ground conductor layer 26 is provided on the lower main surface of the insulator layer 16d.
  • the second ground conductor layer 26 covers substantially the entire lower main surface of the insulator layer 16d.
  • the second ground conductor layer 26 is connected to the ground potential.
  • the signal conductor layer 22 (conductor layer), the first ground conductor layer 24, and the second ground conductor layer 26 have a stripline structure and form a high-frequency circuit.
  • the connecting conductor layers 23a, 23b, 27a, 27b are provided on the upper main surface of the insulator layer 16b.
  • the connecting conductor layers 23a, 23b, 27a, 27b have a square shape when viewed in the vertical direction.
  • the connecting conductor layers 29a and 29b are provided on the upper main surface of the insulator layer 16c.
  • the connecting conductor layers 23a, 23b, 27a, 27b have a square shape when viewed in the vertical direction.
  • the plurality of interlayer conductors v1 and v2 electrically connect the first ground conductor layer 24 and the second ground conductor layer 26. More specifically, the plurality of interlayer connection conductors v1 and v2 penetrate the insulator layers 16a to 16d in the vertical direction. The upper ends of the plurality of interlayer conductors v1 and v2 are connected to the first ground conductor layer 24. The lower ends of the plurality of interlayer conductors v1 and v2 are connected to the second ground conductor layer 26. The intermediate portion of the plurality of interlayer connection conductors v1 is connected to the connection conductor layers 27a and 29a (conductor layers).
  • the intermediate portion of the plurality of interlayer connection conductors v2 is connected to the connection conductor layers 27b and 29b (conductor layers).
  • the plurality of interlayer connection conductors v1 are provided on the left side of the signal conductor layer 22.
  • the plurality of interlayer connecting conductors v1 are arranged in a row at equal intervals in the front-rear direction.
  • the plurality of interlayer connection conductors v2 are provided on the right side of the signal conductor layer 22.
  • the plurality of interlayer connecting conductors v2 are arranged in a row at equal intervals in the front-rear direction.
  • the signal terminal 28a is provided at the front end of the upper main surface of the insulator layer 16a.
  • the signal terminal 28a has a rectangular shape when viewed in the vertical direction.
  • the signal terminal 28a overlaps with the front end portion of the signal conductor layer 22 when viewed in the vertical direction.
  • the first ground conductor layer 24 is not provided around the signal terminal 28a so that the signal terminal 28a is insulated from the first ground conductor layer 24.
  • the interlayer connection conductor v3 electrically connects the signal terminal 28a and the signal conductor layer 22. Specifically, the interlayer connecting conductor v3 penetrates the insulator layers 16a and 16b in the vertical direction. The upper end of the interlayer connection conductor v3 is connected to the signal terminal 28a. The lower end of the interlayer connection conductor v3 is connected to the front end portion of the signal conductor layer 22. The intermediate portion of the interlayer connecting conductor v3 is connected to the connecting conductor layer 23a. As a result, the signal terminal 28a is electrically connected to the signal conductor layer 22. The high frequency signal is input / output to / from the signal conductor layer 22 via the signal terminal 28a.
  • the signal terminal 28b, the connecting conductor layer 23b, and the interlayer connecting conductor v4 have a structure that is symmetrical with respect to the signal terminal 28a, the connecting conductor layer 23a, and the interlayer connecting conductor v3. Therefore, the description of the signal terminal 28b, the connecting conductor layer 23b, and the interlayer connecting conductor v4 will be omitted.
  • the signal conductor layer 22, the first ground conductor layer 24, the second ground conductor layer 26, the signal terminals 28a, 28b, and the connection conductor layers 23a, 23b, 27a, 27b, 29a, 29b as described above may be, for example, an insulator layer. It is formed by etching the conductor foils provided on the upper main surface or the lower main surface of 16a to 16d.
  • the conductor foil is, for example, a copper foil.
  • each of the interlayer connection conductors v1 to v4 has a structure in which a plurality of via hole conductors are connected in series as shown in FIG.
  • the via hole conductor is produced by forming through holes in the insulator layers 16a to 16d, filling the through holes with the conductive paste, and then solidifying the conductive paste.
  • the via hole conductor may be formed by plating the through holes.
  • the insulator layers 20a and 20b are flexible insulator layers.
  • the insulator layers 20a and 20b have the same rectangular shape as the laminated body 12 when viewed in the vertical direction.
  • the insulator layer 20a covers substantially the entire upper main surface of the insulator layer 16a.
  • the insulator layer 20a protects the first ground conductor layer 24.
  • the insulator layer 20a is provided with openings h1 to h6.
  • the opening h1 overlaps with the signal terminal 28a when viewed in the vertical direction.
  • the signal terminal 28a is exposed to the outside from the multilayer board 10 through the opening h1.
  • the opening h2 is provided to the left of the opening h1.
  • the opening h3 is provided to the right of the opening h1.
  • the first ground conductor layer 24 is exposed to the outside from the multilayer substrate 10 through the openings h2 and h3.
  • the structures of the openings h4 to h6 are symmetrical with each other of the structures of the openings h1 to h3, respectively. Therefore, the description of the openings h4 to h6 will be omitted.
  • the insulator layer 20b covers substantially the entire lower main surface of the insulator layer 16d. As a result, the insulator layer 20b protects the second ground conductor layer 26.
  • the multilayer board 10 has a first region A1a, A1b and a second region A2.
  • the first region A1a is located on the left side of the multilayer board 10.
  • the first region A1a has a rectangular shape having a long side extending in the front-rear direction when viewed in the vertical direction.
  • the first region A1b is located on the right side of the multilayer board 10.
  • the first region A1b has a rectangular shape having a long side extending in the front-rear direction when viewed in the vertical direction.
  • the second region A2 is located between the first region A1a and the first region A1b.
  • the second region A2 has a rectangular shape having a long side extending in the front-rear direction when viewed in the vertical direction.
  • the first region A1a and the second region A2 are adjacent to each other when viewed in the vertical direction.
  • the first region A1b and the second region A2 are adjacent to each other when viewed in the vertical direction.
  • the first regions A1a and A1b have a sufficient area when viewed in the vertical direction. Specifically, the first regions A1a and A1b have a shape including a circle whose diameter is the minimum value of the width of the connecting conductor layers 27a and 27b in a cross section parallel to the vertical direction including the interlayer connecting conductors v1 and v2. is doing. Therefore, the first regions A1a and A1b are in a minute region that cannot include a circle whose diameter is the minimum value of the width of the connecting conductor layers 27a and 27b in the vertically parallel cross section including the interlayer connecting conductors v1 and v2. do not have.
  • the compression amount of the insulator layers 16a to 16d in the first regions A1a and A1b is larger than the compression amount of the insulator layers 16a to 16d in the second region A2.
  • the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the first regions A1a and A1b is the thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the second region A2. It is smaller than the vertical thickness T2.
  • the vertical thickness T3 of the laminated body 12 in the first regions A1a and A1b is smaller than the vertical thickness T4 of the laminated body 12 in the second region A2.
  • the multilayer substrate 10 has the following structures (A) and (B).
  • the average value of the pore sizes of the insulator layers 16a to 16d (porous insulator layer) in the first region A1a and A1b is the insulator layers 16a to 16d (porous insulator layer) in the second region A2. It is smaller than the average value of the pore size of the layer).
  • the density of the insulator layers 16a to 16d (porous insulator layer) in the first regions A1a and A1b is higher than the density of the insulator layers 16a to 16d (porous insulator layers) in the second region A2.
  • the size of the hole is the volume of the hole.
  • the volume of the holes may be calculated by analyzing the three-dimensional image obtained by scanning the multilayer board 10 with a CT scanner.
  • the measurement area is a cube having the shortest length among the length in the vertical direction, the length in the left-right direction, and the length in the front-rear direction of the multilayer substrate 10 as the length of one side.
  • the volume of the pores in this measurement area is measured.
  • the through hole of the via hole conductor is not a hole. Therefore, the region where the via hole conductor is formed is not used for measuring the volume of the holes.
  • the above-mentioned measuring method can be used as the density measuring method.
  • the density of the insulator layers 16a to 16d is the mass per unit volume of the insulator layers 16a to 16d.
  • the densities of the insulator layers 16a to 16d are calculated by the following method. Specifically, the mass and volume of the insulator layers 16a to 16d are measured. Then, the mass of the insulator layers 16a to 16d is divided by the volume of the insulator layers 16a to 16d.
  • the size of the pores of the insulator layers 16a to 16d and the density of the insulator layers 16a to 16d are the boundary between the first region A1a and the second region A2 and the first region A1a and the second region A2. It is continuously changing at the boundary.
  • FIG. 2 shows changes in the size of pores and the density of the insulator layers 16a to 16d depending on the shade of color.
  • the multilayer board 10 has the following structures (E) and (F).
  • interlayer connecting conductor v1 penetrates the insulator layers 16a to 16d (porous insulator layer) in the vertical direction in the first region A1a.
  • the interlayer connection conductor v2 penetrates the insulator layers 16a to 16d (porous insulator layer) in the vertical direction in the first region A1b.
  • FIG. 3 is a left side view of a part of the internal structure of the electronic device 1 provided with the multilayer board 10.
  • the electronic device 1 is, for example, a mobile wireless communication terminal.
  • the electronic device 1 is, for example, a smartphone.
  • the multilayer board 10 is bent as shown in FIG. "The multilayer board 10 is bent” means that the multilayer board 10 is deformed and bent by an external force applied to the multilayer board 10.
  • the second aspect of the "multilayer board 10 is bent" mode is the mode in which the multilayer board 10 is elastically deformed and bent.
  • the section in which the multilayer board 10 is bent is referred to as a first section A12.
  • the radius of curvature of the second sections A11 and A13 is larger than the radius of curvature of the first section A12. Therefore, the second sections A11 and A13 may be sections in which the multilayer board 10 is slightly bent, or sections in which the multilayer board 10 is not bent.
  • the x-axis, y-axis, and z-axis in the electronic device 1 are defined as follows.
  • the x-axis is the anteroposterior direction in the second section A11.
  • the y-axis is the left-right direction in the second section A11.
  • the z-axis is the vertical direction in the second section A11.
  • the second section A11, the first section A12, and the second section A13 are arranged in this order in the positive direction of the x-axis.
  • the multilayer board 10 is bent in the z-axis direction (upward or downward in the second section A11) in the first section A12. Therefore, the vertical direction and the front-back direction differ depending on the position of the multilayer board 10 as shown in FIG.
  • the second section A11 and the second section A13 for example, the position of (1)
  • the first section A12 for example, the position of (2)
  • the vertical direction and the front-rear direction do not coincide with the z-axis direction and the x-axis direction, respectively.
  • the electronic device 1 includes a multilayer board 10, connectors 30a, 30b, 102a, 102b, and circuit boards 100, 110.
  • the circuit boards 100 and 110 have a plate shape.
  • the circuit board 100 has main surfaces S5 and S6.
  • the main surface S5 is located on the negative side of the z-axis with respect to the main surface S6.
  • the circuit board 110 has main surfaces S11 and S12.
  • the main surface S11 is located on the negative side of the z-axis with respect to the main surface S12.
  • the circuit boards 100 and 110 include a wiring conductor layer, a ground conductor layer, electrodes and the like (not shown).
  • Each of the connectors 30a and 30b is mounted on the main surface (upper main surface) on the positive side of the z-axis of the laminated body 12 in the second section A11 and the second section A13. More specifically, the connector 30a is mounted on the signal terminals 28a and the first ground conductor layer 24 exposed from the openings h1 to h3. The connector 30b is mounted on the signal terminals 28b and the first ground conductor layer 24 exposed from the openings h4 to h6.
  • Each of the connectors 102a and 102b is mounted on the main surface S5 of the circuit board 100 and the main surface S11 of the circuit board 110.
  • Each of the connectors 102a and 102b is connected to the connectors 30a and 30b.
  • the multilayer board 10 electrically connects the circuit board 100 and the circuit board 110.
  • the first ground conductor layer 24, the signal terminals 28a, 28b, the signal conductor layer 22, the connecting conductor layers 23a, 23b, 27a, 27b, 29a, 29b and the second ground conductor layer 26 are formed on the insulator layers 16a to 16d. do. Specifically, a copper foil is attached to the upper main surface or the lower main surface of the insulator layers 16a, 16b, 16d. Then, the conductor foil is etched.
  • the interlayer connection conductors v1 to v4 are formed on the insulator layers 16a to 16d. Specifically, through holes are formed in each of the insulator layers 16a to 16d. Then, the through hole is filled with the conductive paste.
  • the insulator layers 16a to 16d including the porous insulator layer made of the porous material are laminated in the vertical direction (lamination step).
  • the vertical thickness T1 of the insulator layers 16a to 16d in the first regions A1a and A1b is equal to the vertical thickness T2 of the insulator layers 16a to 16d in the second region A2.
  • the insulator layers 16a to 16d are pressurized (pressurization step).
  • the pressurizing step is performed by pressurizing the plurality of insulator layers 16a to 16d after the laminating step of FIG.
  • the insulator layers 16a to 16d are sandwiched from above and below by the molds T100 and T101.
  • a recess G is provided on the lower surface of the mold T100.
  • the lower surface of the mold T100 is recessed upward in the recess G.
  • the upper surface of the mold T101 is a flat surface.
  • the region that does not vertically overlap with the recess G in the insulator layers 16a to 16d receives a larger pressure than the region that vertically overlaps with the recess G in the insulator layers 16a to 16d.
  • the amount of compression in the region of the insulator layers 16a to 16d that does not overlap with the recess G in the vertical direction is larger than the amount of compression of the region of the insulator layers 16a to 16d that overlaps with the recess G in the vertical direction. Therefore, in the insulator layers 16a to 16d, the first regions A1a and A1b are formed in the regions that do not overlap the recess G in the vertical direction.
  • a second region A2 is formed in a region of the insulator layers 16a to 16d that overlaps the recess G in the vertical direction.
  • the pressurizing step causes the multilayer substrate 10 to include at least one of the structure (A) and the structure (B).
  • the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the first regions A1a and A1b is the thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the second region A2. It is smaller than the thickness T2 in the vertical direction.
  • the insulator layers 16a to 16d are heated. As a result, the insulator layers 16a to 16d made of the thermoplastic resin are softened and melted. As a result, the insulator layers 16a to 16d are joined. Further, the conductive paste is solidified by heating, and the interlayer connection conductors v1 to v4 are formed.
  • the insulator layers 20a and 20b are formed on the upper main surface of the insulator layer 16a and the lower main surface of the insulator layer 16b, respectively. As a result, the multilayer board 10 is completed.
  • the degree of freedom in designing the multilayer board 10 can be improved. More specifically, the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the first regions A1a and A1b is the insulator layers 16a to 16d (porous insulator layers) in the second region A2. ) Is smaller than the vertical thickness T2. As a result, the multilayer board 10 has the structure (A) and the structure (B).
  • the multilayer board 10 has the structure of (A) or the structure of (B), there is a difference in the physical characteristics of the first region A1a and A1b and the physical characteristics of the second region A2 as described below. Can be attached. Then, by utilizing this difference in physical characteristics, the degree of freedom in designing the multilayer board 10 can be increased from various viewpoints, as will be described below.
  • the permittivity and the dielectric loss tangent in the second region A2 can be made lower than the permittivity and the dielectric loss tangent in the first regions A1a and A1b. Therefore, when the signal conductor layer 22 is arranged in the second region A2, the dielectric constant and the dielectric loss tangent around the signal conductor layer 22 become smaller. As a result, the dielectric loss generated in the signal conductor layer 22 can be reduced. That is, the multilayer board 10 with reduced dielectric loss can be easily obtained. Therefore, the degree of freedom in designing the multilayer board 10 is increased.
  • the laminated body 12 in the first region A1a and A1b becomes harder than the laminated body 12 in the second region A2. This makes it easy to process the laminated body 12 in the first regions A1a and A1b. As a result, in the first regions A1a and A1b, it becomes easy to form the interlayer connection conductors v1 and v2 in the insulator layers 16a to 16d. In this way, it is possible to obtain a multilayer board 10 that is easy to manufacture. Therefore, the degree of freedom in designing the multilayer board 10 is increased.
  • the shape of the multilayer board 10 can be processed into a shape that matches the structure inside the electronic device 1. In this way, it is possible to obtain the multilayer board 10 that can be arranged in various places. Therefore, the degree of freedom in designing the multilayer board 10 is increased.
  • the multilayer board 10 it is possible to suppress a sudden change in the physical characteristics of the multilayer board 10. More specifically, the multilayer substrate 10 has the structure (E) and the structure (F). As a result, it is possible to prevent abrupt changes in physical properties such as dielectric constant, dielectric loss tangent, and hardness at the boundary between the first region A1a and A1b and the second region A2.
  • FIG. 6 is a cross-sectional view of the multilayer board 10a.
  • the multilayer board 10a is different from the multilayer board 10 in the structure of the interlayer connection conductors v1 to v4. More specifically, the interlayer connecting conductors v1 to v4 are through-hole conductors. Through-hole conductors are produced by forming through-holes in the insulator layers 16a to 16d and plating the through-holes. Since the other structures of the multilayer board 10a are the same as those of the multilayer board 10, the description thereof will be omitted.
  • the multilayer board 10a as described above can exert the same effect as that of the multilayer board 10.
  • the interlayer connection conductors v1 and v2 are provided on the laminated body 12 in the first regions A1a and A1b. This prevents the plating solution from spreading inside the laminated body 12 when the interlayer connecting conductors v1 and v2 are formed.
  • FIG. 7 is a cross-sectional view of the multilayer board 10b.
  • the size of the pores in the insulator layers 16a to 16d and the density of the insulator layers 16a to 16d are the boundary between the first region A1a and the second region A2 and the first regions A1a and the first. It changes continuously at the boundary with the two regions A2.
  • the drawings after FIG. 7 include drawings in which the size of the pores and the changes in the insulator layers 16a to 16d are not represented by shades of color.
  • the multilayer board 10b is different from the multilayer board 10 in the following two points.
  • a first region A1 is provided in place of the first regions A1a and A1b.
  • a first capacitor conductor layer 30 and a second capacitor conductor layer 32 are provided.
  • the first region A1 is located to the right of the second region A2.
  • the signal conductor layer 22 and the interlayer connection conductors v1 and v2 are provided in the second region A2.
  • the first capacitor conductor layer 30 is provided on the laminated body 12 in the first region A1.
  • the first capacitor conductor layer 30 is provided on the upper main surface of the insulator layer 16b in the first region A1.
  • the second capacitor conductor layer 32 is provided on the laminated body 12 in the first region A1.
  • the second capacitor conductor layer 32 is provided on the upper main surface of the insulator layer 16c in the first region A1.
  • the second capacitor conductor layer 32 overlaps with the first capacitor conductor layer 30 when viewed in the vertical direction.
  • the insulator layer 16b (porous insulator layer) is located between the first capacitor conductor layer 30 and the second capacitor conductor layer 32.
  • the first capacitor conductor layer 30 and the second capacitor conductor layer 32 form a capacitor. Since the other structures of the multilayer board 10b are the same as those of the multilayer board 10, the description thereof will be omitted.
  • the same effect as that of the multilayer board 10 can be obtained. Further, according to the multilayer board 10b, the capacity of the capacitor can be increased. More specifically, the first capacitor conductor layer 30 and the second capacitor conductor layer 32 are provided in the first region A1. The vertical thickness T1 of the insulator layers 16a to 16d in the first region A1 is smaller than the vertical thickness T2 of the insulator layers 16a to 16d in the second region A2. As a result, the distance between the first capacitor conductor layer 30 and the second capacitor conductor layer 32 becomes smaller. As a result, the capacity of the capacitor increases.
  • the multilayer board 10b has the structure of (A) and the structure of (B).
  • the dielectric constant of the insulator layer 16b located between the first capacitor conductor layer 30 and the second capacitor conductor layer 32 becomes high.
  • the capacity of the capacitor increases.
  • FIG. 8 is a cross-sectional view of the multilayer board 10c.
  • the multilayer board 10c is different from the multilayer board 10b in that the component 40 is further provided.
  • the component 40 is a chip-type electronic component such as a capacitor or an inductor, an IC (Integrated Circuit) element, an electronic component such as a connector, and the like.
  • the component 40 is mounted on the upper main surface or the lower main surface of the laminated body 12 in the first region A1. In this embodiment, the component 40 is mounted on the upper main surface of the laminated body 12 in the first region A1. Since the other structures of the multilayer board 10c are the same as those of the multilayer board 10b, the description thereof will be omitted.
  • the multilayer board 10c can exert the same action and effect as the multilayer board 10b.
  • the laminated body 12 in the first region A1 is harder than the laminated body 12 in the second region A2. Therefore, it is easy to mount the component 40 in the first region A1. Further, by mounting the component 40 in the first region A1 having a small thickness in the vertical direction, the thickness of the multilayer board 10c in the vertical direction becomes small.
  • FIG. 9 is a cross-sectional view of the multilayer board 10d.
  • the multilayer board 10d has a structure in which two multilayer boards 10b are joined. More specifically, the insulator layer 20a of the two multilayer boards 10b is removed in the first region A1. As a result, the first ground conductor layer 24 is exposed in the first region A1 of the two multilayer boards 10b. The two first ground conductor layers 24 are joined by the solder 60.
  • the multilayer board 10d it is easy to join the two multilayer boards 10b. More specifically, in the multilayer substrate 10b, the laminated body 12 in the first region A1 is harder than the laminated body 12 in the second region A2. Therefore, the two multilayer boards 10b are joined in the first region A1. This prevents the two multilayer boards 10b from being deformed when the two multilayer boards 10b are joined. Therefore, according to the multilayer board 10d, it is easy to join the two multilayer boards 10b. Further, since the laminated body 12 in the first region A1 is thin, the vertical thickness of the multilayer board 10d at the portion where the two multilayer boards 10b are joined becomes small.
  • the insulator layer 20a of the two multilayer boards 10b may be removed in at least a part of the first region A1.
  • FIG. 10 is a cross-sectional view of the multilayer board 10e.
  • the multilayer board 10e is different from the multilayer board 10b in that the first section A12 is located in the first region A1.
  • the multilayer board 10e includes a first section A12 and a second section A11, A13.
  • the second section A11 is located on the negative side of the y-axis of the first section A12.
  • the second section A11 is located in the second region A2a.
  • the second section A13 is located on the positive side of the z-axis of the first section A12.
  • the second section A13 is located in the second region A2b.
  • the structure of the second region A2b is the same as the structure of the second region A2a.
  • the first section A12 is located in the first region A1. Since the other structures of the multilayer board 10e are the same as those of the multilayer board 10b, the description thereof will be omitted.
  • the same effect as that of the multilayer board 10b can be obtained. Further, according to the multilayer board 10e, since the thickness of the laminated body 12 in the first section A12 in the vertical direction is small, the multilayer board 10e can be easily bent in the first section A12. Further, in the multilayer board 10e, since the thickness of the laminated body 12 in the first section A12 in the vertical direction is small, when the multilayer board 10e is bent in the first section A12, the vertical direction of the laminated body 12 in the first section A12 The thickness of the is hard to change. Therefore, fluctuations in the electrical characteristics of the multilayer board 10e caused by bending the multilayer board 10e in the first section A12 are suppressed. The electrical characteristics are, for example, a capacitance value, a characteristic impedance, a resonance frequency, and the like.
  • FIG. 11 is a cross-sectional view of the multilayer board 10f.
  • the multilayer board 10f is different from the multilayer board 10e in that the signal conductor layer 22 extends over the second section A11, the first section A12, and the second section A13. Since the other structures of the multilayer board 10f are the same as those of the multilayer board 10e, the description thereof will be omitted.
  • the laminated body 12 in the first region A1 is compressed to be larger than the laminated body 12 in the second regions A2a and A2b, and then the multilayer substrate 10f is bent in the first section A12.
  • the same effect as that of the multilayer board 10e can be obtained. Further, in the multilayer board 10f, since the thickness of the laminated body 12 in the first section A12 in the vertical direction is small, when the multilayer board 10f is bent in the first section A12, the vertical direction of the laminated body 12 in the first section A12 The thickness of the is hard to change. Therefore, it is suppressed that the characteristic impedance generated in the signal conductor layer 22 in the first section A12 changes from the predetermined characteristic impedance.
  • the line width of the signal conductor layer 22 is narrowed according to the thickness and the dielectric constant of the first section A12, and the characteristic impedance generated in the signal conductor layer 22 in the first section A12 is the signal conductor in the second section A11. It may be equal to the characteristic impedance generated in the layer 22. Further, the line width of the signal conductor layer 22 may be narrowed from the second section A11 to the first section A12 even in the vicinity of the boundary between the second section A11 and the first section A12.
  • FIG. 12 is a cross-sectional view of the multilayer substrate 10 g.
  • the multilayer board 10g is different from the multilayer board 10f in the manufacturing method. More specifically, in the multilayer substrate 10f, the laminated body 12 in the first region A1 is compressed to be larger than the laminated body 12 in the second regions A2a and A2b, and then the multilayer substrate 10f is bent in the first section A12. On the other hand, in the multilayer substrate 10g, the multilayer substrate 10g is bent in the first section A12 without compressing the laminate 12 in the first region A1 more than the laminate 12 in the second regions A2a and A2b. Then, when the multilayer substrate 10 g in the first section A12 is bent, the inner peripheral portion of the laminated body 12 in the first section A12 is compressed, and the outer peripheral portion of the laminated body 12 in the first section A12 is stretched.
  • the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the first region A1 becomes the insulator layers 16a to 16a in the second regions A2a and A2b. It is smaller than the vertical thickness T2 of 16d (porous insulator layer). Further, due to the stress generated by bending the multilayer substrate 10 g in the first section A12, the average value of the pore sizes of the insulator layers 16a to 16d (porous insulator layer) in the first region A1 is the second region.
  • the density of the insulator layers 16a to 16d (porous insulator layer) in the first region A1 becomes the insulator layer in the second regions A2a and A2b. It is higher than the density of 16a to 16d (porous insulator layer).
  • the laminated body 12 in the first section A12 is compressed in the vertical direction. Since the other structures of the multilayer board 10g are the same as those of the multilayer board 10f, the description thereof will be omitted.
  • the multilayer board 10g can exert the same effect as that of the multilayer board 10f. Further, in the multilayer substrate 10g, the formation of the first region A1 and the bending of the multilayer substrate 10g can be performed at the same time. Further, in the multilayer substrate 10g, the portion compressed in the laminated body 12 is the first section A12. Therefore, the compressed portion of the laminated body 12 is narrow. As a result, the deterioration of the electrical characteristics due to the compression of the laminated body 12 can be small.
  • FIG. 13 is a cross-sectional view of the multilayer board 10h.
  • FIG. 14 is a cross-sectional view of the multilayer board 10h at the time of manufacture.
  • the multilayer board 10h is different from the multilayer board 10 in that the number of insulator layers in the first regions A1a and A1b is larger than the number of insulator layers in the second region A2. More specifically, as shown in FIG. 13, the multilayer substrate 10h further includes an insulator layer 16e to 16l which is a porous insulator layer.
  • the insulator layers 16e to 16h are laminated in the vertical direction.
  • the insulator layers 16e to 16h are arranged in this order from top to bottom.
  • the insulator layers 16e to 16h are provided on the insulator layer 16a in the first region A1a.
  • the insulator layers 16i to 16l are laminated in the vertical direction.
  • the insulator layers 16i to 16l are arranged in this order from top to bottom.
  • the insulator layers 16i to 16l are provided on the insulator layer 16a in the first region A1b.
  • the average value of the pore sizes of the insulator layers 16e to 16l is smaller than the average value of the pore sizes of the insulator layers 16a to 16d in the second region A2.
  • the density of the insulator layers 16e to 16l is higher than the density of the insulator layers 16a to 16d in the second region A2.
  • the multilayer board 10h as described above is manufactured by the following manufacturing method. More specifically, the insulator layers 16e to 16h are laminated on the insulator layer 16a in the first region A1a. The insulator layers 16i to 16l are laminated on the insulator layer 16a in the first region A1b. Then, the insulator layers 16a to 16l are pressurized in the vertical direction. The total vertical thickness of the insulator layers 16a to 16l in the first regions A1a and A1b is larger than the total vertical thickness of the insulator layers 16a to 16d in the second region A2.
  • the insulator layers 16a to 16l in the first regions A1a and A1b become the insulator layers in the second region A2. It is compressed more in the vertical direction than 16a to 16d. Then, the upper main surface and the lower main surface of the laminated body 12 become flat. As a result, the average value of the pore sizes of the insulator layers 16a to 16d (porous insulator layer) in the first region A1a and A1b is the insulator layers 16a to 16d (porous insulator layer) in the second region A2. It is smaller than the average value of the pore sizes of the layer).
  • the density of the insulator layers 16a to 16d (porous insulator layer) in the first region A1a and A1b is higher than the density of the insulator layers 16a to 16d (porous insulator layer) in the second region A2.
  • the average value of the pore sizes of the insulator layers 16e to 16h is smaller than the average value of the pore sizes of the insulator layers 16a to 16d in the second region A2.
  • the density of the insulator layers 16e to 16h is higher than the density of the insulator layers 16a to 16d in the second region A2.
  • the multilayer board 10h the same effect as that of the multilayer board 10 can be obtained. Further, according to the multilayer board 10h, it is possible to form a circuit on the insulator layers 16e to 16l. Therefore, the degree of freedom in designing the multilayer board 10h is increased. Further, according to the multilayer board 10h, although the upper main surface of the laminated body 12 is flat, many conductor layers can be provided on the laminated body 12 in the first regions A1a and A1b. In the multilayer board 10h, the interlayer connecting conductor may be provided in the laminated body 12 in the first regions A1a and A1b.
  • FIG. 15 is a cross-sectional view of the multilayer board 10i.
  • FIG. 16 is a cross-sectional view of the multilayer board 10i at the time of manufacture.
  • the multilayer board 10i is different from the multilayer board 10h at the position where the insulator layers 16e to 16l are provided. More specifically, the insulator layers 16e to 16h are provided between the insulator layer 16b and the insulator layer 16c in the first region A1a. The insulator layers 16i to 16l are provided between the insulator layer 16b and the insulator layer 16c in the first region A1b. Since the other structures of the multilayer board 10i are the same as those of the multilayer board 10h, the description thereof will be omitted. The multilayer board 10i can exert the same effect as that of the multilayer board 10h.
  • the upper main surface of the laminated body 12 is formed by the upper main surface of the insulator layer 16a. Further, the lower main surface of the laminated body 12 is formed by the lower main surface of the insulator layer 16d. As a result, it becomes difficult for a step to be formed on the upper main surface and the lower main surface of the laminated body 12.
  • FIG. 17 is a cross-sectional view of the multilayer board 10j at the time of manufacture.
  • FIG. 18 is a cross-sectional view of the multilayer board 10j.
  • the multilayer substrate 10j is different from the multilayer substrate 10i in the shape of the insulator layers 16e to 16l before the pressurizing step. More specifically, as shown in FIG. 17, the right end of the insulator layer 16h is located to the right of the right end of the insulator layer 16g. The right end of the insulator layer 16g is located to the right of the right end of the insulator layer 16f. The left end of the insulator layer 16l is located to the left of the left end of the insulator layer 16k. The left end of the insulator layer 16k is located to the left of the left end of the insulator layer 16j. Then, the insulator layers 16a to 16l are pressurized in the vertical direction.
  • the holes in the insulator layers 16a to 16d (porous insulator layer) as the second region A2 approaches the boundary between the first regions A1a and A1b and the second region A2.
  • the size of is reduced.
  • the density of the insulator layers 16a to 16d (porous insulator layer) increases as the boundary between the first regions A1a and A1b and the second region A2 is approached. Since the other structures of the multilayer board 10j are the same as those of the multilayer board 10i, the description thereof will be omitted.
  • the same effect as that of the multilayer board 10i can be obtained. Further, according to the multilayer board 10j, it is possible to suppress abrupt fluctuations in physical properties such as dielectric constant, dielectric loss tangent, and hardness at the boundary between the first region A1a and A1b and the second region A2.
  • FIG. 19 is a cross-sectional view of the multilayer board 10k.
  • the multilayer board 10k is different from the multilayer board 10h in that the interlayer connecting conductors v1 and v2, which are through-hole conductors, are further provided.
  • the interlayer connection conductors v1 and v2 electrically connect the first ground conductor layer 24 and the second ground conductor layer 26.
  • the interlayer connection conductor v1 is also connected to the conductor layers provided in the insulator layers 16e to 16h.
  • the interlayer connection conductor v2 is also connected to the conductor layer provided in the insulator layers 16i to 16l. Since the other structures of the multilayer board 10k are the same as those of the multilayer board 10h, the description thereof will be omitted.
  • the multilayer board 10k can exert the same effect as that of the multilayer board 10h. Further, the interlayer connection conductors v1 and v2 are provided on the laminated body 12 in the first regions A1a and A1b. This prevents the plating solution from spreading inside the laminated body 12 when the interlayer connecting conductors v1 and v2 are formed.
  • FIG. 20 is a cross-sectional view of the multilayer substrate 10 liters.
  • FIG. 21 is a cross-sectional view of the multilayer substrate 10 liters at the time of manufacture.
  • the multilayer board 10l is different from the multilayer board 10 in that the signal conductor layer 22 is provided on the upper main surface of the insulator layer 16b (porous insulator layer) in the first region A1. More specifically, the multilayer substrate 10l has a first region A1 and a second region A2a, A2b. The second region A2a is located to the left of the first region A1. The second region A2b is located to the right of the first region A1.
  • the insulator layers 16a and 16b are laminated in this order from top to bottom. Further, the insulator layers 16c and 16d are provided between the insulator layer 16a and the insulator layer 16b in the first region A1.
  • the average value of the pore sizes of the insulator layers 16a to 16d (porous insulator layer) in the first region A1 is the insulator layers 16a and 16b (porous insulator layers) in the second regions A2a and A2b. ) Is smaller than the average size of the pores.
  • the density of the insulator layers 16a to 16d (porous insulator layer) in the first region A1 is higher than the density of the insulator layers 16a, 16b (porous insulator layer) in the second regions A2a, A2b.
  • the vertical thickness of the laminated body 12 in the first region A1 is larger than the vertical thickness of the laminated body 12 in the second regions A2a and A2b.
  • the multilayer board 10l does not include the interlayer connection conductors v1 and v2. However, the multilayer board 10l may include the interlayer connection conductors v1 and v2. Since the other structures of the multilayer board 10l are the same as those of the multilayer board 10, the description thereof will be omitted.
  • the multilayer board 10l can exert the same action and effect as the multilayer board 10. Further, according to the multilayer substrate 10l, the vertical thickness of the laminated body 12 in the soft second regions A2a and A2b is smaller than the vertical thickness of the laminated body 12 in the hard first region A1. This makes it easy to bend the multilayer substrate 10l in the second regions A2a and A2b. Further, since the dielectric constant around the signal conductor layer 22 becomes large, the line width of the signal conductor layer 22 can be narrowed without changing the characteristic impedance generated in the signal conductor layer 22 from a predetermined characteristic impedance.
  • FIG. 22 is a cross-sectional view of the multilayer board 10 m.
  • FIG. 23 is a cross-sectional view of the multilayer board 10 m at the time of manufacture.
  • the multilayer substrate 10m is different from the multilayer substrate 10h in that the laminate 12 contains the insulator layers 116e to 116l instead of the insulator layers 16e to 16l.
  • the insulator layers 116e to 116l are not porous insulator layers. That is, the insulator layers 116e to 116l are intentionally not provided with holes.
  • the density of the insulator layers 116e to 116l is higher than the density of the insulator layers 16a to 16d. Further, the insulator layers 116e to 116l are not significantly compressed in the vertical direction in the pressurizing step of FIG. 23.
  • the upper main surface of the laminated body 12 is recessed downward in the second region A2. As a result, the cavity C is formed in the laminated body 12. Since the other structures of the multilayer board 10m are the same as those of the multilayer board 10h, the description thereof will be omitted.
  • the multilayer board 10m can exert the same action and effect as the multilayer board 10h. Further, in the multilayer substrate 10 m, the thickness of the laminated body 12 in the second region A2 in the vertical direction is small. Therefore, it becomes easy to bend the multilayer board 10 m in the second region A2. Further, the multilayer substrate 10m has a structure in which the laminated body 12 in the first regions A1a and A1b is hard and the laminated body 12 in the second region A2 is soft. In the multilayer substrate 10m, such a structure can be obtained by a simple step of laminating and pressurizing the insulator layers 16a to 16d and 116e to 116l.
  • FIG. 24 is a cross-sectional view of the multilayer board 10n.
  • FIG. 25 is a cross-sectional view of the multilayer substrate 10n at the time of manufacture.
  • the multilayer board 10n is different from the multilayer board 10 in that the insulator layers 116a, 16b, 116c are laminated in the vertical direction. More specifically, the laminated body 12 has a structure in which the insulator layers 116a, 16b, 116c are laminated so as to be arranged in this order from top to bottom.
  • the insulator layer 16b is a porous insulator layer made of a porous material.
  • the insulator layers 116a and 116c are not porous insulator layers. Therefore, the insulator layers 116a and 116c are intentionally not provided with holes.
  • the signal conductor layer 22 is provided on the upper main surface of the insulator layer 116c.
  • the first ground conductor layer 24 is provided on the upper main surface of the insulator layer 116a.
  • the second ground conductor layer 26 is provided on the lower main surface of the insulator layer 116c.
  • the multilayer board 10n has a first region A1 and a second region A2a, A2b.
  • the first region A1 is a region that overlaps with the signal conductor layer 22 in the vertical direction in the multilayer board 10.
  • the second region A2a is located to the left of the first region A1.
  • the second region A2b is located to the right of the first region A1.
  • the vertical thickness T1 of the insulator layer 16b (porous insulator layer) in the first region A1 is smaller than the vertical thickness T2 of the insulator layer 16b (porous insulator layer) in the second regions A2a and A2b. .. Since the other structures of the multilayer board 10n are the same as those of the multilayer board 10, the description thereof will be omitted.
  • the insulator layers 116a, 16b, 116c are arranged and laminated in this order from top to bottom. Then, the insulator layers 116a, 16b, 116c are pressurized in the vertical direction. At this time, the number of layers in the region where the signal conductor layer 22 is provided is larger than the number of layers in the region where the signal conductor layer 22 is not provided. Therefore, the portion of the insulator layer 16b that overlaps the signal conductor layer 22 in the vertical direction is compressed more than the portion of the insulator layer 16b that does not overlap the signal conductor layer 22 in the vertical direction.
  • the vertical thickness T1 of the insulator layer 16b (porous insulator layer) in the first region A1 is the vertical thickness of the insulator layer 16b (porous insulator layer) in the second regions A2a and A2b. It is smaller than T2.
  • the multilayer board 10n as described above, the same effect as that of the multilayer board 10 can be obtained. Further, according to the multilayer board 10n, the upper main surface and the lower main surface of the laminated body 12 can be made flat.
  • FIG. 26 is a cross-sectional view of the multilayer board 10o.
  • FIG. 27 is a cross-sectional view of the multilayer board 10o at the time of manufacture.
  • the multilayer board 10o is different from the multilayer board 10 in that the components 200a and 200b incorporated in the laminated body 12 are further provided in the first regions A1a and A1b. More specifically, the insulator layers 16a to 16d are laminated so as to be arranged in this order from top to bottom. The parts 200a and 200b are provided between the insulator layer 16c and the insulator layer 16d.
  • the components 200a and 200b are chip-type electronic components such as capacitors or inductors, and electronic components such as ICs (Integrated Circuits).
  • the multilayer board 10o has a first region A1a, A1b and a second region A2.
  • the first region A1a is a region of the multilayer board 10 that overlaps with the component 200a in the vertical direction.
  • the first region A1a is located to the left of the second region A2.
  • the first region A1b is a region of the multilayer board 10 that overlaps with the component 200b in the vertical direction.
  • the first region A1b is located to the right of the second region A2.
  • the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the first regions A1a and A1b is the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the second region A2. It is smaller than the thickness T2. Since the other structures of the multilayer board 10o are the same as those of the multilayer board 10, the description thereof will be omitted.
  • the insulator layers 16a to 16d are arranged and laminated in this order from top to bottom. At this time, the parts 200a and 200b are arranged between the insulator layer 16b and the insulator layer 16c. Then, the insulator layers 16a to 16d are pressurized in the vertical direction. At this time, the vertical thickness of the region where the parts 200a and 200b are provided is larger than the vertical thickness of the region where the signal conductor layer 22 is not provided.
  • the portion of the insulator layers 16a to 16d that overlaps the parts 200a and 200b in the vertical direction is compressed more than the portion of the insulator layers 16a to 16d that does not overlap the parts 200a and 200b in the vertical direction.
  • the vertical thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the first regions A1a and A1b is the thickness T1 of the insulator layers 16a to 16d (porous insulator layer) in the second region A2. It is smaller than the thickness T2 in the vertical direction.
  • the same effect as that of the multilayer board 10 can be obtained. Further, according to the multilayer board 10o, the peripheral portion of the parts 200a and 200b becomes hard, so that the laminated body 12 is reinforced around the parts 200a and 200b. As a result, the parts 200a and 200b are protected. Further, according to the multilayer board 10o, the components 200a and 200b are built in the laminated body 12 in the first regions A1a and A1b. As a result, liquids and gases are suppressed from entering the parts 200a and 200b from the outside of the laminated body 12.
  • FIG. 28 is a cross-sectional view of the multilayer substrate 10p.
  • FIG. 29 is a cross-sectional view of the multilayer substrate 10p at the time of manufacture.
  • the multilayer board 10p is different from the multilayer board 10n in that the insulator layers 16a and 16b are laminated in the vertical direction. More specifically, the laminated body 12 has a structure in which the insulator layers 16a and 16b are laminated so as to be arranged in this order from top to bottom.
  • the signal conductor layer 22 is provided on the upper main surface of the insulator layer 16b.
  • the first ground conductor layer 24 is provided on the upper main surface of the insulator layer 16a.
  • the second ground conductor layer 26 is provided on the lower main surface of the insulator layer 16b.
  • the multilayer board 10p has a first region A1 and a second region A2a, A2b.
  • the first region A1 is a region that overlaps with the signal conductor layer 22 in the vertical direction in the multilayer substrate 10p.
  • the second region A2a is located to the left of the first region A1.
  • the second region A2b is located to the right of the first region A1.
  • the vertical thickness T1 of the insulator layers 16a and 16b (porous insulator layer) in the first region A1 is the vertical thickness T1 of the insulator layers 16a and 16b (porous insulator layer) in the second regions A2a and A2b. It is smaller than the thickness T2.
  • the signal conductor layer 22 in the vertical direction is buried in the insulator layer 16b (porous insulator layer).
  • the upper half of the signal conductor layer 22 is embedded in the insulator layer 16a.
  • the lower half of the signal conductor layer 22 is buried in the insulator layer 16b. Since the other structures of the multilayer board 10p are the same as those of the multilayer board 10n, the description thereof will be omitted.
  • the insulator layers 16a and 16b are arranged and laminated in this order from top to bottom. Then, the insulator layers 16a and 16b are pressed in the vertical direction. At this time, the number of layers in the region where the signal conductor layer 22 is provided is larger than the number of layers in the region where the signal conductor layer 22 is not provided. Therefore, the portion of the insulator layers 16a and 16b that overlaps the signal conductor layer 22 in the vertical direction is compressed more than the portion of the insulator layers 16a and 16b that does not overlap the signal conductor layer 22 in the vertical direction.
  • the vertical thickness T1 of the insulator layers 16a and 16b (porous insulator layer) in the first region A1 is the thickness T1 of the insulator layers 16a and 16b (porous insulator layer) in the second regions A2a and A2b. It is smaller than the thickness T2 in the vertical direction.
  • the same effect as that of the multilayer board 10n can be obtained.
  • the upper main surface and the lower main surface of the laminated body 12 can be made flat.
  • the upper half of the signal conductor layer 22 is buried in the insulator layer 16a.
  • the lower half of the signal conductor layer 22 is buried in the insulator layer 16b. Therefore, the signal conductor layer 22 is located at the center of the laminated body 12 in the vertical direction.
  • the signal conductor layer 22 is located in the first region A1. Therefore, the dielectric constant around the signal conductor layer 22 becomes high. As a result, the characteristic impedance generated in the signal conductor layer 22 becomes small.
  • FIG. 30 is a cross-sectional view of the multilayer board 10q.
  • the multilayer board 10q is different from the multilayer board 10p in that the first regions A1a and A1b and the second region A2 are arranged in the vertical direction. More specifically, the size of the pores of the plurality of insulator layers 16a and 16b (porous insulator layers) increases toward the center in the vertical direction of the laminated body 12. Further, the densities of the plurality of insulator layers 16a and 16b (porous insulator layers) become smaller as they approach the center in the vertical direction of the laminate 12. As a result, the first region A1a is formed in the vicinity of the upper main surface of the laminated body 12. The first region A1b is formed in the vicinity of the lower main surface of the laminated body 12. The second region A2 is formed near the center of the laminated body 12 in the vertical direction. Since the other structures of the multilayer board 10q are the same as those of the multilayer board 10p, the description thereof will be omitted.
  • the insulator layers 16a and 16b are pressurized using a mold in a high temperature state.
  • heat from the mold is likely to be applied in the vicinity of the upper main surface of the insulator layer 16a and the vicinity of the lower main surface of the insulator layer 16b, so that the insulator layers 16a and 16b are easily softened and deformed. Therefore, the pores near the upper main surface of the insulator layer 16a and near the lower main surface of the insulator layer 16b are crushed in the pressurizing step.
  • the size of the pores of the plurality of insulator layers 16a and 16b (porous insulator layers) increases as they approach the center in the vertical direction of the laminated body 12.
  • the multilayer board 10q can exert the same action and effect as the multilayer board 10p. Further, in the multilayer board 10q, the dielectric constant and the dielectric loss tangent in the vicinity of the signal conductor layer 22 become small. Therefore, dielectric loss is less likely to occur in the signal conductor layer 22. Further, in the multilayer substrate 10q, the densities of the plurality of insulator layers 16a and 16b (porous insulator layers) increase in the vicinity of the upper main surface and the vicinity of the lower main surface of the laminated body 12. Therefore, it is possible to suppress the deformation of the multilayer board 10q.
  • FIG. 31 is a cross-sectional view of the multilayer board 10r.
  • the multilayer board 10r is different from the multilayer board 10q in that the positional relationship between the first region A1 and the second regions A2a and A2b is opposite. More specifically, the size of the pores of the plurality of insulator layers 16a and 16b (porous insulator layers) becomes smaller toward the center in the vertical direction of the laminated body 12. Further, the densities of the plurality of insulator layers 16a and 16b (porous insulator layers) increase as they approach the center in the vertical direction of the laminate 12. As a result, the second region A2a is formed in the vicinity of the upper main surface of the laminated body 12. The second region A2b is formed in the vicinity of the lower main surface of the laminated body 12. The first region A1 is formed near the center of the laminated body 12 in the vertical direction. Since the other structures of the multilayer board 10r are the same as those of the multilayer board 10q, the description thereof will be omitted.
  • the insulator layers 16a and 16b are pressurized using a mold while the overall temperature of the laminate 12 is raised to a uniform temperature. As a result, the entire insulator layers 16a and 16b are compressed in the vertical direction, and the insulator layer 16a and the insulator layer 16b are joined to each other. After that, the temperature of the laminated body 12 is lowered, and the temperature near the lower main surface of the insulator layer 16a and near the upper main surface of the insulator layer 16b is raised. As a result, the pores in the vicinity of the lower main surface of the insulator layer 16a and in the vicinity of the upper main surface of the insulator layer 16b are expanded.
  • the multilayer board 10r can exert the same action and effect as the multilayer board 10q. Further, in the multilayer substrate 10r, the elastic modulus in the vicinity of the upper main surface and the vicinity of the lower main surface of the laminated body 12 becomes low. Therefore, the multilayer board 10r can be easily bent. Further, in the multilayer substrate 10r, the elastic modulus in the vicinity of the signal conductor layer 22 of the laminated body 12 becomes high. As a result, the signal conductor layer 22 is protected.
  • FIG. 32 is a cross-sectional view of the multilayer board 10s.
  • the multilayer board 10s is different from the multilayer board 10b in that the antenna conductor layer 80 is provided instead of the first capacitor conductor layer 30 and the second capacitor conductor layer 32.
  • the antenna conductor layer 80 is provided on the laminated body 12 in the first region A1.
  • the antenna conductor layer 80 is provided on the upper main surface of the insulator layer 16a (porous insulator layer) in the first region A1. Since the other structures of the multilayer board 10s are the same as those of the multilayer board 10b, the description thereof will be omitted.
  • the multilayer board 10s can exert the same action and effect as the multilayer board 10b.
  • the antenna conductor layer 80 is provided on the laminated body 12 in the first region A1.
  • the dielectric constant of the insulator layers 16a to 16d in the first region A1 is larger than the dielectric constant of the insulator layers 16a to 16d in the second region A2. Therefore, the wavelength of the high frequency signal transmitted and received by the antenna conductor layer 80 is shortened. As a result, the antenna conductor layer 80 can be downsized.
  • FIG. 33 is a cross-sectional view of the multilayer board 10t.
  • the multilayer board 10t is different from the multilayer board 10s in that the signal conductor layer 22a is provided instead of the antenna conductor layer 80.
  • the signal conductor layer 22a is provided on the laminated body 12 in the first region A1. Since the other structures of the multilayer board 10t are the same as those of the multilayer board 10s, the description thereof will be omitted.
  • the multilayer board 10t can exert the same action and effect as the multilayer board 10s. Further, according to the multilayer board 10t, the width of the multilayer board 10t in the left-right direction becomes smaller. More specifically, the signal conductor layer 22a is provided on the laminated body 12 in the first region A1. The dielectric constant of the first region A1 is larger than the dielectric constant of the second region A2. The vertical thickness of the laminated body 12 in the first region A1 is smaller than the vertical thickness of the laminated body 12 in the second region A2. Therefore, a capacitance is likely to be generated in the signal conductor layer 22a in the first region A1.
  • the width of the multilayer board 10t in the left-right direction can be reduced.
  • FIG. 34 is a cross-sectional view of the multilayer board 10u.
  • the multilayer board 10u is different from the multilayer board 10 in the arrangement of the first regions A1a and A1b and the second region A2. More specifically, the first region A1a is located at the front end portion of the multilayer substrate 10u. The first region A1b is located at the rear end of the multilayer board 10u. Then, as the boundary between the first regions A1a and A1b and the second region A2 is approached in the second region A2, the size of the pores in the insulator layers 16a to 16d (porous insulator layer) becomes smaller. In the second region A2, the density of the insulator layers 16a to 16d (porous insulator layer) increases as the boundary between the first regions A1a and A1b and the second region A2 is approached.
  • the other structures of the multilayer board 10u are the same as those of the multilayer board 10, the description thereof will be omitted. As a result, it is possible to prevent the dielectric constant from suddenly fluctuating at the boundary between the first region A1a and A1b and the second region A2. As a result, the characteristic impedance generated in the signal conductor layer 22 is suppressed from suddenly fluctuating. Therefore, the reflection of the high frequency signal is suppressed in the signal conductor layer 22. Further, according to the multilayer board 10u, the thickness of the front end portion and the rear end portion of the multilayer board 10u in the vertical direction is small. A connector is mounted on the front end portion and the rear end portion of the multilayer board 10u. Therefore, the thickness of the multilayer board 10u in the vertical direction can be reduced.
  • FIG. 35 is a cross-sectional view of the multilayer board 10v.
  • the multilayer board 10v is different from the multilayer board 10a in that the upper main surface and the lower main surface of the multilayer board 10v are not flat.
  • the insulator layers 16a to 16d are pressed from above and below by the mold T100 of FIG.
  • the upper main surface of the laminated body 12 in the second region A2 projects upward from the upper main surface of the laminated body 12 in the first regions A1a and A1b.
  • the lower main surface of the laminated body 12 in the second region A2 projects downward from the lower main surface of the laminated body 12 in the first regions A1a and A1b. Since the other structures of the multilayer board 10v are the same as those of the multilayer board 10a, the description thereof will be omitted.
  • the multilayer board 10v can exert the same effect as that of the multilayer board 10a.
  • FIG. 36 is a cross-sectional view of the multilayer board 10w.
  • FIG. 37 is a cross-sectional view of the multilayer board 10w at the time of manufacture.
  • the multilayer board 10w is different from the multilayer board 10p in the following points.
  • the multilayer substrate 10w further includes interlayer connection conductors v1 and v2 that penetrate the insulator layers 16a and 16b (porous insulator layer) in the vertical direction.
  • C In the insulator layers 16a and 16b (porous insulator layer), the average value of the pore sizes of the portions adjacent to the interlayer connection conductors v1 and v2 is the porous insulator in the second region A2a and A2b. It is smaller than the average value of the pore sizes of the layers 16a and 16b.
  • the densities of the portions adjacent to the interlayer connection conductors v1 and v2 are the insulator layers 16a and 16b (porous insulator) in the second regions A2a and A2b. Greater than the density of the layer).
  • a through hole is formed by a drill, a mold, a laser beam, or the like.
  • the inner peripheral surface of the through hole receives pressure from the mold or the drill.
  • the inner peripheral surface of the through hole is melted by a laser beam.
  • the holes in the vicinity of the through holes are crushed.
  • the structures (C) and (D) described above can be obtained. Since the other structures of the multilayer board 10w are the same as those of the multilayer board 10p, the description thereof will be omitted.
  • the same effect as that of the multilayer board 10p can be obtained. According to the multilayer board 10w, it is possible to prevent the plating solution from entering the laminated body 12 from the inner peripheral surface of the through hole. Further, according to the multilayer substrate 10w, the formation of the through hole and the resin coating on the inner peripheral surface of the through hole can be performed at the same time.
  • FIG. 38 is a cross-sectional view of the multilayer board 10 at the time of manufacture.
  • a plurality of insulating layers 16a and 16b including the insulating layer 16b (porous insulator layer) subjected to the pressurizing step are laminated. Is different from the manufacturing method of the multilayer board 10. More specifically, before the laminating step, a part of the insulator layer 16b is pressed by the molds T200 and T201. As a result, the average value of the pore sizes in a part of the insulator layer 16b becomes smaller than the average value of the pore sizes in the remaining portion of the insulator layer 16b. Further, the density in a part of the insulator layer 16b is higher than the density in the remaining part of the insulator layer 16b.
  • a through hole is formed in the pressurized portion of the insulator layer 16b. After this, although not shown, the through holes are filled with a conductive pace. Finally, the insulator layers 16a and 16b are laminated, and the insulator layers 16a and 16b are subjected to a pressure treatment. As a result, the conductive paste is solidified and the interlayer connection conductors v1 and v2 are formed. Then, the second regions A2a and A2b are formed in the vicinity of the interlayer connection conductors v1 and v2.
  • FIG. 39 is a cross-sectional view of the multilayer board 10x.
  • the multilayer board 10x is different from the multilayer board 10u in that the laminated body 12 includes the insulator layer 18 instead of the insulator layers 16b and 16c. More specifically, the plurality of insulator layers include the insulator layers 16a and 16d (porous insulator layer), the insulator layer 16a (porous insulator layer) and the insulator layer 16d (porous insulator layer).
  • the insulator layer 18 that joins the insulator layer 18 and the insulator layer 18 that includes the insulator layer 18 are an adhesive layer. Further, the dielectric constant of the insulator layer 18 is lower than the dielectric constant of the insulator layers 16a and 16d.
  • the dielectric loss tangent of the insulator layer 18 is lower than the dielectric loss tangent of the insulator layers 16a and 16d.
  • the material of the insulator layer 18 satisfying such conditions is, for example, a fluororesin.
  • the material of the insulator layer 18 may be an epoxy resin, an acrylic resin, or the like. Since the other structures of the multilayer board 10x are the same as those of the multilayer board 10u, the description thereof will be omitted.
  • the same effect as that of the multilayer board 10u can be obtained.
  • a material that cannot be used for joining the insulator layers 16a and 16d by melting and softening can be used for the insulator layers 16a and 16d. Therefore, the range of material selection for the insulator layers 16a and 16d is widened.
  • the insulator layer 18 absorbs a step formed by providing the signal conductor layer 22 on the upper main surface of the insulator layer 16d. As a result, it is possible to prevent the size of the pores around the signal conductor layer 22 from being significantly different from the size of the pores in other portions.
  • the multilayer board according to the present invention is not limited to the multilayer boards 10, 10a to 10x, and can be changed within the scope of the gist thereof.
  • the configurations of the multilayer boards 10, 10a to 10x may be arbitrarily combined.
  • the multilayer boards 10, 10a to 10x may be provided with a conductor layer other than the signal conductor layer instead of the signal conductor layer 22.
  • the conductor layer other than the signal conductor layer is, for example, a ground conductor layer, a power supply conductor layer, or the like.
  • the first ground conductor layer 24 and the second ground conductor layer 26 are not essential configurations.
  • the interlayer connection conductors v1 and v2 are not essential configurations.
  • the signal terminals 28a and 28b may be provided on the lower main surface of the laminated body 12.
  • components may be mounted on the multilayer boards 10, 10a to 10x.
  • the multilayer boards 10, 10a to 10x have a linear shape when viewed in the vertical direction. However, the multilayer boards 10, 10a to 10x may be bent. Here, “the multilayer boards 10, 10a to 10x are bent” means that the multilayer boards 10, 10a to 10x have a bent shape without applying an external force.
  • the insulator layer 18 may be formed by attaching a resin sheet to the upper main surface of the insulator layer 16d, or a liquid resin may be applied to the upper main surface of the insulator layer 16d. May be formed by.
  • the dielectric constant of the insulator layer 18 may be equal to or higher than the dielectric constant of the insulator layers 16a and 16d, and the dielectric loss tangent of the insulator layer 18 may be lower than the dielectric loss tangent of the insulator layers 16a and 16d. ..
  • the dielectric constant of the insulator layer 18 may be lower than the dielectric constant of the insulator layers 16a and 16d, and the dielectric loss tangent of the insulator layer 18 may be equal to or higher than the dielectric loss tangent of the insulator layers 16a and 16d.
  • the dielectric constant of the insulator layer 18 may be equal to or higher than the dielectric constant of the insulator layers 16a and 16d, and the dielectric loss tangent of the insulator layer 18 may be equal to or higher than the dielectric loss tangent of the insulator layers 16a and 16d.
  • the multilayer boards 10, 10a to 10x may have at least one of the structure (A) and the structure (B).
  • the pores formed in the porous insulator layer do not have to be closed cells.
  • the antenna conductor layer 80 may be provided on the lower main surface of the insulator layer 16a (porous insulator layer) in the first region A1. Further, the antenna conductor layer 80 may be provided on the upper main surface or the lower main surface of the insulator layers 16b to 16d other than the insulator layer 16a in the first region A1.
  • the signal conductor layer 22 may be provided on the lower main surface of the porous insulator layer in the first region.
  • the multilayer board 10w may have at least one of the structure (C) and the structure (D).
  • the multilayer boards 10, 10a to 10x may have at least one of the structure (E) and the structure (F).
  • the average value of the pore sizes of the insulator layers 16a to 16d (porous insulator layer) in the first region A1 due to the stress generated by the multilayer substrate 10g bending in the first section A12. Is smaller than the average value of the pore sizes of the insulator layers 16a to 16d (porous insulator layer) in the second regions A2a and A2b, or is smaller than the average value of the pore sizes of the insulator layers 16a to 16d (porous) in the first region A1.
  • the density of the insulator layer) may be larger than the density of the insulator layers 16a to 16d (porous insulator layer) in the second regions A2a and A2b.
  • the component 40 may be provided on the lower main surface of the laminate 12.
  • the laminated body 12 of the multilayer boards 10, 10a to 10x may include at least one porous insulator layer that satisfies at least one of the structure (A) and the structure (B). Therefore, all the porous insulator layers contained in the laminated body 12 may not satisfy at least one of the structure (A) and the structure (B).
  • the signal conductor layer 22 may be provided on the lower main surface of the insulator layer 16a.
  • the plurality of insulator layers may include an insulator layer that is not a porous insulator layer.
  • Multilayer substrate 12 Laminated body 16a to 16l, 18, 20a, 20b: Insulator layer 22, 22a: Signal conductor layer 23a, 23b, 27a, 27b, 29a, 29b: Connecting conductor Layer 24: First ground conductor layer 26: Second ground conductor layer 28a, 28b: Signal terminal 30: First capacitor conductor layer 32: Second capacitor conductor layer 40, 200a, 200b: Part 80: Antenna conductor layer 116a, 116c , 116e to 116l: Insulator layers A1, A1a, A1b: First region A2, A2a, A2b: Second region v1 to v4: Interlayer connecting conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本発明に係る多層基板は、多孔質絶縁体層を含む複数の絶縁体層が上下方向に積層された構造を有する積層体を、備えている。多層基板は、第１領域及び第２領域を有している。第１領域における多孔質絶縁体層の上下方向の厚みは、第２領域における多孔質絶縁体層の上下方向の厚みより小さい。多層基板は、（Ａ）の構造又は（Ｂ）の構造の少なくとも一方を備えている。（Ａ）第１領域における多孔質絶縁体層の空孔の大きさの平均値は、第２領域における多孔質絶縁体層の空孔の大きさの平均値より小さい。（Ｂ）第１領域における多孔質絶縁体層の密度は、第２領域における多孔質絶縁体層の密度より大きい。

Description

多層基板、電子機器及び多層基板の製造方法
　本発明は、複数の絶縁体層が積層された構造を有する多層基板、電子機器及び多層基板の製造方法に関する。
　従来の多層基板に関する発明としては、例えば、特許文献１に記載の多層回路基板が知られている。この多層回路基板は、複数の多孔質基材が積層された構造を有している。
特開平６－２６８３４５号公報
　ところで、複数の多孔質基材が積層された構造を有する特許文献１に記載の多層回路基板において、多層回路基板の設計自由度を向上させたいという要望がある。
　そこで、本発明の目的は、多層基板の設計自由度を向上させることができる多層基板、電子機器及び多層基板の製造方法を提供することである。
　本発明の一形態に係る多層基板は、
　多孔質絶縁体層を含む複数の絶縁体層が上下方向に積層された構造を有する積層体を備えている多層基板であって、
　前記多層基板は、第１領域及び第２領域を有しており、
　前記第１領域における前記多孔質絶縁体層の上下方向の厚みは、前記第２領域における前記多孔質絶縁体層の上下方向の厚みより小さく、
　前記多層基板は、（Ａ）の構造又は（Ｂ）の構造の少なくとも一方を備えている。
（Ａ）前記第１領域における前記多孔質絶縁体層の空孔の大きさの平均値は、前記第２領域における前記多孔質絶縁体層の空孔の大きさの平均値より小さい。
（Ｂ）前記第１領域における前記多孔質絶縁体層の密度は、前記第２領域における前記多孔質絶縁体層の密度より大きい。
　本発明の一形態に係る多層基板の製造方法は、
　多孔質材料で作製されている多孔質絶縁体層を含む複数の絶縁体層を上下方向に積層する積層工程と、
　前記複数の絶縁体層を加圧する加圧工程と、
　を備え、
　前記多層基板は、第１領域及び第２領域を有しており、
　前記加圧工程により、前記第１領域における前記多孔質絶縁体層の上下方向の厚みは、前記第２領域における前記多孔質絶縁体層の上下方向の厚みより小さくなり、
　前記加圧工程により、前記多層基板は、（Ａ）構造又は（Ｂ）の構造の少なくとも一方を備えるようになる。
（Ａ）前記第１領域における前記多孔質絶縁体層の空孔の大きさの平均値は、前記第２領域における前記多孔質絶縁体層の空孔の大きさの平均値より小さい。
（Ｂ）前記第１領域における前記多孔質絶縁体層の密度は、前記第２領域における前記多孔質絶縁体層の密度より大きい。
　本発明に係る多層基板、電子機器及び多層基板の製造方法によれば、多層基板の設計自由度を向上させることができる。
図１は、多層基板１０の分解斜視図である。 図２は、図１のＡ－Ａにおける多層基板１０の断面図である。 図３は、多層基板１０を備える電子機器１の内部構造の一部の左面図である。 図４は、多層基板１０の製造時における断面図である。 図５は、多層基板１０の製造時における断面図である。 図６は、多層基板１０ａの断面図である。 図７は、多層基板１０ｂの断面図である。 図８は、多層基板１０ｃの断面図である。 図９は、多層基板１０ｄの断面図である。 図１０は、多層基板１０ｅの断面図である。 図１１は、多層基板１０ｆの断面図である。 図１２は、多層基板１０ｇの断面図である。 図１３は、多層基板１０ｈの断面図である。 図１４は、多層基板１０ｈの製造時の断面図である。 図１５は、多層基板１０ｉの断面図である。 図１６は、多層基板１０ｉの製造時の断面図である。 図１７は、多層基板１０ｊの製造時の断面図である。 図１８は、多層基板１０ｊの断面図である。 図１９は、多層基板１０ｋの断面図である。 図２０は、多層基板１０ｌの断面図である。 図２１は、多層基板１０ｌの製造時の断面図である。 図２２は、多層基板１０ｍの断面図である。 図２３は、多層基板１０ｍの製造時の断面図である。 図２４は、多層基板１０ｎの断面図である。 図２５は、多層基板１０ｎの製造時の断面図である。 図２６は、多層基板１０ｏの断面図である。 図２７は、多層基板１０ｏの製造時の断面図である。 図２８は、多層基板１０ｐの断面図である。 図２９は、多層基板１０ｐの製造時の断面図である。 図３０は、多層基板１０ｑの断面図である。 図３１は、多層基板１０ｒの断面図である。 図３２は、多層基板１０ｓの断面図である。 図３３は、多層基板１０ｔの断面図である。 図３４は、多層基板１０ｕの断面図である。 図３５は、多層基板１０ｖの断面図である。 図３６は、多層基板１０ｗの断面図である。 図３７は、多層基板１０ｗの製造時の断面図である。 図３８は、多層基板１０の製造時の断面図である。 図３９は、多層基板１０ｘの断面図である。
（実施形態）
［多層基板１０の構造］
　以下に、本発明の実施形態に係る多層基板１０の構造について図面を参照しながら説明する。図１は、多層基板１０の分解斜視図である。なお、図１では、複数の層間接続導体ｖ１，ｖ２の内の代表的な層間接続導体ｖ１，ｖ２にのみ参照符号を付した。図２は、図１のＡ－Ａにおける多層基板１０の断面図である。
　本明細書において、方向を以下のように定義する。多層基板１０の積層体１２の積層方向を上下方向と定義する。また、多層基板１０の信号導体層２２が延びる方向を前後方向と定義する。また、信号導体層２２の線幅方向を左右方向と定義する。上下方向、前後方向及び左右方向は、互いに直交している。なお、本明細書の上下方向、前後方向及び左右方向は、多層基板１０の実使用時の上下方向、前後方向及び左右方向と一致していなくてもよい。
　以下では、Ｘは、多層基板１０の部品又は部材である。本明細書において、特に断りのない場合には、Ｘの各部について以下のように定義する。Ｘの前部とは、Ｘの前半分を意味する。Ｘの後部とは、Ｘの後半分を意味する。Ｘの左部とは、Ｘの左半分を意味する。Ｘの右部とは、Ｘの右半分を意味する。Ｘの上部とは、Ｘの上半分を意味する。Ｘの下部とは、Ｘの下半分を意味する。Ｘの前端とは、Ｘの前方向の端を意味する。Ｘの後端とは、Ｘの後方向の端を意味する。Ｘの左端とは、Ｘの左方向の端を意味する。Ｘの右端とは、Ｘの右方向の端を意味する。Ｘの上端とは、Ｘの上方向の端を意味する。Ｘの下端とは、Ｘの下方向の端を意味する。Ｘの前端部とは、Ｘの前端及びその近傍を意味する。Ｘの後端部とは、Ｘの後端及びその近傍を意味する。Ｘの左端部とは、Ｘの左端及びその近傍を意味する。Ｘの右端部とは、Ｘの右端及びその近傍を意味する。Ｘの上端部とは、Ｘの上端及びその近傍を意味する。Ｘの下端部とは、Ｘの下端及びその近傍を意味する。
　まず、図１を参照しながら、多層基板１０の構造について説明する。多層基板１０は、高周波信号を伝送する。多層基板１０は、スマートフォン等の電子機器において、２つの回路を電気的に接続するために用いられる。多層基板１０は、図１に示すように、積層体１２、信号導体層２２、第１グランド導体層２４、第２グランド導体層２６、信号端子２８ａ，２８ｂ、接続導体層２３ａ，２３ｂ，２７ａ，２７ｂ，２９ａ，２９ｂ、複数の層間接続導体ｖ１、複数の層間接続導体ｖ２及び層間接続導体ｖ３，ｖ４を備えている。
　積層体１２は、板形状を有している。従って、積層体１２は、上主面及び下主面を有している。積層体１２の上主面及び下主面の法線は、上下方向に延びている。積層体１２の上主面及び下主面は、前後方向に延びる長辺を有する長方形状を有している。従って、積層体１２の前後方向の長さは、積層体１２の左右方向の長さより長い。
　積層体１２は、図１に示すように、絶縁体層１６ａ～１６ｄ，２０ａ，２０ｂを含んでいる。積層体１２は、絶縁体層１６ａ～１６ｄ，２０ａ，２０ｂが上下方向に積層された構造を有している。絶縁体層２０ａ，１６ａ～１６ｄ，２０ｂが上から下へとこの順に並んでいる。絶縁体層１６ａ～１６ｄは、上下方向に見て、積層体１２と同じ長方形状を有している。絶縁体層１６ａ～１６ｄは、可撓性を有する誘電体シートである。絶縁体層１６ａ～１６ｄの材料は、熱可塑性樹脂を含んでいる。熱可塑性樹脂は、例えば、液晶ポリマー、ＰＴＦＥ（ポリテトラフロオロエチレン）等である。また、絶縁体層１６ａ～１６ｄの材料は、ポリイミドであってもよい。絶縁体層１６ａ～１６ｄは、多孔質材料により作製されている多孔質絶縁体層である。従って、絶縁体層１６ａ～１６ｄには、多数の空孔が形成されている。絶縁体層１６ａ～１６ｄに形成されている主たる空孔は、独立気泡である。独立気泡は、気泡が絶縁体層１６ａ～１６ｄの材料により完全に囲まれた構造を有する。従って、独立気泡は、複数の気泡が繋がっていない構造を有している。なお、絶縁体層１６ａ～１６ｄに形成されている全ての空孔が独立気泡でなくてもよい。多孔質絶縁体層１６ａ～１６ｄの空孔率は、例えば、３０％以上８０％以下である。空孔率は、積層体１２の全体の体積に占める気泡の体積の割合である。絶縁体層２０ａ，２０ｂの詳細については後述する。
　信号導体層２２（導体層）は、絶縁体層１６ｃ（多孔質絶縁体層）の上主面又は下主面に設けられている。本実施形態では、信号導体層２２は、絶縁体層１６ｃの上主面に設けられている。信号導体層２２は、線形状を有している。信号導体層２２は、前後方向に延びている。信号導体層２２には、高周波信号が伝送される。
　第１グランド導体層２４は、積層体１２に設けられている。第１グランド導体層２４は、上下方向に見て、信号導体層２２と重なるように、信号導体層２２の上に設けられている。本実施形態では、第１グランド導体層２４は、絶縁体層１６ａの上主面に設けられている。第１グランド導体層２４は、絶縁体層１６ａの上主面の略全面を覆っている。第１グランド導体層２４は、グランド電位に接続される。
　第２グランド導体層２６は、積層体１２に設けられている。第２グランド導体層２６は、上下方向に見て、信号導体層２２と重なるように、信号導体層２２の下に設けられている。本実施形態では、第２グランド導体層２６は、絶縁体層１６ｄの下主面に設けられている。本実施形態では、第２グランド導体層２６は、絶縁体層１６ｄの下主面の略全面を覆っている。第２グランド導体層２６は、グランド電位に接続される。これにより、信号導体層２２（導体層）、第１グランド導体層２４及び第２グランド導体層２６は、ストリップライン構造を有しており、高周波回路を形成している。
　接続導体層２３ａ，２３ｂ，２７ａ，２７ｂは、絶縁体層１６ｂの上主面に設けられている。接続導体層２３ａ，２３ｂ，２７ａ，２７ｂは、上下方向に見て、正方形状を有している。接続導体層２９ａ，２９ｂは、絶縁体層１６ｃの上主面に設けられている。接続導体層２３ａ，２３ｂ，２７ａ，２７ｂは、上下方向に見て、正方形状を有している。
　複数の層間接続導体ｖ１，ｖ２は、第１グランド導体層２４と第２グランド導体層２６とを電気的に接続している。より詳細には、複数の層間接続導体ｖ１，ｖ２は、絶縁体層１６ａ～１６ｄを上下方向に貫通している。複数の層間接続導体ｖ１，ｖ２の上端は、第１グランド導体層２４に接続されている。複数の層間接続導体ｖ１，ｖ２の下端は、第２グランド導体層２６に接続されている。複数の層間接続導体ｖ１の中間部分は、接続導体層２７ａ，２９ａ（導体層）に接続されている。複数の層間接続導体ｖ２の中間部分は、接続導体層２７ｂ，２９ｂ（導体層）に接続されている。複数の層間接続導体ｖ１は、信号導体層２２の左に設けられている。複数の層間接続導体ｖ１は、前後方向において等間隔に一列に並んでいる。複数の層間接続導体ｖ２は、信号導体層２２の右に設けられている。複数の層間接続導体ｖ２は、前後方向において等間隔に一列に並んでいる。
　信号端子２８ａは、絶縁体層１６ａの上主面の前端部に設けられている。信号端子２８ａは、上下方向に見て、長方形状を有している。信号端子２８ａは、上下方向に見て、信号導体層２２の前端部と重なっている。信号端子２８ａが第１グランド導体層２４と絶縁されるように、信号端子２８ａの周囲には第１グランド導体層２４が設けられていない。
　層間接続導体ｖ３は、信号端子２８ａと信号導体層２２とを電気的に接続している。具体的には、層間接続導体ｖ３は、絶縁体層１６ａ，１６ｂを上下方向に貫通している。層間接続導体ｖ３の上端は、信号端子２８ａに接続されている。層間接続導体ｖ３の下端は、信号導体層２２の前端部に接続されている。層間接続導体ｖ３の中間部分は、接続導体層２３ａに接続されている。これにより、信号端子２８ａは、信号導体層２２と電気的に接続されている。高周波信号は、信号端子２８ａを介して、信号導体層２２に入出力する。
　なお、信号端子２８ｂ、接続導体層２３ｂ及び層間接続導体ｖ４は、信号端子２８ａ、接続導体層２３ａ及び層間接続導体ｖ３と前後対称な構造を有する。従って、信号端子２８ｂ、接続導体層２３ｂ及び層間接続導体ｖ４の説明を省略する。
　以上のような信号導体層２２、第１グランド導体層２４、第２グランド導体層２６、信号端子２８ａ，２８ｂ及び接続導体層２３ａ，２３ｂ，２７ａ，２７ｂ，２９ａ，２９ｂは、例えば、絶縁体層１６ａ～１６ｄの上主面又は下主面に設けられた導体箔にエッチングが施されることにより形成されている。導体箔は、例えば、銅箔である。また、層間接続導体ｖ１～ｖ４のそれぞれは、図２に示すように、複数のビアホール導体が直列に接続された構造を有している。ビアホール導体は、絶縁体層１６ａ～１６ｄに貫通孔を形成し、貫通孔に導電性ペーストを充填した後に、導電性ペーストを固化させることにより作製される。なお、ビアホール導体は、貫通孔にめっきが施されることによって形成されてもよい。
　絶縁体層２０ａ，２０ｂは、可撓性を有する絶縁体層である。絶縁体層２０ａ，２０ｂは、上下方向に見て、積層体１２と同じ長方形状を有している。絶縁体層２０ａは、絶縁体層１６ａの上主面の略全面を覆っている。これにより、絶縁体層２０ａは、第１グランド導体層２４を保護している。ただし、絶縁体層２０ａには、開口ｈ１～ｈ６が設けられている。開口ｈ１は、上下方向に見て、信号端子２８ａと重なっている。これにより、信号端子２８ａは、開口ｈ１を介して多層基板１０から外部に露出している。開口ｈ２は、開口ｈ１の左に設けられている。開口ｈ３は、開口ｈ１の右に設けられている。これにより、第１グランド導体層２４は、開口ｈ２，ｈ３を介して多層基板１０から外部に露出している。なお、開口ｈ４～ｈ６の構造はそれぞれ、開口ｈ１～ｈ３の構造と前後対称である。従って、開口ｈ４～ｈ６の説明を省略する。
　絶縁体層２０ｂは、絶縁体層１６ｄの下主面の略全面を覆っている。これにより、絶縁体層２０ｂは、第２グランド導体層２６を保護している。
　ところで、多層基板１０は、図２に示すように、第１領域Ａ１ａ，Ａ１ｂ及び第２領域Ａ２を有している。第１領域Ａ１ａは、多層基板１０の左部に位置している。第１領域Ａ１ａは、上下方向に見て、前後方向に延びる長辺を有する長方形状を有している。第１領域Ａ１ｂは、多層基板１０の右部に位置している。第１領域Ａ１ｂは、上下方向に見て、前後方向に延びる長辺を有する長方形状を有している。第２領域Ａ２は、第１領域Ａ１ａと第１領域Ａ１ｂとの間に位置している。第２領域Ａ２は、上下方向に見て、前後方向に延びる長辺を有する長方形状を有している。このように、第１領域Ａ１ａと第２領域Ａ２とは、上下方向に見て、隣接している。第１領域Ａ１ｂと第２領域Ａ２とは、上下方向に見て、隣接している。
　また、第１領域Ａ１ａ，Ａ１ｂは、上下方向に見て、十分な広さを有している。具体的には、第１領域Ａ１ａ，Ａ１ｂは、層間接続導体ｖ１，ｖ２を含む上下方向に平行な断面における接続導体層２７ａ，２７ｂの幅の最小値を直径とする円を包含する形状を有している。従って、第１領域Ａ１ａ，Ａ１ｂは、層間接続導体ｖ１，ｖ２を含む上下方向に平行な断面における接続導体層２７ａ，２７ｂの幅の最小値を直径とする円を包含できないような微小な領域ではない。
　第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄの圧縮量は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの圧縮量より大きい。これにより、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ２より小さい。その結果、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２の上下方向の厚みＴ３は、第２領域Ａ２における積層体１２の上下方向の厚みＴ４より小さい。そして、多層基板１０は、以下の（Ａ）の構造及び（Ｂ）の構造を備えている。
（Ａ）第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値より小さい。　
（Ｂ）第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度より大きい。
　ここで、空孔の大きさとは、空孔の体積である。空孔の体積は、多層基板１０をＣＴスキャナでスキャンして得られる３次元画像を解析することにより算出されてもよい。測定領域は、多層基板１０の上下方向の長さ、左右方向の長さ及び前後方向の長さの内の最も短い長さを一辺の長さとする立方体である。この測定領域内の空孔の体積を測定する。なお、ビアホール導体の貫通孔は、空孔ではない。従って、ビアホール導体が形成されている領域は、空孔の体積の測定に用いられない。本明細書において、密度の測定方法は、上記の測定方法を用いることができる。
　また、絶縁体層１６ａ～１６ｄの密度とは、絶縁体層１６ａ～１６ｄの単位体積当たりの質量である。絶縁体層１６ａ～１６ｄの密度は、以下の方法により算出される。具体的には、絶縁体層１６ａ～１６ｄの質量及び体積を測定する。そして、絶縁体層１６ａ～１６ｄの質量を絶縁体層１６ａ～１６ｄの体積で割り算をする。
　ここで、絶縁体層１６ａ～１６ｄの空孔の大きさ及び絶縁体層１６ａ～１６ｄの密度は、第１領域Ａ１ａと第２領域Ａ２との境界及び第１領域Ａ１ａと第２領域Ａ２との境界において連続的に変化している。図２では、色の濃淡により、空孔の大きさ及び絶縁体層１６ａ～１６ｄの密度の変化を示した。具体的には、多層基板１０は、以下の（Ｅ）の構造及び（Ｆ）の構造を備えている。
（Ｅ）第２領域Ａ２において第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界に近づくにしたがって、絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさが小さくなる。　（Ｆ）第２領域Ａ２において第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界に近づくにしたがって、絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度が大きくなる。
　また、層間接続導体ｖ１は、第１領域Ａ１ａにおいて絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）を上下方向に貫通している。層間接続導体ｖ２は、第１領域Ａ１ｂにおいて絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）を上下方向に貫通している。
［電子機器１の構造］
　次に、多層基板１０を備える電子機器１の構造について図面を参照しながら説明する。図３は、多層基板１０を備える電子機器１の内部構造の一部の左面図である。電子機器１は、例えば、携帯無線通信端末である。電子機器１は、例えば、スマートフォンである。
　多層基板１０は、図３に示すように、折り曲げられる。「多層基板１０が折り曲げられる」とは、多層基板１０に外力が加えられることにより多層基板１０が変形して曲がっていることを意味する。「多層基板１０が折り曲げられる」態様には、２種類が存在する。具体的には、「多層基板１０が折り曲げられる」態様の内の第１態様は、多層基板１０が塑性変形して折り曲げられている。多層基板１０が加熱されて折り曲げられることにより、多層基板１０が塑性変形しやすい。この場合、絶縁体層１６ａ～１６ｄの材料は、熱可塑性樹脂である。「多層基板１０が折り曲げられる」態様の内の第２態様は、多層基板１０が弾性変形して折り曲げられている態様である。
　以下では、多層基板１０が折り曲げられている区間を第１区間Ａ１２と呼ぶ。第２区間Ａ１１，Ａ１３の曲率半径は、第１区間Ａ１２の曲率半径より大きい。従って、第２区間Ａ１１，Ａ１３は、多層基板１０が僅かに折り曲げられている区間であってもよいし、多層基板１０が折り曲げられない区間であってもよい。そして、電子機器１におけるｘ軸、ｙ軸及びｚ軸を以下の様に定義する。ｘ軸は、第２区間Ａ１１での前後方向である。ｙ軸は、第２区間Ａ１１での左右方向である。ｚ軸は、第２区間Ａ１１での上下方向である。第２区間Ａ１１、第１区間Ａ１２及び第２区間Ａ１３は、ｘ軸の正方向に向かってこの順に並んでいる。
　図３に示すように、多層基板１０は、第１区間Ａ１２において、ｚ軸方向（第２区間Ａ１１における上方向又は下方向）に折れ曲がっている。従って、上下方向及び前後方向は、図３に示すように、多層基板１０の位置によって異なる。多層基板１０が折り曲げられていない第２区間Ａ１１及び第２区間Ａ１３（例えば、（１）の位置）では、上下方向及び前後方向のそれぞれは、ｚ軸方向及びｘ軸方向と一致する。一方、多層基板１０が折り曲げられている第１区間Ａ１２（例えば、（２）の位置）では、上下方向及び前後方向のそれぞれは、ｚ軸方向及びｘ軸方向と一致しない。
　電子機器１は、図３に示すように、多層基板１０、コネクタ３０ａ，３０ｂ，１０２ａ，１０２ｂ、回路基板１００，１１０を備えている。
　回路基板１００，１１０は、板形状を有している。回路基板１００は、主面Ｓ５，Ｓ６を有している。主面Ｓ５は、主面Ｓ６よりｚ軸の負方向側に位置する。回路基板１１０は、主面Ｓ１１，Ｓ１２を有している。主面Ｓ１１は、主面Ｓ１２よりｚ軸の負方向側に位置する。回路基板１００，１１０は、図示しない配線導体層やグランド導体層、電極等を含んでいる。
　コネクタ３０ａ，３０ｂのそれぞれは、第２区間Ａ１１及び第２区間Ａ１３において積層体１２のｚ軸の正方向側の主面（上主面）に実装されている。より詳細には、コネクタ３０ａは、開口ｈ１～ｈ３から露出している信号端子２８ａ及び第１グランド導体層２４に実装される。コネクタ３０ｂは、開口ｈ４～ｈ６から露出している信号端子２８ｂ及び第１グランド導体層２４に実装される。
　コネクタ１０２ａ，１０２ｂのそれぞれは、回路基板１００の主面Ｓ５及び回路基板１１０の主面Ｓ１１に実装されている。コネクタ１０２ａ，１０２ｂのそれぞれは、コネクタ３０ａ，３０ｂに接続されている。これにより、多層基板１０は、回路基板１００と回路基板１１０とを電気的に接続している。
［多層基板１０の製造方法］
　以下に、多層基板１０の製造方法について図面を参照しながら説明する。図４及び図５は、多層基板１０の製造時における断面図である。
　まず、絶縁体層１６ａ～１６ｄに第１グランド導体層２４、信号端子２８ａ，２８ｂ、信号導体層２２、接続導体層２３ａ，２３ｂ，２７ａ，２７ｂ，２９ａ，２９ｂ及び第２グランド導体層２６を形成する。具体的には、絶縁体層１６ａ，１６ｂ，１６ｄの上主面又は下主面に銅箔を張り付ける。そして、導体箔にエッチングが施す。
　次に、絶縁体層１６ａ～１６ｄに層間接続導体ｖ１～ｖ４を形成する。具体的には、絶縁体層１６ａ～１６ｄのそれぞれに貫通孔を形成する。そして、貫通孔に導電性ペーストを充填する。
　次に、図４に示すように、多孔質材料で作製されている多孔質絶縁体層を含む絶縁体層１６ａ～１６ｄを上下方向に積層する（積層工程）。この積層工程では、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄの上下方向の厚みＴ１と第２領域Ａ２における絶縁体層１６ａ～１６ｄの上下方向の厚みＴ２とは等しい。
　次に、図５に示すように、絶縁体層１６ａ～１６ｄを加圧する（加圧工程）。本実施形態では、図4の積層工程後に複数の絶縁体層１６ａ～１６ｄを加圧することによって加圧工程を行う。具体的には、金型Ｔ１００，Ｔ１０１により絶縁体層１６ａ～１６ｄを上下方向から挟み込む。金型Ｔ１００の下面には凹部Ｇが設けられている。金型Ｔ１００の下面は、凹部Ｇにおいて上方向に窪んでいる。一方、金型Ｔ１０１の上面は平面である。これにより、絶縁体層１６ａ～１６ｄの内の凹部Ｇと上下方向に重ならない領域は、絶縁体層１６ａ～１６ｄの内の凹部Ｇと上下方向に重なる領域より大きな圧力を受ける。その結果、絶縁体層１６ａ～１６ｄにおいて凹部Ｇと上下方向に重ならない領域の圧縮量は、絶縁体層１６ａ～１６ｄにおいて凹部Ｇと上下方向に重なる領域の圧縮量より大きい。よって、絶縁体層１６ａ～１６ｄにおいて凹部Ｇと上下方向に重ならない領域に第１領域Ａ１ａ，Ａ１ｂが形成される。絶縁体層１６ａ～１６ｄにおいて凹部Ｇと上下方向に重なる領域に第２領域Ａ２が形成される。このように、加圧工程により、多層基板１０は、（Ａ）の構造又は（Ｂ）の構造の少なくとも一方を備えるようになる。その結果、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ２より小さくなる。
　また、前記加圧工程では、絶縁体層１６ａ～１６ｄを加熱する。これにより、熱可塑性樹脂を材料とする絶縁体層１６ａ～１６ｄが軟化及び溶融する。その結果、絶縁体層１６ａ～１６ｄが接合される。また、加熱により、導電性ペーストが固化され、層間接続導体ｖ１～ｖ４が形成される。
　最後に、図２に示すように、絶縁体層２０ａ，２０ｂのそれぞれを絶縁体層１６ａの上主面及び絶縁体層１６ｂの下主面に形成する。これにより、多層基板１０が完成する。
［効果］
　多層基板１０によれば、多層基板１０の設計自由度を向上させることができる。より詳細には、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ２より小さい。これにより、多層基板１０は、（Ａ）の構造及び（Ｂ）の構造を備えている。
　多層基板１０が（Ａ）の構造又は（Ｂ）の構造を備えていると、以下に説明するように、第１領域Ａ１ａ，Ａ１ｂの物理的特性及び第２領域Ａ２の物理的特性に差をつけることができる。そして、この物理的特性の差を利用すれば、以下に説明するように、種々の観点から多層基板１０の設計自由度を高くすることができる。
　例えば、第２領域Ａ２における誘電率及び誘電正接を第１領域Ａ１ａ，Ａ１ｂにおける誘電率及び誘電正接より低くすることができる。従って、第２領域Ａ２に信号導体層２２が配置されると、信号導体層２２の周囲の誘電率及び誘電正接が小さくなる。その結果、信号導体層２２に発生する誘電損の低減が図られる。すなわち、誘電損が低減された多層基板１０を容易に得ることができる。よって、多層基板１０の設計自由度が高くなる。
　また、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２が第２領域Ａ２における積層体１２より硬くなる。これにより、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２を加工することが容易となる。その結果、第１領域Ａ１ａ，Ａ１ｂにおいて、絶縁体層１６ａ～１６ｄに層間接続導体ｖ１，ｖ２を形成することが容易となる。このように、製造容易な多層基板１０を得ることができる。よって、多層基板１０の設計自由度が高くなる。
　また、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２の上下方向の厚みＴ３と第２領域Ａ２における積層体１２の上下方向の厚みＴ４とに差をつけることができる。これにより、多層基板１０の形状を電子機器１内の構造に適合する形状に加工することができる。このように、多様な場所に配置可能な多層基板１０を得ることができる。よって、多層基板１０の設計自由度が高くなる。
　多層基板１０によれば、多層基板１０の物理的特性が急激に変化することが抑制される。より詳細には、多層基板１０は、（Ｅ）の構造及び（Ｆ）の構造を備えている。これにより、第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界において、誘電率、誘電正接、硬さ等の物理的特性が急激に変動することが抑制される。
（第１変形例）
　以下に、第１変形例に係る多層基板１０ａについて図面を参照しながら説明する。図６は、多層基板１０ａの断面図である。
　多層基板１０ａは、層間接続導体ｖ１～ｖ４の構造において多層基板１０と相違する。より詳細には、層間接続導体ｖ１～ｖ４は、スルーホール導体である。スルーホール導体は、絶縁体層１６ａ～１６ｄに貫通孔が形成され、貫通孔にめっき処理が施されることにより作製される。多層基板１０ａのその他の構造は、多層基板１０と同じであるので説明を省略する。以上のような多層基板１０ａは、多層基板１０と同じ作用効果を奏することができる。多層基板１０ａでは、層間接続導体ｖ１，ｖ２が第１領域Ａ１ａ，Ａ１ｂにおける積層体１２に設けられている。これにより、層間接続導体ｖ１，ｖ２の形成時に、めっき液が積層体１２の内部に広がることが抑制される。
（第２変形例）
　以下に、第２変形例に係る多層基板１０ｂについて図面を参照しながら説明する。図７は、多層基板１０ｂの断面図である。なお、多層基板１０ｂにおいても、絶縁体層１６ａ～１６ｄの空孔の大きさ及び絶縁体層１６ａ～１６ｄの密度は、第１領域Ａ１ａと第２領域Ａ２との境界及び第１領域Ａ１ａと第２領域Ａ２との境界において連続的に変化している。ただし、図７以降の図面は、空孔の大きさ及び絶縁体層１６ａ～１６ｄの変化を色の濃淡により表現していない図面を含む。
　多層基板１０ｂは、以下の２点において、多層基板１０と相違する。　
・第１領域Ａ１ａ，Ａ１ｂの代わりに第１領域Ａ１が設けられている。　
・第１キャパシタ導体層３０及び第２キャパシタ導体層３２が設けられている。
　より詳細には、第１領域Ａ１は、第２領域Ａ２の右に位置している。そして、信号導体層２２及び層間接続導体ｖ１，ｖ２は、第２領域Ａ２に設けられている。
　また、第１キャパシタ導体層３０は、第１領域Ａ１において積層体１２に設けられている。本実施形態では、第１キャパシタ導体層３０は、第１領域Ａ１において絶縁体層１６ｂの上主面に設けられている。また、第２キャパシタ導体層３２は、第１領域Ａ１において積層体１２に設けられている。本実施形態では、第２キャパシタ導体層３２は、第１領域Ａ１において絶縁体層１６ｃの上主面に設けられている。第２キャパシタ導体層３２は、上下方向に見て、第１キャパシタ導体層３０と重なっている。これにより、絶縁体層１６ｂ（多孔質絶縁体層）は、第１キャパシタ導体層３０と第２キャパシタ導体層３２との間に位置している。その結果、第１キャパシタ導体層３０及び第２キャパシタ導体層３２は、キャパシタを形成している。多層基板１０ｂのその他の構造は、多層基板１０と同じであるので説明を省略する。
　多層基板１０ｂによれば、多層基板１０と同じ作用効果を奏することができる。更に、多層基板１０ｂによれば、キャパシタの容量を大きくすることができる。より詳細には、第１キャパシタ導体層３０及び第２キャパシタ導体層３２は、第１領域Ａ１に設けられている。第１領域Ａ１における絶縁体層１６ａ～１６ｄの上下方向の厚みＴ１は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの上下方向の厚みＴ２より小さい。これにより、第１キャパシタ導体層３０と第２キャパシタ導体層３２との距離が小さくなる。その結果、キャパシタの容量が大きくなる。
　更に、多層基板１０ｂは、（Ａ）の構造及び（Ｂ）の構造を備えている。これにより、第１キャパシタ導体層３０と第２キャパシタ導体層３２との間に位置する絶縁体層１６ｂの誘電率が高くなる。その結果、キャパシタの容量が大きくなる。
（第３変形例）
　以下に、第３変形例に係る多層基板１０ｃについて図面を参照しながら説明する。図８は、多層基板１０ｃの断面図である。
　多層基板１０ｃは、部品４０を更に備えている点において多層基板１０ｂと相違する。部品４０は、コンデンサ又はインダクタ等のチップ型電子部品、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）素子、コネクタ等の電子部品である。部品４０は、第１領域Ａ１における積層体１２の上主面又は下主面に実装されている。本実施形態では、部品４０は、第１領域Ａ１における積層体１２の上主面に実装されている。多層基板１０ｃのその他の構造は、多層基板１０ｂと同じであるので説明を省略する。
　多層基板１０ｃは、多層基板１０ｂと同じ作用効果を奏することができる。多層基板１０ｃでは、第１領域Ａ１における積層体１２が第２領域Ａ２における積層体１２より硬い。そのため、部品４０を第１領域Ａ１に実装することが容易である。また、上下方向の厚みが小さい第１領域Ａ１に部品４０が実装されることにより、多層基板１０ｃの上下方向の厚みが小さくなる。
（第４変形例）
　以下に、第４変形例に係る多層基板１０ｄについて図面を参照しながら説明する。図９は、多層基板１０ｄの断面図である。
　多層基板１０ｄは、２つの多層基板１０ｂが接合された構造を有している。より詳細には、２つの多層基板１０ｂの絶縁体層２０ａが第１領域Ａ１において除去されている。これにより、２つの多層基板１０ｂの第１領域Ａ１において、第１グランド導体層２４が露出している。そして、２つの第１グランド導体層２４は、半田６０により接合されている。
　多層基板１０ｄによれば、２つの多層基板１０ｂを接合することが容易である。より詳細には、多層基板１０ｂでは、第１領域Ａ１における積層体１２は、第２領域Ａ２における積層体１２より硬い。そこで、２つの多層基板１０ｂは、第１領域Ａ１において接合されている。これにより、２つの多層基板１０ｂの接合時に２つの多層基板１０ｂが変形することが抑制される。よって、多層基板１０ｄによれば、２つの多層基板１０ｂを接合することが容易である。更に、第１領域Ａ１における積層体１２が薄いので、２つの多層基板１０ｂが接合されている部分における多層基板１０ｄの上下方向の厚みが小さくなる。
　なお、２つの多層基板１０ｂの絶縁体層２０ａは、第１領域Ａ１の少なくとも一部において除去されていればよい。
（第５変形例）
　以下に、第５変形例に係る多層基板１０ｅについて図面を参照しながら説明する。図１０は、多層基板１０ｅの断面図である。
　多層基板１０ｅは、第１区間Ａ１２が第１領域Ａ１に位置している点において、多層基板１０ｂと相違する。多層基板１０ｅは、第１区間Ａ１２及び第２区間Ａ１１，Ａ１３を含んでいる。第２区間Ａ１１は、第１区間Ａ１２のｙ軸の負方向側に位置している。第２区間Ａ１１は、第２領域Ａ２ａに位置している。第２区間Ａ１３は、第１区間Ａ１２のｚ軸の正方向側に位置している。第２区間Ａ１３は、第２領域Ａ２ｂに位置している。第２領域Ａ２ｂの構造は、第２領域Ａ２ａの構造と同じである。第１区間Ａ１２は、第１領域Ａ１に位置している。なお、多層基板１０ｅのその他の構造は、多層基板１０ｂと同じであるので説明を省略する。
　多層基板１０ｅによれば、多層基板１０ｂと同じ作用効果を奏することができる。また、多層基板１０ｅによれば、第１区間Ａ１２における積層体１２の上下方向の厚みが小さいので、第１区間Ａ１２において多層基板１０ｅを容易に折り曲げることが可能となる。更に、多層基板１０ｅでは、第１区間Ａ１２における積層体１２の上下方向の厚みが小さいので、多層基板１０ｅが第１区間Ａ１２において折り曲げられた際に、第１区間Ａ１２における積層体１２の上下方向の厚みが変化しにくい。そのため、多層基板１０ｅが第１区間Ａ１２において折り曲げられることによって生じる多層基板１０ｅの電気的特性の変動が抑制される。電気的特性は、例えば、容量値や特性インピーダンス、共振周波数等である。
（第６変形例）
　以下に、第６変形例に係る多層基板１０ｆについて図面を参照しながら説明する。図１１は、多層基板１０ｆの断面図である。
　多層基板１０ｆは、信号導体層２２が第２区間Ａ１１、第１区間Ａ１２及び第２区間Ａ１３にわたって延びている点において、多層基板１０ｅと相違する。なお、多層基板１０ｆのその他の構造は、多層基板１０ｅと同じであるので説明を省略する。このような多層基板１０ｆでは、第１領域Ａ１における積層体１２を第２領域Ａ２ａ，Ａ２ｂにおける積層体１２より大きく圧縮させた後に、第１区間Ａ１２において多層基板１０ｆを折り曲げている。
　多層基板１０ｆによれば、多層基板１０ｅと同じ作用効果を奏することができる。また、多層基板１０ｆでは、第１区間Ａ１２における積層体１２の上下方向の厚みが小さいので、第１区間Ａ１２において多層基板１０ｆが折り曲げられた際に、第１区間Ａ１２における積層体１２の上下方向の厚みが変化しにくい。そのため、第１区間Ａ１２において信号導体層２２に発生する特性インピーダンスが所定の特性インピーダンスから変化することが抑制される。
　多層基板１０ｆでは、信号導体層２２の線幅を第１区間Ａ１２の厚み及び誘電率に合わせて細くし、第１区間Ａ１２において信号導体層２２に発生する特性インピーダンスを第２区間Ａ１１において信号導体層２２に発生する特性インピーダンスと等しくなるようにしてもよい。また、第２区間Ａ１１と第１区間Ａ１２と境界近傍でも第２区間Ａ１１から第１区間Ａ１２に向かって信号導体層２２の線幅が細くなるようにしてもよい。
（第７変形例）
　以下に、第７変形例に係る多層基板１０ｇについて図面を参照しながら説明する。図１２は、多層基板１０ｇの断面図である。
　多層基板１０ｇは、製造方法において多層基板１０ｆと相違する。より詳細には、多層基板１０ｆでは、第１領域Ａ１における積層体１２を第２領域Ａ２ａ，Ａ２ｂにおける積層体１２より大きく圧縮させた後に、第１区間Ａ１２において多層基板１０ｆを折り曲げている。一方、多層基板１０ｇでは、第１領域Ａ１における積層体１２を第２領域Ａ２ａ，Ａ２ｂにおける積層体１２より大きく圧縮させずに、第１区間Ａ１２において多層基板１０ｇを折り曲げている。そして、第１区間Ａ１２における多層基板１０ｇの折り曲げ時に、第１区間Ａ１２における積層体１２の内周部分が圧縮され、第１区間Ａ１２における積層体１２の外周部分が伸張される。
　第１区間Ａ１２が折れ曲がることにより生じる応力によって、第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ２より小さくなっている。更に、多層基板１０ｇが第１区間Ａ１２において折れ曲がることにより生じる応力によって、第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値より小さくなっている。更に、多層基板１０ｇが第１区間Ａ１２において折れ曲がることにより生じる応力によって、第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度より大きくなっている。以上のように、第１区間Ａ１２における積層体１２が上下方向に圧縮される。多層基板１０ｇのその他の構造は、多層基板１０ｆと同じであるので説明を省略する。多層基板１０ｇは、多層基板１０ｆと同じ作用効果を奏することができる。また、多層基板１０ｇでは、第１領域Ａ１の形成と多層基板１０ｇの折り曲げとを同時に行うことができる。また、多層基板１０ｇでは、積層体１２において圧縮される部分が第１区間Ａ１２である。そのため、積層体１２において圧縮される部分が狭い。その結果、積層体１２が圧縮されることによる電気的特性の劣化が小さくて済む。
（第８変形例）
　以下に、第８変形例に係る多層基板１０ｈについて図面を参照しながら説明する。図１３は、多層基板１０ｈの断面図である。図１４は、多層基板１０ｈの製造時の断面図である。
　多層基板１０ｈは、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層の数は、第２領域Ａ２における絶縁体層の数より多い点において多層基板１０と相違する。より詳細には、図１３に示すように、多層基板１０ｈは、多孔質絶縁体層である絶縁体層１６ｅ～１６ｌを更に含んでいる。絶縁体層１６ｅ～１６ｈは、上下方向に積層されている。絶縁体層１６ｅ～１６ｈは、上から下へとこの順に並んでいる。絶縁体層１６ｅ～１６ｈは、第１領域Ａ１ａにおいて絶縁体層１６ａの上に設けられている。絶縁体層１６ｉ～１６ｌは、上下方向に積層されている。絶縁体層１６ｉ～１６ｌは、上から下へとこの順に並んでいる。絶縁体層１６ｉ～１６ｌは、第１領域Ａ１ｂにおいて絶縁体層１６ａの上に設けられている。
　また、絶縁体層１６ｅ～１６ｌの空孔の大きさの平均値は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの空孔の大きさの平均値より小さい。絶縁体層１６ｅ～１６ｌの密度は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの密度より大きい。
　以上のような多層基板１０ｈは、以下の製造方法により作製される。より詳細には、絶縁体層１６ｅ～１６ｈを第１領域Ａ１ａにおいて絶縁体層１６ａの上に積層する。絶縁体層１６ｉ～１６ｌを第１領域Ａ１ｂにおいて絶縁体層１６ａの上に積層する。そして、絶縁体層１６ａ～１６ｌを上下方向に加圧する。第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｌの上下方向の厚みの合計は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの上下方向の厚みの合計より大きい。そのため、積層体１２の上主面及び下主面が平坦面を有する金型により加圧されると、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｌが、第２領域Ａ２における絶縁体層１６ａ～１６ｄより上下方向に大きく圧縮される。そして、積層体１２の上主面及び下主面が平坦になる。その結果、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値より小さくなる。第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度より大きくなる。絶縁体層１６ｅ～１６ｈの空孔の大きさの平均値は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの空孔の大きさの平均値より小さくなる。絶縁体層１６ｅ～１６ｈの密度は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの密度より大きくなる。
　多層基板１０ｈによれば、多層基板１０と同じ作用効果を奏することができる。また、多層基板１０ｈによれば、絶縁体層１６ｅ～１６ｌに回路を形成することが可能である。そのため、多層基板１０ｈの設計自由度が高くなる。また、多層基板１０ｈによれば、積層体１２の上主面が平坦であるにもかかわらず、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２に多くの導体層を設けることができる。なお、多層基板１０ｈにおいて、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２に層間接続導体が設けられてもよい。
（第９変形例）
　以下に、第９変形例に係る多層基板１０ｉについて図面を参照しながら説明する。図１５は、多層基板１０ｉの断面図である。図１６は、多層基板１０ｉの製造時の断面図である。
　多層基板１０ｉは、絶縁体層１６ｅ～１６ｌが設けられている位置において多層基板１０ｈと相違する。より詳細には、絶縁体層１６ｅ～１６ｈは、第１領域Ａ１ａにおいて絶縁体層１６ｂと絶縁体層１６ｃとの間に設けられている。絶縁体層１６ｉ～１６ｌは、第１領域Ａ１ｂにおいて絶縁体層１６ｂと絶縁体層１６ｃとの間に設けられている。多層基板１０ｉのその他の構造は、多層基板１０ｈと同じであるので説明を省略する。多層基板１０ｉは、多層基板１０ｈと同じ作用効果を奏することができる。また、多層基板１０ｉでは、積層体１２の上主面は、絶縁体層１６ａの上主面により形成される。また、積層体１２の下主面は、絶縁体層１６ｄの下主面により形成される。これにより、積層体１２の上主面及び下主面には、段差が形成されにくくなる。
（第１０変形例）
　以下に、第１０変形例に係る多層基板１０ｊについて図面を参照しながら説明する。図１７は、多層基板１０ｊの製造時の断面図である。図１８は、多層基板１０ｊの断面図である。
　多層基板１０ｊは、加圧工程前の絶縁体層１６ｅ～１６ｌの形状において多層基板１０ｉと相違する。より詳細には、図１７に示すように、絶縁体層１６ｈの右端は、絶縁体層１６ｇの右端より右に位置している。絶縁体層１６ｇの右端は絶縁体層１６ｆの右端より右に位置している。絶縁体層１６ｌの左端は、絶縁体層１６ｋの左端より左に位置している。絶縁体層１６ｋの左端は絶縁体層１６ｊの左端より左に位置している。そして、絶縁体層１６ａ～１６ｌは、上下方向に加圧される。これにより、図１８に示すように、第２領域Ａ２において第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界に近づくにしたがって、絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさが小さくなる。第２領域Ａ２において第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界に近づくにしたがって、絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度が大きくなる。多層基板１０ｊのその他の構造は、多層基板１０ｉと同じであるので説明を省略する。
　多層基板１０ｊによれば、多層基板１０ｉと同じ作用効果を奏することができる。また、多層基板１０ｊによれば、第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界において、誘電率、誘電正接、硬さ等の物理的特性が急激に変動することが抑制される。
（第１１変形例）
　以下に、第１１変形例に係る多層基板１０ｋについて図面を参照しながら説明する。図１９は、多層基板１０ｋの断面図である。
　多層基板１０ｋは、スルーホール導体である層間接続導体ｖ１，ｖ２を更に備えている点において、多層基板１０ｈと相違する。層間接続導体ｖ１，ｖ２は、第１グランド導体層２４と第２グランド導体層２６とを電気的に接続している。更に、層間接続導体ｖ１は、絶縁体層１６ｅ～１６ｈに設けられている導体層にも接続されている。層間接続導体ｖ２は、絶縁体層１６ｉ～１６ｌに設けられている導体層にも接続されている。多層基板１０ｋのその他の構造は、多層基板１０ｈと同じであるので説明を省略する。多層基板１０ｋは、多層基板１０ｈと同じ作用効果を奏することができる。また、層間接続導体ｖ１，ｖ２は、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２に設けられている。これにより、層間接続導体ｖ１，ｖ２の形成時に、めっき液が積層体１２の内部に広がることが抑制される。
（第１２変形例）
　以下に、第１２変形例に係る多層基板１０ｌについて図面を参照しながら説明する。図２０は、多層基板１０ｌの断面図である。図２１は、多層基板１０ｌの製造時の断面図である。
　多層基板１０ｌは、信号導体層２２が第１領域Ａ１における絶縁体層１６ｂ（多孔質絶縁体層）の上主面に設けられている点において多層基板１０と相違する。より詳細には、多層基板１０ｌは、第１領域Ａ１及び第２領域Ａ２ａ，Ａ２ｂを有している。第２領域Ａ２ａは、第１領域Ａ１の左に位置している。第２領域Ａ２ｂは、第１領域Ａ１の右に位置している。
　絶縁体層１６ａ，１６ｂは、図２０及び図２１に示すように、上から下へとこの順に積層されている。また、絶縁体層１６ｃ，１６ｄは、第１領域Ａ１において絶縁体層１６ａと絶縁体層１６ｂとの間に設けられている。そして、第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の空孔の大きさの平均値より小さい。第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の密度より大きい。更に、第１領域Ａ１における積層体１２の上下方向の厚みは、第２領域Ａ２ａ，Ａ２ｂにおける積層体１２の上下方向の厚みより大きい。なお、多層基板１０ｌは、層間接続導体ｖ１，ｖ２を備えていない。ただし、多層基板１０ｌは、層間接続導体ｖ１，ｖ２を備えていてもよい。多層基板１０ｌのその他の構造は、多層基板１０と同じであるので説明を省略する。
　多層基板１０ｌは、多層基板１０と同じ作用効果を奏することができる。また、多層基板１０ｌによれば、軟らかい第２領域Ａ２ａ，Ａ２ｂにおける積層体１２の上下方向の厚みが、硬い第１領域Ａ１における積層体１２の上下方向の厚みより小さい。これにより、第２領域Ａ２ａ，Ａ２ｂにおいて多層基板１０ｌを折り曲げることが容易となる。また、信号導体層２２の周囲の誘電率が大きくなるので、信号導体層２２に発生する特性インピーダンスを所定の特性インピーダンスから変化させることなく、信号導体層２２の線幅を細くすることができる。
（第１３変形例）
　以下に、第１３変形例に係る多層基板１０ｍについて図面を参照しながら説明する。図２２は、多層基板１０ｍの断面図である。図２３は、多層基板１０ｍの製造時の断面図である。
　多層基板１０ｍは、図２２及び図２３に示すように、積層体１２が絶縁体層１６ｅ～１６ｌの代わりに絶縁体層１１６ｅ～１１６ｌを含んでいる点において多層基板１０ｈと相違する。絶縁体層１１６ｅ～１１６ｌは、多孔質絶縁体層ではない。すなわち、絶縁体層１１６ｅ～１１６ｌには、意図的に空孔が設けられていない。絶縁体層１１６ｅ～１１６ｌの密度は、絶縁体層１６ａ～１６ｄの密度より大きい。また、絶縁体層１１６ｅ～１１６ｌは、図２３の加圧工程において、上下方向に大きく圧縮されない。積層体１２の上主面は、図２２に示すように、第２領域Ａ２において下方向に窪んでいる。これにより、積層体１２にキャビティＣが形成される。多層基板１０ｍのその他の構造は、多層基板１０ｈと同じであるので説明を省略する。
　多層基板１０ｍは、多層基板１０ｈと同じ作用効果を奏することができる。また、多層基板１０ｍでは、第２領域Ａ２における積層体１２の上下方向の厚みが小さい。そのため、第２領域Ａ２において多層基板１０ｍを折り曲げることが容易になる。また、多層基板１０ｍは、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２が硬く、かつ、第２領域Ａ２における積層体１２が柔らかい構造を有する。多層基板１０ｍでは、絶縁体層１６ａ～１６ｄ，１１６ｅ～１１６ｌを積層及び加圧するという簡単な工程により、このような構造を得ることができる。
（第１４変形例）
　以下に、第１４変形例に係る多層基板１０ｎについて図面を参照しながら説明する。図２４は、多層基板１０ｎの断面図である。図２５は、多層基板１０ｎの製造時の断面図である。
　多層基板１０ｎは、絶縁体層１１６ａ，１６ｂ，１１６ｃが上下方向に積層されている点において、多層基板１０と相違する。より詳細には、積層体１２は、絶縁体層１１６ａ，１６ｂ，１１６ｃが上から下へとこの順に並ぶように積層された構造を有している。絶縁体層１６ｂは、多孔質材料により作製されている多孔質絶縁体層である。絶縁体層１１６ａ，１１６ｃは、多孔質絶縁体層ではない。従って、絶縁体層１１６ａ，１１６ｃには、意図的に空孔が設けられていない。
　信号導体層２２は、絶縁体層１１６ｃの上主面に設けられている。第１グランド導体層２４は、絶縁体層１１６ａの上主面に設けられている。第２グランド導体層２６は、絶縁体層１１６ｃの下主面に設けられている。
　多層基板１０ｎは、第１領域Ａ１及び第２領域Ａ２ａ，Ａ２ｂを有している。第１領域Ａ１は、多層基板１０において上下方向に信号導体層２２と重なる領域である。第２領域Ａ２ａは、第１領域Ａ１の左に位置している。第２領域Ａ２ｂは、第１領域Ａ１の右に位置している。第１領域Ａ１における絶縁体層１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ２より小さい。多層基板１０ｎのその他の構造は、多層基板１０と同じであるので説明を省略する。
　以上のような多層基板１０ｎの製造方法では、図２５に示すように、絶縁体層１１６ａ，１６ｂ，１１６ｃを上から下へとこの順に並べて積層する。そして、絶縁体層１１６ａ，１６ｂ，１１６ｃを上下方向に加圧する。この際、信号導体層２２が設けられている領域の層数は、信号導体層２２が設けられていない領域の層数より多い。そのため、絶縁体層１６ｂにおいて信号導体層２２と上下方向に重なる部分は、絶縁体層１６ｂにおいて信号導体層２２と上下方向に重ならない部分より大きく圧縮される。これにより、第１領域Ａ１における絶縁体層１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ２より小さくなる。以上のような多層基板１０ｎによれば、多層基板１０と同じ作用効果を奏することができる。また、多層基板１０ｎによれば、積層体１２の上主面及び下主面を平坦にできる。
（第１５変形例）
　以下に、第１５変形例に係る多層基板１０ｏについて図面を参照しながら説明する。図２６は、多層基板１０ｏの断面図である。図２７は、多層基板１０ｏの製造時の断面図である。
　多層基板１０ｏは、第１領域Ａ１ａ，Ａ１ｂにおいて積層体１２に内蔵されている部品２００ａ，２００ｂを更に備えている点において、多層基板１０と相違する。より詳細には、絶縁体層１６ａ～１６ｄは、上から下へとこの順に並ぶように積層されている。部品２００ａ，２００ｂは、絶縁体層１６ｃと絶縁体層１６ｄとの間に設けられている。部品２００ａ，２００ｂは、コンデンサ又はインダクタ等のチップ型電子部品や、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等の電子部品である。
　多層基板１０ｏは、第１領域Ａ１ａ，Ａ１ｂ及び第２領域Ａ２を有している。第１領域Ａ１ａは、多層基板１０において上下方向に部品２００ａと重なる領域である。第１領域Ａ１ａは、第２領域Ａ２の左に位置している。第１領域Ａ１ｂは、多層基板１０において上下方向に部品２００ｂと重なる領域である。第１領域Ａ１ｂは、第２領域Ａ２の右に位置している。第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ２より小さい。多層基板１０ｏのその他の構造は、多層基板１０と同じであるので説明を省略する。
　以上のような多層基板１０ｏの製造方法では、図２７に示すように、絶縁体層１６ａ～１６ｄを上から下へとこの順に並べて積層する。この際、部品２００ａ，２００ｂを絶縁体層１６ｂと絶縁体層１６ｃとの間に配置する。そして、絶縁体層１６ａ～１６ｄを上下方向に加圧する。この際、部品２００ａ，２００ｂが設けられている領域の上下方向の厚みは、信号導体層２２が設けられていない領域の上下方向の厚みより大きい。そのため、絶縁体層１６ａ～１６ｄにおいて部品２００ａ，２００ｂと上下方向に重なる部分は、絶縁体層１６ａ～１６ｄにおいて部品２００ａ，２００ｂと上下方向に重ならない部分より大きく圧縮される。これにより、第１領域Ａ１ａ，Ａ１ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の上下方向の厚みＴ２より小さくなる。
　以上のような多層基板１０ｏによれば、多層基板１０と同じ作用効果を奏することができる。また、多層基板１０ｏによれば、部品２００ａ，２００ｂの周囲の部分が硬くなるので、部品２００ａ，２００ｂの周囲において積層体１２が補強される。これにより、部品２００ａ，２００ｂが保護される。また、多層基板１０ｏによれば、部品２００ａ，２００ｂは、第１領域Ａ１ａ，Ａ１ｂにおいて積層体１２に内蔵されている。これにより、積層体１２の外部から部品２００ａ，２００ｂに液体や気体が侵入することが抑制される。
（第１６変形例）
　以下に、第１６変形例に係る多層基板１０ｐについて図面を参照しながら説明する。図２８は、多層基板１０ｐの断面図である。図２９は、多層基板１０ｐの製造時の断面図である。
　多層基板１０ｐは、絶縁体層１６ａ，１６ｂが上下方向に積層されている点において多層基板１０ｎと相違する。より詳細には、積層体１２は、絶縁体層１６ａ，１６ｂが上から下へとこの順に並ぶように積層された構造を有している。信号導体層２２は、絶縁体層１６ｂの上主面に設けられている。第１グランド導体層２４は、絶縁体層１６ａの上主面に設けられている。第２グランド導体層２６は、絶縁体層１６ｂの下主面に設けられている。
　多層基板１０ｐは、第１領域Ａ１及び第２領域Ａ２ａ，Ａ２ｂを有している。第１領域Ａ１は、多層基板１０ｐにおいて上下方向に信号導体層２２と重なる領域である。第２領域Ａ２ａは、第１領域Ａ１の左に位置している。第２領域Ａ２ｂは、第１領域Ａ１の右に位置している。第１領域Ａ１における絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ２より小さい。
　また、上下方向における信号導体層２２の半分以上は、絶縁体層１６ｂ（多孔質絶縁体層）に埋まっている。本実施形態では、信号導体層２２の上半分が絶縁体層１６ａに埋まっている。信号導体層２２の下半分が絶縁体層１６ｂに埋まっている。多層基板１０ｐのその他の構造は、多層基板１０ｎと同じであるので説明を省略する。
　以上のような多層基板１０ｐの製造方法では、図２９に示すように、絶縁体層１６ａ，１６ｂを上から下へとこの順に並べて積層する。そして、絶縁体層１６ａ，１６ｂを上下方向に加圧する。この際、信号導体層２２が設けられている領域の層数は、信号導体層２２が設けられていない領域の層数より多い。そのため、絶縁体層１６ａ，１６ｂにおいて信号導体層２２と上下方向に重なる部分は、絶縁体層１６ａ，１６ｂにおいて信号導体層２２と上下方向に重ならない部分より大きく圧縮される。これにより、第１領域Ａ１における絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ１は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の上下方向の厚みＴ２より小さくなる。
　以上のような多層基板１０ｐによれば、多層基板１０ｎと同じ作用効果を奏することができる。また、多層基板１０ｐによれば、積層体１２の上主面及び下主面を平坦にできる。また、多層基板１０ｐでは、信号導体層２２の上半分が絶縁体層１６ａに埋まっている。信号導体層２２の下半分が絶縁体層１６ｂに埋まっている。そのため、信号導体層２２は、積層体１２の上下方向の中央に位置するようになる。また、多層基板１０ｐでは、信号導体層２２は、第１領域Ａ１に位置している。そのため、信号導体層２２の周囲の誘電率が高くなる。その結果、信号導体層２２に発生する特性インピーダンスが小さくなる。
（第１７変形例）
　以下に、第１７変形例に係る多層基板１０ｑについて図面を参照しながら説明する。図３０は、多層基板１０ｑの断面図である。
　多層基板１０ｑは、第１領域Ａ１ａ，Ａ１ｂ及び第２領域Ａ２が上下方向に並んでいる点において多層基板１０ｐと相違する。より詳細には、複数の絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の空孔の大きさは、積層体１２の上下方向の中央に近づくにしたがって大きくなっている。また、複数の絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の密度は、積層体１２の上下方向の中央に近づくにしたがって小さくなっている。これにより、積層体１２の上主面近傍に第１領域Ａ１ａが形成される。積層体１２の下主面近傍に第１領域Ａ１ｂが形成される。積層体１２の上下方向の中央近傍に第２領域Ａ２が形成される。多層基板１０ｑのその他の構造は、多層基板１０ｐと同じであるので説明を省略する。
　多層基板１０ｑの製造方法では、高温状態の金型を用いて絶縁体層１６ａ，１６ｂを加圧する。これにより、絶縁体層１６ａの上主面近傍及び絶縁体層１６ｂの下主面近傍では、金型からの熱が加わりやすいので、絶縁体層１６ａ，１６ｂが軟化して変形しやすい。そのため、絶縁体層１６ａの上主面近傍及び絶縁体層１６ｂの下主面近傍の空孔は、加圧工程においてつぶれるようになる。その結果、複数の絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の空孔の大きさは、積層体１２の上下方向の中央に近づくにしたがって大きくなる。
　多層基板１０ｑは、多層基板１０ｐと同じ作用効果を奏することができる。また、多層基板１０ｑでは、信号導体層２２近傍の誘電率及び誘電正接が小さくなる。そのため、信号導体層２２において誘電損が発生しにくくなる。また、多層基板１０ｑでは、複数の絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の密度は、積層体１２の上主面近傍及び下主面近傍において大きくなる。そのため、多層基板１０ｑが変形することを抑制できる。
（第１８変形例）
　以下に、第１８変形例に係る多層基板１０ｒについて図面を参照しながら説明する。図３１は、多層基板１０ｒの断面図である。
　多層基板１０ｒは、第１領域Ａ１と第２領域Ａ２ａ，Ａ２ｂとの位置関係が逆である点において多層基板１０ｑと相違する。より詳細には、複数の絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の空孔の大きさは、積層体１２の上下方向の中央に近づくにしたがって小さくなっている。また、複数の絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の密度は、積層体１２の上下方向の中央に近づくにしたがって大きくなっている。これにより、積層体１２の上主面近傍に第２領域Ａ２ａが形成される。積層体１２の下主面近傍に第２領域Ａ２ｂが形成される。積層体１２の上下方向の中央近傍に第１領域Ａ１が形成される。多層基板１０ｒのその他の構造は、多層基板１０ｑと同じであるので説明を省略する。
　多層基板１０ｒの製造方法では、積層体１２の全体の温度を均一の温度まで上昇させた状態で、金型を用いて絶縁体層１６ａ，１６ｂを加圧する。これにより、絶縁体層１６ａ，１６ｂの全体が上下方向に圧縮されると共に、絶縁体層１６ａと絶縁体層１６ｂとが接合される。その後、積層体１２の温度を下げ、絶縁体層１６ａの下主面近傍及び絶縁体層１６ｂの上主面近傍の温度を上げる。これにより、絶縁体層１６ａの下主面近傍及び絶縁体層１６ｂの上主面近傍の空孔を膨張させる。
　多層基板１０ｒは、多層基板１０ｑと同じ作用効果を奏することができる。また、多層基板１０ｒでは、積層体１２の上主面近傍及び下主面近傍の弾性率が低くなる。そのため、多層基板１０ｒを折り曲げやすくなる。また、多層基板１０ｒでは、積層体１２の信号導体層２２近傍の弾性率が高くなる。その結果、信号導体層２２が保護されるようになる。
（第１９変形例）
　以下に、第１９変形例に係る多層基板１０ｓについて図面を参照しながら説明する。図３２は、多層基板１０ｓの断面図である。
　多層基板１０ｓは、第１キャパシタ導体層３０及び第２キャパシタ導体層３２の代わりにアンテナ導体層８０を備えている点において多層基板１０ｂと相違する。アンテナ導体層８０は、第１領域Ａ１において積層体１２に設けられている。本変形例では、アンテナ導体層８０は、第１領域Ａ１における絶縁体層１６ａ（多孔質絶縁体層）の上主面に設けられている。多層基板１０ｓのその他の構造は、多層基板１０ｂと同じであるので説明を省略する。
　多層基板１０ｓは、多層基板１０ｂと同じ作用効果を奏することができる。また、多層基板１０ｓでは、アンテナ導体層８０は、第１領域Ａ１において積層体１２に設けられてる。第１領域Ａ１における絶縁体層１６ａ～１６ｄの誘電率は、第２領域Ａ２における絶縁体層１６ａ～１６ｄの誘電率より大きい。従って、アンテナ導体層８０が送受信する高周波信号の波長が短くなる。その結果、アンテナ導体層８０の小型化が図られる。
（第２０変形例）
　以下に、第２０変形例に係る多層基板１０ｔについて図面を参照しながら説明する。図３３は、多層基板１０ｔの断面図である。
　多層基板１０ｔは、アンテナ導体層８０の代わりに信号導体層２２ａを備えている点において多層基板１０ｓと相違する。信号導体層２２ａは、第１領域Ａ１において積層体１２に設けられている。多層基板１０ｔのその他の構造は、多層基板１０ｓと同じであるので説明を省略する。
　多層基板１０ｔは、多層基板１０ｓと同じ作用効果を奏することができる。また、多層基板１０ｔによれば、多層基板１０ｔの左右方向の幅が小さくなる。より詳細には、信号導体層２２ａは、第１領域Ａ１において積層体１２に設けられている。第１領域Ａ１の誘電率は、第２領域Ａ２の誘電率より大きい。第１領域Ａ１における積層体１２の上下方向の厚みは、第２領域Ａ２における積層体１２の上下方向の厚みより小さい。従って、第１領域Ａ１において信号導体層２２ａには、容量が発生しやすい。そこで、信号導体層２２ａの左右方向における線幅を小さくしても、信号導体層２２ａと第１グランド導体層２４との間及び信号導体層２２ａと第２グランド導体層２６との間に十分な容量が発生するようになる。その結果、多層基板１０ｔによれば、多層基板１０ｔの左右方向の幅を小さくできる。
（第２１変形例）
　以下に、第２１変形例に係る多層基板１０ｕについて図面を参照しながら説明する。図３４は、多層基板１０ｕの断面図である。
　多層基板１０ｕは、第１領域Ａ１ａ，Ａ１ｂ及び第２領域Ａ２の配置において多層基板１０と相違する。より詳細には、第１領域Ａ１ａは、多層基板１０ｕの前端部に位置している。第１領域Ａ１ｂは、多層基板１０ｕの後端部に位置している。そして、第２領域Ａ２において第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界に近づくにしたがって、絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさが小さくなる。第２領域Ａ２において第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界に近づくにしたがって、絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度が大きくなる。多層基板１０ｕのその他の構造は、多層基板１０と同じであるので説明を省略する。これにより、第１領域Ａ１ａ，Ａ１ｂと第２領域Ａ２との境界において、誘電率が急激に変動することが抑制される。その結果、信号導体層２２に発生する特性インピーダンスが急激に変動することが抑制される。よって、信号導体層２２において高周波信号の反射が発生することが抑制される。また、多層基板１０ｕによれば、多層基板１０ｕの前端部及び後端部の上下方向の厚みが小さい。多層基板１０ｕの前端部及び後端部には、コネクタが実装される。従って、多層基板１０ｕの上下方向の厚みを小さくすることができる。
（第２２変形例）
　以下に、第２２変形例に係る多層基板１０ｖについて図面を参照しながら説明する。図３５は、多層基板１０ｖの断面図である。
　多層基板１０ｖは、多層基板１０ｖの上主面及び下主面が平坦ではない点において、多層基板１０ａと相違する。このような多層基板１０ａでは、図５の金型Ｔ１００により上下方向から絶縁体層１６ａ～１６ｄを加圧する。これにより、第２領域Ａ２における積層体１２の上主面は、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２の上主面より上方向に突出する。第２領域Ａ２における積層体１２の下主面は、第１領域Ａ１ａ，Ａ１ｂにおける積層体１２の下主面より下方向に突出する。多層基板１０ｖのその他の構造は、多層基板１０ａと同じであるので説明を省略する。多層基板１０ｖは、多層基板１０ａと同じ作用効果を奏することができる。
（第２３変形例）
　以下に、第２３変形例に係る多層基板１０ｗについて図面を参照しながら説明する。図３６は、多層基板１０ｗの断面図である。図３７は、多層基板１０ｗの製造時の断面図である。
　多層基板１０ｗは、以下の点において多層基板１０ｐと相違する。　
・多層基板１０ｗは、絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）を上下方向に貫通する層間接続導体ｖ１，ｖ２を更に備えている。　
・（Ｃ）絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）において層間接続導体ｖ１，ｖ２に隣接する部分の空孔の大きさの平均値は、第２領域Ａ２ａ，Ａ２ｂにおける多孔質絶縁体層１６ａ，１６ｂの空孔の大きさの平均値より小さい。　
・（Ｄ）絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）において層間接続導体ｖ１，ｖ２に隣接する部分の密度は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ，１６ｂ（多孔質絶縁体層）の密度より大きい。
　ここで、層間接続導体ｖ１，ｖ２の製造時に、図３７に示すように、ドリルや金型、レーザービーム等により貫通孔を形成する。この際、貫通孔の内周面は、金型又はドリルから圧力を受ける。また、貫通孔の内周面は、レーザービームにより溶融させられる。そして、貫通孔近傍の空孔が潰れる。その結果、上記（Ｃ）及び（Ｄ）の構造を得ることができる。なお、多層基板１０ｗのその他の構造は、多層基板１０ｐと同じであるので説明を省略する。
　多層基板１０ｗによれば、多層基板１０ｐと同じ作用効果を奏することができる。多層基板１０ｗによれば、貫通孔の内周面から積層体１２内にめっき液が侵入することが抑制される。また、多層基板１０ｗによれば、貫通孔の形成と貫通孔の内周面の樹脂コーティングを同時に行うことができる。
（第２４変形例）
　以下に、第２４変形例に係る多層基板１０の製造方法について図面を参照しながら説明する。図３８は、多層基板１０の製造時の断面図である。
　第２４の変形例に係る多層基板１０の製造方法は、積層工程では、加圧工程を行った絶縁体層１６ｂ（多孔質絶縁体層）を含む複数の絶縁体層１６ａ，１６ｂを積層する点において、多層基板１０の製造方法と相違する。より詳細には、積層工程の前に、金型Ｔ２００，Ｔ２０１により絶縁体層１６ｂの一部を加圧する。これにより、絶縁体層１６ｂの一部における空孔の大きさの平均値は、絶縁体層１６ｂの残余の部分におけるの空孔の大きさの平均値より小さくなる。また、絶縁体層１６ｂの一部における密度は、絶縁体層１６ｂの残余の部分における密度より大きくなる。
　次に、絶縁体層１６ｂにおいて加圧を施した部分に貫通孔を形成する。この後、図示を省略するが、貫通孔に導電性ペースを充填する。最後に、絶縁体層１６ａ，１６ｂを積層し、絶縁体層１６ａ，１６ｂに加圧処理を施す。これにより、導電性ペーストが固化し、層間接続導体ｖ１，ｖ２が形成される。そして、第２領域Ａ２ａ，Ａ２ｂが層間接続導体ｖ１，ｖ２近傍に形成される。
（第２５変形例）
　以下に、第２５変形例に係る多層基板１０ｘについて図面を参照しながら説明する。図３９は、多層基板１０ｘの断面図である。
　多層基板１０ｘは、積層体１２が絶縁体層１６ｂ，１６ｃの代わりに絶縁体層１８を含んでいる点において多層基板１０ｕと相違する。より詳細には、複数の絶縁体層は、絶縁体層１６ａ，１６ｄ（多孔質絶縁体層）と、絶縁体層１６ａ（多孔質絶縁体層）と絶縁体層１６ｄ（多孔質絶縁体層）とを接合する絶縁体層１８と、含んでいる、絶縁体層１８は、接着層である。また、絶縁体層１８の誘電率は、絶縁体層１６ａ，１６ｄの誘電率より低い。更に、絶縁体層１８の誘電正接は、絶縁体層１６ａ，１６ｄの誘電正接より低い。このような条件を満たす絶縁体層１８の材料は、例えば、フッ素系樹脂である。ただし、絶縁体層１８の材料は、エポキシ樹脂や、アクリル樹脂等であってもよい。多層基板１０ｘのその他の構造は、多層基板１０ｕと同じであるので説明を省略する。
　多層基板１０ｘによれば、多層基板１０ｕと同じ作用効果を奏することができる。また、多層基板１０ｘによれば、溶融及び軟化による絶縁体層１６ａ，１６ｄ同士の接合を採用できない材料を絶縁体層１６ａ，１６ｄに用いることができる。そのため、絶縁体層１６ａ，１６ｄの材料選択の幅が広がる。また、多層基板１０ｘによれば、信号導体層２２が絶縁体層１６ｄの上主面に設けられることにより形成される段差を絶縁体層１８が吸収する。これにより、信号導体層２２の周囲の空孔の大きさがその他の部分の空孔の大きさと大きく異なることが抑制される。
（その他の実施形態）
　本発明に係る多層基板は、多層基板１０，１０ａ～１０ｘに限らず、その要旨の範囲内において変更可能である。なお、多層基板１０，１０ａ～１０ｘの構成を任意に組み合わせてもよい。
　なお、多層基板１０，１０ａ～１０ｘは、信号導体層２２の代わりに信号導体層以外の導体層を備えていてもよい。信号導体層以外の導体層は、例えば、グランド導体層、電源導体層等である。
　なお、多層基板１０，１０ａ～１０ｘにおいて、第１グランド導体層２４及び第２グランド導体層２６は、必須の構成ではない。
　なお、多層基板１０，１０ａ～１０ｘにおいて、層間接続導体ｖ１，ｖ２は、必須の構成ではない。
　なお、多層基板１０，１０ａ～１０ｘにおいて、信号端子２８ａ，２８ｂは、積層体１２の下主面に設けられてもよい。
　なお、多層基板１０，１０ａ～１０ｘには、コネクタ３０ａ，３０ｂ以外に部品が実装されてもよい。
　なお、多層基板１０，１０ａ～１０ｘは、上下方向に見て、直線形状を有している。しかしながら、多層基板１０，１０ａ～１０ｘは、曲がっていてもよい。ここでの「多層基板１０，１０ａ～１０ｘが曲がっている」とは、多層基板１０，１０ａ～１０ｘに外力を加えない状態で曲がった形状を有していることを意味する。
　なお、絶縁体層１８は、樹脂シートが絶縁体層１６ｄの上主面に貼り付けられることにより形成されてもよいし、液体状の樹脂が絶縁体層１６ｄの上主面に塗布されることにより形成されてもよい。
　なお、絶縁体層１８の誘電率は、絶縁体層１６ａ，１６ｄの誘電率以上であって、かつ、絶縁体層１８の誘電正接は、絶縁体層１６ａ，１６ｄの誘電正接より低くてもよい。絶縁体層１８の誘電率は、絶縁体層１６ａ，１６ｄの誘電率より低く、かつ、絶縁体層１８の誘電正接は、絶縁体層１６ａ，１６ｄの誘電正接以上であってもよい。絶縁体層１８の誘電率は、絶縁体層１６ａ，１６ｄの誘電率以上であって、かつ、絶縁体層１８の誘電正接は、絶縁体層１６ａ，１６ｄの誘電正接以上であってもよい。
　なお、多層基板１０，１０ａ～１０ｘは、（Ａ）の構造又は（Ｂ）の構造の少なくとも一方を備えていればよい。
　なお、多層基板１０，１０ａ～１０ｘにおいて、多孔質絶縁体層に形成されている空孔は、独立気泡でなくてもよい。
　なお、多層基板１０ｓにおいて、アンテナ導体層８０は、第１領域Ａ１における絶縁体層１６ａ（多孔質絶縁体層）の下主面に設けられていてもよい。また、アンテナ導体層８０は、第１領域Ａ１における絶縁体層１６ａ以外の絶縁体層１６ｂ～１６ｄの上主面又は下主面に設けられていてもよい。
　なお、信号導体層２２は、第１領域における多孔質絶縁体層の下主面に設けられていてもよい。
　なお、多層基板１０ｗは、（Ｃ）の構造又は（Ｄ）の構造の少なくとも一方を備えていればよい。
　なお、多層基板１０，１０ａ～１０ｘは、（Ｅ）の構造又は（Ｆ）の構造の少なくとも一方を備えていればよい。
　なお、多層基板１０ｇにおいて、多層基板１０ｇが第１区間Ａ１２において折れ曲がることにより生じる応力によって、第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の空孔の大きさの平均値より小さい、又は、第１領域Ａ１における絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度は、第２領域Ａ２ａ，Ａ２ｂにおける絶縁体層１６ａ～１６ｄ（多孔質絶縁体層）の密度より大きいのいずれか一方が満たされてもよい。
　なお、上下方向における導体層の半分以上が多孔質絶縁体層に埋まっていなくてもよい。
　なお、多層基板１０ｃにおいて、部品４０は、積層体１２の下主面に設けられてもよい。
　なお、多層基板１０，１０ａ～１０ｘの積層体１２は、（Ａ）の構造又は（Ｂ）の構造の少なくともいずれか一方を満足する少なくとも１層の多孔質絶縁体層を含んでいればよい。従って、積層体１２が含んでいる全ての多孔質絶縁体層が（Ａ）の構造又は（Ｂ）の構造の少なくともいずれか一方を満足していなくてもよい。
　なお、多層基板１０ｑにおいて、信号導体層２２は、絶縁体層１６ａの下主面に設けられていてもよい。
　なお、複数の絶縁体層は、多孔質絶縁体層ではない絶縁体層を含んでいてもよい。
１：電子機器
１０，１０ａ～１０ｘ：多層基板
１２：積層体
１６ａ～１６ｌ，１８，２０ａ，２０ｂ：絶縁体層
２２，２２ａ：信号導体層
２３ａ，２３ｂ，２７ａ，２７ｂ，２９ａ，２９ｂ：接続導体層
２４：第１グランド導体層
２６：第２グランド導体層
２８ａ，２８ｂ：信号端子
３０：第１キャパシタ導体層
３２：第２キャパシタ導体層
４０，２００ａ，２００ｂ：部品
８０：アンテナ導体層
１１６ａ，１１６ｃ、１１６ｅ～１１６ｌ：絶縁体層
Ａ１，Ａ１ａ，Ａ１ｂ：第１領域
Ａ２，Ａ２ａ，Ａ２ｂ：第２領域
ｖ１～ｖ４：層間接続導体

Claims (24)

  1. 　多孔質絶縁体層を含む複数の絶縁体層が上下方向に積層された構造を有する積層体を備えている多層基板であって、
    　前記多層基板は、第１領域及び第２領域を有しており、
    　前記第１領域における前記多孔質絶縁体層の上下方向の厚みは、前記第２領域における前記多孔質絶縁体層の上下方向の厚みより小さく、
    　前記多層基板は、（Ａ）の構造又は（Ｂ）の構造の少なくとも一方を備えている、
    　多層基板。
    （Ａ）前記第１領域における前記多孔質絶縁体層の空孔の大きさの平均値は、前記第２領域における前記多孔質絶縁体層の空孔の大きさの平均値より小さい。
    （Ｂ）前記第１領域における前記多孔質絶縁体層の密度は、前記第２領域における前記多孔質絶縁体層の密度より大きい。
  2. 　前記多孔質絶縁体層に形成されている主たる空孔は、独立気泡である、
    　請求項１に記載の多層基板。
  3. 　前記多層基板は、
    　前記多孔質絶縁体層の上主面又は下主面に設けられている導体層を、
    　更に備えており、
    　上下方向において前記導体層の半分以上が、前記多孔質絶縁体層に埋まっている、
    　請求項１又は請求項２のいずれかに記載の多層基板。
  4. 　前記第１領域における前記積層体の上下方向の厚みは、前記第２領域における前記積層体の上下方向の厚みより小さい、
    　請求項１ないし請求項３のいずれかに記載の多層基板。
  5. 　前記多層基板は、
    　前記第１領域における前記積層体の上主面又は下主面に実装されている部品を、
    　更に備えている、
    　請求項１ないし請求項４のいずれかに記載の多層基板。
  6. 　前記多層基板は、第１区間及び第２区間を有しており、
    　前記多層基板は、前記第１区間において、前記第２区間における上方向又は下方向に折れ曲がっており、
    　前記第１区間は、前記第１領域に位置している、
    　請求項１ないし請求項５のいずれかに記載の多層基板。
  7. 　前記多層基板は、
    　前記第１領域における前記多孔質絶縁体層の上主面又は下主面に設けられているアンテナ導体層を、
    　更に備えている、
    　請求項１ないし請求項６のいずれかに記載の多層基板。
  8. 　前記多層基板は、
    　前記第１領域における前記多孔質絶縁体層の上主面又は下主面に設けられている導体層と、
    　前記第１領域において前記多孔質絶縁体層を上下方向に貫通する層間接続導体であって、前記導体層に接続されている層間接続導体と、
    　を更に備えている、
    　請求項１ないし請求項７のいずれかに記載の多層基板。
  9. 　前記第１領域は、上下方向に見て、前記層間接続導体を含む上下方向に平行な断面における前記導体層の幅の最小値を直径とする円を包含する形状を有している、
    　請求項８に記載の多層基板。
  10. 　前記第１領域における前記絶縁体層の数は、前記第２領域における前記絶縁体層の数より多い、
    　請求項１ないし請求項９のいずれかに記載の多層基板。
  11. 　前記多層基板は、
    　前記第１領域において前記多孔質絶縁体層を上下方向に貫通する層間接続導体を、
    　更に備えている、
    　請求項１ないし請求項１０のいずれかに記載の多層基板。
  12. 　前記多層基板は、
    　前記多孔質絶縁体層を上下方向に貫通する層間接続導体を、
    　更に備えており、
    　前記多層基板は、（Ｃ）の構造又は（Ｄ）の構造の少なくとも一方を備えている、
    　請求項１ないし請求項１０のいずれかに記載の多層基板。
    （Ｃ）前記多孔質絶縁体層において前記層間接続導体に隣接する部分の空孔の大きさの平均値は、前記第２領域における前記多孔質絶縁体層の空孔の大きさの平均値より小さい。
    （Ｄ）前記多孔質絶縁体層において前記層間接続導体に隣接する部分の密度は、前記第２領域における前記多孔質絶縁体層の密度より大きい。
  13. 　前記多層基板は、
    　前記第１領域において前記積層体に設けられている第１キャパシタ導体層と、
    　前記第１領域において前記積層体に設けられており、かつ、上下方向に見て、前記第１キャパシタ導体層と重なる第２キャパシタ導体層と、
    　を更に備えており、
    　前記多孔質絶縁体層は、前記第１キャパシタ導体層と前記第２キャパシタ導体層との間に位置している、
    　請求項１ないし請求項１２のいずれかに記載の多層基板。
  14. 　前記多層基板は、
    　前記第１領域において前記積層体に内蔵されている部品を、
    　更に備えている、
    　請求項１ないし請求項１３のいずれかに記載の多層基板。
  15. 　前記多層基板は、
    　前記多孔質絶縁体層の上主面又は下主面に設けられている導体層を、
    　更に備えており、
    　前記導体層は、高周波回路を形成している、
    　請求項１ないし請求項１４のいずれかに記載の多層基板。
  16. 　前記多層基板は、第１区間及び第２区間を有しており、
    　前記多層基板は、前記第１区間において、前記第２区間における上方向又は下方向に折れ曲がっており、
    　前記多層基板が前記第１区間において折れ曲がることにより生じる応力によって、前記第１領域における前記多孔質絶縁体層の上下方向の厚みは、前記第２領域における前記多孔質絶縁体層の上下方向の厚みより小さくなっており、
    　前記多層基板が前記第１区間において折れ曲がることにより生じる応力によって、前記第１領域における前記多孔質絶縁体層の空孔の大きさの平均値は、前記第２領域における前記多孔質絶縁体層の空孔の大きさの平均値より小さくなっている、及び／又は、前記第１領域における前記多孔質絶縁体層の密度は、前記第２領域における前記多孔質絶縁体層の密度より大きくなっている、
    　請求項１ないし請求項１５のいずれかに記載の多層基板。
  17. 　前記多層基板は、（Ｅ）の構造又は（Ｆ）の構造の少なくとも一方を備えている、
    　請求項１ないし請求項１６のいずれかに記載の多層基板。
    （Ｅ）前記第２領域において前記第１領域と前記第２領域との境界に近づくにしたがって、前記多孔質絶縁体層の空孔の大きさが小さくなる。
    （Ｆ）前記第２領域において前記第１領域と前記第２領域との境界に近づくにしたがって、前記多孔質絶縁体層の密度が大きくなる。
  18. 　前記複数の絶縁体層は、複数の前記多孔質絶縁体層を含んでおり、
    　前記複数の多孔質絶縁体層の空孔の大きさは、前記積層体の上下方向の中央に近づくにしたがって小さくなる、
    　請求項１ないし請求項１７のいずれかに記載の多層基板。
  19. 　前記複数の絶縁体層は、複数の前記多孔質絶縁体層を含んでおり、
    　前記複数の多孔質絶縁体層の空孔の大きさは、前記積層体の上下方向の中央に近づくにしたがって大きくなる、
    　請求項１ないし請求項１７のいずれかに記載の多層基板。
  20. 　前記複数の絶縁体層は、複数の前記多孔質絶縁体層と、前記複数の多孔質絶縁体層を接合する接着層と、含んでいる、
    　請求項１ないし請求項１９のいずれかに記載の多層基板。
  21. 　請求項１ないし請求項２０のいずれかに記載の多層基板を備える、
    　電子機器。
  22. 　多層基板の製造方法であって、
    　多孔質材料で作製されている多孔質絶縁体層を含む複数の絶縁体層を上下方向に積層する積層工程と、
    　前記複数の絶縁体層を加圧する加圧工程と、
    　を備え、
    　前記多層基板は、第１領域及び第２領域を有しており、
    　前記加圧工程により、前記第１領域における前記多孔質絶縁体層の上下方向の厚みは、前記第２領域における前記多孔質絶縁体層の上下方向の厚みより小さくなり、
    　前記加圧工程により、前記多層基板は、（Ａ）構造又は（Ｂ）の構造の少なくとも一方を備えるようになる、
    　多層基板の製造方法。
    （Ａ）前記第１領域における前記多孔質絶縁体層の空孔の大きさの平均値は、前記第２領域における前記多孔質絶縁体層の空孔の大きさの平均値より小さい。
    （Ｂ）前記第１領域における前記多孔質絶縁体層の密度は、前記第２領域における前記多孔質絶縁体層の密度より大きい。
  23. 　前記積層工程後に前記複数の絶縁体層を加圧することによって前記加圧工程を行う、
    　請求項２２に記載の多層基板の製造方法。
  24. 　前記積層工程では、前記加圧工程を行った前記多孔質絶縁体層を含む複数の前記絶縁体層を積層する、
    　請求項２２に記載の多層基板の製造方法。
PCT/JP2021/047015 2021-01-08 2021-12-20 多層基板、電子機器及び多層基板の製造方法 WO2022149450A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202190000942.3U CN219718562U (zh) 2021-01-08 2021-12-20 多层基板以及电子设备
JP2022573981A JP7485090B2 (ja) 2021-01-08 2021-12-20 多層基板、電子機器及び多層基板の製造方法
US18/217,675 US20230345624A1 (en) 2021-01-08 2023-07-03 Multilayer substrate, electronic apparatus, and method for manufacturing multilayer substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-001921 2021-01-08
JP2021001921 2021-01-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/217,675 Continuation US20230345624A1 (en) 2021-01-08 2023-07-03 Multilayer substrate, electronic apparatus, and method for manufacturing multilayer substrate

Publications (1)

Publication Number Publication Date
WO2022149450A1 true WO2022149450A1 (ja) 2022-07-14

Family

ID=82357303

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/047015 WO2022149450A1 (ja) 2021-01-08 2021-12-20 多層基板、電子機器及び多層基板の製造方法

Country Status (4)

Country Link
US (1) US20230345624A1 (ja)
JP (1) JP7485090B2 (ja)
CN (1) CN219718562U (ja)
WO (1) WO2022149450A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56158502A (en) * 1980-05-12 1981-12-07 Junkosha Co Ltd Strip line
JP2003008233A (ja) * 2001-06-19 2003-01-10 Nitto Denko Corp 多層配線基板
WO2015118791A1 (ja) * 2014-02-04 2015-08-13 株式会社村田製作所 高周波信号伝送線路及び電子機器
WO2016181782A1 (ja) * 2015-05-08 2016-11-17 株式会社村田製作所 アンテナ素子およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6912009B2 (ja) 2018-11-29 2021-07-28 株式会社村田製作所 樹脂基板および樹脂基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56158502A (en) * 1980-05-12 1981-12-07 Junkosha Co Ltd Strip line
JP2003008233A (ja) * 2001-06-19 2003-01-10 Nitto Denko Corp 多層配線基板
WO2015118791A1 (ja) * 2014-02-04 2015-08-13 株式会社村田製作所 高周波信号伝送線路及び電子機器
WO2016181782A1 (ja) * 2015-05-08 2016-11-17 株式会社村田製作所 アンテナ素子およびその製造方法

Also Published As

Publication number Publication date
US20230345624A1 (en) 2023-10-26
CN219718562U (zh) 2023-09-19
JP7485090B2 (ja) 2024-05-16
JPWO2022149450A1 (ja) 2022-07-14

Similar Documents

Publication Publication Date Title
CN205093042U (zh) 柔性电路基板
US9699895B2 (en) Flexible board and electronic device
US9668353B2 (en) Electronic component with built-in capacitor
US9672956B2 (en) High-frequency signal line and manufacturing method thereof
JP6137360B2 (ja) 高周波線路及び電子機器
US9673501B2 (en) Laminated flat cable and method for producing same
WO2014002757A1 (ja) ケーブルの接続・固定方法
JP7004004B2 (ja) 多層基板、インターポーザおよび電子機器
JP2023138604A (ja) 伝送線路
JP7291292B2 (ja) アディティブ製造技術（ａｍｔ）反転パッドインタフェース
WO2022149450A1 (ja) 多層基板、電子機器及び多層基板の製造方法
JP6547833B2 (ja) 多層基板、電子機器および多層基板の製造方法
US20230291086A1 (en) Transmission line and electronic device
CN220021574U (zh) 电路基板以及电子设备
US9318786B2 (en) High-frequency signal line and electronic device
US9538638B2 (en) High-frequency signal transmission line and electronic device
KR20150062056A (ko) 전자소자 내장 기판 및 그 제조 방법
JP6870751B2 (ja) インターポーザおよび電子機器
US20150022288A1 (en) High-frequency signal line
JP7355256B2 (ja) 伝送線路及び電子機器
WO2022270294A1 (ja) 多層基板、多層基板モジュール及び電子機器
WO2022138355A1 (ja) 多層基板及び多層基板の製造方法
WO2023171351A1 (ja) 回路基板及び回路基板の製造方法
WO2022118810A1 (ja) 伝送線路及び電子機器
JPWO2022138355A5 (ja)

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21917670

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022573981

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 202190000942.3

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21917670

Country of ref document: EP

Kind code of ref document: A1