WO2021215294A1

WO2021215294A1 - 半導体装置

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Publication number: WO2021215294A1
Application number: PCT/JP2021/015261
Authority: WO
Inventors: 中村　洋平; 黒田　尚孝; 敦司山口
Original assignee: ローム株式会社
Priority date: 2020-04-22
Filing date: 2021-04-13
Publication date: 2021-10-28
Also published as: US20230090004A1; JPWO2021215294A1; CN115552602A; DE112021002466T5

Abstract

半導体装置は、電気的に互いに並列接続された複数の半導体素子と、前記複数の半導体素子に導通するパッド部と、前記パッド部に導通する端子部とを備えている。前記複数の半導体素子は、厚さ方向に見て、前記厚さ方向に直交する第１方向に沿って配列されている。前記パッド部は、同一直線上にない第１頂点、第２頂点および第３頂点を、それぞれ２つずつ結んでできる３つの線分に囲まれた閉領域を含んでいる。前記第１頂点は、前記厚さ方向に見て、前記複数の半導体素子のうち前記第１方向の一方側において最も外側の半導体素子に重なる。前記第２頂点は、前記厚さ方向に見て、前記複数の半導体素子のうち前記第１方向の他方側において最も外側の半導体素子に重なる。前記第３頂点は、前記厚さ方向に見て、前記第１頂点と前記第２頂点とを結ぶ線分の垂直二等分線上に位置する。

Description

半導体装置

　本開示は、半導体装置に関する。

　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用の半導体素子を備える半導体装置が知られている。このような半導体装置において、大容量化や高出力化のために、複数の半導体素子を互いに並列に接続させて使用することがある（たとえば特許文献１）。特許文献１に記載の半導体装置は、２つの半導体素子と、第１端子および第２端子と、第１接続導体および第２接続導体と、ワイヤとを備えている。特許文献１において、２つの半導体素子はそれぞれ、ＩＧＢＴである。２つの半導体素子はそれぞれ、第１接続導体に搭載され、２つの半導体素子の各コレクタ電極が第１接続導体に導通する。第１接続導体は、第１端子に接続されている。第１端子は、たとえばコレクタ端子である。２つの半導体素子の各エミッタ電極には、ワイヤが接合されており、このワイヤを介して、第２接続導体にそれぞれ導通する。第２接続導体は、第２端子に接続されている。第２端子は、たとえばエミッタ端子である。

特開２００９－１４８０７７号公報

　特許文献１に記載の半導体装置においては、たとえば、第１端子から各半導体素子までの電流経路に距離差がある。この距離差により、各半導体素子に流れる電流の大きさに偏りが生じる可能性があった。この偏りは、一方の半導体素子の負担を増大させ、他方の半導体素子よりも寿命を短くする要因である。

　上記事情に鑑み、本開示は、並列に接続された複数の半導体素子に流れる電流の偏りを抑制できる半導体装置を提供することを一の課題とする。

　本開示の半導体装置は、各々が厚さ方向に離間する第１素子主面および第１素子裏面を有し、電気的に互いに並列接続された複数の第１半導体素子と、前記複数の第１半導体素子に導通するパッド部と、前記パッド部に導通する第１端子部と、を備えている。前記複数の第１半導体素子は、前記厚さ方向に見て、前記厚さ方向に直交する第１方向に沿って配列されている。前記パッド部は、同一直線上にない第１頂点、第２頂点および第３頂点を、それぞれ２つずつ結んでできる３つの線分に囲まれた閉領域を含んでいる。前記第１頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の一方側において最も外側の第１半導体素子に重なる。前記第２頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の他方側において最も外側の第１半導体素子に重なる。前記第３頂点は、前記厚さ方向に見て、前記第１頂点と前記第２頂点とを結ぶ線分の垂直二等分線上に位置する。

　本開示の半導体装置によれば、並列に接続された複数の半導体素子に流れる電流の差を抑制することができる。

第１実施形態にかかる半導体装置を示す斜視図である。図１の斜視図において樹脂部材を省略した図である。第１実施形態にかかる半導体装置を示す平面図である。図３の平面図において樹脂部材を想像線で示した図である。図４の平面図において２つの入力端子および出力端子を想像線で示した図である。図５の一部を拡大した部分拡大図である。第１実施形態にかかる半導体装置を示す正面図である。第１実施形態にかかる半導体装置を示す底面図である。第１実施形態にかかる半導体装置を示す左側面図である。図５のＸ－Ｘ線に沿う断面図である。第２実施形態にかかる半導体装置を示す平面図であって、樹脂部材を想像線で示した図である。第３実施形態にかかる半導体装置を示す平面図であって、２つの入力端子、出力端子および樹脂部材を想像線で示した図である。図１２の平面図において、要部を抽出した図である。図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。第４実施形態にかかる半導体装置を示す平面図であって、樹脂部材を想像線で示した図である。図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。

　本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下の説明において、同一あるいは類似の構成要素については、同じ符号を付して重複する説明を省略する。

　図１～図１０は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の半導体素子１０，２０、支持基板３０、複数の端子、複数の接続部材および樹脂部材６０を備えている。複数の端子は、２つの入力端子４１，４２、出力端子４３、一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂを含む。複数の接続部材は、複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３、一対の第２接続ワイヤ５４および複数のリード板５５を含む。

　図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、樹脂部材６０を省略した図である。図３は、半導体装置Ａ１を示す平面図である。図４は、図３の平面図において樹脂部材６０を想像線（二点鎖線）で示した図である。図５は、図４の平面図において、２つの入力端子４１，４２および出力端子４３を想像線で示した図である。図６は、図５の一部を拡大した部分拡大図である。図７は、半導体装置Ａ１を示す正面である。図８は、半導体装置Ａ１を示す底面図である。図９は、半導体装置Ａ１を示す側面図（左側面図）である。図１０は、図５のＸ－Ｘ線に沿う断面図である。

　説明の便宜上、互いに直交する３つの方向（ｘ方向、ｙ方向、ｚ方向）を適宜参照する。ｚ方向は、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図３参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図３参照）における上下方向である。ｘ方向の一方をｘ１方向、ｘ方向の他方をｘ２方向とする。同様に、ｙ方向の一方をｙ１方向、ｙ方向の他方をｙ２方向とし、ｚ方向の一方をｚ１方向、ｚ方向の他方をｚ２方向とする。以下の説明において、「平面視」とは、ｚ方向に見たときをいう。ｚ方向が、「厚さ方向」の一例であり、ｘ方向が、「第２方向」の一例であり、ｙ方向が、「第１方向」の一例である。

　複数の半導体素子１０，２０は、たとえばＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）あるいはＧａＮ（窒化ガリウム）などであってもよいが、好ましくはワイドバンドギャップ半導体材料が用いられる。各半導体素子１０，２０は、たとえばＭＯＳＦＥＴである。各半導体素子１０，２０は、ＭＯＳＦＥＴに限定されず、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタや、ＩＧＢＴのようなバイポーラトランジスタなど、他のトランジスタであってもよい。各半導体素子１０，２０は、いずれも同一素子であり、かつ、たとえばｎチャネル型のＭＯＳＦＥＴである。各半導体素子１０，２０は、平面視において、矩形状であるが、これに限定されない。

　半導体装置Ａ１は、たとえば４つの半導体素子１０と４つの半導体素子２０とを含んでいる。なお、複数の半導体素子１０，２０の数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて変更されうる。半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路である。この場合、複数の半導体素子１０は、半導体装置Ａ１の上アーム回路を構成し、複数の半導体素子２０は、半導体装置Ａ１の下アーム回路を構成する。後述する構成により、複数の半導体素子１０は、電気的に並列に接続され、複数の半導体素子２０は、電気的に並列に接続されている。また、複数の半導体素子１０と複数の半導体素子２０とは、直列に接続され、ブリッジを構成する。

　複数の半導体素子１０はそれぞれ、図１０に示すように、素子主面１０ａおよび素子裏面１０ｂを有する。各半導体素子１０において、素子主面１０ａおよび素子裏面１０ｂとは、ｚ方向において離間する。素子主面１０ａは、ｚ２方向を向き、素子裏面１０ｂは、ｚ１方向を向く。素子主面１０ａは、「第１素子主面」の一例であり、素子裏面１０ｂは、「第１素子裏面」の一例である。

　複数の半導体素子１０はそれぞれ、主面電極１１、制御電極１２、裏面電極１３および絶縁膜１４を含む。主面電極１１および制御電極１２は、図６および図１０に示すように、素子主面１０ａに設けられている。主面電極１１は、たとえばソース電極であって、ソース電流が流れる。制御電極１２は、たとえばゲート電極であって、各半導体素子１０を駆動させるためのゲート電圧が印加される。平面視において、主面電極１１は、制御電極１２よりも大きい。図６などに示す例では、主面電極１１は、１つの領域で構成されているが、複数の領域に分割されていてもよい。裏面電極１３は、図１０に示すように、素子裏面１０ｂに設けられている。裏面電極１３は、たとえばドレイン電極であって、ドレイン電流が流れる。裏面電極１３は、素子裏面１０ｂの略全面にわたって形成されている。絶縁膜１４は、図６および図１０に示すように、素子主面１０ａに設けられている。絶縁膜１４は、電気絶縁性を有する。絶縁膜１４は、平面視において主面電極１１および制御電極１２を囲んでおり、主面電極１１と制御電極１２とを絶縁する。絶縁膜１４は、たとえばＳｉＯ₂（二酸化ケイ素）層、ＳｉＮ₄（窒化ケイ素）層、ポリベンゾオキサゾール層が、この順番で積層されたものであり、ポリベンゾオキサゾール層が各半導体素子１０の表層である。絶縁膜１４の構成は、上記したものに限定されず、たとえば、ポリベンゾオキサゾール層に代えてポリイミド層が積層されていてもよい。

　各半導体素子１０は、制御電極１２（ゲート電極）に第１駆動信号（たとえばゲート電圧）が入力されると、この第１駆動信号に応じて導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、裏面電極１３（ドレイン電極）から主面電極１１（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。

　複数の半導体素子１０はそれぞれ、図５、図６および図１０などに示すように、支持基板３０に搭載されている。図５に示す例では、複数の半導体素子１０は、ｙ方向に沿って配置されており、互いに離間している。各半導体素子１０は、図示しない導電性接合材（たとえば焼結銀や焼結銅などの焼結金属、銀や銅などの金属ペースト材、あるいは、はんだなど）を介して、支持基板３０（後述の導電性基板３２Ａ）に導通接合されている。各半導体素子１０は、導電性基板３２Ａに接合された際、素子裏面１０ｂが導電性基板３２Ａに対向する。各半導体素子１０が、「第１半導体素子」の一例である。また、各半導体素子１０において、主面電極１１が、「第１主面電極」の一例であり、制御電極１２が、「第１制御電極」の一例であり、裏面電極１３が、「第１裏面電極」の一例である。

　図５に示すように、複数の半導体素子１０は、２つの外方素子１０Ａと複数の内方素子１０Ｂとを含む。２つの外方素子１０Ａはそれぞれ、複数の半導体素子１０のうちｙ方向両側において最も外方に位置するものである。複数の内方素子１０Ｂは、複数の半導体素子１０のうち、ｙ方向において、２つの外方素子１０Ａに挟まれたものである。本実施形態では、半導体装置Ａ１は、４つの半導体素子１０を備えていることから、内方素子１０Ｂの数は２つである。半導体装置Ａ１と異なる構成において、半導体素子１０の数が２つの場合、内方素子１０Ｂはなく、半導体素子の数が３つの場合、内方素子１０Ｂは１つである。

　複数の半導体素子２０はそれぞれ、図１０に示すように、素子主面２０ａおよび素子裏面２０ｂを有する。各半導体素子２０において、素子主面２０ａおよび素子裏面２０ｂとは、ｚ方向において離間する。素子主面２０ａは、ｚ２方向を向き、素子裏面２０ｂは、ｚ１方向を向く。素子主面２０ａは、「第２素子主面」の一例であり、素子裏面２０ｂは、「第２素子裏面」の一例である。

　複数の半導体素子２０はそれぞれ、主面電極２１、制御電極２２、裏面電極２３および絶縁膜２４を含む。主面電極２１および制御電極２２は、図６および図１０に示すように、素子主面２０ａに設けられている。主面電極２１は、たとえばソース電極であって、ソース電流が流れる。制御電極２２は、たとえばゲート電極であって、各半導体素子２０を駆動させるためのゲート電圧が印加される。平面視において、主面電極２１は、制御電極２２よりも大きい。図６などに示す例では、主面電極２１は、１つの領域で構成されているが、複数の領域に分割されていてもよい。裏面電極２３は、図１０に示すように、素子裏面２０ｂに設けられている。裏面電極２３は、たとえばドレイン電極であって、ドレイン電流が流れる。裏面電極２３は、素子裏面２０ｂの略全面にわたって形成されている。絶縁膜２４は、図６および図１０に示すように、素子主面２０ａに設けられている。絶縁膜２４は、電気絶縁性を有する。絶縁膜２４は、平面視において主面電極２１および制御電極２２を囲んでいる。絶縁膜２４は、素子主面２０ａにおいて、主面電極２１と制御電極２２とを絶縁する。絶縁膜２４の構成材料は、たとえば絶縁膜１４と同じである。

　各半導体素子２０は、制御電極２２（ゲート電極）に第２駆動信号（たとえばゲート電圧）が入力されると、この第２駆動信号に応じて導通状態と遮断状態とが切り替わる（つまり、スイッチング動作を行う）。導通状態では、裏面電極２３（ドレイン電極）から主面電極２１（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。

　複数の半導体素子２０はそれぞれ、図５、図６および図１０などに示すように、支持基板３０に搭載されている。図５に示す例では、複数の半導体素子２０は、ｙ方向に沿って配置されており、互いに離間している。各半導体素子２０は、ｘ方向に見て、各半導体素子１０に重なる。各半導体素子２０は、図示しない導電性接合材（たとえば焼結銀や焼結銅などの焼結金属、銀や銅などの金属ペースト材、あるいは、はんだなど）を介して、支持基板３０（後述の導電性基板３２Ｂ）に導通接合されている。各半導体素子２０は、導電性基板３２Ｂに接合された際、素子裏面２０ｂが導電性基板３２Ｂに対向する。各半導体素子２０が、「第２半導体素子」の一例である。また、各半導体素子２０において、主面電極２１が、「第２主面電極」の一例であり、制御電極２２が、「第２制御電極」の一例であり、裏面電極２３が、「第２裏面電極」の一例である。

　図５に示すように、複数の半導体素子２０は、２つの外方素子２０Ａと複数の内方素子２０Ｂとを含む。２つの外方素子２０Ａはそれぞれ、複数の半導体素子２０のうちｙ方向両側において最も外方に位置するものである。複数の内方素子２０Ｂは、複数の半導体素子２０のうち、ｙ方向において、２つの外方素子２０Ａに挟まれたものである。本実施形態では、半導体装置Ａ１は、４つの半導体素子２０を備えていることから、内方素子２０Ｂの数は２つである。半導体装置Ａ１と異なる構成において、半導体素子２０の数が２つの場合、内方素子２０Ｂはなく、半導体素子の数が３つの場合、内方素子２０Ｂは１つである。

　支持基板３０は、複数の半導体素子１０，２０を支持する。支持基板３０は、一対の絶縁基板３１Ａ，３１Ｂ、一対の導電性基板３２Ａ，３２Ｂ、一対の絶縁層３３Ａ，３３Ｂ、一対のゲート層３４Ａ，３４Ｂおよび一対の検出層３５Ａ，３５Ｂを含む。

　一対の絶縁基板３１Ａ，３１Ｂは、電気絶縁性である。各絶縁基板３１Ａ，３１Ｂの構成材料は、たとえば熱伝導性に優れたセラミックスである。このようなセラミックスとしては、たとえばＡｌＮ（窒化アルミニウム）が挙げられる。各絶縁基板３１Ａ，３１Ｂは、セラミックスに限定されず、絶縁樹脂シートなどであってもよい。各絶縁基板３１Ａ，３１Ｂは、たとえば平面視矩形状である。一対の絶縁基板３１Ａ、３１Ｂは、図５および図１０などに示すように、ｘ方向に並んでおり、互いに離間する。絶縁基板３１Ａは、絶縁基板３１Ｂのｘ２方向側に位置する。

　各絶縁基板３１Ａ，３１Ｂは、図１０などに示すように、主面３１１および裏面３１２を有する。各絶縁基板３１Ａ，３１Ｂにおいて、主面３１１と裏面３１２とは、ｚ方向に離間する。主面３１１は、ｚ２方向を向き、裏面３１２は、ｚ１方向を向く。主面３１１は、一対の導電性基板３２Ａ，３２Ｂおよび複数の半導体素子１０，２０とともに、樹脂部材６０に覆われている。裏面３１２は、図８に示すように樹脂部材６０（後述の樹脂裏面６２）から露出している。裏面３１２は、たとえば図示しないヒートシンクなどが接続される。

　一対の導電性基板３２Ａ，３２Ｂはそれぞれ、金属製の板状部材である。この金属は、たとえばＣｕ（銅）あるいはＣｕ合金である。一対の導電性基板３２Ａ，３２Ｂは、金属製に限定されず、たとえばグラファイトの厚さ方向（ｚ方向）両面に金属層（たとえばＣｕやＡｌなど）が形成されたものであってもよい。一対の導電性基板３２Ａ，３２Ｂは、２つの入力端子４１，４２および出力端子４３とともに、複数の半導体素子１０，２０への導通経路を構成している。各導電性基板３２Ａ，３２Ｂのｚ２方向側の表面には、めっきが施されていてもよい。一対の導電性基板３２Ａ，３２Ｂは、図５および図１０などに示すように、ｘ方向に離間する。図５および図１０などに示す例では、導電性基板３２Ａは、導電性基板３２Ｂよりもｘ２方向に位置する。

　各導電性基板３２Ａ，３２Ｂは、図１０などに示すように、主面３２１および裏面３２２を有する。各導電性基板３２Ａ，３２Ｂにおいて、主面３２１と裏面３２２とは、ｚ方向に離間する。主面３２１は、ｚ２方向を向き、裏面３２２は、ｚ１方向を向く。

　導電性基板３２Ａは、図１０などに示すように、図示しない接合材を介して、絶縁基板３１Ａに接合されている。この接合材は、導電性または絶縁性のどちらでもよい。導電性基板３２Ａが絶縁基板３１Ａに接合された状態では、導電性基板３２Ａの裏面３２２は、絶縁基板３１Ａの主面３１１に対向する。導電性基板３２Ａは、主面３２１上に、複数の半導体素子１０が搭載されている。各半導体素子１０は、導電性基板３２Ａに導電性接合材を介して接合されており、各半導体素子１０の裏面電極１３（ドレイン電極）は、導電性基板３２Ａに導通する。本実施形態では、導電性基板３２Ａが、「第１導電部材」の一例である。

　導電性基板３２Ｂは、図１０などに示すように、図示しない接合材を介して、絶縁基板３１Ｂに接合されている。この接合材は、導電性または絶縁性のどちらでもよい。導電性基板３２Ｂが絶縁基板３１Ｂに接合された状態では、導電性基板３２Ｂの裏面３２２は、絶縁基板３１Ｂの主面３１１に対向する。導電性基板３２Ｂは、主面３２１上に、複数の２０が搭載されている。各半導体素子２０は、導電性基板３２Ｂに導電性接合材を介して接合されており、各半導体素子２０の裏面電極１３（ドレイン電極）は、導電性基板３２Ｂに導通する。本実施形態では、導電性基板３２Ｂが、「第２導電部材」の一例である。

　一対の絶縁層３３Ａ，３３Ｂは、電気絶縁性であり、その構成材料は、たとえばガラスエポキシ樹脂である。一対の絶縁層３３Ａ，３３Ｂは、図５に示すように、各々がｙ方向に延びる帯状である。絶縁層３３Ａは、図５および図１０に示すように、導電性基板３２Ａの主面３２１に接合されている。絶縁層３３Ａは、複数の半導体素子１０よりもｘ２方向に位置する。絶縁層３３Ｂは、図５および図１０に示すように、導電性基板３２Ｂの主面３２１に接合されている。絶縁層３３Ｂは、複数の半導体素子２０よりもｘ１方向に位置する。絶縁層３３Ａは、導電性基板３２Ａと、ゲート層３４Ａおよび検出層３５Ａとを絶縁し、絶縁層３３Ｂは、導電性基板３２Ｂと、ゲート層３４Ｂおよび検出層３５Ｂとを絶縁する。

　一対のゲート層３４Ａ，３４Ｂは、導電性であり、その構成材料は、たとえば銅あるいは銅合金である。一対のゲート層３４Ａ，３４Ｂはそれぞれ、図５などに示すように、帯状部３４１および複数の鉤状部３４２を含む。帯状部３４１は、平面視帯状の部位であり、ｙ方向に延びている。複数の鉤状部３４２はそれぞれ、帯状部３４１から突き出た部位である。各ゲート層３４Ａ，３４Ｂは、複数の鉤状部３４２がなく、帯状部３４１のみで構成されていてもよい。ゲート層３４Ａは、図５および図１０に示すように、絶縁層３３Ａ上に配置されている。ゲート層３４Ａは、複数のゲートワイヤ５１が接合され、各ゲートワイヤ５１を介して、各半導体素子１０の制御電極１２（ゲート電極）に導通する。ゲート層３４Ｂは、図５および図１０に示すように、絶縁層３３Ｂ上に配置されている。ゲート層３４Ｂは、複数のゲートワイヤ５１が接合され、各ゲートワイヤ５１を介して、各半導体素子２０の制御電極２２（ゲート電極）に導通する。

　一対の検出層３５Ａ、３５Ｂは、導電性であり、その構成材料は、たとえば銅あるいは銅合金である。一対の検出層３５Ａ，３５Ｂはそれぞれ、図５に示すように、帯状部３５１および複数の鉤状部３５２を含む。帯状部３５１は、平面視帯状の部位であり、ｙ方向に延びている。複数の鉤状部３５２はそれぞれ、帯状部３５１から突き出た部位である。各検出層３５Ａ，３５Ｂは、複数の鉤状部３５２がなく、帯状部３５１のみで構成されていてもよい。検出層３５Ａは、図５および図１０に示すように、ゲート層３４Ａとともに絶縁層３３Ａ上に配置されている。検出層３５Ａは、複数の検出ワイヤ５２が接合され、各検出ワイヤ５２を介して、各半導体素子１０の主面電極１１（ソース電極）に導通する。検出層３５Ｂは、図５および図１０に示すように、ゲート層３４Ｂとともに絶縁層３３Ｂ上に配置されている。検出層３５Ｂは、複数の検出ワイヤ５２が接合され、各検出ワイヤ５２を介して、各半導体素子２０の主面電極２１（ソース電極）に導通する。

　図５および図１０に示すように、ゲート層３４Ａと検出層３５Ａとは、絶縁層３３Ａ上において、ｘ方向に並んでおり、かつ、互いに離間する。図５および図１０に示す例では、ゲート層３４Ａは、ｘ方向において、検出層３５Ａよりも複数の半導体素子１０の近くに配置されている。つまり、ゲート層３４Ａは、検出層３５Ａのｘ１方向側に位置する。なお、ゲート層３４Ａと検出層３５Ａのｘ方向における配置は、反対であってもよい。また、図５および図１０に示すように、ゲート層３４Ｂと検出層３５Ｂとは、絶縁層３３Ｂ上において、ｘ方向に並んでおり、かつ、互いに離間する。図５および図１０に示す例では、ゲート層３４Ｂは、ｘ方向において、検出層３５Ｂよりも複数の半導体素子２０の近くに配置されている。つまり、ゲート層３４Ｂは、検出層３５Ｂのｘ２方向側に位置する。なお、ゲート層３４Ｂと検出層３５Ｂのｘ方向における配置は、反対であってもよい。

　支持基板３０の構成は、上記した例示に限定されない。たとえば、２つの導電性基板３２Ａ，３２Ｂを１つの絶縁基板に接合してもよい。つまり、一対の絶縁基板３１Ａ，３１Ｂは、分割されずに一体的に形成されていてもよい。また、上記ヒートシンクとの接合強度を向上させるために、各絶縁基板３１Ａ，３１Ｂの裏面３１２にそれぞれ金属層が形成されていてもよい。また、複数の半導体素子１０，２０の個数および配置などに基づき、一対の絶縁基板３１Ａ，３１Ｂおよび一対の導電性基板３２Ａ，３２Ｂの各々の形状、大きさおよび配置などが適宜変更される。

　複数の端子は、半導体装置Ａ１を電気機器などの回路基板に実装する際に用いられる外部端子である。複数の端子は、上述の通り、２つの入力端子４１，４２、出力端子４３、一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂを含む。各端子は、金属板からなる。この金属板の構成材料は、たとえば、ＣｕまたはＣｕ合金である。各端子は、各導電性基板３２Ａ，３２Ｂよりも電気導電率が低い材料からなる。つまり、各端子の電気抵抗率は、各導電性基板３２Ａ，３２Ｂの電気抵抗率よりも大きい。複数の端子は、たとえば同一のリードフレームから形成される。

　２つの入力端子４１，４２は、電源電圧が印加される。たとえば、入力端子４１は正極（Ｐ端子）であり、入力端子４２は負極（Ｎ端子）である。２つの入力端子４１，４２はそれぞれ、図１～図４などに示すように、半導体装置Ａ１において、ｘ１方向寄りに位置する。２つの入力端子４１，４２は、互いに離間する。

　入力端子４１は、図４などに示すように、パッド部４１１および端子部４１２を含む。

　パッド部４１１は、樹脂部材６０に覆われている。パッド部４１１は、図２、図４、図５および図１０に示すように、導電性のブロック材４１９を介して、導電性基板３２Ｂに導通接合されている。ブロック材４１９の構成材料は、特に限定されないが、たとえばＣｕ、Ｃｕ合金、ＣｕＭｏ（銅モリブデン）の複合材、ＣＩＣ（Copper-Inver-Copper）の複合材などが用いられる。パッド部４１１は、ブロック材４１９に接合され、ブロック材４１９は、導電性基板３２Ｂに接合されている。パッド部４１１とブロック材４１９との接合、および、ブロック材４１９と導電性基板３２Ｂとの接合はそれぞれ、導電性接合材を用いた接合、レーザ接合、あるいは、超音波接合などのいずれであってもよい。パッド部４１１と導電性基板３２Ｂとの接合は、ブロック材４１９を介した構成に限定されず、パッド部４１１が部分的に屈曲することで、パッド部４１１が導電性基板３２Ｂに直接接合されていてもよい。

　端子部４１２は、樹脂部材６０から露出する。端子部４１２は、図４などに示すように、平面視において、樹脂部材６０からｘ１方向に延びている。端子部４１２は、たとえば、平面視矩形状である。図４および図５に示すように、端子部４１２は、樹脂部材６０のｙ方向中央よりもｙ１方向に位置する。端子部４１２は、「第２端子部」の一例である。

　入力端子４２は、図４などに示すように、パッド部４２１、端子部４２２および連結部４２３を含む。パッド部４２１、端子部４２２および連結部４２３は、各々が板状であり、一体的に形成されている。

　パッド部４２１は、樹脂部材６０に覆われている。パッド部４２１が樹脂部材６０に覆われていることにより、入力端子４２は、樹脂部材６０に支持されている。パッド部４２１は、図５、図６および図１０に示すように、導電性のブロック材４２９を介して、各半導体素子１０の主面電極１１に導通接合されている。ブロック材４２９の構成材料は、ブロック材４１９の構成材料と同様に、たとえばＣｕ、Ｃｕ合金、ＣｕＭｏの複合材あるいはＣＩＣの複合材などが用いられるが、これらに限定されない。パッド部４２１は、ブロック材４２９に接合され、ブロック材４２９は、各半導体素子１０の主面電極１１に接合されている。パッド部４２１とブロック材４２９との接合は、導電性接合材を用いた接合、レーザ接合、あるいは、超音波接合のいずれであってもよい。ブロック材４２９と各半導体素子１０の主面電極１１との接合は、たとえば導電性接合材（はんだ、金属ペーストあるいは焼結金属など）を用いた接合による。パッド部４２１は、たとえば平面視矩形状である。パッド部４２１は、平面視において、ｘ方向に沿う各端縁が各外方素子１０Ａ，２０Ａに重なっている。パッド部４２１は、平面視において、導電性基板３２Ａと導電性基板３２Ｂとに跨っている。図４に示すように、平面視において、パッド部４２１から複数の半導体素子１０の一部ずつが露出する。つまり、平面視において、各半導体素子１０は、一部がパッド部４２１に重ならない。

　図４に示すように、パッド部４２１は、平面視において、閉領域Ｒ１を含んで形成されている。理解の便宜上、図４において、閉領域Ｒ１にドットを描画している。閉領域Ｒ１は、３つの線分Ｌ１２，Ｌ２３，Ｌ３１に囲まれた領域である。線分Ｌ１２は、第１頂点Ｐ１と第２頂点Ｐ２とを結ぶ線分である。線分Ｌ２３は、第２頂点Ｐ２と第３頂点Ｐ３とを結ぶ線分である。線分Ｌ３１は、第３頂点Ｐ３と第１頂点Ｐ１とを結ぶ線分である。平面視において、第１頂点Ｐ１と第２頂点Ｐ２と第３頂点Ｐ３とは同一直線上にない。

　第１頂点Ｐ１は、図４に示すように、平面視において、複数の半導体素子１０のうちｙ１方向において最も外側の半導体素子１０（ｙ１方向側の外方素子１０Ａ）に重なる。第１頂点Ｐ１は、たとえば、ｙ１方向側の外方素子１０Ａの平面視中央に重なる。なお、各半導体素子１０の主面電極１１が各ブロック材４２９を介してパッド部４２１に導通していることから、第１頂点Ｐ１は、ｙ１方向側の外方素子１０Ａに接合されたブロック材４２９の平面視中央に重なっていてもよい。図４に示すように、第１頂点Ｐ１は、平面視において、導電性基板３２Ａに重なる。

　第２頂点Ｐ２は、図４に示すように、平面視において、複数の半導体素子１０のうちｙ２方向において最も外側の半導体素子１０（ｙ２方向側の外方素子１０Ａ）に重なる。第２頂点Ｐ２は、たとえば、ｙ２方向側の外方素子１０Ａの平面視中央に重なる。なお、各半導体素子１０の主面電極１１が各ブロック材４２９を介してパッド部４２１に導通していることから、第２頂点Ｐ２は、ｙ２方向側の外方素子１０Ａに接合されたブロック材４２９の平面視中央に重なっていてもよい。図４に示すように、第２頂点Ｐ２は、平面視において、導電性基板３２Ａに重なる。

　第３頂点Ｐ３は、図４に示すように、平面視において、線分Ｌ１２の垂直二等分線Ｌ０上に位置する。また、第３頂点Ｐ３は、図４に示すように、平面視において、パッド部４２１の当接端縁４２１ａ上に位置する。当接端縁４２１ａは、パッド部４２１のうち、平面視において、連結部４２３（後述の第１部４２４）に接する部分（辺）である。図４に示すように、第３頂点Ｐ３は、平面視において、導電性基板３２Ｂに重なる。

　端子部４２２は、樹脂部材６０から露出する。端子部４２２は、図４などに示すように、平面視において、樹脂部材６０からｘ１方向に延びている。端子部４２２は、たとえば、平面視矩形状である。端子部４２２は、ｙ方向において端子部４１２に並んでおり、ｙ方向に見て端子部４１２に重なる。本実施形態では、図１～図５などに示すように、端子部４２２は、端子部４１２よりもｙ２方向に位置する。図４および図５などに示すように、端子部４２２は、樹脂部材６０のｙ方向中央よりもｙ２方向に位置する。端子部４２２は、「第１端子部」の一例である。

　連結部４２３は、パッド部４２１と端子部４２２とを連結する。連結部４２３は、部分的に屈曲している。連結部４２３は、第１部４２４、第２部４２５および第３部４２６を含む。

　第１部４２４は、パッド部４２１（当接端縁４２１ａ）に接する。第１部４２４は、平面視において、矩形状であり、図４に示す例ではｘ方向に延びる帯状である。第１部４２４は、パッド部４２１のｘ１方向側の端縁のうちｙ方向中央部分から、ｘ方向に延びている。第１部４２４は、パッド部４２１よりも、ｙ方向の寸法が小さい。第１部４２４は、図４に示すように、平面視において、垂直二等分線Ｌ０に重なる。第１部４２４は、一対の端縁４２４ａを有する。一対の端縁４２４ａはそれぞれ、パッド部４２１に繋がり、パッド部４２１からｘ１方向に延びている。一対の端縁４２４ａは、ｘ方向に見て、２つの内方素子１０Ｂ上にそれぞれ位置する。内方素子１０Ｂの数が１つの場合、一対の端縁４２４ａはそれぞれ、ｘ方向に見て、当該１つの内方素子１０Ｂ上に位置する。

　第２部４２５は、第１部４２４と第３部４２６とに繋がる。第２部４２５は、第１部４２４のｙ２方向側の端縁４２４ａのうちｘ１方向側の端部からｙ方向に延びている。第２部４２５は、平面視において帯状である。なお、入力端子４２の位置ずれを抑制するために、第２部４２５と導電性基板３２Ｂとの間に、これらに挟まれた絶縁性のブロック材を配置してもよい。

　第３部４２６は、第２部４２５と端子部４２２とに繋がる。第３部４２６は、第２部４２５のｘ１方向側の端縁のうちｙ２方向側の部分からｘ方向に延びている。第３部４２６のｙ方向の寸法は、端子部４２２のｙ方向の寸法と略同じである。

　出力端子４３は、複数の半導体素子１０，２０により電力変換された交流電力（電圧）もしくは直流電力（電圧）を出力する端子である。出力端子４３は、図１～図４に示すように、半導体装置Ａ１において、ｘ２方向寄りに位置する。出力端子４３は、パッド部４３１および端子部４３２を含む。

　パッド部４３１は、樹脂部材６０に覆われている。パッド部４３１は、図２、図４、図５および図１０に示すように、導電性のブロック材４３９を介して、導電性基板３２Ａに導通接合されている。ブロック材４３９の構成材料は、ブロック材４１９，４２９の構成材料と同様に、たとえばＣｕ、Ｃｕ合金、ＣｕＭｏの複合材、ＣＩＣの複合材などが用いられるが、これらに限定されない。パッド部４３１は、ブロック材４３９に接合され、ブロック材４３９は、導電性基板３２Ａに接合されている。パッド部４３１とブロック材４３９との接合、および、ブロック材４３９と導電性基板３２Ａとの接合はそれぞれ、導電性接合材を用いた接合、レーザ接合、あるいは、超音波接合などのいずれであってもよい。パッド部４３１と導電性基板３２Ａとの接合は、ブロック材４３９を介した構成に限定されず、パッド部４３１が部分的に屈曲することで、パッド部４３１が導電性基板３２Ａに直接接合されていてもよい。

　端子部４３２は、樹脂部材６０から露出する。端子部４３２は、図４に示すように、樹脂部材６０からｘ２方向に延びている。端子部４３２は、たとえば平面視矩形状である。端子部４３２は、「第３端子部」の一例である。

　一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂは、たとえばｘ方向に沿って、配列されている。一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂは、互いに略同じ形状である。一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂはそれぞれ、ｘ方向に見て、Ｌ字状をなす。一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂは、図９に示すように、ｘ方向に見て、互いに重なる。制御端子４４Ａおよび検出端子４５Ａは、図５および図６などに示すように、平面視において、導電性基板３２Ａのｙ方向隣に位置し、制御端子４４Ｂおよび検出端子４５Ｂは、図５および図６などに示すように、平面視において、導電性基板３２Ｂのｙ方向隣に位置する。一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂはそれぞれ、たとえば樹脂部材６０のｙ１方向を向く面（後述の樹脂側面６３３）から突き出ている。

　一対の制御端子４４Ａ，４４Ｂはそれぞれ、図５および図６などに示すように、第１接続ワイヤ５３を介して、一対のゲート層３４Ａ，３４Ｂにそれぞれ導通する。制御端子４４Ａには、複数の半導体素子１０を駆動させるための第１駆動信号（ゲート電圧）が入力される。よって、制御端子４４Ａは、第１駆動信号入力用の端子である制御端子４４Ｂには、複数の半導体素子２０を駆動させるための第２駆動信号（ゲート電圧）が入力される。よって、制御端子４４Ｂは、第２駆動信号入力用の端子である。

　一対の制御端子４４Ａ，４４Ｂはそれぞれ、図６に示すように、パッド部４４１および端子部４４２を含む。各制御端子４４，４４Ｂにおいて、パッド部４４１は、樹脂部材６０に覆われている。この構成により、各制御端子４４Ａ，４４Ｂは、樹脂部材６０に支持されている。端子部４４２は、パッド部４４１に繋がり、かつ、樹脂部材６０から露出している。各制御端子４４Ａ，４４Ｂは、端子部４４２において屈曲する。

　一対の検出端子４５Ａ，４５Ｂはそれぞれ、図５および図６などに示すように、第２接続ワイヤ５４を介して、一対の検出層３５Ａ，３５Ｂにそれぞれ導通する。検出端子４５Ａから、複数の半導体素子１０の各主面電極１１に印加される電圧（ソース電流に対応した電圧）が検出される。よって、検出端子４５Ａは、複数の半導体素子１０のソース信号検出端子である。検出端子４５Ｂから、複数の半導体素子２０の各主面電極２１に印加される電圧（ソース電流に対応した電圧）が検出される。よって、検出端子４５Ｂは、複数の半導体素子２０のソース信号検出端子である。

　一対の検出端子４５Ａ，４５Ｂはそれぞれ、図６に示すように、パッド部４５１および端子部４５２を含む。各検出端子４５Ａ，４５Ｂにおいて、パッド部４５１は、樹脂部材６０に覆われている。この構成により、各検出端子４５Ａ，４５Ｂは、樹脂部材６０に支持されている。端子部４５２は、パッド部４５１に繋がり、かつ、樹脂部材６０から露出している。各検出端子４５Ａ，４５Ｂは、端子部４５２において屈曲する。

　複数の接続部材はそれぞれ、互いに離間した２つの部材間を導通させる。上述のとおり、複数の接続部材は、複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３、一対の第２接続ワイヤ５４および複数のリード板５５を含む。

　複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３および一対の第２接続ワイヤ５４はそれぞれ、いわゆるボンディングワイヤである。複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３および一対の第２接続ワイヤ５４の各構成材料は、たとえばＡｌ、Ａｕ、Ｃｕおよびこれらの各合金のいずれかである。複数のリード板５５はそれぞれ、導電性の板状部材である。複数のリード板５５の各構成材料としては、たとえばＣｕ、Ｃｕ合金、ＣｕＭｏの複合材あるいはＣＩＣの複合材などが用いられるが、これらに限定されない。

　複数のゲートワイヤ５１はそれぞれ、図５および図６に示すように、一端が各半導体素子１０の制御電極１２あるいは各半導体素子２０の制御電極２２のいずれかに接合され、他端が一対のゲート層３４Ａ，３４Ｂのいずれかに接合されている。図５に示すように、当該各ゲートワイヤ５１の他端は、適宜鉤状部３４２に接合されている。複数のゲートワイヤ５１には、各半導体素子１０の制御電極１２とゲート層３４Ａとを導通させるものと、各半導体素子２０の制御電極２２とゲート層３４Ｂとを導通させるものとがある。

　複数の検出ワイヤ５２はそれぞれ、図５および図６に示すように、一端が各半導体素子１０の主面電極１１あるいは各半導体素子２０の主面電極２１のいずれかに接合され、他端が一対の検出層３５Ａ，３５Ｂのいずれかに接合されている。図５に示すように、当該各検出ワイヤ５２の他端は、適宜鉤状部３５２に接合されている。複数の検出ワイヤ５２には、各半導体素子１０の主面電極１１と検出層３５Ａとを導通させるものと、各半導体素子２０の主面電極２１と検出層３５Ｂとを導通させるものとがある。

　一対の第１接続ワイヤ５３の一方は、図５および図６に示すように、一端がゲート層３４Ａに接合され、他端が制御端子４４Ａに接合されている。これにより、当該第１接続ワイヤ５３を介して、ゲート層３４Ａと制御端子４４Ａとが導通する。一対の第１接続ワイヤ５３の他方は、図５および図６に示すように、一端がゲート層３４Ｂに接合され、他端が制御端子４４Ｂに接合されている。これにより、当該第１接続ワイヤ５３を介して、ゲート層３４Ｂと制御端子４４Ｂとが導通する。各第２接続ワイヤ５４は、各検出層３５Ａ，３５Ｂの帯状部３５１うちｙ方向において各検出端子４５Ａ，４５Ｂに近い側に接合されている。

　一対の第２接続ワイヤ５４の一方は、図５および図６に示すように、一端が検出層３５Ａに接合され、他端が検出端子４５Ａに接合されている。これにより、当該第２接続ワイヤ５４を介して、検出層３５Ａと検出端子４５Ａとが導通する。一対の検出ワイヤ５２の他方は、図５および図６に示すように、一端が検出層３５Ｂに接合され、他端が検出端子４５Ｂに接合されている。これにより、当該第２接続ワイヤ５４を介して、検出層３５Ｂと検出端子４５Ｂとが導通する。各第２接続ワイヤ５４は、各検出層３５Ａ，３５Ｂの帯状部３５１のうちｙ方向において各検出端子４５Ａ，４５Ｂに近い側に接合されている。

　複数のリード板５５はそれぞれ、図５、図６および図１０に示すように、各半導体素子２０の主面電極２１と、導電性基板３２Ａとを導通させる。各リード板５５は、一対の接合部５５１，５５２を含む。

　各リード板５５において、接合部５５１は、図示しない導電性接合材（たとえばはんだ、金属ペーストあるいは焼結金属など）によって、各半導体素子２０の主面電極２１に接合されている。接合部５５２は、導電性のブロック材５５９を介して、導電性基板３２Ａに接合されている。各ブロック材５５９の構成材料は、たとえばＣｕ、Ｃｕ合金、ＣｕＭｏの複合材、ＣＩＣの複合材などが用いられるが、これらに限定されない。接合部５５２は、ブロック材５５９に接合され、ブロック材５５９は、導電性基板３２Ａに接合されている。接合部５５２とブロック材５５９との接合、および、ブロック材５５９と導電性基板３２Ａとの接合はそれぞれ、導電性接合材を用いた接合、レーザ接合、あるいは、超音波接合などのいずれであってもよい。接合部５５２と導電性基板３２Ａとの接合は、ブロック材５５９を介した構成に限定されず、接合部５５２が部分的に屈曲することで、あるいは、接合部５５２が接合部５５１よりも厚く形成されることで、接合部５５２が導電性基板３２Ａに直接接合されていてもよい。

　樹脂部材６０は、図１および図３～図１０に示すように、複数の半導体素子１０，２０、支持基板３０（ただし、一対の絶縁基板３１Ａ，３１Ｂの各裏面３１２を除く）、複数の端子（２つの入力端子４１，４２、出力端子４３、一対の制御端子４４Ａ、４４Ｂおよび一対の検出端子４５Ａ，４５Ｂ）の一部ずつ、および、複数の接続部材（複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３、一対の第２接続ワイヤ５４および複数のリード板５５）を覆っている。樹脂部材６０の構成材料は、たとえばエポキシ樹脂である。樹脂部材６０は、図４、図５および図１０などに示すように、樹脂主面６１、樹脂裏面６２および複数の樹脂側面６３１～６３４を有する。

　樹脂主面６１と樹脂裏面６２とは、図１０などに示すように、ｚ方向に離間する。樹脂主面６１は、ｚ２方向を向き、樹脂裏面６２は、ｚ１方向を向く。樹脂裏面６２は、図８に示すように、平面視において、一対の絶縁基板３１Ａ，３１Ｂの各裏面３１２を囲む枠状である。一対の絶縁基板３１Ａ，３１Ｂの各裏面３１２は、樹脂裏面６２から露出する。複数の樹脂側面６３１～６３４はそれぞれ、樹脂主面６１および樹脂裏面６２の双方に繋がり、かつ、ｚ方向においてこれらに挟まれている。図３～図５、図７および図８に示すように、樹脂側面６３１と樹脂側面６３２とは、ｘ方向に離間する。樹脂側面６３１は、ｘ１方向を向き、樹脂側面６３２は、ｘ２方向を向く。樹脂側面６３１から、２つの入力端子４１，４２が突き出ており、樹脂側面６３２から、出力端子４３が突き出ている。図３～図５、図８および図９に示すように、樹脂側面６３３と樹脂側面６３４とは、ｙ方向に離間する。樹脂側面６３３は、ｙ１方向を向き、樹脂側面６３４は、ｙ２方向を向く。樹脂側面６３３から、一対の制御端子４４Ａ，４４Ｂおよび一対の検出端子４５Ａ，４５Ｂが突き出ている。

　樹脂部材６０は、図８および図１０に示すように、樹脂裏面６２からｚ方向に窪んだ凹部６５を含んでいる。凹部６５は、平面視において、図８に示すように、支持基板３０を囲う環状に形成されている。なお、凹部６５の形状、配置、および、数などは、図８および図１０に示す例に限定されない。また、樹脂部材６０に凹部６５が形成されていなくてもよい。

　半導体装置Ａ１の作用および効果は、次の通りである。

　半導体装置Ａ１は、複数の半導体素子１０に導通するパッド部４２１（入力端子４２）を備えている。パッド部４２１は、３つの線分Ｌ１２，Ｌ２３，Ｌ３１に囲まれた閉領域Ｒ１を含んで形成されている。線分Ｌ１２は第１頂点Ｐ１と第２頂点Ｐ２を結ぶ線分であり、線分Ｌ２３は第２頂点Ｐ２と第３頂点Ｐ３を結ぶ線分であり、線分Ｌ３１は第３頂点Ｐ３と第１頂点Ｐ１とを結ぶ線分である。第１頂点Ｐ１は、平面視において、複数の半導体素子１０のうちｙ１方向において最も外側の半導体素子１０（ｙ１方向側の外方素子１０Ａ）に重なる。第２頂点Ｐ２は、平面視において、複数の半導体素子１０のうちｙ２方向において最も外側の半導体素子１０（ｙ２方向側の外方素子１０Ａ）に重なる。第３頂点Ｐ３は、平面視において、線分Ｌ１２の垂直二等分線Ｌ０上に位置する。この構成によると、パッド部４２１において、たとえば各半導体素子１０から第３頂点Ｐ３に至る電流経路を確保できる。垂直二等分線Ｌ０上の点は、第１頂点Ｐ１までの距離と第２頂点Ｐ２までの距離とで、差がほとんどないため、第３頂点Ｐ３から第１頂点Ｐ１までの距離と、第３頂点Ｐ３から第２頂点Ｐ２までの距離との差がほとんどない。つまり、パッド部４２１における、各半導体素子１０から第３頂点Ｐ３までの電流経路は、経路差が抑制される。したがって、半導体装置Ａ１は、各半導体素子１０からパッド部４２１を介して端子部４２２に至る電流において、第３頂点Ｐ３を通る電流経路を確保することで、並列に接続された複数の半導体素子１０に流れる電流の偏りを抑制することが可能となる。

　半導体装置Ａ１では、入力端子４２は、パッド部４２１と端子部４２２とを連結する連結部４２３を含む。連結部４２３は、パッド部４２１に接する第１部４２４を含み、第１部４２４は、平面視において垂直二等分線Ｌ０に重なる。この構成によると、パッド部４２１から連結部４２３に電流が流れる際、まず、第１部４２４を通る。仮に、第１部４２４が平面視において垂直二等分線Ｌ０に重ならない場合、各半導体素子１０から端子部４２２に至る電流経路において、第３頂点Ｐ３を通過しない可能性がある。一方、半導体装置Ａ１では、第１部４２４を平面視において垂直二等分線Ｌ０に重ならせることで、各半導体素子１０から端子部４２２に至る電流経路において、第３頂点Ｐ３を通過させることができる。したがって、半導体装置Ａ１は、第３頂点Ｐ３を通過する電流経路を確保することで、並列に接続された複数の半導体素子１０に流れる電流の偏りを抑制できる。

　特に、半導体装置Ａ１では、第１部４２４のｙ方向寸法は、パッド部４２１のｙ方向寸法よりも小さい。この構成では、パッド部４２１に流れる電流は、第１部４２４に入力される際、第１部４２４に集約されることになる。よって、各半導体素子１０から端子部４２２に至る電流経路において、第３頂点Ｐ３を通過しない経路を、より少なくすることできる。さらに、第１部４２４の一対の端縁４２４ａは、ｘ方向に見て２つの内方素子１０Ｂの上にそれぞれ位置する。この構成では、第１部４２４（連結部４２３）とパッド部４２１との当接部分がより狭い領域に限定されるため、各半導体素子１０から端子部４２２に至る電流経路において、第３頂点Ｐ３を通過しない経路を、さらに少なくすることできる。

　半導体装置Ａ１では、ゲート層３４Ａは、帯状部３４１と複数の鉤状部３４２とを含む。そして、一端が各半導体素子１０に接合された各ゲートワイヤ５１は、他端が適宜各鉤状部３４２に接合されている。この構成によると、並列に接続された複数の半導体素子１０を駆動させるための第１駆動信号の各信号経路において、その長さの均一化を図ることができる。仮に、第１駆動信号の信号経路に偏りがあると、当該信号経路が短い半導体素子から駆動する。このとき、並列に接続された複数の半導体素子１０の駆動状態が不均一になり、いずれかの半導体素子１０に過電圧、過電流が生じてしまうという問題が生じる。したがって、半導体装置Ａ１では、各半導体素子１０に入力する第１駆動信号の信号経路長の均一化を図ることで、各ゲート層３４Ａに複数の鉤状部３４２を設けない場合よりも各半導体素子１０の駆動状態の均一化を図ることができる。このことは、ゲート層３４Ｂと各半導体素子２０との関係においても同様である。

　図１１は、第２実施形態にかかる半導体装置Ａ２を示している。図１１は、半導体装置Ａ２を示す平面図であって、樹脂部材６０を想像線で示している。

　半導体装置Ａ２は、半導体装置Ａ１と比較して、入力端子４２のパッド部４２１の平面視形状が異なる。この点を除いて、半導体装置Ａ２は、半導体装置Ａ１と同様に構成される。

　半導体装置Ａ２におけるパッド部４２１は、平面視において、略三角形に形成されている。三角形状のパッド部４２１においても、図１１に示すように、閉領域Ｒ１を含んで形成されている。理解の便宜上、図１１において、閉領域Ｒ１をドットで描画している。図１１に示す例では、パッド部４２１は、平面視において閉領域Ｒ１に沿って形成されている。

　半導体装置Ａ２においても、半導体装置Ａ１と同様に、パッド部４２１は、閉領域Ｒ１を含んで形成されている。したがって、半導体装置Ａ２は、半導体装置Ａ１と同様に、各半導体素子１０からパッド部４２１を介して端子部４２２に至る電流において、第３頂点Ｐ３を通る電流経路を確保することで、並列に接続された複数の半導体素子１０に流れる電流の偏りを抑制することが可能となる。

　半導体装置Ａ２は、平面視において、パッド部４２１の略全域が閉領域Ｒ１である。この構成によると、パッド部４２１において、閉領域Ｒ１以外の部分に流れる電流が抑制される。したがって、半導体装置Ａ２は、パッド部４２１において無駄な電流の流れを抑制できる。

　図１２～図１４は、第３実施形態にかかる半導体装置Ａ３を示している。図１２は、半導体装置Ａ３を示す平面図であって、樹脂部材６０、２つの入力端子４１，４２および出力端子４３を想像線で示している。図１３は、図１２に示す平面図において、要部を抽出した図である。図１３においては、図１２に示す平面図において、主に、複数の半導体素子１０，２０、支持基板３０の一部（一対の絶縁基板３１Ａ，３１Ｂ、一対の導電性基板３２Ａ，３２Ｂ）および複数のリード板５５などが抽出され、一対の絶縁層３３Ａ，３３Ｂ、一対のゲート層３４Ａ，３４Ｂ、一対の検出層３５Ａ，３５Ｂ、複数のゲートワイヤ５１、複数の検出ワイヤ５２、一対の第１接続ワイヤ５３および一対の第２接続ワイヤ５４などが省略されている。図１４は、図１２のＸＩＶ－ＸＩＶ線に沿う断面図である。

　図１２～図１４に示すように、半導体装置Ａ３は、半導体装置Ａ１と比較して、導電性基板３２Ｂの構成が異なる。この点を除いて、半導体装置Ａ３は、半導体装置Ａ１と同様に構成される。

　半導体装置Ａ３の導電性基板３２Ｂは、平面視において、ｘ方向に沿って延びる一対の端縁からそれぞれ、ｙ方向内方に窪んだ部分がある。導電性基板３２Ｂは、パッド部３２０ａおよび連結部３２０ｂを含む。

　パッド部３２０ａは、複数の半導体素子２０が搭載される部分である。パッド部３２０ａは、平面視において、矩形状である。図１３に示すように、パッド部３２０ａは、平面視において、閉領域Ｒ２を含んで形成されている。理解の便宜上、図１３において、閉領域Ｒ２をドットで描画している。閉領域Ｒ２は、３つの線分Ｌ４５，Ｌ５６，Ｌ６４に囲まれた領域である。線分Ｌ４５は、第１頂点Ｐ４と第２頂点Ｐ５とを結ぶ線分である。線分Ｌ５６は、第２頂点Ｐ５と第３頂点Ｐ６とを結ぶ線分である。線分Ｌ６４は、第３頂点Ｐ６と第１頂点Ｐ４とを結ぶ線分である。平面視において、第１頂点Ｐ４と第２頂点Ｐ５と第３頂点Ｐ６とは同一直線上にない。

　第１頂点Ｐ４は、平面視において、複数の半導体素子２０のうちｙ１方向において最も外側の半導体素子２０（ｙ１方向側の外方素子２０Ａ）に重なる。第１頂点Ｐ４は、たとえば、ｙ１方向側の外方素子２０Ａの平面視中央に重なる。本実施形態では、半導体素子２０の裏面電極２３が半導体素子２０の素子裏面２０ｂの略全域に形成されていることから、第１頂点Ｐ４は、ｙ１方向側の外方素子２０Ａの裏面電極２３の平面視中央に重なっている。

　第２頂点Ｐ５は、平面視において、複数の半導体素子２０のうちｙ２方向において最も外側の半導体素子２０（ｙ２方向側の外方素子２０Ａ）に重なる。第２頂点Ｐ５は、たとえば、ｙ２方向側の外方素子２０Ａの平面視中央に重なる。本実施形態では、半導体素子２０の裏面電極２３が半導体素子２０の素子裏面２０ｂの略全域に形成されていることから、第２頂点Ｐ５は、ｙ２方向側の外方素子２０Ａの裏面電極２３の平面視中央に重なっている。

　第３頂点Ｐ６は、図１３に示すように、平面視において、線分Ｌ４５の垂直二等分線Ｌ９上に位置する。また、第３頂点Ｐ６は、図１３に示すように、平面視において、パッド部３２０ａの当接端縁３２０ｚ上に位置する。当接端縁３２０ｚは、パッド部３２０ａのうち、平面視において、連結部３２０ｂ（後述の第１部３２０ｃ）に接する部分（辺）である。

　連結部３２０ｂは、パッド部３２０ａと入力端子４１とを連結する。図１２および図１３に示すように、連結部３２０ｂには、ブロック材４１９を介して入力端子４１が接合されていることから、連結部３２０ｂは、パッド部３２０ａと端子部４１２（入力端子４１）とを連結している。連結部３２０ｂは、図１３に示すように、第１部３２０ｃおよび第２部３２０ｄを含む。

　第１部３２０ｃは、パッド部３２０ａに接している。第１部３２０ｃは、平面視において、矩形状である。第１部３２０ｃは、パッド部３２０ａのｘ１方向側の端縁のうちｙ方向中央部分から、ｘ方向に延びている。第１部３２０ｃは、パッド部３２０ａよりもｙ方向が小さい。第１部３２０ｃは、図１３に示すように、平面視において、垂直二等分線Ｌ９に重なる。第１部３２０ｃにより、導電性基板３２Ｂは、上記のように窪んでいる。

　第２部３２０ｄには、ブロック材４１９が接合されている。第２部３２０ｄは、第１部３２０ｃに繋がるとともに、当該ブロック材４１９を介して入力端子４１に繋がる。第２部３２０ｄは、平面視矩形状である。第２部３２０ｄのｙ方向寸法は、第１部３２０ｃのｙ方向寸法よりも大きく、たとえばパッド部３２０ａのｙ方向寸法と略同じである。

　導電性基板３２Ｂは、第１部３２０ｃのｙ方向寸法が、パッド部３２０ａおよび第２部３２０ｄの各ｙ方向寸法よりも小さいことから、上記のように、ｙ方向内方に窪んだ部分が形成されている。

　半導体装置Ａ３においても、各半導体装置Ａ１，Ａ２と同様に、パッド部４２１は、閉領域Ｒ１を含んで形成されている。したがって、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と同様に、各半導体素子１０からパッド部４２１を介して端子部４２２に至る電流において、第３頂点Ｐ３を通る電流経路を確保することで、並列に接続された複数の半導体素子１０に流れる電流の偏りを抑制することが可能となる。

　半導体装置Ａ３では、導電性基板３２Ｂは、パッド部３２０ａを含んでいる。パッド部３２０ａは、３つの線分Ｌ４５，Ｌ５６，Ｌ６４に囲まれた閉領域Ｒ２を含んで形成されている。線分Ｌ４５は第１頂点Ｐ４と第２頂点Ｐ５を結ぶ線分であり、線分Ｌ５６は第２頂点Ｐ５と第３頂点Ｐ６を結ぶ線分であり、線分Ｌ６４は第３頂点Ｐ６と第１頂点Ｐ４とを結ぶ線分である。第１頂点Ｐ４は、平面視において、複数の半導体素子２０のうち最もｙ１方向に位置する半導体素子２０に重なる。第２頂点Ｐ５は、平面視において、半導体素子２０のうち最もｙ２方向に位置する半導体素子２０に重なる。第３頂点Ｐ６は、線分Ｌ４５の垂直二等分線Ｌ９上に位置する。この構成によると、パッド部３２０ａにおいて、たとえば各半導体素子２０から第３頂点Ｐ６に至る電流経路を確保できる。したがって、半導体装置Ａ３は、各半導体素子２０からパッド部３２０ａを介して端子部４１２に至る電流において、第３頂点Ｐ６を通る電流経路を確保することで、並列に接続された複数の半導体素子２０に流れる電流の偏りを抑制することが可能となる。

　半導体装置Ａ３では、導電性基板３２Ｂは、パッド部３２０ａと端子部４１２（入力端子４１）とに繋がる連結部３２０ｂを含む。連結部３２０ｂは、パッド部３２０ａに接する第１部３２０ｃを含み、第１部３２０ｃは、平面視において垂直二等分線Ｌ９に重なる。この構成によると、パッド部３２０ａから連結部３２０ｂに電流が流れる際、まず、第１部３２０ｃを通る。仮に、第１部３２０ｃが平面視において垂直二等分線Ｌ９に重ならない場合、各半導体素子２０から端子部４１２に至る電流経路において、第３頂点Ｐ６を通過しない可能性がある。一方、半導体装置Ａ３では、第１部３２０ｃを平面視において垂直二等分線Ｌ９に重ならせることで、各半導体素子２０から端子部４１２に至る電流経路において、第３頂点Ｐ６を通過させることができる。したがって、半導体装置Ａ３は、第３頂点Ｐ６を通過する電流経路を確保することで、並列に接続された複数の半導体素子２０に流れる電流の偏りを抑制できる。このような構成は、導電性基板３２Ｂの電気抵抗率が入力端子４２の電気抵抗率以上である場合に有効である。

　特に、半導体装置Ａ３では、第１部３２０ｃのｙ方向寸法は、パッド部３２０ａのｙ方向寸法よりも小さい。この構成では、パッド部３２０ａに流れる電流は、第１部３２０ｃに入力される際、第１部３２０ｃに集約されることになる。よって、各半導体素子２０から端子部４１２に至る電流経路において、第３頂点Ｐ６を通過しない経路を、より少なくすることできる。さらに、第１部３２０ｃの一対の端縁は、ｘ方向に見て２つの内方素子２０Ｂの上にそれぞれ位置する。この構成では、第１部３２０ｃ（連結部３２０ｂ）とパッド部３２０ａとの当接部分がより狭い領域に限定されるため、各半導体素子２０から端子部４１２に至る電流経路において、第３頂点Ｐ６を通過しない経路を、さらに少なくすることできる。

　図１５および図１６は、第４実施形態にかかる半導体装置Ａ４を示している。図１５は、半導体装置Ａ４を示す平面図であって、樹脂部材６０を想像線で示している。理解の便宜上、図１５において、閉領域Ｒ１をドットで描画している。図１６は、図１５のＸＶＩ－ＸＶＩ線に沿う断面図である。

　図１５に示すように、半導体装置Ａ４は、半導体装置Ａ１と比較して、支持基板３０の構成が異なる。この点を除き、半導体装置Ａ４は、半導体装置Ａ１と同様に構成される。

　半導体装置Ａ４の支持基板３０は、いわゆるＤＢＣ（Direct Bonded Copper）基板である。この支持基板３０は、ＤＢＣ基板ではなく、ＤＢＡ（Direct Bonded Aluminum）基板であってもよい。半導体装置Ａ４の支持基板３０は、図１５に示すように、絶縁基板３６、一対の主面金属層３７Ａ，３７Ｂおよび裏面金属層３８を含んでいる。

　絶縁基板３６は、絶縁基板３１Ａ，３１Ｂと同様に、たとえば熱伝導性に優れたセラミックスからなる。絶縁基板３６は、たとえば平面視矩形状である。絶縁基板３６は、図、１５に示すように、主面３６１および裏面３６２を有する。主面３６１と裏面３６２とは、ｚ方向に離間する。主面３６１は、ｚ２方向を向き、裏面３６２は、ｚ１方向を向く。

　一対の主面金属層３７Ａ，３７Ｂは、図１５に示すように、絶縁基板３６の主面３６１上に形成されている。支持基板３０がＤＢＣ基板である構成において、一対の主面金属層３７Ａ，３７Ｂの各構成材料は、たとえばＣｕである。支持基板３０がＤＢＡ基板である構成においては、当該構成材料は、Ｃｕではなく、Ａｌである。一対の主面金属層３７Ａ，３７Ｂは、ｘ方向に離間する。主面金属層３７Ａは、主面金属層３７Ｂのｘ２方向側に位置する。主面金属層３７Ａは、導電性基板３２Ａと同様に、複数の半導体素子１０が搭載される。主面金属層３７Ｂは、導電性基板３２Ｂと同様に、複数の半導体素子２０が搭載される。各主面金属層３７Ａ，３７Ｂは、各導電性基板３２Ａ，３２Ｂよりもそれぞれ薄い。本実施形態では、主面金属層３７Ａが、「第１導電部材」の一例であり、主面金属層３７Ｂが、「第２導電部材」の一例である。

　裏面金属層３８は、絶縁基板３６の裏面３６２上に形成されている。裏面金属層３８の構成材料は、各主面金属層３７Ａ，３７Ｂと同じである。裏面金属層３８は、樹脂部材６０に覆われていてもよいし、ｚ１方向を向く面が樹脂部材６０（樹脂裏面６２）から露出していてもよい。

　半導体装置Ａ４の支持基板３０の構成は、次のように変形することも可能である。たとえば、１つの絶縁基板３６ではなく、一対の主面金属層３７Ａ，３７Ｂごとに分割されていてもよい。つまり、半導体装置Ａ１と同様に２つの絶縁基板に分割され、各絶縁基板に一対の主面金属層３７Ａ，３７Ｂがそれぞれ形成されていてもよい。また、たとえば、１つの裏面金属層３８ではなく、２つの裏面金属層に分割されていてもよい。この場合、２つの裏面金属層は、ｘ方向に離間し、平面視において、一対の主面金属層３７Ａ，３７Ｂにそれぞれ重なる。また、たとえば、一対の主面金属層３７Ａ，３７Ｂ上に、上述する一対の導電性基板３２Ａ，３２Ｂがそれぞれ搭載されていてもよい。

　半導体装置Ａ４においても、各半導体装置Ａ１～Ａ３と同様に、パッド部４２１は、閉領域Ｒ１を含んで形成されている。したがって、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と同様に、各半導体素子１０からパッド部４２１を介して端子部４２２に至る電流において、第３頂点Ｐ３を通る電流経路を確保することで、並列に接続された複数の半導体素子１０に流れる電流の偏りを抑制することが可能となる。

　本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示の半導体装置は、以下の付記に関する実施形態を含む。
　付記１．
　各々が厚さ方向に離間する第１素子主面および第１素子裏面を有し、電気的に互いに並列接続された複数の第１半導体素子と、
　前記複数の第１半導体素子に導通するパッド部と、
　前記パッド部に導通する第１端子部と、
を備えており、
　前記複数の第１半導体素子は、前記厚さ方向に見て、前記厚さ方向に直交する第１方向に沿って配列され、
　前記パッド部は、同一直線上にない第１頂点、第２頂点および第３頂点を、それぞれ２つずつ結んでできる３つの線分に囲まれた閉領域を含んで形成されており、
　前記第１頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の一方側において最も外側の第１半導体素子に重なり、
　前記第２頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の他方側において最も外側の第１半導体素子に重なり、
　前記第３頂点は、前記厚さ方向に見て、前記第１頂点と前記第２頂点とを結ぶ線分の垂直二等分線上に位置する、半導体装置。
　付記２．
　前記パッド部と前記第１端子部とを連結する連結部をさらに備えており、
　前記連結部は、前記パッド部に接する第１部を含み、
　前記第１部は、前記厚さ方向に見て、前記垂直二等分線に重なる、付記１に記載の半導体装置。
　付記３．
　前記第１部は、互いに前記第１方向に離間し、かつ、各々が前記厚さ方向および前記第１方向に直交する第２方向に沿って延びる一対の端縁を有し、
　前記一対の端縁の各々は、前記厚さ方向に見て前記パッド部に繋がる、付記２に記載の半導体装置。
　付記４．
　前記パッド部および前記第１部はそれぞれ、前記厚さ方向に見て矩形状であり、
　前記第１部は、前記パッド部よりも前記第１方向の寸法が小さい、付記３に記載の半導体装置。
　付記５．
　前記複数の第１半導体素子は、前記厚さ方向に見て前記第１頂点に重なる第１半導体素子と前記厚さ方向に見て前記第２頂点に重なる第１半導体素子との間に位置し、かつ、前記垂直二等分線を挟んで隣り合う２つの内方素子を含み、
　前記一対の端縁の各々は、前記第２方向に見て、前記２つの内方素子の上に位置する、付記３または付記４のいずれかに記載の半導体装置。
　付記６．
　前記複数の第１半導体素子の各々は、前記厚さ方向に見て、一部が前記パッド部に重ならない、付記３ないし付記５のいずれかに記載の半導体装置。
　付記７．
　前記複数の第１半導体素子の各々は、前記第１素子主面に形成された第１主面電極と、前記第１素子裏面に形成された第１裏面電極と、を含み、
　前記パッド部は、前記厚さ方向において前記第１素子主面上に位置し、かつ、前記複数の第１半導体素子の各々の前記第１主面電極に導通する、付記３ないし付記６のいずれかに記載の半導体装置。
　付記８．
　前記複数の第１半導体素子が搭載された第１導電部材をさらに備え、
　前記複数の第１半導体素子の各々は、前記第１裏面電極が前記第１導電部材に接合されている、付記７に記載の半導体装置。
　付記９．
　前記パッド部と前記第１端子部と前記連結部とは、各々が板状であり、かつ、一体的に形成されている、付記８に記載の半導体装置。
　付記１０．
　各々が前記厚さ方向に離間する第２素子主面および第２素子裏面を有し、電気的に互いに並列接続された複数の第２半導体素子をさらに備えており、
　前記複数の第１半導体素子と前記複数の第２半導体素子とは、電気的に直列接続されている、付記９に記載の半導体装置。
　付記１１．
　前記複数の第２半導体素子が搭載された第２導電部材をさらに備え、
　前記第１導電部材と前記第２導電部材とは、前記第２方向に離間しつつ並んでいる、付記１０に記載の半導体装置。
　付記１２．
　前記複数の第２半導体素子の各々は、前記第２素子主面に形成された第２主面電極と、前記第２素子裏面に形成された第２裏面電極とを含む、付記１１に記載の半導体装置。
　付記１３．
　前記複数の第２半導体素子の各々は、前記第２裏面電極が前記第２導電部材に接合されている、付記１２に記載の半導体装置。
　付記１４．
　前記第１導電部材と前記複数の第２半導体素子の各々における前記第２主面電極とを導通させる複数の接続部材をさらに備えている、付記１３に記載の半導体装置。
　付記１５．
　前記第２導電部材に導通する第２端子部と、
　前記第１導電部材に導通する第３端子部と、をさらに備えている、付記１４に記載の半導体装置。
　付記１６．
　前記パッド部は、前記厚さ方向に見て、前記第１導電部材と前記第２導電部材とに跨っている、付記１５に記載の半導体装置。
　付記１７．
　前記第１頂点および前記第２頂点は、前記厚さ方向に見て、前記第１導電部材に重なり、
　前記第３頂点は、前記厚さ方向に見て、前記第２導電部材に重なる、付記１６に記載の半導体装置。
　付記１８．
　前記第２端子部は、前記第１方向において前記第１端子部に並んでおり、かつ、前記第１方向に見て前記第１端子部に重なる、付記１６または付記１７のいずれかに記載の半導体装置。
　付記１９．
　前記複数の第１半導体素子および前記複数の第２半導体素子を覆う樹脂部材をさらに備え、
　前記第１端子部、前記第２端子部および前記第３端子部は、前記樹脂部材から露出する、付記１５ないし付記１８のいずれかに記載の半導体装置。
　付記２０．
　前記複数の第１半導体素子の各々は、前記第１主面電極から絶縁され、かつ、前記第１素子主面に形成された第１制御電極をさらに含み、前記第１制御電極に入力される第１駆動信号に応じて、前記第１主面電極と前記第１裏面電極とが導通し、
　前記複数の第２半導体素子の各々は、前記第２主面電極から絶縁され、かつ、前記第２素子主面に形成された第２制御電極をさらに含み、前記第２制御電極に入力される第２駆動信号に応じて、前記第２主面電極と前記第２裏面電極とが導通する、付記１２ないし付記１９のいずれかに記載の半導体装置。
　付記２１．
　前記第１導電部材および前記第２導電部材が搭載された絶縁基板をさらに備えている、付記１１ないし付記２０のいずれかに記載の半導体装置。
　付記２２．
　前記第２導電部材の電気抵抗率は、前記パッド部の電気抵抗率よりも小さい、付記１１ないし付記２１のいずれかに記載の半導体装置。

Ａ１～Ａ４：半導体装置　　　１０，２０：半導体素子
１０Ａ，２０Ａ：外方素子　　　１０Ｂ，２０Ｂ：内方素子
１０ａ，２０ａ：素子主面　　　１０ｂ，２０ｂ：素子裏面
１１，２１：主面電極　　　１２，２２：制御電極
１３，２３：裏面電極　　　１４，２４：絶縁膜
３０：支持基板　　　３１Ａ，３１Ｂ：絶縁基板
３１１：主面　　　３１２：裏面
３２Ａ，３２Ｂ：導電性基板　　　３２１：主面
３２２：裏面　　　３２０ａ：パッド部
３２０ｂ：連結部　　　３２０ｃ：第１部
３２０ｄ：第２部　　　３２０ｚ：当接端縁
３３Ａ，３３Ｂ：絶縁層　　　３４Ａ，３４Ｂ：ゲート層
３４１：帯状部　　　３４２：鉤状部
３５Ａ，３５Ｂ：検出層　　　３５１：帯状部
３５２：鉤状部　　　３６：絶縁基板
３６１：主面　　　３６２：裏面
３７Ａ，３７Ｂ：主面金属層　　　３８：裏面金属層
４１：入力端子　　　４１１：パッド部
４１２：端子部　　　４１９：ブロック材
４２：入力端子　　　４２１：パッド部
４２１ａ：当接端縁　　　４２２：端子部
４２３：連結部　　　４２４：第１部
４２４ａ：端縁　　　４２５：第２部
４２６：第３部　　　４２９：ブロック材
４３：出力端子　　　４３１：パッド部
４３２：端子部　　　４３９：ブロック材
４４Ａ，４４Ｂ：制御端子　　　４４１：パッド部
４４２：端子部　　　４５Ａ，４５Ｂ：検出端子
４５１：パッド部　　　４５２：端子部
５１：ゲートワイヤ　　　５２：検出ワイヤ
５３：第１接続ワイヤ　　　５４：第２接続ワイヤ
５５：リード板　　　５５１，５５２：接合部
５５９：ブロック材　　　６０：樹脂部材
６１：樹脂主面　　　６２：樹脂裏面
６３１：樹脂側面　　　６３２：樹脂側面
６３３：樹脂側面　　　６３４：樹脂側面
６５：凹部　　　Ｒ１，Ｒ２：閉領域
Ｌ１２，Ｌ２３，Ｌ３１，Ｌ４５，Ｌ５６，Ｌ６４：線分
Ｌ０，Ｌ９：垂直二等分線　　　Ｐ１，Ｐ４：第１頂点
Ｐ２，Ｐ５：第２頂点　　　Ｐ３，Ｐ６：第３頂点

Claims

　各々が厚さ方向に離間する第１素子主面および第１素子裏面を有し、電気的に互いに並列接続された複数の第１半導体素子と、
　前記複数の第１半導体素子に導通するパッド部と、
　前記パッド部に導通する第１端子部と、
を備えており、
　前記複数の第１半導体素子は、前記厚さ方向に見て、前記厚さ方向に直交する第１方向に沿って配列され、
　前記パッド部は、同一直線上にない第１頂点、第２頂点および第３頂点を、それぞれ２つずつ結んでできる３つの線分に囲まれた閉領域を含んで形成されており、
　前記第１頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の一方側において最も外側の第１半導体素子に重なり、
　前記第２頂点は、前記厚さ方向に見て、前記複数の第１半導体素子のうち前記第１方向の他方側において最も外側の第１半導体素子に重なり、
　前記第３頂点は、前記厚さ方向に見て、前記第１頂点と前記第２頂点とを結ぶ線分の垂直二等分線上に位置する、半導体装置。
　前記パッド部と前記第１端子部とを連結する連結部をさらに備えており、
　前記連結部は、前記パッド部に接する第１部を含み、
　前記第１部は、前記厚さ方向に見て、前記垂直二等分線に重なる、請求項１に記載の半導体装置。
　前記第１部は、互いに前記第１方向に離間し、かつ、各々が前記厚さ方向および前記第１方向に直交する第２方向に沿って延びる一対の端縁を有し、
　前記一対の端縁の各々は、前記厚さ方向に見て前記パッド部に繋がる、請求項２に記載の半導体装置。
　前記パッド部および前記第１部はそれぞれ、前記厚さ方向に見て矩形状であり、
　前記第１部は、前記パッド部よりも前記第１方向の寸法が小さい、請求項３に記載の半導体装置。
　前記複数の第１半導体素子は、前記厚さ方向に見て前記第１頂点に重なる第１半導体素子と前記厚さ方向に見て前記第２頂点に重なる第１半導体素子との間に位置し、かつ、前記垂直二等分線を挟んで隣り合う２つの内方素子を含み、
　前記一対の端縁の各々は、前記第２方向に見て、前記２つの内方素子の上に位置する、請求項３または請求項４のいずれかに記載の半導体装置。
　前記複数の第１半導体素子の各々は、前記厚さ方向に見て、一部が前記パッド部に重ならない、請求項３ないし請求項５のいずれか１つに記載の半導体装置。
　前記複数の第１半導体素子の各々は、前記第１素子主面に形成された第１主面電極と、前記第１素子裏面に形成された第１裏面電極と、を含み、
　前記パッド部は、前記厚さ方向において前記第１素子主面上に位置し、かつ、前記複数の第１半導体素子の各々の前記第１主面電極に導通する、請求項３ないし請求項６のいずれか１つに記載の半導体装置。
　前記複数の第１半導体素子が搭載された第１導電部材をさらに備え、
　前記複数の第１半導体素子の各々は、前記第１裏面電極が前記第１導電部材に接合されている、請求項７に記載の半導体装置。
　前記パッド部と前記第１端子部と前記連結部とは、各々が板状であり、かつ、一体的に形成されている、請求項８に記載の半導体装置。
　各々が前記厚さ方向に離間する第２素子主面および第２素子裏面を有し、電気的に互いに並列接続された複数の第２半導体素子をさらに備えており、
　前記複数の第１半導体素子と前記複数の第２半導体素子とは、電気的に直列接続されている、請求項９に記載の半導体装置。
　前記複数の第２半導体素子が搭載された第２導電部材をさらに備え、
　前記第１導電部材と前記第２導電部材とは、前記第２方向に離間しつつ並んでいる、請求項１０に記載の半導体装置。
　前記複数の第２半導体素子の各々は、前記第２素子主面に形成された第２主面電極と、前記第２素子裏面に形成された第２裏面電極とを含む、請求項１１に記載の半導体装置。
　前記複数の第２半導体素子の各々は、前記第２裏面電極が前記第２導電部材に接合されている、請求項１２に記載の半導体装置。
　前記第１導電部材と前記複数の第２半導体素子の各々における前記第２主面電極とを導通させる複数の接続部材をさらに備えている、請求項１３に記載の半導体装置。
　前記第２導電部材に導通する第２端子部と、
　前記第１導電部材に導通する第３端子部と、をさらに備えている、請求項１４に記載の半導体装置。
　前記パッド部は、前記厚さ方向に見て、前記第１導電部材と前記第２導電部材とに跨っている、請求項１５に記載の半導体装置。
　前記第１頂点および前記第２頂点は、前記厚さ方向に見て、前記第１導電部材に重なり、
　前記第３頂点は、前記厚さ方向に見て、前記第２導電部材に重なる、請求項１６に記載の半導体装置。
　前記第２端子部は、前記第１方向において前記第１端子部に並んでおり、かつ、前記第１方向に見て前記第１端子部に重なる、請求項１６または請求項１７のいずれかに記載の半導体装置。
　前記複数の第１半導体素子および前記複数の第２半導体素子を覆う樹脂部材をさらに備え、
　前記第１端子部、前記第２端子部および前記第３端子部は、前記樹脂部材から露出する、請求項１５ないし請求項１８のいずれか１つに記載の半導体装置。
　前記複数の第１半導体素子の各々は、前記第１主面電極から絶縁され、かつ、前記第１素子主面に形成された第１制御電極をさらに含み、前記第１制御電極に入力される第１駆動信号に応じて、前記第１主面電極と前記第１裏面電極とが導通し、
　前記複数の第２半導体素子の各々は、前記第２主面電極から絶縁され、かつ、前記第２素子主面に形成された第２制御電極をさらに含み、前記第２制御電極に入力される第２駆動信号に応じて、前記第２主面電極と前記第２裏面電極とが導通する、
請求項１２ないし請求項１９のいずれか１つに記載の半導体装置。
　前記第１導電部材および前記第２導電部材が搭載された絶縁基板をさらに備えている、請求項１１ないし請求項２０のいずれか１つに記載の半導体装置。
　前記第２導電部材の電気抵抗率は、前記パッド部の電気抵抗率よりも小さい、請求項１１ないし請求項２１のいずれか１つに記載の半導体装置。