WO2022145250A1 - 半導体装置 - Google Patents

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匡司 林口
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ローム株式会社
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    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Definitions

  • This disclosure relates to semiconductor devices.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • IGBTs Insulated Gate Bipolar Transistors
  • the power module described in Patent Document 1 includes a plurality of semiconductor elements, a plurality of connecting wires, a wiring layer, and a signal terminal.
  • Each semiconductor element is, for example, a MOSFET, and is driven on / off according to a drive signal input to the gate terminal.
  • the plurality of connecting wires connect the gate terminals of the plurality of semiconductor elements to the wiring layer.
  • the wiring layer is connected to the signal terminal.
  • the signal terminal is connected to the gate terminal of each of the plurality of semiconductor elements via the wiring layer and the plurality of connecting wires.
  • unexpected oscillation may occur in the drive signal (for example, gate voltage). If oscillation occurs in the drive signal, the circuit (semiconductor device) including the power semiconductor element may malfunction.
  • one object of the present disclosure is to provide a semiconductor device capable of suppressing oscillation of a drive signal.
  • Each of the semiconductor devices provided by the first aspect of the present disclosure has a first electrode, a second electrode and a third electrode, and the semiconductor device is described in response to a first drive signal input to the third electrode.
  • a plurality of first semiconductor elements whose on / off control is controlled between the first electrode and the second electrode are provided.
  • the semiconductor device includes a first control terminal to which the first drive signal is input, a first wiring portion to which the first control terminal is connected, and a second wiring portion separated from the first wiring portion.
  • a first connection member that conducts the first wiring portion and the second wiring portion, and a second connection that conducts the second wiring portion and the third electrode of any one of the plurality of first semiconductor elements. It is equipped with a member.
  • the first electrodes of each of the plurality of first semiconductor elements are electrically connected to each other, and the second electrodes of each of the plurality of first semiconductor elements are electrically connected to each other.
  • the semiconductor device provided by the second aspect of the present disclosure has a first electrode, a second electrode, and a third electrode, respectively, and in response to a drive signal input to the third electrode, the first electrode is used.
  • a plurality of semiconductor elements whose on / off control is controlled between the electrode and the second electrode are provided.
  • the semiconductor device includes a plurality of control terminals each to which the drive signal is input, a plurality of wiring portions conductive to the plurality of control terminals, and the plurality of control terminals joined to the plurality of control terminals, and the plurality of semiconductors.
  • It has a plurality of connecting members for connecting the third electrode of each element and the plurality of wiring portions, and a main surface and a back surface separated from each other in the thickness direction, and a plurality of wiring portions are formed on the main surface. It is equipped with an insulating substrate. Each of the plurality of control terminals extends in the direction in which the main surface faces in the thickness direction.
  • FIG. 1 is a perspective view showing a semiconductor device according to the first embodiment.
  • FIG. 2 is a perspective view of FIG. 1 in which the sealing member is omitted.
  • FIG. 3 is a partially enlarged view of a part of FIG. 2.
  • FIG. 4 is a partially enlarged view of a part of FIG. 2.
  • FIG. 5 is a plan view showing the semiconductor device according to the first embodiment, and is a view showing the sealing member by an imaginary line.
  • FIG. 6 is a plan view of FIG. 5 in which a plurality of terminals, a plurality of connecting members, and a sealing member are omitted.
  • FIG. 7 is a plan view of FIG. 6 in which a part of the wiring portion is omitted.
  • FIG. 8 is a plan view of FIG.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX of FIG.
  • FIG. 10 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII of FIG.
  • FIG. 13 is a partially enlarged view of a part of FIG. 12.
  • FIG. 14 is a partially enlarged view of a part of FIG. 12.
  • FIG. 15 is a plan view showing the semiconductor device according to the second embodiment, and is a view showing the sealing member by an imaginary line.
  • FIG. 16 is a plan view showing the semiconductor device according to the third embodiment, and is a view in which the sealing member is omitted.
  • FIG. 17 is a perspective view showing the semiconductor device according to the fourth embodiment.
  • FIG. 18 is a plan view showing the semiconductor device according to the fourth embodiment, and is a view in which a part of the case is omitted.
  • FIG. 19 is a cross-sectional view taken along the line XIX-XIX of FIG. 18, showing a part of the case as an imaginary line.
  • FIG. 20 is a plan view showing the semiconductor device according to the fifth embodiment, and is a view showing the sealing member by an imaginary line.
  • FIG. 21 is a perspective view showing the semiconductor device according to the sixth embodiment.
  • FIG. 22 is a plan view showing the semiconductor device according to the sixth embodiment, and is a view showing the sealing member by an imaginary line.
  • FIG. 23 is a cross-sectional view taken along the line XXIII-XXIII of FIG.
  • the semiconductor device A1 includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a support member 3, a plurality of insulating substrates 41 to 43, a plurality of wiring portions 511 to 514, 521 to 528, 531 to 534, and a plurality of. (Conducting metal member) 58, 59, a pair of control terminals 61, 62, a plurality of detection terminals 63 to 65, a plurality of side terminals 66, a plurality of connection members 7, and a sealing member 8.
  • the plurality of connecting members 7 are, for example, bonding wires, and include a plurality of connecting members 711,712,721 to 724,731 to 734 as shown in FIGS. 3 and 4.
  • FIG. 1 is a perspective view showing the semiconductor device A1.
  • FIG. 2 is a perspective view of FIG. 1 in which the sealing member 8 is omitted.
  • FIG. 3 is an enlarged view of a main part in which a part of FIG. 2 is enlarged.
  • FIG. 4 is an enlarged view of a main part in which a part of FIG. 2 is enlarged.
  • FIG. 5 is a plan view showing the semiconductor device A1, and the sealing member 8 is shown by an imaginary line (dashed-dotted line).
  • FIG. 6 is a plan view of FIG. 5 in which a pair of control terminals 61 and 62, a plurality of detection terminals 63 to 65, a plurality of side terminals 66, and a plurality of connection members 7 are omitted.
  • FIG. 6 is a plan view of FIG. 5 in which a pair of control terminals 61 and 62, a plurality of detection terminals 63 to 65, a plurality of side terminals 66, and a pluralit
  • FIG. 7 is a plan view of FIG. 6 in which the two insulating substrates 42, 43 and the plurality of wiring portions 512, 513, 521 to 528, 531 to 534 are omitted.
  • FIG. 8 is a plan view of FIG. 7 in which the insulating substrate 41 is omitted.
  • FIG. 9 is a cross-sectional view taken along the line IX-IX of FIG.
  • FIG. 10 is a cross-sectional view taken along the line XX of FIG.
  • FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG.
  • FIG. 12 is a cross-sectional view taken along the line XII-XII of FIG.
  • FIG. 13 is a partially enlarged view of a part of FIG. 12.
  • FIG. 14 is a partially enlarged view of a part of FIG. 12.
  • the z direction is, for example, the thickness direction of the semiconductor device A1.
  • the x direction is the left-right direction in the plan view (see FIG. 5) of the semiconductor device A1.
  • the y direction is the vertical direction in the plan view (see FIG. 5) of the semiconductor device A1.
  • the x direction is an example of the "first direction”
  • the y direction is an example of the "second direction”.
  • Each of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 is, for example, a MOSFET. Instead of the MOSFET, it may be another switching element such as a field effect transistor including a MISFET (Metal-Insulator-Semiconductor FET) or a bipolar transistor including an IGBT.
  • Each of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2 are configured by using a semiconductor material mainly composed of SiC (silicon carbide).
  • the semiconductor material is not limited to SiC, and may be Si (silicon), GaAs (gallium arsenide), GaN (gallium nitride), Ga 2 O 3 (gallium oxide), or the like.
  • each of the plurality of first semiconductor elements 1 has an element main surface 1a and an element back surface 1b.
  • the element main surface 1a and the element back surface 1b are separated from each other in the z direction.
  • the element main surface 1a faces the z2 direction, and the element back surface 1b faces the z1 direction.
  • the element main surface 1a is an example of the "first element main surface”
  • the element back surface 1b is an example of the "first element back surface”.
  • Each of the plurality of first semiconductor elements 1 has a first electrode 11, a second electrode 12, and a third electrode 13. As shown in FIG. 13, in each first semiconductor device 1, the first electrode 11 is formed on the back surface 1b of the device, and the second electrode 12 and the third electrode 13 are formed on the main surface 1a of the device. .. In the example in which each first semiconductor element 1 is a MOSFET, the first electrode 11 is a drain electrode, the second electrode 12 is a source electrode, and the third electrode 13 is a gate electrode.
  • a first drive signal for example, a gate voltage
  • the third electrode 13 gate electrode
  • each first semiconductor element 1 has a first electrode 11 (drain electrode) and a second electrode 12 (source electrode) according to a first drive signal (for example, a gate voltage) input to the third electrode 13 (gate electrode).
  • a first drive signal for example, a gate voltage
  • the interval is controlled on and off.
  • the first electrodes 11 for example, drain electrodes
  • the second electrodes 12 for example, source electrodes
  • each first semiconductor element 1 is bonded to the support member 3 (conductive plate 31) via the conductive bonding material 19.
  • the conductive bonding material 19 is made of, for example, solder, a metal paste material, or a sintered metal.
  • each of the plurality of second semiconductor elements 2 has an element main surface 2a and an element back surface 2b.
  • the element main surface 2a and the element back surface 2b are separated from each other in the z direction.
  • the element main surface 2a faces the z2 direction, and the element back surface 2b faces the z1 direction.
  • the element main surface 2a is an example of the “second element main surface”
  • the element back surface 2b is an example of the “second element back surface”.
  • Each of the plurality of second semiconductor elements 2 has a fourth electrode 21, a fifth electrode 22, and a sixth electrode 23.
  • the fourth electrode 21 is formed on the device back surface 2b, and the fifth electrode 22 and the sixth electrode 23 are formed on the element main surface 2a. ..
  • the fourth electrode 21 is a drain electrode
  • the fifth electrode 22 is a source electrode
  • the sixth electrode 23 is a gate electrode.
  • a second drive signal for example, a gate voltage
  • each second semiconductor element 2 performs a switching operation in response to the second drive signal.
  • each second semiconductor element 2 has a fourth electrode 21 (drain electrode) and a fifth electrode 22 (source) according to a second drive signal (for example, a gate voltage) input to the sixth electrode 23 (gate electrode).
  • a second drive signal for example, a gate voltage
  • the space between the electrodes) is controlled on and off.
  • the fourth electrodes 21 for example, drain electrodes
  • the fifth electrodes 22 for example, source electrodes
  • the plurality of second semiconductor elements 2 are arranged along the x direction.
  • the plurality of second semiconductor elements 2 are located in the y2 direction with respect to the plurality of first semiconductor elements 1.
  • each second semiconductor element 2 is bonded to the support member 3 (the conductive plate 32 described later) via the conductive bonding material 29.
  • the conductive joining material 29 is made of, for example, solder, a metal paste material, or a sintered metal.
  • the semiconductor device A1 is configured as, for example, a half-bridge type switching circuit.
  • the plurality of first semiconductor elements 1 form an upper arm circuit of the semiconductor device A1, and the plurality of second semiconductor elements 2 form a lower arm circuit of the semiconductor device A1.
  • the plurality of first semiconductor elements 1 are electrically connected in parallel to each other, and the plurality of second semiconductor elements 2 are electrically connected in parallel to each other. Further, each first semiconductor element 1 and each second semiconductor element 2 are electrically connected in series with each other.
  • the semiconductor device A1 includes four first semiconductor elements 1 and four second semiconductor elements 2 (see FIGS. 2 and 5). The number of the first semiconductor element 1 and the second semiconductor element 2 is not limited to this configuration, and is appropriately determined according to the performance required for the semiconductor device A1.
  • the support member 3 supports a plurality of first semiconductor elements 1 and a plurality of second semiconductor elements 2.
  • the support member 3 includes a pair of conductive plates 31, 32 and a pair of insulating plates 33, 34.
  • Each of the conductive plates 31 and 32 is made of a conductive material, and the conductive material is, for example, copper or a copper alloy.
  • Each of the conductive plates 31 and 32 may be, for example, a laminated body in which layers made of copper and layers made of molybdenum are alternately laminated in the z direction. In this case, both the surface layers of the conductive plates 31 and 32 in the z1 direction and the z2 direction are layers made of copper.
  • the conductive plate 31 is mounted with a plurality of first semiconductor elements 1 and supports them.
  • the conductive plate 31 conducts to the first electrode 11 (drain electrode) of each first semiconductor element 1. Therefore, the first electrode 11 of each of the plurality of first semiconductor elements 1 conducts with each other via the conductive plate 31.
  • the conductive plate 31 is, for example, a rectangular parallelepiped.
  • the dimension of the conductive plate 31 along the z direction is larger than the dimension of the insulating substrate 41 along the z direction.
  • the conductive plate 31 is an example of the “first mounting portion”.
  • the conductive plate 31 has a mounting surface 31a facing in the z2 direction.
  • Each of the first semiconductor elements 1 is joined to the mounting surface 31a, and the wiring portion 511 is joined to the mounting surface 31a.
  • the conductive plate 31 is joined to the insulating plate 33 via the joining material 319.
  • the joining material 319 may be conductive or insulating.
  • the conductive plate 32 is mounted with a plurality of second semiconductor elements 2 and supports them.
  • the conductive plate 32 conducts to the fourth electrode 21 (drain electrode) of each second semiconductor element 2. Therefore, the fourth electrode 21 of each of the plurality of second semiconductor elements 2 conducts with each other via the conductive plate 32.
  • the conductive plate 32 has, for example, a rectangular parallelepiped shape.
  • the dimension of the conductive plate 32 along the z direction is larger than the dimension of the insulating substrate 41 along the z direction.
  • the conductive plate 32 is an example of the “second mounting portion”.
  • the conductive plate 32 has a mounting surface 32a facing in the z2 direction.
  • Each of the second semiconductor elements 2 is joined to the mounting surface 32a, and the wiring portion 514 is joined to the mounting surface 32a.
  • the conductive plate 32 is joined to the insulating plate 34 via the bonding material 329.
  • the joining material 329 may be conductive or insulating.
  • the pair of insulating plates 33 and 34 are each made of an insulating material, and the insulating material is, for example, Al 2 O 3 .
  • each of the insulating plates 33 and 34 has a rectangular shape when viewed in the z direction (hereinafter, also referred to as “planar view”).
  • the insulating plate 33 supports the conductive plate 31.
  • the insulating plate 34 supports the conductive plate 32.
  • a plating layer may be formed on the surface of each of the insulating plates 33 and 34 to which the conductive plates 31 and 32 are joined.
  • the plating layer is made of, for example, silver or a silver alloy.
  • the insulating substrate 41 is made of an insulating material, for example, a glass epoxy resin. Instead of the glass epoxy resin, it may be composed of ceramics such as AlN (aluminum nitride), SiN (silicon nitride), and Al 2 O 3 (aluminum oxide).
  • the insulating substrate 41 is an example of the “first insulating substrate”.
  • the insulating substrate 41 has a main surface 411 and a back surface 412.
  • the main surface 411 and the back surface 412 are separated from each other in the z direction.
  • the main surface 411 faces the z2 direction, and the back surface 412 faces the z1 direction.
  • the main surface 411 is an example of the "first main surface”
  • the back surface 412 is an example of the "first back surface”.
  • the insulating substrate 41 includes a plurality of through holes 413, one through hole 414, a plurality of openings 415, and a plurality of openings 416.
  • each of the plurality of through holes 413 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z direction.
  • a metal member 59 is inserted into each through hole 413.
  • the inner surface of the through hole 413 is not in contact with the metal member 59. Unlike this configuration, the inner surface of each through hole 413 may be in contact with the metal member 59.
  • "inserted" means that a certain member (for example, each metal member 59) is in a through hole (for example, each through hole 413), and a certain member is formed on the inner surface of the through hole. It is not limited whether it is in contact or not.
  • An insulating member different from the insulating substrate 41 may be formed in the gap between the metal member 59 and the through hole 413.
  • the through hole 414 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z direction. As shown in FIG. 7, a metal member 58 is inserted into the through hole 414. In the illustrated example, the inner surface of the through hole 414 is in contact with the metal member 58 (see FIG. 7), but may not be in contact with it.
  • each opening 415 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z direction, respectively. As shown in FIG. 7, each opening 415 surrounds a corresponding first semiconductor device 1 in a plan view. Each opening 415 is an example of a "first opening”.
  • each of the plurality of openings 416 penetrates the insulating substrate 41 from the main surface 411 to the back surface 412 in the z direction. As shown in FIG. 7, each opening 416 surrounds a corresponding second semiconductor device 2 in plan view. Each opening 416 is an example of a "second opening”.
  • Each of the plurality of insulating substrates 42 and 43 is made of an insulating material, and for example, like the insulating substrate 41, it is made of a glass epoxy resin.
  • the insulating substrates 42 and 43 may be made of ceramics such as AlN (aluminum nitride), SiN (silicon nitride), and Al 2 O 3 (aluminum oxide) instead of the glass epoxy resin.
  • Each of the insulating substrates 42, 43 is, for example, a plate material having a rectangular shape in a plan view.
  • the plurality of insulating substrates 42 are arranged along the x direction.
  • the plurality of insulating substrates 42 are arranged so as to be offset from each first semiconductor element 1 in the x direction.
  • each insulating substrate 42 is located closer to the control terminal 61 and the detection terminal 63 with respect to the corresponding first semiconductor element 1 in the x direction. It is out of alignment.
  • Each insulating substrate 42 is an example of a "second insulating substrate".
  • Each insulating substrate 42 has a main surface 421 and a back surface 422, as shown in FIGS. 9 and 11. The main surface 421 and the back surface 422 are separated from each other in the z direction.
  • the main surface 421 faces the z2 direction, and the back surface 422 faces the z1 direction.
  • the back surface 422 of each insulating substrate 42 faces the main surface 411.
  • the main surface 421 is an example of the "second main surface”
  • the back surface 422 is an example of the "second back surface”.
  • the plurality of insulating substrates 43 are arranged along the x direction. Each of the plurality of insulating substrates 43 is arranged so as to be offset from each second semiconductor element 2 in the x direction. In the example shown in FIG. 5 (see also FIGS. 4 and 6), each insulating substrate 43 is located closer to the control terminal 62 and the detection terminal 64 with respect to the corresponding second semiconductor element 2 in the x direction. It is out of alignment. Each insulating substrate 43 is an example of a “third insulating substrate”. Each insulating substrate 43 has a main surface 431 and a back surface 432 as shown in FIGS. 10 and 11. The main surface 431 and the back surface 432 are separated from each other in the z direction.
  • the main surface 431 faces the z2 direction, and the back surface 432 faces the z1 direction.
  • the back surface 432 of each insulating substrate 43 faces the main surface 411.
  • the main surface 431 is an example of the "third main surface”
  • the back surface 432 is an example of the "third back surface”.
  • the plurality of wiring portions 511 to 514, 521 to 528, 531 to 534 are a part of the support member 3 (conductive plates 31, 32), a plurality of metal members 58, 59, and a plurality of connection members 711, 712, 721 to 724. , 731 to 734 together form a conduction path in the semiconductor device A1.
  • the plurality of wiring portions 511 to 514, 521 to 528, 531 to 534 are separated from each other.
  • the plurality of wiring portions 511 to 514, 521 to 528, 531 to 534 are made of, for example, copper or a copper alloy.
  • each wiring portion 511 to 514, 521 to 528, 531 to 534 are the specifications of the semiconductor device A1 (rated current and allowable current, rated voltage and withstand voltage, internal inductance of the entire device). And the size of the device, etc.) will be changed as appropriate.
  • the plurality of wiring portions 511 to 514 form a conduction path for the main current in the semiconductor device A1.
  • the wiring unit 511 and the wiring unit 512 overlap each other in a plan view (see FIGS. 6 and 9), and the wiring unit 513 and the wiring unit 514 overlap each other (see FIGS. 6 and 10).
  • the wiring portion 511 is formed on the back surface 412 of the insulating substrate 41. As shown in FIGS. 9 and 11 to 13, the wiring portion 511 is joined to the mounting surface 31a of the conductive plate 31. The wiring portion 511 conducts to the first electrode 11 (drain electrode) of each of the plurality of first semiconductor elements 1 via the conductive plate 31.
  • the wiring portion 511 includes a plurality of openings 511a and at least one through hole 511b, as shown in FIGS. 8, 12, and 13. As shown in FIGS. 12 and 13, the plurality of openings 511a each penetrate in the z direction. As can be seen from FIGS. 12 and 13, the plurality of openings 511a each overlap the plurality of openings 415 of the insulating substrate 41 in a plan view. As shown in FIG. 8, each opening 511a surrounds a corresponding first semiconductor device 1 in a plan view.
  • the through hole 511b penetrates the wiring portion 511 in the z direction. As shown in FIG. 8, a metal member 58 is fitted in the through hole 511b.
  • the wiring portion 512 is formed on the main surface 411 of the insulating substrate 41. As will be understood from FIGS. 5 and 6, the wiring portion 512 conducts to the fifth electrode 22 (source electrode) of each second semiconductor element 2 via the plurality of connecting members 712. The wiring portion 512 is formed so as to avoid a plurality of first semiconductor elements 1 in a plan view.
  • the wiring portion 513 is formed on the main surface 411 of the insulating substrate 41.
  • the wiring unit 513 is located in the y1 direction with respect to the wiring unit 512 in a plan view.
  • the wiring portion 513 conducts to the second electrode 12 (source electrode) of each first semiconductor element 1 via the plurality of connecting members 711. Further, the wiring portion 513 conducts to the fourth electrode 21 (drain electrode) of each second semiconductor element 2 via the wiring portion 514 and each metal member 59 according to the configuration described in detail later.
  • the wiring portion 513 is formed so as to avoid a plurality of second semiconductor elements 2 in a plan view.
  • the wiring portion 513 includes a plurality of through holes 513a.
  • each of the through holes 513a is fitted with a plurality of metal members 59, one for each.
  • the inner surface of each through hole 513a is in contact with the metal member 59.
  • “fitted” means that a member (for example, each metal member 59) is in a through hole (for example, each through hole 513a), and the member is in contact with the inner surface of the through hole. Is what you are doing. That is, the "fitted" state corresponds to the "inserted” state in contact with the inner surface of the through hole.
  • each through hole 513a is circular in a plan view (see FIG. 6), but is appropriately changed depending on the shape of each metal member 59.
  • the wiring portion 514 is formed on the back surface 412 of the insulating substrate 41.
  • the wiring portion 514 is joined to the mounting surface 32a of the conductive plate 32 as shown in FIGS. 8, 10 to 12, and 14.
  • the wiring portion 514 conducts to the fourth electrode 21 (drain electrode) of each of the plurality of second semiconductor elements 2 via the conductive plate 32. Further, the wiring portion 514 conducts to the second electrode 12 (source electrode) of each first semiconductor element 1 via the wiring portion 513 and the metal member 59 according to the configuration described in detail later.
  • the wiring portion 514 includes a plurality of openings 514a and a plurality of through holes 514b, as shown in FIGS. 8, 11, 12, and 14. As shown in FIG. 12, each of the plurality of openings 514a penetrates in the z direction. As can be seen from FIGS. 12 and 14, the plurality of openings 514a each overlap the plurality of openings 416 of the insulating substrate 41 in a plan view. As shown in FIG. 8, each opening 514a surrounds a corresponding second semiconductor device 2 in a plan view. As shown in FIG. 11, each of the plurality of through holes 514b penetrates the wiring portion 514 in the z direction. In a plan view, the plurality of through holes 514b each overlap the plurality of through holes 513a of the wiring portion 513. A metal member 59 is fitted in each through hole 514b.
  • the wiring unit 511 includes a first power terminal unit 501 located at the end on the x2 direction side.
  • the first power terminal portion 501 is conductive to the first electrode 11 (drain electrode) of each of the plurality of first semiconductor elements 1.
  • the wiring portion 512 includes a second power terminal portion 502 located at the end on the x2 direction side.
  • the second power terminal portion 502 conducts to the fifth electrode 22 (source electrode) of each of the plurality of second semiconductor elements 2.
  • the wiring unit 513 includes a third power terminal unit 503 located at the end on the x2 direction side.
  • the third power terminal portion 503 conducts to the second electrode 12 (source electrode) of each of the plurality of first semiconductor elements 1 and the fourth electrode 21 (drain electrode) of each of the plurality of second semiconductor elements 2.
  • the wiring portion 514 includes a fourth power terminal portion 504 located at the end on the x2 direction side. The fourth power terminal portion 504 conducts to the second electrode 12 (source electrode) of each of the plurality of first semiconductor elements 1 and the fourth electrode 21 (drain electrode) of each of the plurality of second semiconductor elements 2.
  • the first power terminal portion 501, the second power terminal portion 502, the third power terminal portion 503, and the fourth power terminal portion 504 are separated from each other, and each is exposed from the sealing member 8.
  • the surfaces of the first power terminal portion 501, the second power terminal portion 502, the third power terminal portion 503, and the fourth power terminal portion 504 are each plated.
  • the first power terminal portion 501 and the second power terminal portion 502 overlap each other in a plan view.
  • the third power terminal portion 503 and the fourth power terminal portion 504 overlap each other in a plan view.
  • the semiconductor device A1 includes a third power terminal unit 503 and a fourth power terminal unit 504, but unlike this configuration, any one of the third power terminal unit 503 and the fourth power terminal unit 504. Only one may be included.
  • the first power terminal unit 501 and the second power terminal unit 502 are connected to, for example, an external DC power supply, and a power supply voltage (DC voltage) is applied.
  • the first power terminal portion 501 is a P terminal connected to the positive electrode of the DC power supply
  • the second power terminal portion 502 is an N terminal connected to the negative electrode of the DC power supply.
  • the DC voltage applied to the first power terminal unit 501 and the second power terminal unit 502 is converted into an AC voltage by each switching operation of the plurality of first semiconductor elements 1 and each switching operation of the plurality of second semiconductor elements 2. Will be done.
  • the converted voltage (AC voltage) is output from the third power terminal unit 503 and the fourth power terminal unit 504, respectively.
  • the plurality of wiring units 521 to 525 and 531 to 534 form a conduction path for control signals in the semiconductor device A1.
  • the wiring portion 521 is formed on the main surface 411 of the insulating substrate 41. As shown in FIG. 5, the wiring unit 521 is connected to the control terminal 61.
  • the wiring unit 521 is an example of the “first wiring unit”.
  • the wiring portion 521 includes a pad portion 521a, a band-shaped portion 521b, and a connecting portion 521c.
  • the pad portion 521a is a portion of the wiring portion 521 to which the control terminal 61 is joined.
  • the band-shaped portion 521b extends along the x direction in a plan view.
  • the band-shaped portion 521b is located on one side in the x direction (the side in the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 521a.
  • the band-shaped portion 521b is an example of the “first band-shaped portion”.
  • the connecting portion 521c connects the pad portion 521a and the strip-shaped portion 521b.
  • the wiring portion 522 is formed on the main surface 411 of the insulating substrate 41. As shown in FIG. 5, the wiring unit 522 is connected to the control terminal 62.
  • the wiring unit 522 is an example of the "fifth wiring unit".
  • the wiring portion 522 includes a pad portion 522a, a band-shaped portion 522b, and a connecting portion 523c.
  • the pad portion 522a is a portion of the wiring portion 522 to which the control terminal 62 is joined.
  • the band-shaped portion 522b extends along the x direction in a plan view.
  • the band-shaped portion 522b is located on one side in the x direction (the side in the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 522a.
  • the band-shaped portion 522b is an example of the “third band-shaped portion”.
  • the connecting portion 522c connects the pad portion 522a and the strip-shaped portion 522b.
  • the wiring portion 523 is formed on the main surface 411 of the insulating substrate 41. As shown in FIG. 5, the wiring unit 523 is connected to the detection terminal 63.
  • the wiring unit 523 is an example of the "third wiring unit”.
  • the wiring portion 523 includes a pad portion 523a, a band-shaped portion 523b, and a connecting portion 523c.
  • the pad portion 523a is a portion of the wiring portion 523 to which the detection terminal 63 is joined.
  • the band-shaped portion 523b extends along the x direction in a plan view.
  • the band-shaped portion 523b is located on one side in the x direction (the side in the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 523a.
  • the band-shaped portion 523b is an example of the “second band-shaped portion”.
  • the connecting portion 523c connects the pad portion 523a and the strip-shaped portion 523b.
  • the wiring portion 524 is formed on the main surface 411 of the insulating substrate 41. As shown in FIG. 5, the wiring unit 524 is connected to the detection terminal 64.
  • the wiring unit 524 is an example of the "seventh wiring unit”.
  • the wiring portion 524 includes a pad portion 524a, a band-shaped portion 524b, and a connecting portion 524c.
  • the pad portion 524a is a portion of the wiring portion 524 to which the detection terminal 64 is joined.
  • the strip 524b extends along the x direction in plan view.
  • the band-shaped portion 524b is located on one side in the x direction (the side in the x2 direction in the examples shown in FIGS. 5 and 6) with respect to the pad portion 524a.
  • the band-shaped portion 524b is an example of the “fourth band-shaped portion”.
  • the connecting portion 524c connects the pad portion 524a and the strip-shaped portion 524b.
  • a plurality of second semiconductor elements 2 are arranged rather than a plurality of first semiconductor elements 1 in the y direction. It is located on the opposite side of the side (that is, in the y2 direction).
  • the strip-shaped portion 521b and the strip-shaped portion 523b are arranged so that their longitudinal directions are parallel to each other.
  • the strip-shaped portion 523b is located opposite to the side where the plurality of first semiconductor elements 1 are arranged (that is, in the y2 direction) with respect to the strip-shaped portion 521b (see FIGS. 5 and 6).
  • the positional relationship between the band-shaped portion 521b and the band-shaped portion 523b may be opposite.
  • the plurality of insulating substrates 42 are arranged on the strip-shaped portion 521b and the strip-shaped portion 523b, respectively, and straddle them.
  • a plurality of first semiconductor elements 1 are arranged rather than a plurality of second semiconductor elements 2 in the y direction. It is located on the opposite side of the side (that is, in the y1 direction).
  • the strip-shaped portion 522b and the strip-shaped portion 524b are arranged so that their longitudinal directions are parallel to each other.
  • the band-shaped portion 524b is located opposite to the side where the plurality of second semiconductor elements 2 are arranged (that is, in the y1 direction) with respect to the band-shaped portion 522b (see FIGS. 5 and 6).
  • the positional relationship between the band-shaped portion 522b and the band-shaped portion 524b may be opposite.
  • the plurality of insulating substrates 43 are arranged on the strip-shaped portion 522b and the strip-shaped portion 524b, respectively, and straddle them.
  • the wiring portion 525 is formed on the main surface 411 of the insulating substrate 41. As shown in FIG. 5, the wiring unit 525 is connected to the detection terminal 65. As shown in FIG. 6, a through hole 525a is formed in the wiring portion 525. The through hole 525a penetrates the wiring portion 525 in the z direction. A metal member 58 is fitted in the through hole 525a.
  • Each of the plurality of wiring portions 526 and 527 is formed on the main surface 411 of the insulating substrate 41.
  • Each of the plurality of wiring portions 526 is formed in a region of the main surface 411 sandwiched between two first semiconductor elements 1 adjacent to each other in the x direction in a plan view.
  • Each of the plurality of wiring portions 527 is formed in a region of the main surface 411 sandwiched between two second semiconductor elements 2 adjacent to each other in the x direction in a plan view.
  • each wiring portion 526,527 has a rectangular shape in a plan view (see FIGS. 5 and 6), but the present disclosure is not limited thereto.
  • Each wiring portion 526 may be integrally formed with the wiring portion 512, or each wiring portion 527 may be integrally formed with the wiring portion 513.
  • the plurality of wiring portions 526 and 527 are not electrically connected to any of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2, respectively.
  • Each of the plurality of wiring portions 528 is formed on the main surface 411 of the insulating substrate 41. Each of the plurality of wiring portions 528 is formed in the vicinity of the end edge in the y direction of the main surface 411.
  • the plurality of wiring units 528 are arranged in either the y2 direction from the wiring unit 523 or the y1 direction from the wiring unit 524 in the y direction. As shown in FIG. 5, each wiring portion 528 is connected to each side terminal 66. In the semiconductor device A1, the plurality of wiring portions 528 are not electrically connected to any of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2, respectively.
  • each wiring portion 531 is formed on the main surface 421 of the plurality of insulating substrates 42, respectively. As will be understood from FIGS. 5 and 6, each wiring portion 531 conducts to the third electrode 13 (gate electrode) of the corresponding first semiconductor element 1 via the corresponding one connecting member 721. .. Further, each wiring unit 531 conducts to the wiring unit 521 via one corresponding connection member 731. Each wiring unit 531 is an example of a "second wiring unit".
  • each wiring portion 532 is each formed on the main surface 431 of the plurality of insulating substrates 43. As will be understood from FIGS. 5 and 6, each wiring portion 532 conducts to the sixth electrode 23 (gate electrode) of the corresponding second semiconductor element 2 via the corresponding one connecting member 722. .. Further, each wiring unit 532 conducts to the wiring unit 522 via one corresponding connection member 732. Each wiring unit 532 is an example of the "sixth wiring unit".
  • each wiring unit 533 conducts to the second electrode 12 (source electrode) of the corresponding first semiconductor element 1 via the corresponding one connecting member 723. .. Further, each wiring unit 533 conducts to the wiring unit 523 via one corresponding connection member 733.
  • Each wiring unit 533 is an example of the "fourth wiring unit”.
  • each wiring unit 534 conducts to the fifth electrode 22 (source electrode) of the corresponding second semiconductor element 2 via the corresponding one connecting member 724. .. Further, each wiring unit 534 conducts to the wiring unit 524 via one corresponding connection member 734.
  • Each wiring unit 534 is an example of the "eighth wiring unit”.
  • each of the plurality of metal members 59 penetrates the insulating substrate 41 in the z direction and conducts the wiring portion 513 and the wiring portion 514.
  • Each metal member 59 is, for example, columnar.
  • the plan view shape of each metal member 59 is circular (see FIGS. 5 to 8), but the plan view shape of each metal member 59 is not circular but elliptical or polygonal. May be good.
  • the constituent material of each metal member 59 is, for example, copper or a copper alloy.
  • the plurality of metal members 59 are fitted into the through holes 513a of the wiring portion 513 and the through holes 514b of the wiring portion 514, and are fitted into the through holes 413 of the insulating substrate 41. It is inserted in.
  • Each metal member 59 is in contact with the inner surface of the through hole 513a or the inner surface of the through hole 514b.
  • Each metal member 59 is supported by being fitted into the through hole 513a or the through hole 514b. At this time, if there is a gap between the metal member 59 and the inner surface of the through hole 513a and between the metal member 59 and the inner surface of the through hole 514b, it is advisable to pour solder into this gap.
  • the gap is filled with solder, and each metal member 59 is fixed to the wiring portion 513 and the wiring portion 514.
  • solder can also be filled in the gap between the metal member 59 and the inner surface of the through hole 413 of the insulating substrate 41.
  • the metal member 58 penetrates the insulating substrate 41 in the z direction and conducts the wiring portion 511 and the wiring portion 525.
  • the metal member 58 is, for example, columnar.
  • the plan view shape of the metal member 58 is circular (see FIGS. 6 to 8), but the plan view shape of the metal member 58 may be elliptical or polygonal instead of circular. ..
  • the constituent material of the metal member 58 is, for example, copper or a copper alloy.
  • the metal member 58 is fitted into the through hole 525a of the wiring portion 525 or the through hole 511b of the wiring portion 511, and is also inserted into the through hole 414 of the insulating substrate 41.
  • the metal member 58 is in contact with the inner surface of the through hole 525a, the inner surface of the through hole 511b, or the inner surface of the through hole 414, respectively.
  • the metal member 58 is supported by being fitted into through holes 525a, 511b, 414. At this time, if there is a gap between the metal member 58 and the inner surfaces of the through holes 525a, 511b, 414, it is advisable to pour solder into this gap. As a result, the gap is filled with solder, and the metal member 58 is fixed to each wiring portion 511, 525 and the insulating substrate 41.
  • each first semiconductor element 1 is formed by each opening 415 of the insulating substrate 41, each opening 511a of the wiring portion 511, and a conductive plate 31. It is housed in a depression.
  • the element main surface 1a of each first semiconductor element 1 overlaps with either the insulating substrate 41 or the wiring portion 511 when viewed in a direction orthogonal to the z direction (for example, the y direction), but the wiring portion It may overlap with 521. In any case, each first semiconductor element 1 does not protrude upward in the z direction (z2 direction) from the wiring portion 521.
  • FIGS. 12 and 13 each first semiconductor element 1 is formed by each opening 415 of the insulating substrate 41, each opening 511a of the wiring portion 511, and a conductive plate 31. It is housed in a depression.
  • the element main surface 1a of each first semiconductor element 1 overlaps with either the insulating substrate 41 or the wiring portion 511 when viewed in a direction orthogonal to the z direction (for example, the
  • each second semiconductor element 2 is formed in a recess formed by each opening 416 of the insulating substrate 41, each opening 514a of the wiring portion 514, and the conductive plate 32. It is contained.
  • the element main surface 2a of each second semiconductor element 2 overlaps with either the insulating substrate 41 or the wiring portion 514 when viewed in a direction orthogonal to the z direction (for example, the y direction), but the wiring portion It may overlap with 522. In any case, each second semiconductor element 2 does not protrude upward in the z direction (z2 direction) from the wiring portion 522.
  • the plurality of control terminals 61 and 62, the plurality of detection terminals 63 to 65, and the plurality of side terminals 66 are each made of a conductive material.
  • This conductive material is, for example, copper or a copper alloy.
  • the control terminal 61 conducts to the third electrode 13 (gate electrode) of each first semiconductor element 1.
  • a first drive signal for controlling the switching operation of each first semiconductor element 1 is input to the control terminal 61.
  • the control terminal 61 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8. The portion of the control terminal 61 covered with the sealing member 8 is joined to the pad portion 521a of the wiring portion 521.
  • An external control device (for example, a gate driver) is connected to a portion of the control terminal 61 exposed from the sealing member 8, and a first drive signal (gate voltage) is input from the control device.
  • the control terminal 61 is an example of the “first control terminal”.
  • the control terminal 62 conducts to the sixth electrode 23 (gate electrode) of each second semiconductor element 2.
  • a second drive signal for controlling the switching operation of each second semiconductor element 2 is input to the control terminal 62.
  • the control terminal 62 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8.
  • the portion of the control terminal 62 covered with the sealing member 8 is joined to the pad portion 522a of the wiring portion 522.
  • the external control device is connected to the portion of the control terminal 62 exposed from the sealing member 8, and the second drive signal (gate voltage) is input from the control device.
  • the control terminal 62 is an example of a “second control terminal”.
  • the detection terminal 63 conducts to the second electrode 12 (source electrode) of each first semiconductor element 1.
  • the detection terminal 63 outputs a first detection signal indicating a conduction state of each first semiconductor element 1.
  • the voltage (voltage corresponding to the source current) applied to the second electrode 12 of each first semiconductor element 1 is output from the detection terminal 63 as the first detection signal.
  • the detection terminal 63 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8.
  • the portion of the detection terminal 63 covered with the sealing member 8 is joined to the pad portion 523a of the wiring portion 523.
  • the external control device is connected to the portion of the detection terminal 63 exposed from the sealing member 8, and the first detection signal is output to the control device.
  • the detection terminal 63 is an example of the “first detection terminal”.
  • the detection terminal 64 conducts to the fifth electrode 22 (source electrode) of each second semiconductor element 2.
  • the detection terminal 64 outputs a second detection signal indicating a conduction state of each second semiconductor element 2.
  • the voltage (voltage corresponding to the source current) applied to the fifth electrode 22 of each second semiconductor element 2 is output from the detection terminal 64 as the second detection signal.
  • the detection terminal 64 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8.
  • the portion of the detection terminal 64 covered by the sealing member 8 is joined to the pad portion 524a of the wiring portion 524.
  • the external control device is connected to the portion of the detection terminal 64 exposed from the sealing member 8, and the second detection signal is output to the control device.
  • the detection terminal 64 is an example of a “second detection terminal”.
  • the detection terminal 65 conducts to the first electrode 11 (drain electrode) of each first semiconductor element 1.
  • the detection terminal 65 outputs a voltage (voltage corresponding to the drain current) applied to the first electrode 11 of each first semiconductor element 1.
  • the detection terminal 65 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8. The portion of the detection terminal 65 covered with the sealing member 8 is joined to the wiring portion 525.
  • the portion exposed from the sealing member 8 is connected to the external control device, and the voltage (drain current) applied to the first electrode 11 of each first semiconductor element 1 is connected to the control device. Corresponding voltage) is output.
  • the plurality of side terminals 66 do not conduct to any of the plurality of first semiconductor elements 1 and the plurality of second semiconductor elements 2, respectively.
  • Each of the plurality of side terminals 66 includes a portion covered with the sealing member 8 and a portion exposed from the sealing member 8.
  • the portion covered by the sealing member 8 is joined to any of the plurality of wiring portions 528.
  • the portion exposed from the sealing member 8 protrudes from the sealing member 8 in the y direction.
  • the semiconductor device A1 includes a plurality of side terminals 66, but may not include the plurality of side terminals 66. In this case, the semiconductor device A1 does not have to include a plurality of wiring portions 528.
  • Each of the plurality of connecting members 7 conducts two portions separated from each other.
  • the plurality of connecting members 7 includes a plurality of connecting members 711,712, 721 to 724, and 731 to 734.
  • Each of the plurality of connecting members 7 is, for example, a bonding wire.
  • a part of the plurality of connecting members 7 (for example, the plurality of connecting members 711 and 712) may be a metal plate material instead of the bonding wire.
  • Each constituent material of the plurality of connecting members 7 may be either gold, aluminum or copper.
  • the plurality of connecting members 711 are joined to the second electrode 12 (source electrode) of each of the plurality of first semiconductor elements 1 and the wiring portion 513 to conduct them.
  • the connecting member 711 may be joined to the upper surface of a plurality of metal members 59 instead of the wiring portion 513.
  • the connecting member 712 is joined to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2 and the wiring portion 512 to conduct them.
  • each connecting member 721 extends in the x direction from the joint portion with each third electrode 13 toward the joint portion with each wiring portion 531 so as to approach the control terminal 61 (FIG. 5). reference).
  • Each connecting member 721 is an example of a "second connecting member”.
  • each connecting member 722 extends from the joint portion with each sixth electrode 23 toward the joint portion with each wiring portion 532 toward the control terminal 62 in the x direction (FIG. 5). reference).
  • Each connecting member 722 is an example of the "sixth connecting member”.
  • each connecting member 723 extends from the joint portion with each second electrode 12 toward the joint portion with each wiring portion 533 toward the detection terminal 63 in the x direction (FIG. 5). reference).
  • Each connecting member 723 is an example of a "fourth connecting member”.
  • each connecting member 724 extends from the joint portion with each fifth electrode 22 toward the joint portion with each wiring portion 534 toward the detection terminal 64 in the x direction (FIG. 5). reference).
  • Each connecting member 724 is an example of the "eighth connecting member”.
  • each connecting member 731 extends away from the control terminal 61 from the joint portion with each wiring portion 531 toward the joint portion with the wiring portion 521 in the x direction (see FIG. 5). ..
  • Each connecting member 731 extends along the x direction in a plan view.
  • Each connecting member 731 is an example of a "first connecting member".
  • each connecting member 732 extends from the joint portion with each wiring portion 532 toward the joint portion with the wiring portion 522 away from the control terminal 62 in the x direction (see FIG. 5). ..
  • Each connecting member 732 extends along the x direction in a plan view.
  • Each connecting member 732 is an example of a "fifth connecting member".
  • each connecting member 733 extends away from the detection terminal 63 from the joint portion with each wiring portion 533 toward the joint portion with the wiring portion 523 in the x direction (see FIG. 5). ..
  • Each connecting member 733 extends along the x direction in a plan view.
  • Each connecting member 733 is an example of a "third connecting member".
  • each connecting member 734 extends away from the detection terminal 64 from the joint portion with each wiring portion 534 toward the joint portion with the wiring portion 524 in the x direction (see FIG. 5). ..
  • Each connecting member 734 extends along the x direction in plan view.
  • Each connecting member 734 is an example of a "seventh connecting member".
  • the sealing member 8 includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a part of a support member 3, a plurality of insulating substrates 41 to 43, and a part of a plurality of wiring portions 511 to 514. 521 to 528, 531 to 534, a part of a pair of control terminals 61, 62, a part of a plurality of detection terminals 63 to 65, a part of a plurality of side terminals 66, and a plurality of Covers the connecting member 7.
  • the sealing member 8 is made of an insulating resin material such as an epoxy resin. As shown in FIG. 5, the sealing member 8 has a rectangular shape in a plan view.
  • the sealing member 8 has a resin main surface 81, a resin back surface 82, and a plurality of resin side surfaces 831 to 834.
  • the resin main surface 81 and the resin back surface 82 are separated from each other in the z direction.
  • the resin main surface 81 faces the z2 direction
  • the resin back surface 82 faces the z1 direction.
  • the resin side surface 831 and the resin side surface 832 are separated from each other in the x direction.
  • the resin side surface 831 faces the x1 direction
  • the resin side surface 832 faces the x2 direction.
  • the pair of control terminals 61 and 62 and the plurality of detection terminals 63 to 65 each project from the resin side surface 831. As shown in FIGS. 5, 11 and 12, the resin side surface 833 and the resin side surface 834 are separated from each other in the y direction. The resin side surface 833 faces the y1 direction, and the resin side surface 834 faces the y2 direction. Each of the plurality of side terminals 66 protrudes from either the resin side surface 833 or the resin side surface 834.
  • the sealing member 8 has notches formed on the resin side surface 832 from the resin main surface 81 and the resin back surface 82, respectively. Due to the notch, as shown in FIGS. 1, 5, 9 and 10, the first power terminal portion 501, the second power terminal portion 502, the third power terminal portion 503 and the fourth power terminal portion 504 are respectively. , Exposed from the sealing member 8.
  • the effects of the semiconductor device A1 are as follows.
  • the wiring unit 531 is interposed in the conduction path between the wiring unit 521 to which the control terminal 61 is connected and the third electrode 13 of each first semiconductor element 1. According to this configuration, the distance of the conduction path from the third electrode 13 to the control terminal 61 can be extended as compared with the case where the connection member 721 is directly connected to the wiring portion 521. Therefore, since the transmission path of the first drive signal from the control terminal 61 to each first semiconductor element 1 can be lengthened, the inductance component in the transmission path can be increased. As a result, the semiconductor device A1 can suppress the oscillation of the first drive signal.
  • a plurality of first semiconductor elements 1 are arranged along the x direction. Further, the control terminal 61 is arranged on one side in the x direction (in the example of FIG. 5, the side in the x1 direction) with respect to the plurality of first semiconductor elements 1.
  • the connecting member 721 is directly connected to the wiring portion 521 instead of the wiring portion 531 with respect to the first semiconductor element 1 located on the most one side in the x direction
  • the third electrode 13 of the first semiconductor element 1 is used.
  • the conduction path to the control terminal 61 tends to be short. That is, the oscillation of the first drive signal is likely to occur due to the arrangement of the plurality of first semiconductor elements 1 and the arrangement of the control terminals 61.
  • the wiring portion 531 is interposed in the conduction path between the third electrode 13 and the control terminal 61, and the third electrode 13 to the control terminal 61. Prolonging the distance of the conduction path is effective in suppressing the oscillation of the first drive signal input to the first semiconductor element 1.
  • the semiconductor device A1 includes one wiring unit 531 for each first semiconductor element 1, and each first semiconductor element 1 conducts to the wiring unit 521 via the wiring unit 531.
  • two wiring portions 531 are interposed in the conduction path between the third electrodes 13 of each of the two arbitrary first semiconductor elements 1. Therefore, the distance of the conduction path between the two arbitrary third electrodes 13 can be extended as compared with the case where the connecting member 721 is directly connected to the wiring portion 521.
  • the connecting member 721 is directly connected to the wiring portion 521.
  • the parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel can be suppressed.
  • Parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel is suppressed by equalizing the conduction path from the first power terminal portion 501 to the first electrode 11 of each first semiconductor element 1. Is also possible.
  • the positional relationship between the plurality of first semiconductor elements 1 and the first power terminal portion 501 is limited, or when the frequency of parasitic resonance is high (for example, several hundred MHz), as in the present disclosure, It is preferable to extend the distance of the conduction path between the third electrodes 13 in order to suppress parasitic resonance.
  • each insulating substrate 42 is arranged on the side where the control terminal 61 is located with respect to each first semiconductor element 1 in the x direction. Then, in each connection member 731, the control terminal 61 is located at a portion connected to the wiring portion 521 (strip-shaped portion 521b) rather than the portion connected to the wiring portion 531 than the first semiconductor element 1 in the x direction. It is located on the opposite side of the wiring.
  • the semiconductor device A1 can extend the conduction path from the third electrode 13 of each first semiconductor element 1 to the wiring portion 521 (strip-shaped portion 521b). That is, in the semiconductor device A1, the distance of the conduction path between the third electrodes 13 is extended.
  • the semiconductor device A1 includes a connecting member 721 and a connecting member 731.
  • the connecting member 721 conducts the third electrode 13 of the first semiconductor element 1 and the wiring portion 531
  • the connecting member 731 conducts the wiring portion 521 and the wiring portion 531.
  • Each of the connecting members 721 and 731 is, for example, a bonding wire. Since each of the connecting members 721 and 731 is a bonding wire, the length of each connecting member 721 and 731 can be easily adjusted. Therefore, by adjusting the length with each connecting member 721, 731 and adjusting the parasitic inductance component of each connecting member 721, 731, the parasitic inductance from the control terminal 61 to the third electrode 13 of the first semiconductor element 1 is present. The inductance component can be adjusted. Therefore, in the semiconductor device A1, it becomes easy to finely adjust the parasitic inductance component from the control terminal 61 to the third electrode 13 of each first semiconductor element 1 according to the variation in the characteristics of each first semiconductor element 1. ..
  • one wiring unit 533 is provided for each first semiconductor element 1, and all the first semiconductor elements 1 are electrically connected to the wiring unit 523 via the wiring unit 533. ..
  • the connection member 723 is not directly connected to the wiring portion 523.
  • the distance of the conduction path between the second electrodes 12 can be extended.
  • the parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel is not only the loop path that passes through the first electrode 11 and the third electrode 13 of each first semiconductor element 1, but also the first of each first semiconductor element 1. It may also occur due to a loop path through the two electrodes 12 and the third electrode 13. Therefore, by extending the distance of the conduction path between the second electrodes 12, it is possible to suppress the parasitic resonance that occurs when a plurality of first semiconductor elements 1 are connected in parallel.
  • the wiring unit 532 is interposed in the conduction path between the wiring unit 522 to which the control terminal 62 is connected and the sixth electrode 23 of the second semiconductor element 2. According to this configuration, the distance of the conduction path from each sixth electrode 23 to the control terminal 62 can be extended as compared with the case where the connection member 722 is directly connected to the wiring portion 522. Therefore, since the transmission path of the second drive signal from the control terminal 62 to the second semiconductor element 2 can be lengthened, the inductance component in the transmission path can be increased. As a result, the semiconductor device A1 can suppress the oscillation of the second drive signal.
  • a plurality of second semiconductor elements 2 are arranged along the x direction. Further, the control terminal 62 is arranged on one side in the x direction (on the side in the x1 direction in the example of FIG. 5) with respect to the plurality of second semiconductor elements 2.
  • the second semiconductor element 2 located on one side in the x-direction is the sixth electrode 23 of the second semiconductor element 2 when the connecting member 722 is directly connected to the wiring portion 522 instead of the wiring portion 532.
  • the distance of the conduction path from the to the control terminal 62 tends to be short. That is, the oscillation of the second drive signal is likely to occur due to the arrangement of the plurality of second semiconductor elements 2 and the arrangement of the control terminals 62.
  • the wiring portion 532 is interposed in the conduction path between the sixth electrode 23 and the control terminal 62, and the sixth electrode 23 to the control terminal 62. Prolonging the distance of the conduction path is effective in suppressing the oscillation of the second drive signal input to the second semiconductor element 2.
  • one wiring unit 532 is provided for each second semiconductor element 2, and all the second semiconductor elements 2 are electrically connected to the wiring unit 522 via the wiring unit 532. ..
  • the connection member 722 is more than directly connected to the wiring portion 522. , The distance of the conduction path between the sixth electrodes 23 can be extended.
  • parasitic resonance caused by the formation of a loop path passing through the fourth electrode 21 and the sixth electrode 23 of each second semiconductor element 2 can be suppressed. That is, the semiconductor device A1 can suppress the parasitic resonance that occurs when a plurality of second semiconductor elements 2 are connected in parallel.
  • each insulating substrate 43 is arranged on the side where the control terminal 62 is located with respect to each second semiconductor element 2 in the x direction. Then, in each connection member 732, the control terminal 62 is located at a portion connected to the wiring portion 522 (belt-shaped portion 522b) rather than the portion connected to the wiring portion 532 with respect to each second semiconductor element 2 in the x direction. It is located on the opposite side of the wiring.
  • the semiconductor device A1 can extend the conduction path from the sixth electrode 23 of each second semiconductor element 2 to the wiring portion 522 (strip-shaped portion 522b). That is, in the semiconductor device A1, the distance of the conduction path between the sixth electrodes 23 is extended.
  • the semiconductor device A1 includes a connecting member 722 and a connecting member 732.
  • the connecting member 722 conducts the sixth electrode 23 of the second semiconductor element 2 and the wiring portion 532
  • the connecting member 732 conducts the wiring portion 522 and the wiring portion 532.
  • Each of the connecting members 722 and 732 is, for example, a bonding wire. Since each connecting member 722,732 is a bonding wire, the length of each connecting member 722, 732 can be easily adjusted. Therefore, by adjusting the length with each connecting member 722,732 and adjusting the parasitic inductance component of each connecting member 722,732, the parasitic inductance from the control terminal 62 to the sixth electrode 23 of the second semiconductor element 2 is present. The inductance component can be adjusted. Therefore, in the semiconductor device A1, it becomes easy to finely adjust the parasitic inductance component from the control terminal 62 to the sixth electrode 23 of each second semiconductor element 2 according to the variation in the characteristics of each second semiconductor element 2. ..
  • one wiring unit 534 is provided for each second semiconductor element 2, and all the second semiconductor elements 2 are electrically connected to the wiring unit 524 via the wiring unit 534. ..
  • each fifth electrode is rather than directly connecting the connecting member 724 to the wiring portion 524.
  • the distance between the 22 conduction paths can be extended.
  • the parasitic resonance that occurs when a plurality of second semiconductor elements 2 are connected in parallel is not only the loop path that passes through the fourth electrode 21 and the sixth electrode 23 of each second semiconductor element 2, but also the second of each second semiconductor element 2. It may also occur due to a loop path through the 5th electrode 22 and the 6th electrode 23. Therefore, by extending the distance of the conduction path between the fifth electrodes 22, it is possible to suppress the parasitic resonance that occurs when a plurality of second semiconductor elements 2 are connected in parallel.
  • each wiring portion 531,533 is formed on each insulating substrate 42. According to this configuration, the wiring portions 512, 513, 521 to 528 formed on the main surface 411 of the insulating substrate 41 and the wiring portions 531 and 533 can be easily separated from each other. Similarly, each wiring portion 532, 534 is formed on each insulating substrate 43. According to this configuration, the wiring portions 512, 513, 521 to 528 formed on the main surface 411 of the insulating substrate 41 and the wiring portions 532, 534 can be easily separated from each other.
  • each insulating substrate 42 is arranged on the strip-shaped portion 521b and the strip-shaped portion 523b so as to straddle the strip-shaped portion 521b. It may be arranged at a position away from the above.
  • each insulating substrate 42 may be appropriately arranged on each wiring unit 526, wiring unit 512, each wiring unit 528, or the like, or may be arranged on the main surface 411 of the insulating substrate 41.
  • each insulating substrate 43 is arranged on the strip-shaped portion 522b and the strip-shaped portion 524b so as to straddle the strip-shaped portion 522b. It may be arranged at a position away from 524.
  • each insulating substrate 43 may be appropriately arranged on each wiring portion 527, wiring portion 513, each wiring portion 528, or the like, or may be arranged on the main surface 411 of the insulating substrate 41.
  • FIG. 15 shows the semiconductor device A2 according to the second embodiment.
  • FIG. 15 is a plan view showing the semiconductor device A2, and the sealing member 8 is shown by an imaginary line (dashed-dotted line).
  • the number of insulating substrates 42 was the same as the number of first semiconductor elements 1. On the other hand, in the semiconductor device A2, the number of insulating substrates 42 is smaller than the number of first semiconductor elements 1. In the example shown in FIG. 15, two insulating substrates 42 are provided for four first semiconductor elements 1, and two wiring portions 531 and two wiring portions 533 are formed on one insulating substrate 42. There is. Similarly, in the semiconductor device A1, the number of insulating substrates 43 was the same as the number of second semiconductor elements 2. On the other hand, in the semiconductor device A2, the number of insulating substrates 43 is smaller than the number of second semiconductor elements 2. In the example shown in FIG. 15, two insulating substrates 43 are provided for four second semiconductor elements 2, and two wiring portions 532 and two wiring portions 534 are formed on one insulating substrate 43. There is.
  • the semiconductor device A2 also includes a wiring unit 531 like the semiconductor device A1. Therefore, the third electrode 13 of the first semiconductor element 1 conducts to the wiring portion 521 via the wiring portion 531. As a result, the semiconductor device A2 can suppress the oscillation of the first drive signal in the same manner as the semiconductor device A1. In addition, the semiconductor device A2 has the same effect as the semiconductor device A1 due to the configuration common to the semiconductor device A1.
  • FIG. 16 shows the semiconductor device A3 according to the third embodiment.
  • FIG. 16 is a plan view showing the semiconductor device A3, and the plurality of side terminals 66 and the sealing member 8 are omitted.
  • each third electrode 13 of two first semiconductor elements 1 out of four first semiconductor elements 1 conducts to the wiring portion 521 via each wiring portion 531 and the other 2
  • Each third electrode 13 of the first semiconductor element 1 is conducting to the wiring portion 521 without passing through each wiring portion 531.
  • the distance of the conduction path to the control terminal 61 is relatively short.
  • the distance of the conduction path to the control terminal 61 is relatively long.
  • the number of the plurality of first semiconductor elements 1 and the number of the wiring portions 531 are not limited to the example shown in FIG. 16, and may be changed as appropriate.
  • each sixth electrode 23 of the two second semiconductor elements 2 of the four second semiconductor elements 2 conducts to the wiring portion 522 via each wiring portion 532, and the other 2
  • Each sixth electrode 23 of the second semiconductor element 2 conducts to the wiring portion 522 without passing through each wiring portion 532.
  • the distance of the conduction path at the control terminal 62 is relatively short.
  • the distance of the conduction path to the control terminal 62 is relatively long.
  • the number of the plurality of second semiconductor elements 2 and the number of the wiring portions 532 are not limited to the example shown in FIG. 16, and may be changed as appropriate.
  • the semiconductor device A3 also includes a wiring unit 531 like the semiconductor device A1. Therefore, the third electrode 13 of the first semiconductor element 1 conducts to the wiring portion 521 via the wiring portion 531. As a result, the semiconductor device A3 can suppress the oscillation of the first drive signal in the same manner as the semiconductor device A1. In addition, the semiconductor device A3 has the same effect as the semiconductor devices A1 and A2 due to the configuration common to the semiconductor devices A1 and A2.
  • the wiring portion 521 is made conductive via each wiring portion 531.
  • the wiring unit 521 is made conductive via each wiring unit 531. According to this configuration, it is possible to reduce the distance difference from the control terminal 61 to the third electrode 13 of each first semiconductor element 1. This also applies to the plurality of second semiconductor elements 2, and it is possible to reduce the distance difference from the control terminal 62 to the sixth electrode 23 of each second semiconductor element 2.
  • FIG. 17 to 19 show the semiconductor device A4 according to the fourth embodiment.
  • FIG. 17 is a perspective view showing the semiconductor device A4.
  • FIG. 18 is a plan view showing the semiconductor device A4, and a part (top plate 92) of the case 9 described later is omitted.
  • FIG. 19 is a cross-sectional view taken along the XIX-XIX line of FIG. 18, and the top plate 92 of the case 9 is shown by an imaginary line (dashed-dotted line).
  • the plurality of first semiconductor elements 1 are mounted on the conductive plate 31, and the plurality of second semiconductor elements 2 are mounted on the conductive plate 32, but in the semiconductor device A4, the plurality of first semiconductor elements 1 are mounted.
  • the semiconductor element 1 is joined to the wiring portion 511, and a plurality of second semiconductor elements 2 are joined to the wiring portion 513.
  • the first power terminal portion 501 and the second power terminal portion 502 overlap in a plan view
  • the third power terminal section 503 and the fourth power terminal section 504 overlap in a plan view.
  • the first power terminal portion 501 and the second power terminal portion 502 are adjacent to each other in a plan view, and the third power terminal section 503 and the fourth power terminal section 504 are in a plan view. They are next to each other.
  • the semiconductor device A4 includes a case 9 instead of the sealing member 8.
  • the case 9 is formed in a substantially rectangular parallelepiped shape, and has a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a plurality of insulating substrates 41 to 43, and a plurality of wiring portions 511 to 513, 521 to 542, 531 to 534. Etc. are housed.
  • Case 9 is made of a synthetic resin having electrical insulation and excellent heat resistance, such as PPS (polyphenylene sulfide).
  • the case 9 includes a heat sink 91 as a bottom plate, a frame portion 93 fixed to the surface of the heat sink 91 on the z2 direction side, and a top plate 92 fixed to the frame portion 93.
  • the top plate 92 faces the heat radiating plate 91 that closes the z2 direction side of the frame portion 93 and closes the z1 direction side of the frame portion 93.
  • the accommodation space for the above components is partitioned inside the case 9 by the top plate 92, the heat sink 91, and the frame portion 93.
  • the case 9 includes terminal blocks 941 to 944.
  • These terminal blocks 941 to 944 are integrally formed with the frame portion 93.
  • the terminal block 941 and the terminal block 942 are connected to the side wall 931 (see FIG. 18) on the x2 direction side of the frame portion 93.
  • the terminal block 941 and the terminal block 942 are arranged along the y direction.
  • the terminal block 941 is located in the y2 direction with respect to the terminal block 942.
  • the terminal block 943 and the terminal block 944 are connected to the side wall 932 (see FIG. 18) on the x1 direction side of the frame portion 93.
  • the terminal block 943 and the terminal block 944 are arranged along the y direction.
  • the terminal block 943 is located in the y2 direction with respect to the terminal block 944.
  • the semiconductor device A4 includes a plurality of wiring portions 511 to 513, 521 to 524, 531 to 534, 541.
  • the plurality of wiring portions 511 to 513, 521 to 542, 531 to 534, 541, two wiring units 511, two wiring units 512, and two wiring units 513 The plurality of wiring portions 521 to 524 are formed on the main surface 411 of the insulating substrate 41. Further, as shown in FIG. 19, the wiring portion 541 is formed on the back surface 412 of the insulating substrate 41.
  • the two wiring portions 511 are arranged along the x direction and are separated from each other.
  • the two wiring portions 511 are electrically connected to each other by the connecting member 519a.
  • the connecting member 519a is a conductive plate material, and is made of, for example, copper or a copper alloy.
  • the constituent material of the connecting member 519a is not limited to copper or a copper alloy.
  • a plurality of first semiconductor elements 1 are joined to the two wiring portions 511, and the two wiring portions 511 are electrically connected to the first electrode 11 (drain electrode) of each first semiconductor element 1.
  • the two wiring portions 512 are arranged along the x direction and are separated from each other.
  • the two wiring portions 512 are electrically connected to each other by the conductive connecting member 519b.
  • the connecting member 519b is a conductive plate material, and is made of, for example, copper or a copper alloy.
  • the constituent material of the connecting member 519b is not limited to copper or a copper alloy.
  • the two wiring portions 512 are conductive to the fifth electrode 22 (source electrode) of each second semiconductor element 2 via the plurality of connecting members 712.
  • the two wiring portions 513 are arranged along the x direction and are separated from each other.
  • the two wiring portions 513 are electrically connected to each other by the conductive connecting member 519c.
  • the connecting member 519c is a conductive plate material, and is made of, for example, copper or a copper alloy.
  • the constituent material of the connecting member 519c is not limited to copper or a copper alloy.
  • the two wiring portions 513 conduct with the second electrode 12 (source electrode) of each first semiconductor element 1 via the plurality of connecting members 711. Further, in the two wiring portions 513, a plurality of second semiconductor elements 2 are bonded to each other and conduct to the fourth electrode 21 (drain electrode) of each second semiconductor element 2.
  • the wiring portion 521 includes two strip-shaped portions 521b that are separated from each other.
  • the two strips 521b are arranged along the x direction and are separated from each other.
  • the two strips 521b are conductive by the connecting member 751.
  • the wiring portion 522 includes two strip-shaped portions 522b that are separated from each other.
  • the two strips 522b are arranged along the x direction and are separated from each other.
  • the two strips 522b are conductive by the connecting member 752.
  • the wiring portion 523 includes two strips 523b that are separated from each other.
  • the two strips 523b are arranged along the x direction and are separated from each other.
  • the two strips 523b are conductive by the connecting member 753.
  • the wiring portion 524 includes two strips 524b that are separated from each other.
  • the two strips 524b are arranged along the x direction and are separated from each other.
  • the two strips 524b are conducted by the connecting member 754.
  • Each connecting member 751 to 754 is, for example, a bonding wire.
  • the constituent materials of the connecting members 751 to 754 are gold, copper, aluminum, or an alloy containing any of these.
  • the wiring portion 541 is formed on substantially the entire surface of the back surface 412 of the insulating substrate 41, for example.
  • the range of formation of the wiring portion 541 is not particularly limited.
  • the wiring portion 541 is made of copper or a copper alloy.
  • the wiring portion 541 is joined to the heat sink 91.
  • the semiconductor device A4 includes a first power terminal 601, a second power terminal 602, a third power terminal 603, and a fourth power terminal 604.
  • the first power terminal 601 is joined to the wiring portion 511 inside the case 9. As a result, the first power terminal 601 conducts to each of the first electrodes 11 (drain electrodes) of the plurality of first semiconductor elements 1.
  • the first power terminal 601 includes a first power terminal portion 501. As shown in FIGS. 17 and 18, the first power terminal section 501 is located on the upper surface (the surface on the z2 direction side) of the terminal block 941.
  • the second power terminal 602 is joined to the wiring portion 512 inside the case 9. As a result, the second power terminal 602 conducts to each fifth electrode 22 (source electrode) of the plurality of second semiconductor elements 2.
  • the second power terminal 602 includes a second power terminal portion 502. As shown in FIGS. 17 and 18, the second power terminal portion 502 is located on the upper surface (the surface on the z2 direction side) of the terminal block 942.
  • the third power terminal 603 and the fourth power terminal 604 are each joined to the wiring portion 513 inside the case 9.
  • the third power terminal 603 and the fourth power terminal 604 each have a second electrode 12 (source electrode) of the plurality of first semiconductor elements 1 and a fourth electrode 21 (drain) of each of the plurality of second semiconductor elements 2. Conducts with the electrode).
  • the third power terminal 603 includes the third power terminal portion 503.
  • the third power terminal portion 503 is located on the upper surface (the surface on the z2 direction side) of the terminal block 943.
  • the fourth power terminal 604 includes a fourth power terminal portion 504.
  • the fourth power terminal portion 504 is located on the upper surface (the surface on the z2 direction side) of the terminal block 944.
  • the control terminal 61 is not joined to the wiring portion 521, but is electrically connected to the wiring portion 521 via the connecting member 741 inside the case 9.
  • the control terminal 62 is not joined to the wiring portion 522, but conducts to the wiring portion 522 via the connecting member 742 inside the case 9.
  • the detection terminal 63 is not joined to the wiring portion 523, but conducts to the wiring portion 523 via the connecting member 743 inside the case 9.
  • the detection terminal 64 is not joined to the wiring portion 524, but conducts to the wiring portion 524 via the connecting member 744 inside the case 9.
  • Each connecting member 741 to 744 is, for example, a bonding wire.
  • the constituent material of each connecting member 741 to 744 is gold, copper, aluminum, or an alloy containing any of these.
  • the semiconductor device A4 also includes a wiring unit 531 like the semiconductor device A1. Therefore, the third electrode 13 of the first semiconductor element 1 conducts to the wiring portion 521 via the wiring portion 531. As a result, the semiconductor device A4 can suppress the oscillation of the first drive signal in the same manner as the semiconductor device A1. In addition, the semiconductor device A4 has the same effect as the semiconductor devices A1 to A3 due to the configuration common to the semiconductor devices A1 to A3.
  • FIG. 20 shows the semiconductor device A5 according to the fifth embodiment.
  • FIG. 20 is a plan view showing the semiconductor device A5, and the sealing member 8 is shown by an imaginary line (dashed-dotted line).
  • the semiconductor devices A1 to A4 include a plurality of first semiconductor elements 1 and a plurality of second semiconductor elements 2.
  • the semiconductor device A5 includes a plurality of first semiconductor elements 1, but does not include any second semiconductor element 2.
  • each first semiconductor element 1 is joined to the wiring portion 511. Since the semiconductor device A5 does not include the plurality of second semiconductor elements 2, the number of wiring portions is smaller than that of the semiconductor devices A1 to A4. In the semiconductor device A5, the wiring portion 525 conducts to the first electrode 11 (drain electrode) of each first semiconductor element 1 by conducting to the wiring portion 511 via the connecting member 725.
  • the semiconductor device A5 also includes a wiring unit 531 like the semiconductor device A1. Therefore, the third electrode 13 of the first semiconductor element 1 conducts to the wiring portion 521 via the wiring portion 531. As a result, the semiconductor device A5 can suppress the oscillation of the first drive signal in the same manner as the semiconductor device A1. In addition, the semiconductor device A5 has the same effect as the semiconductor devices A1 to A4 due to the configuration common to the semiconductor devices A1 to A4.
  • the configuration that does not include any of the plurality of second semiconductor elements 2 described with reference to FIG. 20 is not limited to the configuration shown by the semiconductor device A5, and may be appropriately applied to the respective semiconductor devices A1 to A4.
  • FIG. 21 to 23 show the semiconductor device A6 according to the sixth embodiment.
  • FIG. 21 is a perspective view showing the semiconductor device A6.
  • FIG. 22 is a plan view showing the semiconductor device A6, and the sealing member 8 is shown by an imaginary line (dashed-dotted line).
  • FIG. 23 is a cross-sectional view taken along the line XXIII-XXIII of FIG.
  • the semiconductor device A6 includes a plurality of first semiconductor elements 1, a plurality of second semiconductor elements 2, a support member 3, a plurality of insulating substrates 41 to 43, and a plurality of wiring portions 511 to 514. , 521 to 528, 531 to 534, a plurality of metal members 58, 59, a plurality of control terminals 61, a plurality of control terminals 62, a plurality of detection terminals 63, a plurality of detection terminals 64, a detection terminal 63, a plurality of side terminals. 66, a plurality of connecting members 7, and a sealing member 8 are provided. As shown in FIG.
  • the plurality of connecting members 7 include a plurality of connecting members 711, 712, 721 to 724.
  • each first semiconductor element 1 is an example of a "semiconductor element”.
  • each control terminal 61 (62) is an example of a "control terminal”
  • each wiring unit 521 (522) is an example of a "wiring unit”.
  • each connecting member 721 (722) is an example of an "connecting member”
  • the insulating substrate 42 (43) is an example of an "insulating substrate”.
  • the first drive signal was input to each first semiconductor element 1 from the common control terminal 61.
  • the semiconductor device A6 is provided with one control terminal 61 for each of the plurality of first semiconductor elements 1.
  • the second drive signal is input to each second semiconductor element 2 from the common control terminal 62.
  • the semiconductor device A6 is provided with one control terminal 62 for each of the plurality of second semiconductor elements 2.
  • the semiconductor device A6 is provided with one detection terminal 63 for each of the plurality of first semiconductor elements 1.
  • the semiconductor device A6 is provided with one detection terminal 64 for each of the plurality of second semiconductor elements 2.
  • each of the plurality of control terminals 61 includes a holder 611 and a metal pin 612.
  • the holder 611 is made of a conductive material.
  • the holder 611 has a cylindrical shape.
  • the holder 611 is joined to the wiring portion 531.
  • the metal pin 612 is press-fitted into the holder 611 and extends in the z direction.
  • the metal pin 612 protrudes upward in the z direction from the resin main surface 81 of the sealing member 8, and a part of the metal pin 612 is exposed from the sealing member 8.
  • the plurality of control terminals 62 include a holder 621 and a metal pin 622, respectively.
  • Each of the plurality of detection terminals 63 includes a holder 631 and a metal pin 632.
  • Each of the plurality of detection terminals 64 includes a holder 641 and a metal pin 642.
  • the detection terminal 65 includes a holder 651 and a metal pin 652.
  • Each holder 621, 631, 641, 651 is configured in the same manner as the holder 611.
  • Each holder 621 is joined to each wiring portion 532
  • each holder 631 is joined to each wiring portion 533
  • each holder 641 is joined to each wiring portion 534
  • each holder 651 is joined to each wiring portion 525. Be joined.
  • Each metal pin 622,632,642,652 is configured in the same manner as each metal pin 612.
  • each insulating substrate 42 may be arranged on the main surface 411 of the insulating substrate 41, or each insulating substrate 42 is not provided, and each wiring portion 531 and each wiring portion 533 are the main of the insulating substrate 41. It may be formed directly on the surface 411.
  • each insulating substrate 43 may be arranged on the main surface 411 of the insulating substrate 41, or each insulating substrate 43 is not provided, and each wiring portion 532 and each wiring portion 533 are the main of the insulating substrate 41. It may be formed directly on the surface 411.
  • the semiconductor device A6 is provided with a plurality of control terminals 61.
  • a plurality of control terminals 61 are provided for each of the third electrodes 13 of the plurality of first semiconductor elements 1. According to this configuration, when the control device is connected to the semiconductor device A6, it is possible to individually input the first drive signal from the control device to each of the plurality of first semiconductor elements 1. As a result, the semiconductor device A6 can suppress the oscillation of the first drive signal by lengthening the transmission path of the first drive signal on the control device side.
  • the semiconductor device A6 includes a plurality of control terminals 62. A plurality of control terminals 62 are provided for each of the sixth electrodes 23 of the plurality of second semiconductor elements 2.
  • the semiconductor device A6 when the control device is connected to the semiconductor device A6, it is possible to individually input the second drive signal from the control device to each of the plurality of second semiconductor elements 2. As a result, the semiconductor device A6 can suppress the oscillation of the second drive signal by lengthening the transmission path of the second drive signal on the control device side.
  • the semiconductor device A6 is provided with a plurality of detection terminals 63.
  • a plurality of detection terminals 63 are provided for each of the second electrodes 12 of the plurality of first semiconductor elements 1. According to this configuration, when the control device is connected to the semiconductor device A6, it is possible to individually output the first detection signal to the control device for each of the plurality of first semiconductor elements 1. As a result, the semiconductor device A6 allows the control device to individually confirm the conduction state of each first semiconductor element 1.
  • the semiconductor device A6 includes a plurality of detection terminals 64. A plurality of detection terminals 64 are provided for each of the fifth electrodes 22 of the plurality of second semiconductor elements 2.
  • the semiconductor device A6 when the control device is connected to the semiconductor device A6, it is possible to individually output the second detection signal to the control device for each of the plurality of second semiconductor elements 2. As a result, the semiconductor device A6 allows the control device to individually confirm the conduction state of each second semiconductor element 2.
  • the semiconductor device according to the present disclosure is not limited to the above-described embodiment.
  • the specific configuration of each part of the semiconductor device of the present disclosure can be freely redesigned.
  • the present disclosure includes embodiments described in the appendix below. Appendix 1.
  • Each has a first electrode, a second electrode, and a third electrode, and a plurality of electrodes are controlled on and off between the first electrode and the second electrode according to a first drive signal input to the third electrode.
  • the first control terminal to which the first drive signal is input and The first wiring unit to which the first control terminal is connected and At least one second wiring portion separated from the first wiring portion, At least one first connecting member for conducting the first wiring portion and the second wiring portion, and At least one second connecting member for conducting the second wiring portion and the third electrode of any one of the plurality of first semiconductor elements, and Equipped with A semiconductor device in which the first electrodes of each of the plurality of first semiconductor elements are electrically connected to each other, and the second electrodes of each of the plurality of first semiconductor elements are electrically connected to each other.
  • the at least one second wiring unit includes a plurality of second wiring units.
  • the at least one first connecting member includes a plurality of first connecting members.
  • the at least one second connecting member includes a plurality of second connecting members.
  • the plurality of second wiring portions are separated from each other and are separated from each other.
  • the plurality of first connecting members are connected to the first wiring portion and are connected to the plurality of second wiring portions, respectively.
  • the semiconductor device according to Appendix 1 wherein the plurality of second connecting members are connected to the plurality of second wiring portions, respectively, and are connected to the third electrode of each of the plurality of first semiconductor elements. .. Appendix 3. Further comprising a first insulating substrate having a first main surface and a first back surface separated from each other in the thickness direction.
  • the semiconductor device according to Appendix 2 wherein the first wiring portion is formed on the first main surface. Appendix 4.
  • the second back surface faces the first main surface
  • the semiconductor device according to Appendix 3 wherein at least one of the plurality of second wiring portions is formed on the second main surface.
  • Appendix 5 The at least one second insulating substrate includes a plurality of second insulating substrates.
  • the semiconductor device according to Appendix 4 wherein the plurality of second wiring portions are each formed on the second main surface of each of the plurality of second insulating substrates.
  • the plurality of first semiconductor elements are arranged along the first direction orthogonal to the thickness direction.
  • the first wiring portion includes a first band-shaped portion extending along the first direction.
  • the semiconductor device according to Supplementary Note 5, wherein the first band-shaped portion is located on one side of a second direction orthogonal to both the thickness direction and the first direction with respect to the plurality of first semiconductor elements.
  • Appendix 7 A first detection terminal for detecting the conduction state of the second electrode of each of the plurality of first semiconductor elements, and The third wiring unit to which the first detection terminal is connected and A plurality of fourth wiring portions that are separated from each other and each of which is separated from the third wiring portion.
  • a plurality of third connecting members for conducting the plurality of fourth wiring portions to the third wiring portion, respectively.
  • a plurality of fourth connecting members for conducting the plurality of fourth wiring portions to the second electrodes of the plurality of first semiconductor elements, respectively.
  • the semiconductor device according to Appendix 6, further comprising. Appendix 8.
  • the third wiring portion includes a second band-shaped portion extending along the first direction.
  • the first strip-shaped portion and the second strip-shaped portion are parallel to each other in the longitudinal direction thereof.
  • Appendix 9. Each has a fourth electrode, a fifth electrode, and a sixth electrode, and a plurality of second electrodes are controlled on and off between the fourth electrode and the fifth electrode by a second drive signal input to the sixth electrode.
  • the at least one sixth wiring portion includes a plurality of sixth wiring portions.
  • the at least one fifth connecting member includes a plurality of fifth connecting members.
  • the at least one sixth connecting member includes a plurality of sixth connecting members.
  • the plurality of sixth wiring portions are separated from each other and are separated from each other.
  • the plurality of fifth connecting members are connected to the fifth wiring portion and are connected to the plurality of sixth wiring portions, respectively.
  • the semiconductor device according to Appendix 9 wherein the plurality of sixth connecting members are connected to the plurality of sixth wiring portions, respectively, and are connected to the sixth electrode of each of the plurality of second semiconductor elements. .. Appendix 11.
  • the third back surface faces the first main surface
  • the semiconductor device according to Appendix 10 wherein at least one of the plurality of sixth wiring portions is formed on the third main surface.
  • the at least one third insulating substrate includes a plurality of third insulating substrates.
  • the semiconductor device according to Appendix 11, wherein the plurality of sixth wiring portions are each formed on the third main surface of each of the plurality of third insulating substrates. Appendix 13.
  • the plurality of second semiconductor elements are arranged along the first direction, and are located on the side opposite to the side where the first band-shaped portion is arranged with respect to the plurality of first semiconductor elements in the second direction. death,
  • the fifth wiring portion includes a third strip-shaped portion extending along the first direction.
  • Appendix 14 A second detection terminal for detecting the conduction state of the fifth electrode of each of the plurality of second semiconductor elements, and The 7th wiring part to which the 2nd detection terminal is connected and A plurality of eighth wiring portions that are separated from each other and each of which is separated from the seventh wiring portion.
  • the seventh wiring portion includes a fourth strip-shaped portion extending along the first direction.
  • the third strip and the fourth strip are parallel to each other in the longitudinal direction.
  • the semiconductor device according to Appendix 14 wherein each of the plurality of third insulating substrates straddles the third band-shaped portion and the fourth band-shaped portion. Appendix 16.
  • Each of the plurality of first semiconductor elements has a first element main surface and a first element back surface, and in each first semiconductor element, the first electrode is formed on the first element back surface, and the second electrode is formed. And the third electrode is formed on the main surface of the first element.
  • Each of the plurality of second semiconductor elements has a second element main surface and a second element back surface, and in each second semiconductor element, the fourth electrode is formed on the second element back surface, and the fifth electrode is formed.
  • the semiconductor device according to any one of Supplementary note 13 to Supplementary note 15, wherein the sixth electrode is formed on the main surface of the second element. Appendix 17.
  • the first mounting portion and the second mounting portion are each made of a conductive material and are separated from each other.
  • the first electrode of each of the plurality of first semiconductor elements conducts with each other via the first mounting portion.
  • the semiconductor device according to Appendix 16 wherein the fourth electrode of each of the plurality of second semiconductor elements conducts with each other via the second mounting portion.
  • Appendix 18 face the first back surface and face each other.
  • the first insulating substrate includes a plurality of first openings and a plurality of second openings, each of which penetrates from the first main surface to the first back surface in the thickness direction.
  • the plurality of first openings surround the plurality of first semiconductor devices when viewed in the thickness direction.
  • Appendix 19 A first power terminal portion conductive to the first electrode of each of the plurality of first semiconductor elements, A second power terminal portion conductive to the fifth electrode of each of the plurality of second semiconductor elements, A third power terminal portion conductive to the second electrode of each of the plurality of first semiconductor elements and the fourth electrode of each of the plurality of second semiconductor elements. Further prepare A DC voltage is applied between the first power terminal portion and the second power terminal portion, and the DC voltage is applied.
  • the DC voltage is converted into an AC voltage by on / off control of the plurality of first semiconductor elements and the plurality of second semiconductor elements.
  • the semiconductor device according to any one of Supplementary note 9 to Supplementary note 18, wherein the AC voltage is output from the third power terminal portion.
  • Appendix 20 A plurality of semiconductors each having a first electrode, a second electrode, and a third electrode, and the first electrode and the second electrode are controlled on and off according to a drive signal input to the third electrode.
  • a plurality of control terminals, each of which is input with the drive signal A plurality of wiring portions that conduct to the plurality of control terminals and are joined to the plurality of control terminals.
  • a plurality of connecting members for connecting the third electrode of each of the plurality of semiconductor elements and the plurality of wiring portions, respectively.
  • An insulating substrate having a main surface and a back surface separated in the thickness direction and having a plurality of wiring portions formed on the main surface. Equipped with A semiconductor device in which each of the plurality of control terminals extends in a direction in which the main surface faces in the thickness direction.
  • A1 to A6 Semiconductor device 1: 1st semiconductor element 1a: Element main surface 1b: Element back surface 11: 1st electrode 12: 2nd electrode 13: 3rd electrode 19: Conductive bonding material 2: 2nd semiconductor element 2a: Element main surface 2b: Element back surface 21: 4th electrode 22: 5th electrode 23: 6th electrode 29: Conductive bonding material 3: Support members 31, 32: Conductive plates 31a, 32a: Mounting surface 319, 329: Bonding material 33, 34: Insulation plate 41: Insulation substrate 411: Main surface 412: Back surface 413: Through hole 414: Through hole 415: Opening 416: Opening 42, 43: Insulated substrate 421, 431: Main surface 422, 432: Back surface 501: 1st power terminal part 502: 2nd power terminal part 503: 3rd power terminal part 504: 4th power terminal part 511 to 514: wiring part 511a, 514a: opening 511b, 513a, 514b: through hole 519a

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Abstract

半導体装置は、各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の半導体素子を備える。また当該半導体装置は、前記駆動信号が入力される制御端子と、前記制御端子が接続された第１配線部と、前記第１配線部から離間する第２配線部と、前記第１配線部と前記第２配線部とを導通させる第１接続部材と、前記第２配線部と前記複数の半導体素子のいずれかの前記第３電極とを導通させる第２接続部材と、を備える。前記複数の半導体素子それぞれの第１電極同士が電気的に接続されており、前記複数の半導体素子それぞれの第２電極同士が電気的に接続されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用半導体素子を備える半導体装置が知られている。このような半導体装置において、半導体装置の許容電流を確保するために、複数の電力用半導体素子を並列に接続した構成が知られている（たとえば特許文献１）。特許文献１に記載のパワーモジュールは、複数の半導体素子、複数の接続ワイヤ、配線層および信号端子を備える。各半導体素子は、たとえばＭＯＳＦＥＴであり、ゲート端子に入力された駆動信号に応じてオン・オフ駆動する。複数の接続ワイヤは、複数の半導体素子それぞれのゲート端子を配線層に接続する。配線層は、信号端子に接続されている。これにより、信号端子は、配線層および複数の接続ワイヤを介して、複数の半導体素子それぞれのゲート端子に接続される。
特開２０１６－２２５４９３号公報
　高速でスイッチング動作する電力用半導体素子では、駆動信号（たとえばゲート電圧）に予期せぬ発振が発生する場合がある。駆動信号に発振が発生すると、電力用半導体素子を含む回路（半導体装置）が誤動作を起こすおそれがある。
　上記事情に鑑み、本開示は、駆動信号の発振を抑制することが可能な半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の第１半導体素子を備える。また、当該半導体装置は、前記第１駆動信号が入力される第１制御端子と、前記第１制御端子が接続された第１配線部と、前記第１配線部から離間する第２配線部と、前記第１配線部と前記第２配線部とを導通させる第１接続部材と、前記第２配線部と前記複数の第１半導体素子のいずれかの前記第３電極とを導通させる第２接続部材と、を備えている。前記複数の第１半導体素子それぞれの第１電極同士が電気的に接続されており、前記複数の第１半導体素子それぞれの第２電極同士が電気的に接続されている。
　本開示の第２の側面によって提供される半導体装置は、各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の半導体素子を備える。また、当該半導体装置は、各々が前記駆動信号を入力される複数の制御端子と、前記複数の制御端子に導通し、前記複数の制御端子が接合された複数の配線部と、前記複数の半導体素子それぞれの前記第３電極と、前記複数の配線部とをそれぞれ接続する複数の接続部材と、厚さ方向に離間する主面および裏面を有し、前記主面に複数の配線部が形成された絶縁基板と、を備えている。前記複数の制御端子の各々は、前記厚さ方向において前記主面が向く方向に延びている。
　上記構成によれば、半導体装置において、駆動信号の発振を抑制することが可能となる。
図１は、第１実施形態にかかる半導体装置を示す斜視図である。 図２は、図１の斜視図において、封止部材を省略した図である。 図３は、図２の一部を拡大した部分拡大図である。 図４は、図２の一部を拡大した部分拡大図である。 図５は、第１実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 図６は、図５の平面図において、複数の端子、複数の接続部材および封止部材を省略した図である。 図７は、図６の平面図において、一部の配線部を省略した図である。 図８は、図７の平面図において、絶縁基板を省略した図である。 図９は、図５のＩＸ－ＩＸ線に沿う断面図である。 図１０は、図５のＸ－Ｘ線に沿う断面図である。 図１１は、図５のＸＩ－ＸＩ線に沿う断面図である。 図１２は、図５のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１２の一部を拡大した部分拡大図である。 図１４は、図１２の一部を拡大した部分拡大図である。 図１５は、第２実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 図１６は、第３実施形態にかかる半導体装置を示す平面図であって、封止部材を省略した図である。 図１７は、第４実施形態にかかる半導体装置を示す斜視図である。 図１８は、第４実施形態にかかる半導体装置を示す平面図であって、ケースの一部を省略した図である。 図１９は、図１８のＸＩＸ－ＸＩＸ線に沿う断面図であって、ケースの一部を想像線で示した図である。 図２０は、第５実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 図２１は、第６実施形態にかかる半導体装置を示す斜視図である。 図２２は、第６実施形態にかかる半導体装置を示す平面図であって、封止部材を想像線で示した図である。 図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。
　本開示の半導体装置の好ましい実施の形態について、図面を参照して以下に説明する。以下の説明において、同一あるいは類似の要素については、同じ符号を付して、重複する説明を省略する。
　図１～図１３は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３、複数の絶縁基板４１～４３、複数の配線部５１１～５１４，５２１～５２８，５３１～５３４、複数の金属部材（導通金属部材）５８，５９、一対の制御端子６１，６２、複数の検出端子６３～６５、複数の側方端子６６、複数の接続部材７、および、封止部材８を備えている。複数の接続部材７は、たとえばボンディングワイヤであり、図３および図４に示すように、複数の接続部材７１１，７１２，７２１～７２４，７３１～７３４を含む。
　図１は、半導体装置Ａ１を示す斜視図である。図２は、図１の斜視図において、封止部材８を省略した図である。図３は、図２の一部を拡大した要部拡大図である。図４は、図２の一部を拡大した要部拡大図である。図５は、半導体装置Ａ１を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。図６は、図５の平面図において、一対の制御端子６１，６２、複数の検出端子６３～６５、複数の側方端子６６、および、複数の接続部材７を省略した図である。図７は、図６の平面図において、２つの絶縁基板４２，４３および複数の配線部５１２，５１３，５２１～５２８，５３１～５３４を省略した図である。図８は、図７の平面図において、絶縁基板４１を省略した図である。図９は、図５のＩＸ－ＩＸ線に沿う断面図である。図１０は、図５のＸ－Ｘ線に沿う断面図である。図１１は、図５のＸＩ－ＸＩ線に沿う断面図である。図１２は、図５のＸＩＩ－ＸＩＩ線に沿う断面図である。図１３は、図１２の一部を拡大した部分拡大図である。図１４は、図１２の一部を拡大した部分拡大図である。
　説明の便宜上、互いに直交する３つの方向、すなわちｘ方向、ｙ方向、ｚ方向を適宜参照する。ｚ方向は、たとえば、半導体装置Ａ１の厚さ方向である。ｘ方向は、半導体装置Ａ１の平面図（図５参照）における左右方向である。ｙ方向は、半導体装置Ａ１の平面図（図５参照）における上下方向である。ｘ方向は「第１方向」の一例であり、ｙ方向は「第２方向」の一例である。
　複数の第１半導体素子１および複数の第２半導体素子２はそれぞれ、たとえばＭＯＳＦＥＴである。ＭＯＳＦＥＴにかえて、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）を含む電界効果トランジスタ、または、ＩＧＢＴを含むバイポーラトランジスタなどの他のスイッチング素子であってもよい。複数の第１半導体素子１および複数の第２半導体素子２はそれぞれ、ＳｉＣ（炭化ケイ素）を主とする半導体材料を用いて構成されている。当該半導体材料は、ＳｉＣに限定されず、Ｓｉ（シリコン）、ＧａＡｓ（ヒ化ガリウム）、ＧａＮ（窒化ガリウム）、あるいは、Ｇａ2Ｏ3（酸化ガリウム）などであってもよい。
　複数の第１半導体素子１はそれぞれ、図１３に示すように、素子主面１ａおよび素子裏面１ｂを有する。素子主面１ａおよび素子裏面１ｂは、ｚ方向において互いに離間する。素子主面１ａは、ｚ２方向を向き、素子裏面１ｂは、ｚ１方向を向く。素子主面１ａは、「第１素子主面」の一例であり、素子裏面１ｂは、「第１素子裏面」の一例である。
　複数の第１半導体素子１はそれぞれ、第１電極１１、第２電極１２および第３電極１３を有する。図１３に示すように、各第１半導体素子１において、第１電極１１は、素子裏面１ｂに形成されており、第２電極１２および第３電極１３は、素子主面１ａに形成されている。各第１半導体素子１がＭＯＳＦＥＴである例において、第１電極１１はドレイン電極であり、第２電極１２はソース電極であり、第３電極１３はゲート電極である。各第１半導体素子１は、第３電極１３（ゲート電極）に第１駆動信号（たとえばゲート電圧）が入力されると、この第１駆動信号に応じて導通状態と遮断状態とが切り替わる。この導通状態と遮断状態とが切り替わる動作をスイッチング動作という。導通状態では、第１電極１１（ドレイン電極）から第２電極１２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第１半導体素子１は、第３電極１３（ゲート電極）に入力される第１駆動信号（たとえばゲート電圧）によって、第１電極１１（ドレイン電極）および第２電極１２（ソース電極）間がオンオフ制御される。複数の第１半導体素子１は、後に詳述される構成によって、それぞれの第１電極１１（たとえばドレイン電極）が互いに電気的に接続され、かつ、それぞれの第２電極１２（たとえばソース電極）が互いに電気的に接続されている。
　複数の第１半導体素子１は、図２および図５に示すように、ｘ方向に沿って配置されている。各第１半導体素子１は、図１３に示すように、導電性接合材１９を介して、支持部材３（導電板３１）に接合されている。導電性接合材１９は、たとえば、はんだ、金属ペースト材、あるいは、焼結金属からなる。
　複数の第２半導体素子２はそれぞれ、図１４に示すように、素子主面２ａおよび素子裏面２ｂを有する。素子主面２ａおよび素子裏面２ｂは、ｚ方向において互いに離間する。素子主面２ａは、ｚ２方向を向き、素子裏面２ｂは、ｚ１方向を向く。素子主面２ａは、「第２素子主面」の一例であり、素子裏面２ｂは、「第２素子裏面」の一例である。
　複数の第２半導体素子２はそれぞれ、第４電極２１、第５電極２２および第６電極２３を有する。図１４に示すように、各第２半導体素子２において、第４電極２１は、素子裏面２ｂに形成されており、第５電極２２および第６電極２３は、素子主面２ａに形成されている。各第２半導体素子２がＭＯＳＦＥＴである例において、第４電極２１はドレイン電極であり、第５電極２２はソース電極であり、第６電極２３はゲート電極である。各第２半導体素子２は、第６電極２３（ゲート電極）に第２駆動信号（たとえばゲート電圧）が入力されると、この第２駆動信号に応じてスイッチング動作を行う。導通状態では、第４電極２１（ドレイン電極）から第５電極２２（ソース電極）に電流が流れ、遮断状態では、この電流が流れない。つまり、各第２半導体素子２は、第６電極２３（ゲート電極）に入力される第２駆動信号（たとえばゲート電圧）に応じて、第４電極２１（ドレイン電極）と第５電極２２（ソース電極）間がオンオフ制御される。複数の第２半導体素子２は、後に詳述される構成によって、それぞれの第４電極２１（たとえばドレイン電極）が互いに電気的に接続され、かつ、それぞれの第５電極２２（たとえばソース電極）が互いに電気的に接続されている。
　複数の第２半導体素子２は、図２および図５に示すように、ｘ方向に沿って配置されている。複数の第２半導体素子２は、複数の第１半導体素子１よりもｙ２方向に位置する。各第２半導体素子２は、図１４に示すように、導電性接合材２９を介して、支持部材３（後述の導電板３２）に接合されている。導電性接合材２９は、たとえば、はんだ、金属ペースト材、あるいは、焼結金属からなる。
　半導体装置Ａ１は、たとえばハーフブリッジ型のスイッチング回路として構成される。複数の第１半導体素子１は、半導体装置Ａ１の上アーム回路を構成し、複数の第２半導体素子２は、半導体装置Ａ１の下アーム回路を構成する。半導体装置Ａ１において、複数の第１半導体素子１は互いに電気的に並列に接続されており、複数の第２半導体素子２は互いに電気的に並列に接続されている。また、各第１半導体素子１および各第２半導体素子２は、互いに電気的に直列に接続されている。図示された例では、半導体装置Ａ１は、４つの第１半導体素子１と４つの第２半導体素子２とを備える（図２および図５参照）。第１半導体素子１および第２半導体素子２の個数は、本構成に限定されず、半導体装置Ａ１に要求される性能に応じて適宜決定される。
　支持部材３は、図８～図１４に示すように、複数の第１半導体素子１および複数の第２半導体素子２を支持する。支持部材３は、図８～図１４に示すように、一対の導電板３１，３２および一対の絶縁板３３，３４を含む。
　各導電板３１，３２は、導電性材料からなり、当該導電性材料は、たとえば銅または銅合金である。各導電板３１，３２は、たとえば、銅からなる層とモリブデンからなる層とがｚ方向に交互に積層された積層体であってもよい。この場合、各導電板３１，３２のｚ１方向およびｚ２方向の両表層は、銅からなる層である。
　導電板３１は、図８、図１２および図１３に示すように、複数の第１半導体素子１が搭載され、これらを支持している。導電板３１は、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。したがって、複数の第１半導体素子１それぞれの第１電極１１は、導電板３１を介して互いに導通する。導電板３１は、たとえば直方体状である。導電板３１のｚ方向に沿う寸法は、絶縁基板４１のｚ方向に沿う寸法よりも大きい。導電板３１は、「第１搭載部」の一例である。
　導電板３１は、図９および図１１～図１３に示すように、ｚ２方向を向く搭載面３１ａを有する。搭載面３１ａは、各第１半導体素子１が接合されるとともに、配線部５１１が接合されている。導電板３１は、図９および図１３に示すように、接合材３１９を介して、絶縁板３３に接合されている。接合材３１９は、導電性であっても、絶縁性であってもよい。
　導電板３２は、図８、図１２および図１４に示すように、複数の第２半導体素子２が搭載され、これらを支持している。導電板３２は、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。したがって、複数の第２半導体素子２それぞれの第４電極２１は、導電板３２を介して互いに導通する。導電板３２は、たとえば直方体状である。導電板３２のｚ方向に沿う寸法は、絶縁基板４１のｚ方向に沿う寸法よりも大きい。導電板３２は、「第２搭載部」の一例である。
　導電板３２は、図１０、図１２および図１４に示すように、ｚ２方向を向く搭載面３２ａを有する。搭載面３２ａは、各第２半導体素子２が接合されるとともに、配線部５１４が接合されている。導電板３２は、図１０および図１４に示すように、接合材３２９を介して、絶縁板３４に接合されている。接合材３２９は、導電性であっても、絶縁性であってもよい。
　一対の絶縁板３３，３４はそれぞれ、絶縁性材料からなり、当該絶縁性材料は、たとえばＡｌ2Ｏ3である。各絶縁板３３，３４は、図８に示すように、ｚ方向に視て（以下「平面視」とも言う）、矩形状である。図８、図９および図１１～図１３に示すように、絶縁板３３は、導電板３１を支持する。図８、図１０～図１２および図１４に示すように、絶縁板３４は、導電板３２を支持する。各絶縁板３３，３４において各導電板３１，３２が接合される面には、めっき層が形成されていてもよい。当該めっき層は、たとえば銀または銀合金からなる。
　絶縁基板４１は、絶縁性材料からなり、たとえば、ガラスエポキシ樹脂からなる。ガラスエポキシ樹脂にかえて、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などのセラミックスで構成されていてもよい。絶縁基板４１は、「第１絶縁基板」の一例である。
　絶縁基板４１は、図９～図１４に示すように、主面４１１および裏面４１２を有する。主面４１１および裏面４１２は、ｚ方向において離間する。主面４１１は、ｚ２方向を向き、裏面４１２は、ｚ１方向を向く。主面４１１は、「第１主面」の一例であり、裏面４１２は、「第１裏面」の一例である。
　絶縁基板４１は、図７および図１１～図１４に示すように、複数の貫通孔４１３、１つの貫通孔４１４、複数の開口部４１５および複数の開口部４１６を含む。
　複数の貫通孔４１３はそれぞれ、図１１に示すように、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。図７および図１１に示すように、各貫通孔４１３には、金属部材５９が挿し込まれている。当該貫通孔４１３の内面は、図７および図１１に示すように、金属部材５９に接していない。この構成とは異なり、各貫通孔４１３の内面が金属部材５９に接していてもよい。本開示において「挿し込まれている」とは、ある部材（たとえば各金属部材５９）がある貫通孔（たとえば各貫通孔４１３）に入っている状態であり、ある部材がある貫通孔の内面に接しているか接していないかは限定されない。なお、金属部材５９と貫通孔４１３との間の隙間に、絶縁基板４１とは異なる絶縁部材が形成されていてもよい。
　貫通孔４１４は、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。貫通孔４１４には、図７に示すように、金属部材５８が挿し込まれている。図示された例では、貫通孔４１４の内面は、金属部材５８に接しているが（図７参照）、接していなくてもよい。
　複数の開口部４１５はそれぞれ、図７、図１２および図１３に示すように、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。図７に示すように、各開口部４１５は、平面視において、対応する一の第１半導体素子１を囲む。各開口部４１５は、「第１開口部」の一例である。
　複数の開口部４１６はそれぞれ、図７、図１２および図１４に示すように、絶縁基板４１を主面４１１から裏面４１２までｚ方向に貫通する。図７に示すように、各開口部４１６は、平面視において、対応する一の第２半導体素子２を囲む。各開口部４１６は、「第２開口部」の一例である。
　複数の絶縁基板４２，４３はそれぞれ、絶縁性材料からなり、たとえば、絶縁基板４１と同様に、ガラスエポキシ樹脂からなる。各絶縁基板４２，４３は、ガラスエポキシ樹脂ではなく、たとえばＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化ケイ素）、Ａｌ2Ｏ3（酸化アルミニウム）などのセラミックスで構成されていてもよい。各絶縁基板４２，４３は、たとえば平面視矩形状の板材である。
　複数の絶縁基板４２は、ｘ方向に沿って配置されている。複数の絶縁基板４２はそれぞれ、ｘ方向において、各第１半導体素子１からずれて配置されている。図５に示す例（図３，図６も参照）では、各絶縁基板４２は、ｘ方向において、対応する一の第１半導体素子１に対して、制御端子６１および検出端子６３に近い側にずれている。各絶縁基板４２は、「第２絶縁基板」の一例である。各絶縁基板４２は、図９および図１１に示すように、主面４２１および裏面４２２を有する。主面４２１および裏面４２２は、ｚ方向において離間する。主面４２１は、ｚ２方向を向き、裏面４２２は、ｚ１方向を向く。各絶縁基板４２の裏面４２２は、主面４１１に対向する。主面４２１は、「第２主面」の一例であり、裏面４２２は、「第２裏面」の一例である。
　複数の絶縁基板４３は、ｘ方向に沿って配置されている。複数の絶縁基板４３はそれぞれ、ｘ方向において、各第２半導体素子２からずれて配置されている。図５に示す例（図４，図６も参照）では、各絶縁基板４３は、ｘ方向において、対応する一の第２半導体素子２に対して、制御端子６２および検出端子６４に近い側にずれている。各絶縁基板４３は、「第３絶縁基板」の一例である。各絶縁基板４３は、図１０および図１１に示すように、主面４３１および裏面４３２を有する。主面４３１および裏面４３２は、ｚ方向において離間する。主面４３１は、ｚ２方向を向き、裏面４３２は、ｚ１方向を向く。各絶縁基板４３の裏面４３２は、主面４１１に対向する。主面４３１は、「第３主面」の一例であり、裏面４３２は、「第３裏面」の一例である。
　複数の配線部５１１～５１４，５２１～５２８，５３１～５３４は、支持部材３の一部（導電板３１，３２）、複数の金属部材５８，５９および複数の接続部材７１１，７１２，７２１～７２４，７３１～７３４とともに、半導体装置Ａ１における導通経路をなす。複数の配線部５１１～５１４，５２１～５２８，５３１～５３４は、互いに離間する。複数の配線部５１１～５１４，５２１～５２８，５３１～５３４は、たとえば銅または銅合金からなる。各配線部５１１～５１４，５２１～５２８，５３１～５３４の厚さ（ｚ方向の寸法）および構成材料は、半導体装置Ａ１の仕様（定格電流や許容電流、定格電圧や耐圧、装置全体の内部インダクタンスおよび装置のサイズなど）により、適宜変更される。
　複数の配線部５１１～５１４は、半導体装置Ａ１において、主電流の導通経路をなす。半導体装置Ａ１では、平面視において、配線部５１１と配線部５１２とが互いに重なり（図６，図９参照）、配線部５１３と配線部５１４とが、互いに重なる（図６，図１０参照）。
　配線部５１１は、絶縁基板４１の裏面４１２に形成されている。配線部５１１は、図９および図１１～図１３に示すように、導電板３１の搭載面３１ａに接合されている。配線部５１１は、導電板３１を介して、複数の第１半導体素子１それぞれの第１電極１１（ドレイン電極）に導通する。
　配線部５１１は、図８、図１２および図１３に示すように、複数の開口部５１１ａおよび少なくとも１つの貫通孔５１１ｂを含む。図１２および図１３に示すように、複数の開口部５１１ａはそれぞれ、ｚ方向に貫通する。図１２および図１３から理解されるように、複数の開口部５１１ａはそれぞれ、平面視において、絶縁基板４１の複数の開口部４１５に重なる。図８に示すように、各開口部５１１ａは、平面視において、対応する一の第１半導体素子１を囲む。貫通孔５１１ｂは、配線部５１１をｚ方向に貫通する。図８に示すように、貫通孔５１１ｂには、金属部材５８が嵌め込まれている。
　配線部５１２は、絶縁基板４１の主面４１１に形成されている。配線部５１２は、図５および図６から理解されるように、複数の接続部材７１２を介して、各第２半導体素子２の第５電極２２（ソース電極）に導通する。配線部５１２は、平面視において、複数の第１半導体素子１を避けるように形成されている。
　配線部５１３は、絶縁基板４１の主面４１１に形成されている。配線部５１３は、平面視において、配線部５１２よりもｙ１方向に位置する。配線部５１３は、図５および図６から理解されるように、複数の接続部材７１１を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。また、配線部５１３は、後に詳述する構成により、配線部５１４および各金属部材５９を介して、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。配線部５１３は、平面視において、複数の第２半導体素子２をそれぞれ避けるように形成されている。
　配線部５１３は、図６および図１１に示すように、複数の貫通孔５１３ａを含む。図６および図１１に示すように、各貫通孔５１３ａには、複数の金属部材５９がそれぞれ１つずつ嵌め込まれている。図６および図１１に示すように、各貫通孔５１３ａの内面は、金属部材５９に接している。本開示において「嵌め込まれている」とは、ある部材（たとえば各金属部材５９）がある貫通孔（たとえば各貫通孔５１３ａ）に入っている状態であり、ある部材がある貫通孔の内面に接しているものである。つまり、「嵌め込まれている」状態は、「挿し込まれている」状態のうち貫通孔の内面に接した状態に相当する。図示された例では、各貫通孔５１３ａは、平面視円形であるが（図６参照）、各金属部材５９の形状に応じて、適宜変更される。
　配線部５１４は、絶縁基板４１の裏面４１２に形成されている。配線部５１４は、図８、図１０～図１２および図１４に示すように、導電板３２の搭載面３２ａに接合されている。配線部５１４は、導電板３２を介して、複数の第２半導体素子２それぞれの第４電極２１（ドレイン電極）に導通する。また、配線部５１４は、後に詳述する構成により、配線部５１３および金属部材５９を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。
　配線部５１４は、図８、図１１、図１２および図１４に示すように、複数の開口部５１４ａおよび複数の貫通孔５１４ｂを含む。図１２に示すように、複数の開口部５１４ａはそれぞれ、ｚ方向に貫通する。図１２および図１４から理解されるように、複数の開口部５１４ａはそれぞれ、平面視において、絶縁基板４１の複数の開口部４１６に重なる。図８に示すように、各開口部５１４ａは、平面視において、対応する一の第２半導体素子２を囲む。図１１に示すように、複数の貫通孔５１４ｂはそれぞれ、配線部５１４をｚ方向に貫通する。平面視において、複数の貫通孔５１４ｂはそれぞれ、配線部５１３の複数の貫通孔５１３ａに重なる。各貫通孔５１４ｂには、金属部材５９が嵌め込まれている。
　半導体装置Ａ１では、配線部５１１は、ｘ２方向側の端部に位置する第１電力端子部５０１を含む。第１電力端子部５０１は、複数の第１半導体素子１それぞれの第１電極１１（ドレイン電極）に導通する。配線部５１２は、ｘ２方向側の端部に位置する第２電力端子部５０２を含む。第２電力端子部５０２は、複数の第２半導体素子２それぞれの第５電極２２（ソース電極）に導通する。配線部５１３は、ｘ２方向側の端部に位置する第３電力端子部５０３を含む。第３電力端子部５０３は、複数の第１半導体素子１それぞれの第２電極１２（ソース電極）および複数の第２半導体素子２それぞれの第４電極２１（ドレイン電極）に導通する。配線部５１４は、ｘ２方向側の端部に位置する第４電力端子部５０４を含む。第４電力端子部５０４は、複数の第１半導体素子１それぞれの第２電極１２（ソース電極）およびl複数の第２半導体素子２それぞれの第４電極２１（ドレイン電極）に導通する。
　第１電力端子部５０１、第２電力端子部５０２、第３電力端子部５０３および第４電力端子部５０４は、互いに離間し、各々が封止部材８から露出する。第１電力端子部５０１、第２電力端子部５０２、第３電力端子部５０３および第４電力端子部５０４の各表面はそれぞれ、めっきが施されている。
　第１電力端子部５０１と第２電力端子部５０２とは、平面視において互いに重なる。第３電力端子部５０３と第４電力端子部５０４とは、平面視において互いに重なる。図示された例では、半導体装置Ａ１は、第３電力端子部５０３および第４電力端子部５０４を含むが、この構成とは異なり、第３電力端子部５０３および第４電力端子部５０４のいずれか一方のみを含んでいてもよい。
　第１電力端子部５０１および第２電力端子部５０２は、たとえば外部の直流電源に接続され、電源電圧（直流電圧）が印加される。半導体装置Ａ１では、第１電力端子部５０１は、直流電源の正極に接続されるＰ端子であり、第２電力端子部５０２は、直流電源の負極に接続されるＮ端子である。第１電力端子部５０１および第２電力端子部５０２に印加された直流電圧は、複数の第１半導体素子１の各スイッチング動作および複数の第２半導体素子２の各スイッチング動作によって、交流電圧に変換される。変換された電圧（交流電圧）は、第３電力端子部５０３および第４電力端子部５０４からそれぞれ出力される。
　複数の配線部５２１～５２５，５３１～５３４は、半導体装置Ａ１において、制御信号の導通経路をなす。
　配線部５２１は、絶縁基板４１の主面４１１に形成されている。配線部５２１は、図５に示すように、制御端子６１が接続されている。配線部５２１は、「第１配線部」の一例である。図５および図６に示すように、配線部５２１は、パッド部５２１ａ、帯状部５２１ｂおよび連結部５２１ｃを含む。パッド部５２１ａは、配線部５２１のうち、制御端子６１が接合される部位である。帯状部５２１ｂは、平面視においてｘ方向に沿って延びる。帯状部５２１ｂは、パッド部５２１ａに対して、ｘ方向の一方側（図５および図６に示す例ではｘ２方向側）に位置する。帯状部５２１ｂは、「第１帯状部」の一例である。連結部５２１ｃは、パッド部５２１ａと帯状部５２１ｂとを繋ぐ。
　配線部５２２は、絶縁基板４１の主面４１１に形成されている。配線部５２２は、図５に示すように、制御端子６２が接続されている。配線部５２２は、「第５配線部」の一例である。図５および図６に示すように、配線部５２２は、パッド部５２２ａ、帯状部５２２ｂおよび連結部５２３ｃを含む。パッド部５２２ａは、配線部５２２のうち、制御端子６２が接合される部位である。帯状部５２２ｂは、平面視においてｘ方向に沿って延びる。帯状部５２２ｂは、パッド部５２２ａに対して、ｘ方向の一方側（図５および図６に示す例ではｘ２方向側）に位置する。帯状部５２２ｂは、「第３帯状部」の一例である。連結部５２２ｃは、パッド部５２２ａと帯状部５２２ｂとを繋ぐ。
　配線部５２３は、絶縁基板４１の主面４１１に形成されている。配線部５２３は、図５に示すように、検出端子６３が接続されている。配線部５２３は、「第３配線部」の一例である。図５および図６に示すように、配線部５２３は、パッド部５２３ａ、帯状部５２３ｂおよび連結部５２３ｃを含む。パッド部５２３ａは、配線部５２３のうち、検出端子６３が接合される部位である。帯状部５２３ｂは、平面視においてｘ方向に沿って延びる。帯状部５２３ｂは、パッド部５２３ａに対して、ｘ方向の一方側（図５および図６に示す例ではｘ２方向側）に位置する。帯状部５２３ｂは、「第２帯状部」の一例である。連結部５２３ｃは、パッド部５２３ａと帯状部５２３ｂとを繋ぐ。
　配線部５２４は、絶縁基板４１の主面４１１に形成されている。配線部５２４は、図５に示すように、検出端子６４が接続されている。配線部５２４は、「第７配線部」の一例である。図５および図６に示すように、配線部５２４は、パッド部５２４ａ、帯状部５２４ｂおよび連結部５２４ｃを含む。パッド部５２４ａは、配線部５２４のうち、検出端子６４が接合される部位である。帯状部５２４ｂは、平面視においてｘ方向に沿って延びる。帯状部５２４ｂは、パッド部５２４ａに対して、ｘ方向の一方側（図５および図６に示す例ではｘ２方向側）に位置する。帯状部５２４ｂは、「第４帯状部」の一例である。連結部５２４ｃは、パッド部５２４ａと帯状部５２４ｂとを繋ぐ。
　図５および図６に示すように、配線部５２１の帯状部５２１ｂと配線部５２３の帯状部５２３ｂとは、ｙ方向において、複数の第１半導体素子１よりも複数の第２半導体素子２が配置された側の反対（すなわちｙ２方向）に位置する。帯状部５２１ｂと帯状部５２３ｂとは、各長手方向が互いに平行して配置されている。図示された例では、帯状部５２３ｂは、ｙ方向において、帯状部５２１ｂよりも複数の第１半導体素子１が配置された側の反対（すなわちｙ２方向）に位置するが（図５および図６参照）、帯状部５２１ｂと帯状部５２３ｂとの位置関係は反対であってもよい。半導体装置Ａ１では、複数の絶縁基板４２はそれぞれ、帯状部５２１ｂおよび帯状部５２３ｂ上に配置され、これらに跨っている。
　図５および図６に示すように、配線部５２２の帯状部５２２ｂと配線部５２４の帯状部５２４ｂとは、ｙ方向において、複数の第２半導体素子２よりも複数の第１半導体素子１が配置された側の反対（すなわちｙ１方向）に位置する。帯状部５２２ｂと帯状部５２４ｂとは、それぞれの長手方向が互いに平行となるように配置されている。図示された例では、帯状部５２４ｂは、ｙ方向において、帯状部５２２ｂよりも複数の第２半導体素子２が配置された側の反対（すなわちｙ１方向）に位置するが（図５および図６参照）、帯状部５２２ｂと帯状部５２４ｂとの位置関係は反対であってもよい。半導体装置Ａ１では、複数の絶縁基板４３はそれぞれ、帯状部５２２ｂおよび帯状部５２４ｂ上に配置され、これらに跨っている。
　配線部５２５は、絶縁基板４１の主面４１１に形成されている。配線部５２５は、図５に示すように、検出端子６５が接続されている。図６に示すように、配線部５２５には、貫通孔５２５ａが形成されている。貫通孔５２５ａは、配線部５２５をｚ方向に貫通する。貫通孔５２５ａには、金属部材５８が嵌め込まれている。
　複数の配線部５２６，５２７はそれぞれ、絶縁基板４１の主面４１１に形成されている。複数の配線部５２６はそれぞれ、主面４１１のうち、平面視においてｘ方向に隣り合う２つの第１半導体素子１に挟まれた領域に形成されている。複数の配線部５２７はそれぞれ、主面４１１のうち、平面視においてｘ方向に隣り合う２つの第２半導体素子２に挟まれた領域に形成されている。図示された例では、各配線部５２６，５２７は、平面視矩形状であるが（図５および図６参照）、本開示はこれに限定されない。各配線部５２６は、配線部５１２と一体的に形成されていてもよいし、各配線部５２７は、配線部５１３と一体的に形成されていてもよい。半導体装置Ａ１では、複数の配線部５２６，５２７はそれぞれ、複数の第１半導体素子１および複数の第２半導体素子２のいずれにも導通していない。
　複数の配線部５２８はそれぞれ、絶縁基板４１の主面４１１に形成されている。複数の配線部５２８はそれぞれ、主面４１１のうち、ｙ方向の端縁付近に形成されている。複数の配線部５２８は、ｙ方向において、配線部５２３よりもｙ２方向、または、配線部５２４よりもｙ１方向のいずれかに配置されている。各配線部５２８は、図５に示すように、各側方端子６６が接続されている。半導体装置Ａ１では、複数の配線部５２８はそれぞれ、複数の第１半導体素子１および複数の第２半導体素子２のいずれにも導通していない。
　複数の配線部５３１は、図９および図１１に示すように、複数の絶縁基板４２の主面４２１にそれぞれ形成されている。各配線部５３１は、図５および図６から理解されるように、対応する一の接続部材７２１を介して、対応する一の第１半導体素子１の第３電極１３（ゲート電極）に導通する。また、各配線部５３１は、対応する一の接続部材７３１を介して、配線部５２１に導通する。各配線部５３１は、「第２配線部」の一例である。
　複数の配線部５３２は、図１０および図１１に示すように、複数の絶縁基板４３の主面４３１にそれぞれ形成されている。各配線部５３２は、図５および図６から理解されるように、対応する一の接続部材７２２を介して、対応する一の第２半導体素子２の第６電極２３（ゲート電極）に導通する。また、各配線部５３２は、対応する一の接続部材７３２を介して、配線部５２２に導通する。各配線部５３２は、「第６配線部」の一例である。
　複数の配線部５３３は、図１１に示すように、複数の絶縁基板４２の主面４２１にそれぞれ形成されている。図５および図６から理解されるように、各配線部５３３は、対応する一の接続部材７２３を介して、対応する一の第１半導体素子１の第２電極１２（ソース電極）に導通する。また、各配線部５３３は、対応する一の接続部材７３３を介して、配線部５２３に導通する。各配線部５３３は、「第４配線部」の一例である。
　複数の配線部５３４は、図１１に示すように、複数の絶縁基板４３の主面４３１にそれぞれ形成されている。図５および図６から理解されるように、各配線部５３４は、対応する一の接続部材７２４を介して、対応する一の第２半導体素子２の第５電極２２（ソース電極）に導通する。また、各配線部５３４は、対応する一の接続部材７３４を介して、配線部５２４に導通する。各配線部５３４は、「第８配線部」の一例である。
　複数の金属部材５９はそれぞれ、図１１に示すように絶縁基板４１をｚ方向に貫通し、配線部５１３と配線部５１４とを導通させる。各金属部材５９は、たとえば柱状である。図示された例では、各金属部材５９の平面視形状は、円形であるが（図５～８参照）、各金属部材５９の平面視形状は、円形ではなく、楕円状または多角形状であってもよい。各金属部材５９の構成材料は、たとえば銅または銅合金である。
　複数の金属部材５９は、図６～図８および図１１に示すように、配線部５１３の各貫通孔５１３ａおよび配線部５１４の各貫通孔５１４ｂに嵌め込まれるとともに、絶縁基板４１の各貫通孔４１３に挿し込まれている。各金属部材５９は、貫通孔５１３ａの内面あるいは貫通孔５１４ｂの内面に接している。各金属部材５９は、貫通孔５１３ａあるいは貫通孔５１４ｂに嵌め込まれることで支持されている。このとき、金属部材５９と貫通孔５１３ａの内面との間、および、金属部材５９と貫通孔５１４ｂの内面との間に隙間が生じる場合には、この隙間にはんだを流し込むとよい。これにより、この隙間にはんだが充填され、各金属部材５９が配線部５１３および配線部５１４に固着される。はんだを流し込んだ場合、金属部材５９と絶縁基板４１の貫通孔４１３の内面との間の隙間にも、はんだが充填されうる。
　金属部材５８は、絶縁基板４１をｚ方向に貫通し、配線部５１１と配線部５２５とを導通させる。金属部材５８は、たとえば柱状である。図示された例では、金属部材５８の平面視形状は円形であるが（図６～図８参照）、金属部材５８の平面視形状は、円形ではなく、楕円状または多角形状であってもよい。金属部材５８の構成材料は、たとえば銅または銅合金である。
　金属部材５８は、図６～図８に示すように、配線部５２５の貫通孔５２５ａあるいは配線部５１１の貫通孔５１１ｂに嵌め込まれるとともに、絶縁基板４１の貫通孔４１４に挿し込まれている。金属部材５８は、貫通孔５２５ａの内面、貫通孔５１１ｂの内面あるいは貫通孔４１４の内面にそれぞれ接している。金属部材５８は、貫通孔５２５ａ，５１１ｂ，４１４に嵌め込まれることで支持されている。このとき、金属部材５８と貫通孔５２５ａ，５１１ｂ，４１４の内面との間に隙間が生じる場合には、この隙間にはんだを流し込むとよい。これにより、この隙間にはんだが充填され、金属部材５８が各配線部５１１，５２５および絶縁基板４１に固着される。
　半導体装置Ａ１では、図１２および図１３に示すように、各第１半導体素子１は、絶縁基板４１の各開口部４１５および配線部５１１の各開口部５１１ａと、導電板３１とによって形成される窪みに収容されている。図示された例では、各第１半導体素子１の素子主面１ａは、ｚ方向に直交する方向（たとえばｙ方向）に見て、絶縁基板４１あるいは配線部５１１のいずれかに重なるが、配線部５２１に重なってもよい。いずれの場合であっても、各第１半導体素子１は、配線部５２１よりもｚ方向上方（ｚ２方向）に突き出ない。同様に、図１２および図１４に示すように、各第２半導体素子２は、絶縁基板４１の各開口部４１６および配線部５１４の各開口部５１４ａと、導電板３２とによって形成される窪みに収容されている。図示された例では、各第２半導体素子２の素子主面２ａは、ｚ方向に直交する方向（たとえばｙ方向）に見て、絶縁基板４１あるいは配線部５１４のいずれかに重なるが、配線部５２２に重なってもよい。いずれの場合であっても、各第２半導体素子２は、配線部５２２よりもｚ方向上方（ｚ２方向）に突き出ない。
　複数の制御端子６１，６２、複数の検出端子６３～６５および複数の側方端子６６はそれぞれ、導電性材料からなる。この導電性材料は、たとえば銅または銅合金である。
　制御端子６１は、各第１半導体素子１の第３電極１３（ゲート電極）に導通する。制御端子６１は、各第１半導体素子１のスイッチング動作を制御する第１駆動信号が入力される。制御端子６１は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。制御端子６１のうち、封止部材８に覆われた部分は、配線部５２１のパッド部５２１ａに接合されている。制御端子６１のうち、封止部材８から露出する部分は、外部の制御装置（たとえばゲートドライバ）が接続され、当該制御装置から第１駆動信号（ゲート電圧）が入力される。制御端子６１は、「第１制御端子」の一例である。
　制御端子６２は、各第２半導体素子２の第６電極２３（ゲート電極）に導通する。制御端子６２は、各第２半導体素子２のスイッチング動作を制御する第２駆動信号が入力される。制御端子６２は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。制御端子６２のうち、封止部材８に覆われた部分は、配線部５２２のパッド部５２２ａに接合されている。制御端子６２のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置から第２駆動信号（ゲート電圧）が入力される。制御端子６２は、「第２制御端子」の一例である。
　検出端子６３は、各第１半導体素子１の第２電極１２（ソース電極）に導通する。検出端子６３は、各第１半導体素子１の導通状態を示す第１検出信号を出力する。半導体装置Ａ１では、当該第１検出信号として、各第１半導体素子１の第２電極１２に印加される電圧（ソース電流に対応した電圧）が検出端子６３から出力される。検出端子６３は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。検出端子６３のうち、封止部材８に覆われた部分は、配線部５２３のパッド部５２３ａに接合されている。検出端子６３のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置に上記第１検出信号を出力する。検出端子６３は、「第１検出端子」の一例である。
　検出端子６４は、各第２半導体素子２の第５電極２２（ソース電極）に導通する。検出端子６４は、各第２半導体素子２の導通状態を示す第２検出信号を出力する。半導体装置Ａ１では、当該第２検出信号として、各第２半導体素子２の第５電極２２に印加される電圧（ソース電流に対応した電圧）が検出端子６４から出力される。検出端子６４は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。検出端子６４のうち、封止部材８に覆われた部分は、配線部５２４のパッド部５２４ａに接合されている。検出端子６４のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置に上記第２検出信号を出力する。検出端子６４は、「第２検出端子」の一例である。
　検出端子６５は、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。検出端子６５は、各第１半導体素子１の第１電極１１に印加される電圧（ドレイン電流に対応した電圧）が出力される。検出端子６５は、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。検出端子６５のうち、封止部材８に覆われた部分は、配線部５２５に接合されている。検出端子６５のうち、封止部材８から露出する部分は、上記外部の制御装置が接続され、当該制御装置に、各第１半導体素子１の第１電極１１に印加される電圧（ドレイン電流に対応した電圧）を出力する。
　複数の側方端子６６はそれぞれ、複数の第１半導体素子１および複数の第２半導体素子２のいずれにも導通しない。複数の側方端子６６はそれぞれ、封止部材８に覆われた部分と封止部材８から露出する部分とを含む。各側方端子６６において、封止部材８に覆われた部分は、複数の配線部５２８のいずれかに接合されている。各側方端子６６において、封止部材８から露出する部分は、封止部材８からｙ方向に突き出ている。図示された例では、半導体装置Ａ１は、複数の側方端子６６を備えているが、複数の側方端子６６を備えていなくてもよい。この場合、半導体装置Ａ１は、複数の配線部５２８を備えていなくてもよい。
　複数の接続部材７はそれぞれ、互いに離間する２つの部位を導通させる。上述の通り、複数の接続部材７は、複数の接続部材７１１，７１２、７２１～７２４、７３１～７３４を含む。複数の接続部材７はそれぞれ、たとえばボンディングワイヤである。複数の接続部材７の一部（たとえば複数の接続部材７１１，７１２）は、ボンディングワイヤではなく、金属製の板材であってもよい。複数の接続部材７の各構成材料は、金、アルミニウムまたは銅のいずれであってもよい。
　複数の接続部材７１１は、図３および図５に示すように、複数の第１半導体素子１それぞれの第２電極１２（ソース電極）と、配線部５１３とに接合され、これらを導通させる。図示された例と異なり、接続部材７１１は、配線部５１３ではなく、複数の金属部材５９の上面に接合されていてもよい。接続部材７１２は、図４および図５に示すように、複数の第２半導体素子２の各第５電極２２（ソース電極）と配線部５１２とに接合され、これらを導通させる。
　複数の接続部材７２１は、図３および図５に示すように、複数の第１半導体素子１それぞれの第３電極１３（ゲート電極）と、配線部５３１とに接合され、これらを導通させる。図示された例では、各接続部材７２１は、ｘ方向において、各第３電極１３との接合部分から各配線部５３１との接合部分に向かって制御端子６１に近づくように延びている（図５参照）。各接続部材７２１は、「第２接続部材」の一例である。
　複数の接続部材７２２は、図４および図５に示すように、複数の第２半導体素子２それぞれの第６電極２３（ゲート電極）と、配線部５３２とに接合され、これらを導通させる。図示された例では、各接続部材７２２は、ｘ方向において、各第６電極２３との接合部分から各配線部５３２との接合部分に向かって制御端子６２に近づくように延びている（図５参照）。各接続部材７２２は、「第６接続部材」の一例である。
　複数の接続部材７２３は、図３および図５に示すように、複数の第１半導体素子１それぞれの第２電極１２（ソース電極）と、配線部５３３とに接合され、これらを導通させる。図示された例では、各接続部材７２３は、ｘ方向において、各第２電極１２との接合部分から各配線部５３３との接合部分に向かって検出端子６３に近づくように延びている（図５参照）。各接続部材７２３は、「第４接続部材」の一例である。
　複数の接続部材７２４は、図４および図５に示すように、複数の第２半導体素子２それぞれの第５電極２２（ソース電極）と、配線部５３４とに接合され、これらを導通させる。図示された例では、各接続部材７２４は、ｘ方向において、各第５電極２２との接合部分から各配線部５３４との接合部分に向かって検出端子６４に近づくように延びている（図５参照）。各接続部材７２４は、「第８接続部材」の一例である。
　複数の接続部材７３１はそれぞれ、図３および図５に示すように、各配線部５３１と配線部５２１の帯状部５２１ｂとに接合され、各配線部５３１と配線部５２１とを導通させる。図示された例では、各接続部材７３１は、ｘ方向において、各配線部５３１との接合部分から配線部５２１との接合部分に向かって制御端子６１から遠ざかるように延びている（図５参照）。各接続部材７３１は、平面視において、ｘ方向に沿って延びている。各接続部材７３１は、「第１接続部材」の一例である。
　複数の接続部材７３２はそれぞれ、図４および図５に示すように、各配線部５３２と配線部５２２の帯状部５２２ｂとに接合され、各配線部５３２と配線部５２２とを導通させる。図示された例では、各接続部材７３２は、ｘ方向において、各配線部５３２との接合部分から配線部５２２との接合部分に向かって制御端子６２から遠ざかるように延びている（図５参照）。各接続部材７３２は、平面視において、ｘ方向に沿って延びている。各接続部材７３２は、「第５接続部材」の一例である。
　複数の接続部材７３３はそれぞれ、図３および図５に示すように、各配線部５３３と配線部５２３の帯状部５２３ｂとに接合され、各配線部５３３と配線部５２３とを導通させる。図示された例では、各接続部材７３３は、ｘ方向において、各配線部５３３との接合部分から配線部５２３との接合部分に向かって検出端子６３から遠ざかるように延びている（図５参照）。各接続部材７３３は、平面視において、ｘ方向に沿って延びている。各接続部材７３３は、「第３接続部材」の一例である。
　複数の接続部材７３４はそれぞれ、図４および図５に示すように、各配線部５３４と配線部５２４の帯状部５２４ｂとに接合され、各配線部５３４と配線部５２４とを導通させる。図示された例では、各接続部材７３４は、ｘ方向において、各配線部５３４との接合部分から配線部５２４との接合部分に向かって検出端子６４から遠ざかるように延びている（図５参照）。各接続部材７３４は、平面視において、ｘ方向に沿って延びている。各接続部材７３４は、「第７接続部材」の一例である。
　封止部材８は、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３の一部、複数の絶縁基板４１～４３、複数の配線部５１１～５１４の一部ずつ，複数の配線部５２１～５２８，５３１～５３４、一対の制御端子６１，６２の一部ずつ、複数の検出端子６３～６５の一部ずつ、複数の側方端子６６の一部ずつ、および、複数の接続部材７を覆う。封止部材８は、たとえばエポキシ樹脂などの絶縁性の樹脂材料からなる。封止部材８は、図５に示すように、平面視において矩形状である。
　封止部材８は、図１、図５および図９～図１２に示すように、樹脂主面８１、樹脂裏面８２、複数の樹脂側面８３１～８３４を有する。図９～図１２に示すように、樹脂主面８１および樹脂裏面８２は、ｚ方向に離間する。樹脂主面８１はｚ２方向を向き、樹脂裏面８２はｚ１方向を向く。図５、図９および図１０に示すように、樹脂側面８３１および樹脂側面８３２は、ｘ方向に離間する。樹脂側面８３１はｘ１方向を向き、樹脂側面８３２はｘ２方向を向く。一対の制御端子６１，６２および複数の検出端子６３～６５はそれぞれ、樹脂側面８３１から突き出ている。図５、図１１および図１２に示すように、樹脂側面８３３および樹脂側面８３４は、ｙ方向に離間する。樹脂側面８３３はｙ１方向を向き、樹脂側面８３４はｙ２方向を向く。複数の側方端子６６はそれぞれ、樹脂側面８３３または樹脂側面８３４のいずれかから突き出ている。
　封止部材８は、樹脂側面８３２において、樹脂主面８１および樹脂裏面８２からそれぞれに切り欠きが形成されている。当該切り欠きによって、図１、図５、図９および図１０に示すように、第１電力端子部５０１、第２電力端子部５０２、第３電力端子部５０３および第４電力端子部５０４がそれぞれ、封止部材８から露出する。
　半導体装置Ａ１の作用効果は、次の通りである。
　半導体装置Ａ１では、制御端子６１が接続された配線部５２１と、各第１半導体素子１の第３電極１３との間の導通経路において、配線部５３１が介在する。この構成によると、接続部材７２１を配線部５２１に直接接続する場合よりも、第３電極１３から制御端子６１までの導通経路の距離が延長可能となる。したがって、制御端子６１から各第１半導体素子１までの第１駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくすることが可能である。これにより、半導体装置Ａ１は、第１駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ１では、複数の第１半導体素子１がｘ方向に沿って配列されている。また、制御端子６１が複数の第１半導体素子１に対してｘ方向の一方側（図５の例ではｘ１方向側）に配置されている。この構成では、ｘ方向の最も一方側に位置する第１半導体素子１に関して、接続部材７２１を配線部５３１ではなく配線部５２１に直接接続した場合、当該第１半導体素子１の第３電極１３から制御端子６１までの導通経路が短くなる傾向がある。つまり、複数の第１半導体素子１の配置と、制御端子６１との配置によって、上記第１駆動信号の発振が生じやすい。そのため、上記導通経路の距離が短くなる第１半導体素子１において、第３電極１３と制御端子６１との間の導通経路に配線部５３１を介在させて、第３電極１３から制御端子６１までの導通経路の距離を延長させることは、この第１半導体素子１に入力される第１駆動信号の発振抑制に有効である。
　半導体装置Ａ１では、各第１半導体素子１に対して、それぞれ１つずつ配線部５３１を備えており、各第１半導体素子１が、配線部５３１を介して、配線部５２１に導通する。この構成によると、任意の２つの第１半導体素子１それぞれの第３電極１３間の導通経路において、２つの配線部５３１が介在する。このため、接続部材７２１を配線部５２１に直接接続する場合よりも、任意の２つの第３電極１３同士の導通経路の距離が延長可能となる。これにより、複数の第１半導体素子１を並列接続した時に、各第１半導体素子１の第１電極１１と第３電極１３とを通るループ経路が形成されることで生じる寄生共振を抑制できる。つまり、半導体装置Ａ１では、複数の第１半導体素子１を並列接続した時に生じる寄生共振を抑制できる。なお、複数の第１半導体素子１を並列接続した時に生じる寄生共振は、第１電力端子部５０１から各第１半導体素子１の第１電極１１までの導通経路を均等化することで抑制することも可能である。しかしながら、複数の第１半導体素子１と第１電力端子部５０１との位置関係に制限がある場合、または、寄生共振の周波数が高い（たとえば数百ＭＨｚ）場合においては、本開示のように、各第３電極１３同士の導通経路の距離を延長させるほうが、寄生共振を抑制する上で好ましい。
　半導体装置Ａ１では、各絶縁基板４２は、ｘ方向において各第１半導体素子１よりも制御端子６１が位置する側に配置されている。そして、各接続部材７３１は、配線部５２１（帯状部５２１ｂ）に接続された部分が、配線部５３１に接続された部分よりも、ｘ方向において各第１半導体素子１よりも制御端子６１が位置する側と反対側に位置する。これにより、半導体装置Ａ１は、各第１半導体素子１の第３電極１３から配線部５２１（帯状部５２１ｂ）までの導通経路を延長させることができる。つまり、半導体装置Ａ１は、各第３電極１３同士の導通経路の距離が延長される。
　半導体装置Ａ１は、接続部材７２１および接続部材７３１を備えている。接続部材７２１は、第１半導体素子１の第３電極１３と配線部５３１とを導通させ、接続部材７３１は、配線部５２１と配線部５３１とを導通させる。各接続部材７２１，７３１はそれぞれ、たとえばボンディングワイヤである。各接続部材７２１，７３１がボンディングワイヤであることから、各接続部材７２１，７３１は、長さの調整がしやすい。そこで、各接続部材７２１，７３１との長さを調整して、各接続部材７２１，７３１の寄生インダクタンス成分を調整することで、制御端子６１から第１半導体素子１の第３電極１３までの寄生インダクタンス成分を調整できる。したがって、半導体装置Ａ１では、各第１半導体素子１の特性のバラツキに応じて、制御端子６１から各第１半導体素子１の第３電極１３までの寄生インダクタンス成分を微調整することが容易となる。
　半導体装置Ａ１では、各第１半導体素子１に対して、それぞれ１つずつ配線部５３３を備えており、すべての第１半導体素子１がそれぞれ、配線部５３３を介して、配線部５２３に導通する。この構成によると、任意の２つの第１半導体素子１それぞれの第２電極１２間の導通経路において、２つの配線部５３３が介在するため、接続部材７２３を配線部５２３に直接接続するよりも、各第２電極１２同士の導通経路の距離が延長可能となる。複数の第１半導体素子１を並列接続した時に生じる寄生共振は、各第１半導体素子１の第１電極１１と第３電極１３とを通るループ経路だけでなく、各第１半導体素子１の第２電極１２と第３電極１３とを通るループ経路によっても生じることがある。したがって、各第２電極１２同士の導通経路の距離を延長させることで、複数の第１半導体素子１を並列接続した時に生じる寄生共振を抑制できる。
　半導体装置Ａ１では、制御端子６２が接続された配線部５２２と、第２半導体素子２の第６電極２３との間の導通経路において、配線部５３２が介在する。この構成によると、接続部材７２２を配線部５２２に直接接続する場合よりも、各第６電極２３から制御端子６２までの導通経路の距離が延長可能となる。したがって、制御端子６２から第２半導体素子２までの第２駆動信号の伝達経路を長くできるため、当該伝達経路におけるインダクタンス成分を大きくできる。これにより、半導体装置Ａ１は、第２駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ１では、複数の第２半導体素子２がｘ方向に沿って配列されている。また、制御端子６２が複数の第２半導体素子２に対してｘ方向の一方側（図５の例ではｘ１方向側）に配置されている。この構成では、最もｘ方向の一方側に位置する第２半導体素子２は、接続部材７２２を配線部５３２ではなく直接配線部５２２に接続した場合に、当該第２半導体素子２の第６電極２３から制御端子６２までの導通経路の距離が短くなる傾向がある。つまり、複数の第２半導体素子２の配置と、制御端子６２との配置によって、上記第２駆動信号の発振が生じやすい。そのため、上記導通経路の距離が短くなる第２半導体素子２において、第６電極２３と制御端子６２との間の導通経路に配線部５３２を介在させて、第６電極２３から制御端子６２までの導通経路の距離を延長させることは、この第２半導体素子２に入力される第２駆動信号の発振抑制に有効である。
　半導体装置Ａ１では、各第２半導体素子２に対して、それぞれ１つずつ配線部５３２を備えており、すべての第２半導体素子２がそれぞれ、配線部５３２を介して、配線部５２２に導通する。この構成によると、任意の２つの第２半導体素子２それぞれの第６電極２３間の導通経路において、２つの配線部５３２が介在するため、接続部材７２２を配線部５２２に直接接続する場合よりも、各第６電極２３同士の導通経路の距離が延長可能となる。これにより、複数の第２半導体素子２を並列接続した時に、各第２半導体素子２の第４電極２１と第６電極２３とを通るループ経路が形成されることで生じる寄生共振を抑制できる。つまり、半導体装置Ａ１は、複数の第２半導体素子２を並列接続した時に生じる寄生共振を抑制できる。
　半導体装置Ａ１では、各絶縁基板４３は、ｘ方向において各第２半導体素子２よりも制御端子６２が位置する側に配置されている。そして、各接続部材７３２は、配線部５２２（帯状部５２２ｂ）に接続された部分が、配線部５３２に接続された部分よりも、ｘ方向において各第２半導体素子２よりも制御端子６２が位置する側と反対側に位置する。これにより、半導体装置Ａ１は、各第２半導体素子２の第６電極２３から配線部５２２（帯状部５２２ｂ）までの導通経路を延長させることができる。つまり、半導体装置Ａ１は、各第６電極２３同士の導通経路の距離が延長される。
　半導体装置Ａ１は、接続部材７２２および接続部材７３２を備えている。接続部材７２２は、第２半導体素子２の第６電極２３と配線部５３２とを導通させ、接続部材７３２は、配線部５２２と配線部５３２とを導通させる。各接続部材７２２，７３２はそれぞれ、たとえばボンディングワイヤである。各接続部材７２２，７３２がボンディングワイヤであることから、各接続部材７２２，７３２は、長さの調整がしやすい。そこで、各接続部材７２２，７３２との長さを調整して、各接続部材７２２，７３２の寄生インダクタンス成分を調整することで、制御端子６２から第２半導体素子２の第６電極２３までの寄生インダクタンス成分を調整できる。したがって、半導体装置Ａ１では、各第２半導体素子２の特性のバラツキに応じて、制御端子６２から各第２半導体素子２の第６電極２３までの寄生インダクタンス成分を微調整することが容易となる。
　半導体装置Ａ１では、各第２半導体素子２に対して、それぞれ１つずつ配線部５３４を備えており、すべての第２半導体素子２がそれぞれ、配線部５３４を介して、配線部５２４に導通する。この構成によると、各第２半導体素子２の第５電極２２間の導通経路において、２つの配線部５３４が介在するため、接続部材７２４を配線部５２４に直接接続するよりも、各第５電極２２同士の導通経路の距離が延長可能となる。複数の第２半導体素子２を並列接続した時に生じる寄生共振は、各第２半導体素子２の第４電極２１と第６電極２３とを通るループ経路だけでなく、各第２半導体素子２の第５電極２２と第６電極２３とを通るループ経路によっても生じることがある。したがって、各第５電極２２同士の導通経路の距離を延長させることで、複数の第２半導体素子２を並列接続した時に生じる寄生共振を抑制できる。
　半導体装置Ａ１では、各配線部５３１，５３３は、各絶縁基板４２上に形成されている。この構成によると、絶縁基板４１の主面４１１上に形成された各配線部５１２，５１３，５２１～５２８と、各配線部５３１，５３３とを容易に離間させることができる。同様に、各配線部５３２，５３４は、各絶縁基板４３上に形成されている。この構成によると、絶縁基板４１の主面４１１上に形成された各配線部５１２，５１３，５２１～５２８と、各配線部５３２，５３４とを容易に離間させることができる。
　半導体装置Ａ１では、各絶縁基板４２を、帯状部５２１ｂと帯状部５２３ｂとの上に、これらに跨るように配置したが、各絶縁基板４２は、配線部５３１を、配線部５２１および配線部５２３から離間させる位置に配置すればよい。たとえば、各絶縁基板４２を、各配線部５２６、配線部５１２、および、各配線部５２８などの上に適宜配置してもよいし、絶縁基板４１の主面４１１上に配置してもよい。同様に、半導体装置Ａ１では、各絶縁基板４３を、帯状部５２２ｂと帯状部５２４ｂとの上に、これらに跨るように配置したが、各絶縁基板４３は、配線部５３２を、配線部５２２および５２４から離間させる位置に配置すればよい。たとえば、各絶縁基板４３を、各配線部５２７、配線部５１３、および、各配線部５２８などの上に適宜配置してもよいし、絶縁基板４１の主面４１１上に配置してもよい。
　図１５は、第２実施形態にかかる半導体装置Ａ２を示している。図１５は、半導体装置Ａ２を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。
　半導体装置Ａ１では、絶縁基板４２の数が第１半導体素子１の数と同じであった。一方、半導体装置Ａ２では、絶縁基板４２の数が第１半導体素子１の数よりも少ない。図１５に示す例では、４つの第１半導体素子１に対して、２つの絶縁基板４２を備えており、２つの配線部５３１および２つの配線部５３３が１つの絶縁基板４２上に形成されている。同様に、半導体装置Ａ１では、絶縁基板４３の数が第２半導体素子２の数と同じであった。一方、半導体装置Ａ２では、絶縁基板４３の数が第２半導体素子２の数よりも少ない。図１５に示す例では、４つの第２半導体素子２に対して、２つの絶縁基板４３を備えており、２つの配線部５３２および２つの配線部５３４が１つの絶縁基板４３上に形成されている。
　半導体装置Ａ２においても、図１５に示すように、半導体装置Ａ１と同様に、配線部５３１を備える。したがって、第１半導体素子１の第３電極１３は、配線部５３１を介して、配線部５２１に導通する。これにより、半導体装置Ａ２は、半導体装置Ａ１と同様に、第１駆動信号の発振を抑制できる。その他、半導体装置Ａ２は、半導体装置Ａ１と共通する構成によって、半導体装置Ａ１と同様の効果を奏する。
　図１６は、第３実施形態にかかる半導体装置Ａ３を示している。図１６は、半導体装置Ａ３を示す平面図であって、複数の側方端子６６および封止部材８を省略している。
　半導体装置Ａ１，Ａ２は、第１半導体素子１の数と配線部５３１の数とが同じであったが、半導体装置Ａ３は、配線部５３１の数が第１半導体素子１の数よりも少ない。図１６に示す例では、４つの第１半導体素子１のうちの２つの第１半導体素子１の各第３電極１３が、各配線部５３１を介して、配線部５２１に導通し、他の２つ第１半導体素子１の各第３電極１３が、各配線部５３１を介さず、配線部５２１に導通している。前者の２つの第１半導体素子１は、各接続部材７２１を各配線部５３１ではなく直接配線部５２１に接続した場合に、制御端子６１までの導通経路の距離が相対的に短いものであり、後者の２つの第１半導体素子１は、制御端子６１までの導通経路の距離が相対的に長いものである。なお、複数の第１半導体素子１の数および配線部５３１の数は、図１６に示す例に限定されず、適宜変更されうる。
　同様に、半導体装置Ａ１，Ａ２は、第２半導体素子２の数と配線部５３２の数とが同じであった、半導体装置Ａ３は、配線部５３２の数が第２半導体素子２の数よりも少ない。図１６に示す例では、４つの第２半導体素子２のうちの２つの第２半導体素子２の各第６電極２３が、各配線部５３２を介して、配線部５２２に導通し、他の２つ第２半導体素子２の各第６電極２３が、各配線部５３２を介さず、配線部５２２に導通している。前者の２つの第２半導体素子２は、各接続部材７２２を各配線部５３２ではなく直接配線部５２２に接続した場合に、制御端子６２での導通経路の距離が相対的に短いものであり、後者の２つの第２半導体素子２は、制御端子６２までの導通経路の距離が相対的に長いものである。なお、複数の第２半導体素子２の数および配線部５３２の数は、図１６に示す例に限定されず、適宜変更されうる。
　半導体装置Ａ３においても、図１６に示すように、半導体装置Ａ１と同様に、配線部５３１を備える。したがって、第１半導体素子１の第３電極１３は、配線部５３１を介して、配線部５２１に導通する。これにより、半導体装置Ａ３は、半導体装置Ａ１と同様に、第１駆動信号の発振を抑制できる。その他、半導体装置Ａ３は、各半導体装置Ａ１，Ａ２と共通する構成によって、各半導体装置Ａ１，Ａ２と同様の効果を奏する。
　半導体装置Ａ３では、複数の第１半導体素子１のうち、各接続部材７２１を各配線部５３１ではなく直接配線部５２１に接続した場合に制御端子６１までの導通経路の距離が相対的に短い第１半導体素子１においては、各配線部５３１を介して、配線部５２１に導通させている。一方、複数の第１半導体素子１のうち、各接続部材７２１を各配線部５３１ではなく直接配線部５２１に接続した場合に制御端子６１までの導通経路の距離が相対的に長い第１半導体素子１においては、各配線部５３１を介して、配線部５２１に導通させている。この構成によると、制御端子６１から各第１半導体素子１の第３電極１３までの距離差を小さくすることが可能となる。このことは、複数の第２半導体素子２においても同様であり、制御端子６２から各第２半導体素子２の第６電極２３までの距離差を小さくすることが可能である。
　図１７～図１９は、第４実施形態にかかる半導体装置Ａ４を示している。図１７は、半導体装置Ａ４を示す斜視図である。図１８は、半導体装置Ａ４を示す平面図であって、後述するケース９の一部（天板９２）を省略している。図１９は、図１８のＸＩＸ－ＸＩＸ線に沿う断面図であって、ケース９の天板９２を想像線（二点鎖線）で示している。
　半導体装置Ａ１～Ａ３では、複数の第１半導体素子１が導電板３１に搭載され、且つ、複数の第２半導体素子２が導電板３２に搭載されていたが、半導体装置Ａ４では、複数の第１半導体素子１が配線部５１１に接合され、かつ、複数の第２半導体素子２が、配線部５１３に接合されている。また、半導体装置Ａ１～Ａ３では、第１電力端子部５０１と第２電力端子部５０２とが平面視において重なり、且つ、第３電力端子部５０３と第４電力端子部５０４とが平面視において重なっていたが、半導体装置Ａ４では、第１電力端子部５０１と第２電力端子部５０２とが平面視において隣り合い、且つ、第３電力端子部５０３と第４電力端子部５０４とが平面視において隣り合っている。
　図１７～図１９に示すように、半導体装置Ａ４は、封止部材８の代わりに、ケース９を備えている。ケース９は、略直方体形状に形成され、複数の第１半導体素子１、複数の第２半導体素子２、複数の絶縁基板４１～４３および複数の配線部５１１～５１３，５２１～５２４，５３１～５３４などを収容している。ケース９は、たとえばＰＰＳ（ポリフェニレンサルファイド）など、電気絶縁性を有し、かつ耐熱性に優れた合成樹脂から構成される。
　ケース９は、底板としての放熱板９１と、放熱板９１のｚ２方向側の表面に固定された枠部９３と、この枠部９３に固定された天板９２とを備えている。天板９２は、枠部９３のｚ２方向側を閉鎖し、枠部９３のｚ１方向側を閉鎖する放熱板９１と対向している。天板９２、放熱板９１および枠部９３によって、上記構成要素の収容空間がケース９の内部に区画される。
　図１７および図１８に示すように、ケース９は、端子台９４１～９４４を備えている。これらの端子台９４１～９４４は、枠部９３と一体的に形成されている。端子台９４１と端子台９４２とは、枠部９３のｘ２方向側の側壁９３１（図１８参照）に繋がっている。端子台９４１と端子台９４２とは、ｙ方向に沿って配置されている。端子台９４１は、端子台９４２よりもｙ２方向に位置する。端子台９４３と端子台９４４とは、枠部９３のｘ１方向側の側壁９３２（図１８参照）に繋がっている。端子台９４３と端子台９４４とは、ｙ方向に沿って配置されている。端子台９４３は、端子台９４４よりもｙ２方向に位置する。
　半導体装置Ａ４は、図１８および図１９に示すように、複数の配線部５１１～５１３，５２１～５２４，５３１～５３４，５４１を備える。図１８および図１９から理解されるように、これらの配線部５１１～５１３，５２１～５２４，５３１～５３４，５４１のうち、２つの配線部５１１、２つの配線部５１２、２つの配線部５１３、複数の配線部５２１～５２４は、絶縁基板４１の主面４１１に形成されている。また、配線部５４１は、図１９に示すように、絶縁基板４１の裏面４１２に形成されている。
　２つの配線部５１１は、ｘ方向に沿って配置され、互いに離間する。２つの配線部５１１は、連結部材５１９ａによって、互いに導通する。連結部材５１９ａは、導電性の板材であって、たとえば銅または銅合金からなる。連結部材５１９ａの構成材料は、銅または銅合金に限定されない。２つの配線部５１１は、複数の第１半導体素子１が接合され、各第１半導体素子１の第１電極１１（ドレイン電極）に導通する。
　２つの配線部５１２は、ｘ方向に沿って配置され、互いに離間する。２つの配線部５１２は、導電性の連結部材５１９ｂによって、互いに導通する。連結部材５１９ｂは、導電性の板材であって、たとえば銅または銅合金からなる。連結部材５１９ｂの構成材料は、銅または銅合金に限定されない。２つの配線部５１２は、複数の接続部材７１２を介して、各第２半導体素子２の第５電極２２（ソース電極）に導通する。
　２つの配線部５１３は、ｘ方向に沿って配置され、互いに離間する。２つの配線部５１３は、導電性の連結部材５１９ｃによって、互いに導通する。連結部材５１９ｃは、導電性の板材であって、たとえば銅または銅合金からなる。連結部材５１９ｃの構成材料は、銅または銅合金に限定されない。２つの配線部５１３は、複数の接続部材７１１を介して、各第１半導体素子１の第２電極１２（ソース電極）に導通する。また、２つの配線部５１３は、複数の第２半導体素子２が接合され、各第２半導体素子２の第４電極２１（ドレイン電極）に導通する。
　図１８に示すように、配線部５２１は、互いに離間する２つの帯状部５２１ｂを含む。２つの帯状部５２１ｂは、ｘ方向に沿って配置され、互いに離間する。２つの帯状部５２１ｂは、接続部材７５１によって、導通する。配線部５２２は、互いに離間する２つの帯状部５２２ｂを含む。２つの帯状部５２２ｂは、ｘ方向に沿って配置され、互いに離間する。２つの帯状部５２２ｂは、接続部材７５２によって、導通する。配線部５２３は、互いに離間する２つの帯状部５２３ｂを含む。２つの帯状部５２３ｂは、ｘ方向に沿って配置され、互いに離間する。２つの帯状部５２３ｂは、接続部材７５３によって、導通する。配線部５２４は、互いに離間する２つの帯状部５２４ｂを含む。２つの帯状部５２４ｂは、ｘ方向に沿って配置され、互いに離間する。２つの帯状部５２４ｂは、接続部材７５４によって、導通する。各接続部材７５１～７５４は、たとえばボンディングワイヤである。各接続部材７５１～７５４の構成材料は、金、銅、アルミニウム、あるいは、これらのいずれかを含む合金である。
　配線部５４１は、たとえば、絶縁基板４１の裏面４１２の略全面に形成されている。なお、配線部５４１の形成範囲は、特に限定されない。配線部５４１は、銅または銅合金からなる。配線部５４１は、放熱板９１に接合されている。
　半導体装置Ａ４は、第１電力端子６０１、第２電力端子６０２、第３電力端子６０３および第４電力端子６０４を備えている。
　第１電力端子６０１は、ケース９の内方において配線部５１１に接合されている。これにより、第１電力端子６０１は、複数の第１半導体素子１の各第１電極１１（ドレイン電極）に導通する。第１電力端子６０１は、第１電力端子部５０１を含む。図１７および図１８に示すように、第１電力端子部５０１は、端子台９４１の上面（ｚ２方向側の表面）に位置する。
　第２電力端子６０２は、ケース９の内方において配線部５１２に接合されている。これにより、第２電力端子６０２は、複数の第２半導体素子２の各第５電極２２（ソース電極）に導通する。第２電力端子６０２は、第２電力端子部５０２を含む。図１７および図１８に示すように、第２電力端子部５０２は、端子台９４２の上面（ｚ２方向側の表面）に位置する。
　第３電力端子６０３および第４電力端子６０４はそれぞれ、ケース９の内方において、配線部５１３に接合されている。これにより、第３電力端子６０３および第４電力端子６０４はそれぞれ、複数の第１半導体素子１の各第２電極１２（ソース電極）と複数の第２半導体素子２の各第４電極２１（ドレイン電極）とに導通する。第３電力端子６０３は、第３電力端子部５０３を含む。図１７および図１８に示すように、第３電力端子部５０３は、端子台９４３の上面（ｚ２方向側の表面）に位置する。第４電力端子６０４は、第４電力端子部５０４を含む。図１７および図１８に示すように、第４電力端子部５０４は、端子台９４４の上面（ｚ２方向側の表面）に位置する。
　半導体装置Ａ４では、制御端子６１は、配線部５２１に接合されるのではなく、ケース９の内方において、接続部材７４１を介して、配線部５２１に導通する。制御端子６２は、配線部５２２に接合されるのではなく、ケース９の内方において、接続部材７４２を介して、配線部５２２に導通する。検出端子６３は、配線部５２３に接合されるのではなく、ケース９の内方において、接続部材７４３を介して、配線部５２３に導通する。検出端子６４は、配線部５２４に接合されるのではなく、ケース９の内方において、接続部材７４４を介して、配線部５２４に導通する。各接続部材７４１～７４４は、たとえばボンディングワイヤである。各接続部材７４１～７４４の構成材料は、金、銅、アルミニウム、あるいは、これらのいずれかを含む合金である。
　半導体装置Ａ４においても、図１８および図１９に示すように、半導体装置Ａ１と同様に配線部５３１を備える。したがって、第１半導体素子１の第３電極１３は、配線部５３１を介して、配線部５２１に導通する。これにより、半導体装置Ａ４は、半導体装置Ａ１と同様に、第１駆動信号の発振を抑制できる。その他、半導体装置Ａ４は、各半導体装置Ａ１～Ａ３と共通する構成によって、各半導体装置Ａ１～Ａ３と同様の効果を奏する。
　図２０は、第５実施形態にかかる半導体装置Ａ５を示している。図２０は、半導体装置Ａ５を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。
　半導体装置Ａ１～Ａ４では、複数の第１半導体素子１および複数の第２半導体素子２を備えていた。一方、半導体装置Ａ５では、複数の第１半導体素子１を備えているが、第２半導体素子２を１つも備えていない。
　図２０に示すように、半導体装置Ａ５においても、各第１半導体素子１は、配線部５１１に接合されている。半導体装置Ａ５では、複数の第２半導体素子２を備えていない分、半導体装置Ａ１～Ａ４と比較して、配線部の数が少ない。半導体装置Ａ５では、配線部５２５は、接続部材７２５を介して、配線部５１１に導通することで、各第１半導体素子１の第１電極１１（ドレイン電極）に導通している。
　半導体装置Ａ５においても、図２０に示すように、半導体装置Ａ１と同様に、配線部５３１を備える。したがって、第１半導体素子１の第３電極１３は、配線部５３１を介して、配線部５２１に導通する。これにより、半導体装置Ａ５は、半導体装置Ａ１と同様に、第１駆動信号の発振を抑制できる。その他、半導体装置Ａ５は、各半導体装置Ａ１～Ａ４と共通する構成によって、各半導体装置Ａ１～Ａ４と同様の効果を奏する。
　図２０を参照して説明した、複数の第２半導体素子２を１つも備えない構成は、半導体装置Ａ５で示す構成に限定されず、各半導体装置Ａ１～Ａ４に適宜適用してもよい。
　図２１～図２３は、第６実施形態にかかる半導体装置Ａ６を示している。図２１は、半導体装置Ａ６を示す斜視図である。図２２は、半導体装置Ａ６を示す平面図であって、封止部材８を想像線（二点鎖線）で示している。図２３は、図２２のＸＸＩＩＩ－ＸＸＩＩＩ線に沿う断面図である。
　半導体装置Ａ６は、図２１～図２３に示すように、複数の第１半導体素子１、複数の第２半導体素子２、支持部材３、複数の絶縁基板４１～４３、複数の配線部５１１～５１４，５２１～５２８，５３１～５３４、複数の金属部材５８，５９、複数の制御端子６１、複数の制御端子６２、複数の検出端子６３、複数の検出端子６４、検出端子６３、複数の側方端子６６、複数の接続部材７、および、封止部材８を備えている。複数の接続部材７は、図２２に示すように、複数の接続部材７１１，７１２，７２１～７２４を含む。半導体装置Ａ６では、各第１半導体素子１が、「半導体素子」の一例である。また、各制御端子６１（６２）が、「制御端子」の一例であり、各配線部５２１（５２２）が、「配線部」の一例である。また、各接続部材７２１（７２２）が、「接続部材」の一例であり、絶縁基板４２（４３）が、「絶縁基板」の一例である。
　半導体装置Ａ１～Ａ５では、共通の制御端子６１から各第１半導体素子１に第１駆動信号を入力していた。一方、半導体装置Ａ６では、複数の第１半導体素子１のそれぞれに対して、制御端子６１を１つずつ備えている。同様に、半導体装置Ａ１～Ａ５では、共通の制御端子６２から各第２半導体素子２に第２駆動信号を入力していた。一方、半導体装置Ａ６では、複数の第２半導体素子２のそれぞれに対して、制御端子６２を１つずつ備えている。
　半導体装置Ａ１～Ａ５では、共通の検出端子６３から各第１半導体素子１の第１検出信号を出力していた。一方、半導体装置Ａ６では、複数の第１半導体素子１のそれぞれに対して、検出端子６３を１つずつ備えている。同様に、半導体装置Ａ１～Ａ５では、共通の検出端子６４から各第２半導体素子２の第２検出信号を出力していた。一方、半導体装置Ａ６では、複数の第２半導体素子２のそれぞれに対して、検出端子６４を１つずつ備えている。
　図２３に示すように、複数の制御端子６１はそれぞれ、ホルダ６１１と金属ピン６１２とを含む。ホルダ６１１は、導電性材料からなる。ホルダ６１１は、筒状である。ホルダ６１１は、配線部５３１に接合されている。金属ピン６１２は、ホルダ６１１に圧入されるとともに、ｚ方向に延びる。金属ピン６１２は、封止部材８の樹脂主面８１からｚ方向上方に突き出ており、一部が封止部材８から露出する。
　図２１～図２３に示すように、複数の制御端子６２はそれぞれ、ホルダ６２１と金属ピン６２２とを含む。複数の検出端子６３はそれぞれ、ホルダ６３１と金属ピン６３２とを含む。複数の検出端子６４はそれぞれ、ホルダ６４１と金属ピン６４２とを含む。検出端子６５は、ホルダ６５１と金属ピン６５２とを含む。各ホルダ６２１，６３１，６４１，６５１は、ホルダ６１１と同様に構成される。なお、各ホルダ６２１は、各配線部５３２に接合され、各ホルダ６３１は、各配線部５３３に接合され、各ホルダ６４１は、各配線部５３４に接合され、各ホルダ６５１は、配線部５２５に接合される。各金属ピン６２２，６３２，６４２，６５２は、各金属ピン６１２と同様に構成される。
　図示された例では、半導体装置Ａ６は、上記半導体装置Ａ１～Ａ３などと同様に、絶縁基板４１の主面４１１上に、配線部５２１および配線部５２３が形成されているが（図２２および図２３参照）、これらの配線部５２１，５２３は、形成されていなくてもよい。この場合、各絶縁基板４２が、絶縁基板４１の主面４１１上に配置されていてもよいし、各絶縁基板４２を備えず、各配線部５３１および各配線部５３３が、絶縁基板４１の主面４１１上に直接形成されていてもよい。同様に、半導体装置Ａ６は、上記半導体装置Ａ１～Ａ３などと同様に、絶縁基板４１の主面４１１上に、配線部５２２および配線部５２４が形成されているが、これらの配線部５２２，５２４は、形成されていなくてもよい。この場合、各絶縁基板４３が、絶縁基板４１の主面４１１上に配置されていてもよいし、各絶縁基板４３を備えず、各配線部５３２および各配線部５３３が、絶縁基板４１の主面４１１上に直接形成されていてもよい。
　半導体装置Ａ６では、複数の制御端子６１を備えている。複数の制御端子６１は、複数の第１半導体素子１の第３電極１３毎にそれぞれ１つずつ設けられている。この構成によると、半導体装置Ａ６に上記制御装置を接続したとき、複数の第１半導体素子１のそれぞれに対して、上記制御装置から個別に第１駆動信号を入力することが可能となる。これにより、半導体装置Ａ６は、制御装置側において第１駆動信号の伝達経路を長くすることで、第１駆動信号の発振を抑制することが可能となる。同様に、半導体装置Ａ６では、複数の制御端子６２を備えている。複数の制御端子６２は、複数の第２半導体素子２の第６電極２３毎にそれぞれ１つずつ設けられている。この構成によると、半導体装置Ａ６に上記制御装置を接続したとき、複数の第２半導体素子２のそれぞれに対して、上記制御装置から個別に第２駆動信号を入力することが可能となる。これにより、半導体装置Ａ６は、制御装置側において第２駆動信号の伝達経路を長くすることで、第２駆動信号の発振を抑制することが可能となる。
　半導体装置Ａ６では、複数の検出端子６３を備えている。複数の検出端子６３は、複数の第１半導体素子１の第２電極１２毎にそれぞれ１つずつ設けられている。この構成によると、半導体装置Ａ６に上記制御装置を接続したとき、複数の第１半導体素子１のそれぞれに対して、上記制御装置に個別に第１検出信号を出力することが可能となる。これにより、半導体装置Ａ６は、上記制御装置に、各第１半導体素子１の導通状態を個々に確認させることができる。同様に、半導体装置Ａ６では、複数の検出端子６４を備えている。複数の検出端子６４は、複数の第２半導体素子２の第５電極２２毎にそれぞれ１つずつ設けられている。この構成によると、半導体装置Ａ６に上記制御装置を接続したとき、複数の第２半導体素子２のそれぞれに対して、上記制御装置に個別に第２検出信号を出力することが可能となる。これにより、半導体装置Ａ６は、上記制御装置に、各第２半導体素子２の導通状態を個々に確認させることができる。
　本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の第１半導体素子と、
　前記第１駆動信号が入力される第１制御端子と、
　前記第１制御端子が接続された第１配線部と、
　前記第１配線部から離間する少なくとも１つの第２配線部と、
　前記第１配線部と前記第２配線部とを導通させる少なくとも１つの第１接続部材と、
　前記第２配線部と前記複数の第１半導体素子のいずれかの前記第３電極とを導通させる少なくとも１つの第２接続部材と、
を備えており、
　前記複数の第１半導体素子それぞれの前記第１電極同士が電気的に接続され、かつ、前記複数の第１半導体素子それぞれの前記第２電極同士が電気的に接続されている、半導体装置。
　付記２．
　前記少なくとも１つの第２配線部は、複数の第２配線部を含み、
　前記少なくとも１つの第１接続部材は、複数の第１接続部材を含み、
　前記少なくとも１つの第２接続部材は、複数の第２接続部材を含み、
　前記複数の第２配線部は、互いに離間しており、
　前記複数の第１接続部材は、前記第１配線部に接続され、かつ、前記複数の第２配線部にそれぞれ接続されており、
　前記複数の第２接続部材は、前記複数の第２配線部にそれぞれ接続され、かつ、前記複数の第１半導体素子それぞれの前記第３電極にそれぞれ接続されている、付記１に記載の半導体装置。
　付記３．
　厚さ方向に互いに離間する第１主面および第１裏面を有する第１絶縁基板をさらに備え、
　前記第１配線部は、前記第１主面に形成されている、付記２に記載の半導体装置。
　付記４．
　各々が、前記厚さ方向に互いに離間する第２主面および第２裏面を有する少なくとも１つの第２絶縁基板をさらに備え、
　前記第２裏面は、前記第１主面に対向し、
　前記第２主面には、前記複数の第２配線部のうち少なくとも１つが形成されている、付記３に記載の半導体装置。
　付記５．
　前記少なくとも１つの第２絶縁基板は、複数の第２絶縁基板を含み、
　前記複数の第２配線部は、前記複数の第２絶縁基板それぞれの前記第２主面にそれぞれ形成されている、付記４に記載の半導体装置。
　付記６．
　前記複数の第１半導体素子は、前記厚さ方向に直交する第１方向に沿って配列され、
　前記第１配線部は、前記第１方向に沿って延びる第１帯状部を含み、
　前記第１帯状部は、前記複数の第１半導体素子に対して、前記厚さ方向および前記第１方向の両方に直交する第２方向の一方側に位置する、付記５に記載の半導体装置。
　付記７．
　前記複数の第１半導体素子の各々の前記第２電極の導通状態を検出するための第１検出端子と、
　前記第１検出端子が接続された第３配線部と、
　互いに離間しており、各々が前記第３配線部から離間する複数の第４配線部と、
　前記複数の第４配線部を前記第３配線部にそれぞれ導通させる複数の第３接続部材と、
　前記複数の第４配線部を前記複数の第１半導体素子それぞれの前記第２電極にそれぞれ導通させる複数の第４接続部材と、
をさらに備えている、付記６に記載の半導体装置。
　付記８．
　前記第３配線部は、前記第１方向に沿って延びる第２帯状部を含み、
　前記第１帯状部と前記第２帯状部とは、それぞれの長手方向が互いに平行であり、
　前記複数の第２絶縁基板の各々は、前記第１帯状部および前記第２帯状部に跨っている、付記７に記載の半導体装置。
　付記９．
　各々が、第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号によって、前記第４電極および前記第５電極間がオンオフ制御される複数の第２半導体素子と、
　前記第２駆動信号が入力される第２制御端子と、
　前記第２制御端子が接続された第５配線部と、
　前記第５配線部から離間する少なくとも１つの第６配線部と、
　前記第５配線部と前記第６配線部とを導通させる少なくとも１つの第５接続部材と、
　前記第６配線部と前記複数の第２半導体素子のいずれかの前記第６電極とを導通させる少なくとも１つの第６接続部材と、をさらに備えており、
　前記複数の第２半導体素子それぞれの前記第４電極同士が電気的に接続され、かつ、前記複数の第２半導体素子それぞれの前記第５電極同士が電気的に接続されており、
　前記複数の第１半導体素子それぞれの前記第２電極が、前記複数の第２半導体素子それぞれの前記第４電極に電気的に接続されている、付記６ないし付記８のいずれかに記載の半導体装置。
　付記１０．
　前記少なくとも１つの第６配線部は、複数の第６配線部を含み、
　前記少なくとも１つの第５接続部材は、複数の第５接続部材を含み、
　前記少なくとも１つの第６接続部材は、複数の第６接続部材を含み、
　前記複数の第６配線部は、互いに離間しており、
　前記複数の第５接続部材は、前記第５配線部に接続され、かつ、前記複数の第６配線部にそれぞれ接続されており、
　前記複数の第６接続部材は、前記複数の第６配線部にそれぞれ接続され、かつ、前記複数の第２半導体素子それぞれの前記第６電極にそれぞれ接続されている、付記９に記載の半導体装置。
　付記１１．
　各々が、前記厚さ方向に互いに離間する第３主面および第３裏面を有する少なくとも１つの第３絶縁基板をさらに備え、
　前記第３裏面は、前記第１主面に対向し、
　前記第３主面には、前記複数の第６配線部のうち少なくとも１つが形成されている、付記１０に記載の半導体装置。
　付記１２．
　前記少なくとも１つの第３絶縁基板は、複数の第３絶縁基板を含み、
　前記複数の第６配線部は、前記複数の第３絶縁基板それぞれの前記第３主面にそれぞれ形成されている、付記１１に記載の半導体装置。
　付記１３．
　前記複数の第２半導体素子は、前記第１方向に沿って配列され、かつ、前記第２方向において前記複数の第１半導体素子に対し前記第１帯状部が配置された側と反対側に位置し、
　前記第５配線部は、前記第１方向に沿って延びる第３帯状部を含み、
　前記第３帯状部は、前記複数の第２半導体素子に対して、前記第２方向の一方側に位置する、付記１２に記載の半導体装置。
　付記１４．
　前記複数の第２半導体素子の各々の前記第５電極の導通状態を検出するための第２検出端子と、
　前記第２検出端子が接続された第７配線部と、
　互いに離間しており、各々が前記第７配線部から離間する複数の第８配線部と、
　前記複数の第８配線部を前記第７配線部にそれぞれ導通させる複数の第７接続部材と、
　前記複数の第８配線部を前記複数の第２半導体素子それぞれの前記第５電極にそれぞれ導通させる複数の第８接続部材と、
をさらに備えている、付記１３に記載の半導体装置。
　付記１５．
　前記第７配線部は、前記第１方向に沿って延びる第４帯状部を含み、
　前記第３帯状部と前記第４帯状部とは、それぞれの長手方向が互いに平行であり、
　前記複数の第３絶縁基板の各々は、前記第３帯状部および前記第４帯状部に跨っている、付記１４に記載の半導体装置。
　付記１６．
　前記複数の第１半導体素子の各々は、第１素子主面および第１素子裏面を有し、各第１半導体素子において、前記第１電極は前記第１素子裏面に形成され、前記第２電極および前記第３電極は前記第１素子主面に形成されており、
　前記複数の第２半導体素子の各々は、第２素子主面および第２素子裏面を有し、各第２半導体素子において、前記第４電極は前記第２素子裏面に形成され、前記第５電極および前記第６電極は前記第２素子主面に形成されている、付記１３ないし付記１５のいずれかに記載の半導体装置。
　付記１７．
　前記複数の第１半導体素子を搭載する第１搭載部と、
　前記複数の第２半導体素子を搭載する第２搭載部と、
をさらに備え、
　前記第１搭載部および前記第２搭載部は、各々が導電性材料からなり、且つ、互いに離間し、
　前記複数の第１半導体素子それぞれの前記第１電極は、前記第１搭載部を介して互いに導通し、
　前記複数の第２半導体素子それぞれの前記第４電極は、前記第２搭載部を介して互いに導通する、付記１６に記載の半導体装置。
　付記１８．
　前記第１搭載部および前記第２搭載部は、前記第１裏面に対向し、
　前記第１絶縁基板は、各々が前記厚さ方向に前記第１主面から前記第１裏面まで貫通する複数の第１開口部および複数の第２開口部を含み、
　前記複数の第１開口部は、前記厚さ方向に見て前記複数の第１半導体素子をそれぞれ囲み、
　前記複数の第２開口部は、前記厚さ方向に見て前記複数の第２半導体素子をそれぞれ囲む、付記１７に記載の半導体装置。
　付記１９．
　前記複数の第１半導体素子の各々の前記第１電極に導通する第１電力端子部と、
　前記複数の第２半導体素子の各々の前記第５電極に導通する第２電力端子部と、
　前記複数の第１半導体素子の各々の前記第２電極、および、前記複数の第２半導体素子の各々の前記第４電極に導通する第３電力端子部と、
をさらに備え、
　前記第１電力端子部および前記第２電力端子部の間には直流電圧が印加され、
　前記直流電圧は、前記複数の第１半導体素子および前記複数の第２半導体素子のオンオフ制御によって交流電圧に変換され、
　前記交流電圧は、前記第３電力端子部から出力される、付記９ないし付記１８のいずれかに記載の半導体装置。
　付記２０．
　各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の半導体素子と、
　各々が前記駆動信号を入力される複数の制御端子と、
　前記複数の制御端子に導通し、前記複数の制御端子が接合された複数の配線部と、
　前記複数の半導体素子それぞれの前記第３電極と、前記複数の配線部とをそれぞれ接続する複数の接続部材と、
　厚さ方向に離間する主面および裏面を有し、前記主面に複数の配線部が形成された絶縁基板と、
を備えており、
　前記複数の制御端子の各々は、前記厚さ方向において前記主面が向く方向に延びている、半導体装置。
Ａ１～Ａ６：半導体装置　　　１：第１半導体素子
１ａ：素子主面　　　１ｂ：素子裏面
１１：第１電極　　　１２：第２電極
１３：第３電極　　　１９：導電性接合材
２：第２半導体素子　　　２ａ：素子主面
２ｂ：素子裏面　　　２１：第４電極
２２：第５電極　　　２３：第６電極
２９：導電性接合材　　　３：支持部材
３１，３２：導電板　　　３１ａ，３２ａ：搭載面
３１９，３２９：接合材　　　３３，３４：絶縁板
４１：絶縁基板　　　４１１：主面
４１２：裏面　　　４１３：貫通孔
４１４：貫通孔　　　４１５：開口部
４１６：開口部　　　４２，４３：絶縁基板
４２１，４３１：主面　　　４２２，４３２：裏面
５０１：第１電力端子部　　　５０２：第２電力端子部
５０３：第３電力端子部　　　５０４：第４電力端子部
５１１～５１４：配線部　　　５１１ａ，５１４ａ：開口部
５１１ｂ，５１３ａ，５１４ｂ：貫通孔
５１９ａ，５１９ｂ，５１９ｃ：連結部材
５２１～５２８：配線部
５２１ａ，５２２ａ，５２３ａ，５２４ａ：パッド部
５２１ｂ，５２２ｂ，５２３ｂ，５２４ｂ：帯状部
５２１ｃ，５２２ｃ，５２３ｃ，５２４ｃ：連結部
５２５ａ：貫通孔　　　５３１～５３４：配線部
５４１：配線部　　　５８，５９：金属部材
６１，６２：制御端子　　　６３～６５：検出端子
６６：側方端子６１１，６２１，６３１，６４１，６５１：ホルダ
６１２，６２２，６３２，６４２，６５２：金属ピン
６０１：第１電力端子　　　６０２：第２電力端子
６０３：第３電力端子　　　６０４：第４電力端子
７：接続部材　　　７１１，７１２：接続部材
７２１～７２５：接続部材　　　７３１～７３４：接続部材
７４１～７４４：接続部材　　　７５１～７５４：接続部材
８：封止部材　　　８１：樹脂主面
８２：樹脂裏面　　　８３１～８３４：樹脂側面
９：ケース　　　９１：放熱板
９２：天板　　　９３：枠部
９３１，９３２：側壁　　　９４１～９４４：端子台

Claims (20)

  1. 　各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される第１駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の第１半導体素子と、
    　前記第１駆動信号が入力される第１制御端子と、
    　前記第１制御端子が接続された第１配線部と、
    　前記第１配線部から離間する少なくとも１つの第２配線部と、
    　前記第１配線部と前記第２配線部とを導通させる少なくとも１つの第１接続部材と、
    　前記第２配線部と前記複数の第１半導体素子のいずれかの前記第３電極とを導通させる少なくとも１つの第２接続部材と、
    を備えており、
    　前記複数の第１半導体素子それぞれの前記第１電極同士が電気的に接続され、かつ、前記複数の第１半導体素子それぞれの前記第２電極同士が電気的に接続されている、半導体装置。
  2. 　前記少なくとも１つの第２配線部は、複数の第２配線部を含み、
    　前記少なくとも１つの第１接続部材は、複数の第１接続部材を含み、
    　前記少なくとも１つの第２接続部材は、複数の第２接続部材を含み、
    　前記複数の第２配線部は、互いに離間しており、
    　前記複数の第１接続部材は、前記第１配線部に接続され、かつ、前記複数の第２配線部にそれぞれ接続されており、
    　前記複数の第２接続部材は、前記複数の第２配線部にそれぞれ接続され、かつ、前記複数の第１半導体素子それぞれの前記第３電極にそれぞれ接続されている、請求項１に記載の半導体装置。
  3. 　厚さ方向に互いに離間する第１主面および第１裏面を有する第１絶縁基板をさらに備え、
    　前記第１配線部は、前記第１主面に形成されている、請求項２に記載の半導体装置。
  4. 　各々が、前記厚さ方向に互いに離間する第２主面および第２裏面を有する少なくとも１つの第２絶縁基板をさらに備え、
    　前記第２裏面は、前記第１主面に対向し、
    　前記第２主面には、前記複数の第２配線部のうち少なくとも１つが形成されている、請求項３に記載の半導体装置。
  5. 　前記少なくとも１つの第２絶縁基板は、複数の第２絶縁基板を含み、
    　前記複数の第２配線部は、前記複数の第２絶縁基板それぞれの前記第２主面にそれぞれ形成されている、請求項４に記載の半導体装置。
  6. 　前記複数の第１半導体素子は、前記厚さ方向に直交する第１方向に沿って配列され、
    　前記第１配線部は、前記第１方向に沿って延びる第１帯状部を含み、
    　前記第１帯状部は、前記複数の第１半導体素子に対して、前記厚さ方向および前記第１方向の両方に直交する第２方向の一方側に位置する、請求項５に記載の半導体装置。
  7. 　前記複数の第１半導体素子の各々の前記第２電極の導通状態を検出するための第１検出端子と、
    　前記第１検出端子が接続された第３配線部と、
    　互いに離間しており、各々が前記第３配線部から離間する複数の第４配線部と、
    　前記複数の第４配線部を前記第３配線部にそれぞれ導通させる複数の第３接続部材と、
    　前記複数の第４配線部を前記複数の第１半導体素子それぞれの前記第２電極にそれぞれ導通させる複数の第４接続部材と、
    をさらに備えている、請求項６に記載の半導体装置。
  8. 　前記第３配線部は、前記第１方向に沿って延びる第２帯状部を含み、
    　前記第１帯状部と前記第２帯状部とは、それぞれの長手方向が互いに平行であり、
    　前記複数の第２絶縁基板の各々は、前記第１帯状部および前記第２帯状部に跨っている、請求項７に記載の半導体装置。
  9. 　各々が、第４電極、第５電極および第６電極を有し、前記第６電極に入力される第２駆動信号によって、前記第４電極および前記第５電極間がオンオフ制御される複数の第２半導体素子と、
    　前記第２駆動信号が入力される第２制御端子と、
    　前記第２制御端子が接続された第５配線部と、
    　前記第５配線部から離間する少なくとも１つの第６配線部と、
    　前記第５配線部と前記第６配線部とを導通させる少なくとも１つの第５接続部材と、
    　前記第６配線部と前記複数の第２半導体素子のいずれかの前記第６電極とを導通させる少なくとも１つの第６接続部材と、をさらに備えており、
    　前記複数の第２半導体素子それぞれの前記第４電極同士が電気的に接続され、かつ、前記複数の第２半導体素子それぞれの前記第５電極同士が電気的に接続されており、
    　前記複数の第１半導体素子それぞれの前記第２電極が、前記複数の第２半導体素子それぞれの前記第４電極に電気的に接続されている、請求項６ないし請求項８のいずれかに記載の半導体装置。
  10. 　前記少なくとも１つの第６配線部は、複数の第６配線部を含み、
    　前記少なくとも１つの第５接続部材は、複数の第５接続部材を含み、
    　前記少なくとも１つの第６接続部材は、複数の第６接続部材を含み、
    　前記複数の第６配線部は、互いに離間しており、
    　前記複数の第５接続部材は、前記第５配線部に接続され、かつ、前記複数の第６配線部にそれぞれ接続されており、
    　前記複数の第６接続部材は、前記複数の第６配線部にそれぞれ接続され、かつ、前記複数の第２半導体素子それぞれの前記第６電極にそれぞれ接続されている、請求項９に記載の半導体装置。
  11. 　各々が、前記厚さ方向に互いに離間する第３主面および第３裏面を有する少なくとも１つの第３絶縁基板をさらに備え、
    　前記第３裏面は、前記第１主面に対向し、
    　前記第３主面には、前記複数の第６配線部のうち少なくとも１つが形成されている、請求項１０に記載の半導体装置。
  12. 　前記少なくとも１つの第３絶縁基板は、複数の第３絶縁基板を含み、
    　前記複数の第６配線部は、前記複数の第３絶縁基板それぞれの前記第３主面にそれぞれ形成されている、請求項１１に記載の半導体装置。
  13. 　前記複数の第２半導体素子は、前記第１方向に沿って配列され、かつ、前記第２方向において前記複数の第１半導体素子に対し前記第１帯状部が配置された側と反対側に位置し、
    　前記第５配線部は、前記第１方向に沿って延びる第３帯状部を含み、
    　前記第３帯状部は、前記複数の第２半導体素子に対して、前記第２方向の一方側に位置する、請求項１２に記載の半導体装置。
  14. 　前記複数の第２半導体素子の各々の前記第５電極の導通状態を検出するための第２検出端子と、
    　前記第２検出端子が接続された第７配線部と、
    　互いに離間しており、各々が前記第７配線部から離間する複数の第８配線部と、
    　前記複数の第８配線部を前記第７配線部にそれぞれ導通させる複数の第７接続部材と、
    　前記複数の第８配線部を前記複数の第２半導体素子それぞれの前記第５電極にそれぞれ導通させる複数の第８接続部材と、
    をさらに備えている、請求項１３に記載の半導体装置。
  15. 　前記第７配線部は、前記第１方向に沿って延びる第４帯状部を含み、
    　前記第３帯状部と前記第４帯状部とは、それぞれの長手方向が互いに平行であり、
    　前記複数の第３絶縁基板の各々は、前記第３帯状部および前記第４帯状部に跨っている、請求項１４に記載の半導体装置。
  16. 　前記複数の第１半導体素子の各々は、第１素子主面および第１素子裏面を有し、各第１半導体素子において、前記第１電極は前記第１素子裏面に形成され、前記第２電極および前記第３電極は前記第１素子主面に形成されており、
    　前記複数の第２半導体素子の各々は、第２素子主面および第２素子裏面を有し、各第２半導体素子において、前記第４電極は前記第２素子裏面に形成され、前記第５電極および前記第６電極は前記第２素子主面に形成されている、請求項１３ないし請求項１５のいずれかに記載の半導体装置。
  17. 　前記複数の第１半導体素子を搭載する第１搭載部と、
    　前記複数の第２半導体素子を搭載する第２搭載部と、
    をさらに備え、
    　前記第１搭載部および前記第２搭載部は、各々が導電性材料からなり、且つ、互いに離間し、
    　前記複数の第１半導体素子それぞれの前記第１電極は、前記第１搭載部を介して互いに導通し、
    　前記複数の第２半導体素子それぞれの前記第４電極は、前記第２搭載部を介して互いに導通する、請求項１６に記載の半導体装置。
  18. 　前記第１搭載部および前記第２搭載部は、前記第１裏面に対向し、
    　前記第１絶縁基板は、各々が前記厚さ方向に前記第１主面から前記第１裏面まで貫通する複数の第１開口部および複数の第２開口部を含み、
    　前記複数の第１開口部は、前記厚さ方向に見て前記複数の第１半導体素子をそれぞれ囲み、
    　前記複数の第２開口部は、前記厚さ方向に見て前記複数の第２半導体素子をそれぞれ囲む、請求項１７に記載の半導体装置。
  19. 　前記複数の第１半導体素子の各々の前記第１電極に導通する第１電力端子部と、
    　前記複数の第２半導体素子の各々の前記第５電極に導通する第２電力端子部と、
    　前記複数の第１半導体素子の各々の前記第２電極、および、前記複数の第２半導体素子の各々の前記第４電極に導通する第３電力端子部と、
    をさらに備え、
    　前記第１電力端子部および前記第２電力端子部の間には直流電圧が印加され、
    　前記直流電圧は、前記複数の第１半導体素子および前記複数の第２半導体素子のオンオフ制御によって交流電圧に変換され、
    　前記交流電圧は、前記第３電力端子部から出力される、請求項９ないし請求項１８のいずれかに記載の半導体装置。
  20. 　各々が、第１電極、第２電極および第３電極を有し、前記第３電極に入力される駆動信号に応じて、前記第１電極および前記第２電極間がオンオフ制御される複数の半導体素子と、
    　各々が前記駆動信号を入力される複数の制御端子と、
    　前記複数の制御端子に導通し、前記複数の制御端子が接合された複数の配線部と、
    　前記複数の半導体素子それぞれの前記第３電極と、前記複数の配線部とをそれぞれ接続する複数の接続部材と、
    　厚さ方向に離間する主面および裏面を有し、前記主面に複数の配線部が形成された絶縁基板と、
    を備えており、
    　前記複数の制御端子の各々は、前記厚さ方向において前記主面が向く方向に延びている、半導体装置。
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