WO2019022369A1 - 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

3차원 플래시 메모리 및 그 제조 방법 Download PDF

Info

Publication number
WO2019022369A1
WO2019022369A1 PCT/KR2018/006516 KR2018006516W WO2019022369A1 WO 2019022369 A1 WO2019022369 A1 WO 2019022369A1 KR 2018006516 W KR2018006516 W KR 2018006516W WO 2019022369 A1 WO2019022369 A1 WO 2019022369A1
Authority
WO
WIPO (PCT)
Prior art keywords
layers
flash memory
vertical
dimensional
hole
Prior art date
Application number
PCT/KR2018/006516
Other languages
English (en)
French (fr)
Inventor
송윤흡
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to US16/634,762 priority Critical patent/US11581327B2/en
Publication of WO2019022369A1 publication Critical patent/WO2019022369A1/ko
Priority to US18/154,210 priority patent/US20230143256A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Definitions

  • the following embodiments relate to a three-dimensional flash memory and a method of manufacturing the same.
  • a flash memory device is an electrically erasable programmable read only memory (EEPROM), which may be, for example, a computer, a digital camera, an MP3 player, a game system, a memory A memory stick, or the like.
  • the flash memory electrically controls input and output of data by F-N tunneling (Fowler-Nordheim tunneling) or hot electron injection (Hot electron injection).
  • Such a flash memory device has been increased in capacity due to continuous scaling, and is used as a storage memory in various fields. It is expected to mass-produce 32Gbit products of 30nm class and is expected to be scaled to below 10nm with floating gate technology.
  • the NAND flash memory device is advantageous for realizing various three-dimensional structures in the vertical direction because a memory cell can be connected in the form of a string without forming a contact per memory cell.
  • 3D NAND flash memory has been studied variously.
  • an array of three-dimensional flash memories includes a common source line CSL, a bit line BL and a common source line CSL and a bit line BL And a plurality of cell strings CSTR disposed between the plurality of cell strings CSTR.
  • the bit lines are arranged two-dimensionally, and a plurality of cell strings CSTR are connected in parallel to each of the bit strings.
  • the cell strings CSTR may be connected in common to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL.
  • a plurality of common source lines (CSL) may be provided, and a plurality of common source lines (CSL) may be arranged two-dimensionally.
  • electrically same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground selection transistor GST connected to the common source line CSL, a string selection transistor SST connected to the bit line BL, and ground and string selection transistors GST and SST And a plurality of memory cell transistors MCT arranged between the plurality of memory cell transistors MCT.
  • the ground selection transistor GST, the string selection transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be connected in common to the sources of the ground selection transistors GST.
  • a ground selection line GSL, a plurality of word lines WL0-WL3 and a plurality of string selection lines SSL which are disposed between the common source line CSL and the bit line BL.
  • the memory cell transistors MCT and the string selection transistors SST respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • an existing three-dimensional flash memory includes interlayer insulating layers 2011 and horizontal structures 2040 alternately on a substrate 2000 And an electrode structure 2015 formed repeatedly is disposed and manufactured.
  • the interlayer insulating layers 2011 and the horizontal structures 2040 may extend in the first direction.
  • the interlayer insulating layers 2011 may be a silicon oxide layer and the lowermost interlayer insulating layer 2011a among the interlayer insulating layers 2011 may have a thickness thinner than the remaining interlayer insulating layers 2011.
  • Each of the horizontal structures 2040 may include first and second blocking insulating films 2042 and 2043 and an electrode layer 2045.
  • a plurality of electrode structures 2015 may be provided and the plurality of electrode structures 2015 may be disposed facing each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and the y-axis, respectively, of Fig.
  • a common source line (CSL) of a heavily doped impurity region can be extended in the vertical direction while separating the plurality of electrode structures 2015 from each other.
  • the vertical direction may correspond to the z-axis.
  • Vertical structures 2030 passing through the electrode structure 2015 may be disposed.
  • the vertical structures 2030 may be arranged in a matrix form aligned along the first and second directions, from a plan viewpoint.
  • the vertical structures 2030 may be arranged in a zigzag fashion in a first direction, aligned in a second direction.
  • Each of the vertical structures 2030 may include a protective film 2024, a charge storage film 2025, a tunnel insulating film 2026, and a channel layer 2027.
  • the channel layer 2027 may be disposed in a hollow tubular form therein, in which case a buried film 2028 filling the interior of the channel layer 2027 may be further disposed.
  • a drain region D is disposed on the channel layer 2027 and a conductive pattern 2029 is formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 2045, for example, in a second direction.
  • the vertical structures 2030 aligned in the second direction may be connected to one bit line BL.
  • the charge storage film 2025 and the tunnel insulating film 2026 included in the first and second blocking insulating films 2042 and 2043 and the vertical structures 2030 included in the horizontal structures 2040 are formed in a three- And an ONO (Oxide-Nitride-Oxide) layer, which is an information storage element. That is, some of the information storage elements may be included in the vertical structures 2030, and some of the information storage elements may be included in the horizontal structures 2040.
  • the charge storage film 2025 and the tunnel insulating film 2026 in the information storage element are included in the vertical structures 2030 and the first and second blocking insulating films 2042 and 2043 are included in the horizontal structures 2040, .
  • Epitaxial patterns 2022 may be disposed between the substrate 2000 and the vertical structures 2030.
  • the epitaxial patterns 2022 connect the substrate 2000 and the vertical structures 2030.
  • the epitaxial patterns 2022 may be in contact with at least one layer of horizontal structures 2040. That is, the epitaxial patterns 2022 can be arranged to be in contact with the lowermost horizontal structure 2040a.
  • the epitaxial patterns 2022 may be arranged to contact a plurality of layers, for example two layers of horizontal structures 2040.
  • the lowermost horizontal structure 2040a may be arranged thicker than the remaining horizontal structures 240a.
  • the bottom horizontal structure 2040a in contact with the epitaxial patterns 2022 may correspond to the ground selection line GSL of the array of three-dimensional flash memory described with reference to Figure 19,
  • the remaining horizontal structures 2040 may correspond to a plurality of word lines WL0 to WL3.
  • Each of the epitaxial patterns 2022 has a recessed sidewall 2022a. Accordingly, the lowermost horizontal structure 2040a in contact with the epitaxial patterns 2022 is disposed along the profile of the recessed side wall 2022a. That is, the lowermost horizontal structure 2040a may be disposed inwardly convexly along the recessed sidewalls 2022a of the epitaxial patterns 2022. [
  • the horizontal structures 2040 Is vertically stacked, the length of the wiring is also increased, which may cause a problem that the chip characteristics such as operation speed and power consumption are lowered, and wiring technology is expected to be difficult in the manufacturing process.
  • the following embodiments propose a technique to overcome the above-mentioned problems and difficulties by reducing the length of the wiring.
  • a conventional three-dimensional flash memory cell includes a channel layer 1010 extending in one direction, a channel layer 1010 extending in one direction so as to surround the channel layer 1010, A plurality of electrode layers 1030 stacked to be vertically connected to the ONO layer 1020 and a plurality of electrode layers 1030 alternately arranged with the plurality of electrode layers 1030.
  • the ONO layer 1020 may be formed of an oxide- Interlayer insulating layers 1040.
  • a three-dimensional flash memory is composed of two cells as shown in the drawing, a plurality of three-dimensional flash memory cells having the above-described structure are provided,
  • the ONO layers 1020 and 1021 are not adjacent to each other but spaced apart from each other by a predetermined distance. Accordingly, the two channel layers 1010 and 1011 are not adjacent to each other, but are spaced apart from each other by a predetermined distance (e.g., the distance between the surfaces of the two channel layers 1010 and 1021 is 100 nm) ).
  • the interlayer insulating layer is formed of a silicon oxide film and a silicon nitride film-based insulating film, and the film has a dielectric constant of 3.9 to 7.5.
  • the vertical step increases with the increase of the vertical cell number from the step of 3um to the step of 64th and the step of 4um or more from the step of 100th step or more.
  • One embodiment includes at least one intermediate circuit layer disposed between a plurality of electrode layers in an intermediate region of a common source line, thereby reducing a length of a wiring than a conventional three-dimensional flash memory, This paper proposes a technique to overcome the problem of deteriorating characteristics and the difficulty of wiring technology in manufacturing process.
  • one embodiment solves the disadvantages of the conventional three-dimensional flash memory and has at least two of the channel layers and the ONO layer that are extended in one direction so as to surround each of the at least two channel layers And the ONO layers are formed so as to be in contact with each other or at least partially overlap with each other, and a manufacturing method thereof.
  • the insulating layer is etched between cells having a surrounding gate in a three-dimensional device to form an air gap or a vacuum gap,
  • the present invention provides a technique capable of suppressing an interference phenomenon caused by an antenna.
  • one embodiment provides a technique in which a structure including different hole sizes is formed in one vertical channel layer, and a channel material such as poly-silicon can be stably deposited in one film formation process do.
  • one embodiment provides a technique for forming a structure including different hole sizes for each vertical cell group, thereby forming a stable vertical channel layer in a high-stage three-dimensional flash memory architecture of more than 100 stages.
  • a three-dimensional device of a three-dimensional flash memory includes a plurality of horizontal electrode layers composed of a plurality of air gaps and a plurality of horizontal electrode layers connected to the plurality of horizontal electrode layers, And a plurality of vertical channel layers that are orthogonal to each other, wherein the plurality of air gaps are formed between the plurality of horizontal electrode layers.
  • the three-dimensional device may further include a string line formed in a contact hole passing between the plurality of vertical channel layers, and deposited between the insulating walls of the contact hole with a conductive material.
  • a three-dimensional device of a three-dimensional flash memory includes a plurality of horizontal electrode layers composed of a plurality of air gaps, a plurality of horizontal electrode layers connected to the plurality of horizontal electrode layers, And a stand for preventing a short between a plurality of vertical channel layers that are orthogonal to each other and a plurality of horizontal electrode layers, wherein the plurality of air gaps are formed between the plurality of horizontal electrode layers.
  • the stand is formed in an arbitrary hole formed through the plurality of vertical channel layer edges in a plurality of interlayer insulating films and a plurality of passivation films formed by alternately stacking on the element-formed substrate, And may be formed by depositing an insulating material in the hole.
  • a method of fabricating a three-dimensional device of a three-dimensional flash memory includes a step of alternately laminating a plurality of interlayer insulating films and a plurality of passivation layers on an element formation substrate, Forming a plurality of interlayer insulating films and a plurality of through holes passing through the outer sides of the plurality of passivation films, forming vertical channel layers in the through holes, forming the plurality of interlayer insulating films and the plurality of passivation films Forming a contact hole passing through the center of the film, forming a string line including an insulating wall of the contact hole, etching the plurality of passivation films, depositing a conductive material on the etched plurality of passivation films and the string line And etching the plurality of interlayer insulating films to form a plurality of air gaps, A includes forming.
  • a three-dimensional device of a three-dimensional flash memory includes a plurality of horizontal electrode layers stacked and formed for each vertical cell group and a hole size different for each vertical cell group, And a plurality of vertical channel layers orthogonal to the horizontal electrode layer.
  • the hole size of the vertical channel layer positioned above the vertical channel layer located below the three-dimensional device may be larger.
  • a three-dimensional device of a three-dimensional flash memory includes a plurality of horizontal electrode layers stacked and formed for each vertical cell group and a hole size different for each vertical cell group, And a plurality of vertical channel layers that are orthogonal to the horizontal electrode layer of the vertical channel layer, wherein the vertical channel layer maintains the hole size constant in one vertical cell group.
  • a method of fabricating a three-dimensional device of a 3D flash memory includes forming a through hole in a plurality of horizontal electrode layers stacked and formed in a vertical cell group, forming a stand of the through hole, And filling the channel material into the through hole to form a vertical channel layer.
  • a three-dimensional flash memory includes: a common source line extended in one direction; A plurality of electrode layers vertically stacked on the common source line; And at least one intermediate circuit layer disposed between the plurality of electrode layers in an intermediate region of the common source line.
  • the three-dimensional flash memory further includes a lower circuit layer disposed in a lower region of the common source line, wherein the at least one intermediate circuit layer and the lower circuit layer are formed by stacking the plurality of electrode layers, And may be provided to correspond to a plurality of groups of blocks divided by at least one intermediate circuit layer, respectively.
  • a method of manufacturing a three-dimensional flash memory includes a plurality of alternately stacked electrode layers and a plurality of interlayer insulating layers, a plurality of interlayer insulating layers, and a plurality of interlayer insulating layers, Preparing at least two structures including an extended hole; Creating an intermediate circuit layer of silicon on top of any one of the at least two structures; Stacking one of the at least two structures on the one of the two structures; And forming a common source line by filling a hole of one of the structures and a hole of the other of the structures with a metal material.
  • a three-dimensional flash memory with improved integration has at least two channel layers extending in one direction; At least two ONO (Oxide-Nitride-Oxide) layers extending in one direction to surround the at least two channel layers, respectively; And a plurality of electrode layers stacked so as to be vertically connected to each of the at least two ONO layers, wherein the at least two ONO layers are formed so as to be in contact with each other or at least partially overlap each other.
  • ONO Oxide-Nitride-Oxide
  • a method of fabricating a three-dimensional flash memory with improved integration includes the steps of: preparing a mold structure on a substrate in which a plurality of interlayer insulating layers and a plurality of electrode layers are alternately laminated; Extending at least two string holes through the mold structure to expose the substrate in one direction; Depositing an oxide-nitride-oxide (ONO) layer in the at least two string holes, extending at least two ONO layers each including a vertical hole in the one direction; And extending at least two channel layers in the one direction in the vertical holes of each of the at least two ONO layers, wherein extending the at least two string holes in one direction comprises: And extending the at least two string holes in the one direction so that the string holes are in contact with each other, or at least a part of the string holes is overlapped.
  • ONO oxide-nitride-oxide
  • a method of fabricating a three-dimensional flash memory with improved integration includes the steps of: preparing a mold structure on a substrate in which a plurality of sacrificial layers and a plurality of electrode layers are alternately laminated; Extending at least two string holes through the mold structure to expose the substrate in one direction; Depositing an oxide-nitride-oxide (ONO) layer in the at least two string holes, extending at least two ONO layers each including a vertical hole in the one direction; Extending at least two channel layers in the one direction in the vertical holes of each of the at least two ONO layers; Removing the plurality of sacrificial layers; And filling a plurality of electrode layers in a space in which the plurality of sacrificial layers are removed, wherein the step of extending the at least two string holes in one direction comprises the steps of: And extending the at least two string holes in the one direction so that a portion overlaps.
  • ONO oxide-nitride-oxide
  • a three-dimensional flash memory with improved integration has at least two channel layers extending in one direction; At least two charge storage layers extending in one direction to surround the at least two channel layers, respectively; And a plurality of electrode layers laminated so as to be vertically connected to each of the at least two charge storage layers, wherein the at least two charge storage layers are formed so as to be in contact with each other or at least partly to overlap with each other.
  • a method of fabricating a three-dimensional flash memory with improved integration includes the steps of: preparing a mold structure on a substrate in which a plurality of interlayer insulating layers and a plurality of electrode layers are alternately laminated; Extending at least two string holes through the mold structure to expose the substrate in one direction; Depositing a charge storage material in said at least two string holes to form at least two charge storage layers each including a vertical hole therein extending in said one direction; And extending at least two channel layers in the one direction in the vertical holes of each of the at least two charge storage layers, wherein extending the at least two string holes in one direction comprises: And extending the at least two string holes in the one direction so that the two string holes come into contact with each other or overlap at least a part thereof.
  • a method of fabricating a three-dimensional flash memory with improved integration includes the steps of: preparing a mold structure on a substrate in which a plurality of sacrificial layers and a plurality of electrode layers are alternately laminated; Extending at least two string holes through the mold structure to expose the substrate in one direction; Depositing a charge storage material in said at least two string holes to form at least two charge storage layers each including a vertical hole therein extending in said one direction; Extending at least two channel layers in the one direction in the vertical holes of each of the at least two charge storage layers; Removing the plurality of sacrificial layers; And filling a plurality of electrode layers in a space in which the plurality of sacrificial layers are removed, wherein the step of extending the at least two string holes in one direction comprises the steps of: And extending the at least two string holes in the one direction so that a portion overlaps.
  • One embodiment includes at least one intermediate circuit layer disposed between a plurality of electrode layers in an intermediate region of a common source line, thereby reducing a length of a wiring than a conventional three-dimensional flash memory, It is possible to propose a technique that overcomes the problems of degraded characteristics and difficulties in wiring technology in the manufacturing process.
  • One embodiment may propose a three-dimensional flash memory in which at least two ONO layers extending in one direction to surround at least two channel layers, respectively, are formed so as to be in contact with each other or at least partially overlap each other, and a manufacturing method thereof.
  • one embodiment can solve the disadvantage of the conventional three-dimensional flash memory and propose a technique for improving the horizontal integration density of the channel layer and the ONO layer.
  • an insulating layer is etched between cells having a surrounding gate in a three-dimensional device to form an air gap or a vacuum gap, The interference phenomenon by the insulating layer can be suppressed.
  • one embodiment can form a structure including different hole sizes in one vertical channel layer, and channel materials such as poly-silicon can be stably deposited in one film formation process.
  • one embodiment may form a structure including different hole sizes for each vertical cell group, thereby forming a stable vertical channel layer in a high-stage three-dimensional flash memory architecture of more than 100 stages.
  • FIG. 1A and 1B show cross-sectional views of a three-dimensional device including an air gap according to one embodiment.
  • FIGS. 2A through 2H illustrate a process of a three-dimensional device according to one embodiment.
  • 3A to 3H illustrate a process of a three-dimensional device including a stand according to an embodiment.
  • FIG. 4 shows a flow chart of a method of manufacturing a three-dimensional device including an air gap according to an embodiment.
  • FIG. 5 illustrates a cross-sectional view of a three-dimensional device according to one embodiment.
  • FIG. 6 shows a flowchart of a method of manufacturing a three-dimensional device according to an embodiment.
  • FIGS. 7A through 7D illustrate a process of fabricating a three-dimensional device according to an embodiment of the present invention.
  • FIG. 8 illustrates an example of constructing an architecture for each vertical cell group according to an exemplary embodiment.
  • FIGS. 9A to 9D illustrate a process of a horizontal electrode layer according to an embodiment.
  • FIG. 10 is a cross-sectional view illustrating the structure of a conventional three-dimensional flash memory.
  • 11A-11B illustrate a three-dimensional flash memory according to one embodiment.
  • 12A to 12B are views showing a three-dimensional flash memory according to another embodiment.
  • FIG. 13 is a flowchart illustrating a method of manufacturing a three-dimensional flash memory according to an embodiment
  • 14A to 14D are cross-sectional views illustrating a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • 15A to 15D are top views for explaining a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • 16 is a flowchart illustrating a method of manufacturing a three-dimensional flash memory according to another embodiment.
  • 17A to 17F are cross-sectional views illustrating a method of manufacturing a three-dimensional flash memory according to another embodiment.
  • 18A to 18D are top views for explaining a method of manufacturing a three-dimensional flash memory according to another embodiment.
  • 19 is a simplified circuit diagram showing an array of conventional three-dimensional flash memories.
  • 20 is a perspective view showing a structure of a conventional three-dimensional flash memory.
  • 21 is a cross-sectional view illustrating a three-dimensional flash memory according to an embodiment.
  • FIG. 22 is a cross-sectional view showing a three-dimensional flash memory according to another embodiment.
  • FIG. 23 is a flowchart illustrating a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • 24 to 28 are diagrams for explaining a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • an insulating layer is etched between cells to form an air gap or a vacuum
  • a technique for forming a vacuum gap is provided.
  • the embodiments are characterized in that a stand (hereinafter referred to as a 'stand' Referred to as " layout ") at appropriate intervals.
  • the three-dimensional device will be described as being a three-dimensional flash memory device, it is not limited to a flash, and any device having a three-dimensional structure may be used.
  • One embodiment relates to a stable vertical channel structure for guaranteeing cell characteristics in three-dimensional NAND flash, and it is a feature that the size (or size) of holes filled with vertical channels are formed differently according to the vertical height.
  • the size of the holes is different for each group of the horizontal electrodes, and the size of the holes is kept constant in one group,
  • the channel material can be stably deposited in a single film forming process and a stable vertical channel structure can be formed in a high-stage three-dimensional flash memory architecture of more than 100 stages.
  • FIG. 1A and 1B show cross-sectional views of a three-dimensional device including an air gap according to one embodiment.
  • FIG. 1A illustrates a cross-sectional view of a three-dimensional device including an air gap according to one embodiment
  • FIG. 1B illustrates a detailed cross-sectional view of a three-dimensional device according to one embodiment.
  • a three-dimensional device 100 includes a plurality of air gaps (or vacuum gaps) 150 formed between a plurality of horizontal electrode layers 110.
  • the three-dimensional device 100 includes a horizontal electrode layer 110 and a vertical channel layer 120.
  • the horizontal electrode layer 110 is composed of a plurality of air gaps 150.
  • the horizontal electrode layers 110 may be alternately stacked on the element formation substrate (not shown).
  • a plurality of interlayer insulating films alternately disposed between the plurality of horizontal electrode layers 110 may be etched.
  • the horizontal electrode layer 110 is formed of a conductive material, and may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • the horizontal electrode layer 110 is formed by etching a plurality of passivation films of a plurality of interlayer insulating films and a plurality of passivation layers formed by alternately stacking on the element formation substrate, and applying a conductive material to the plurality of etched passivation films For example.
  • silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), metal oxide, or the like can be used as the interlayer insulating film.
  • the interlayer insulating film is used for the purpose of planarization or insulation.
  • the interlayer insulating film is formed of a gas material which is formed by CVD (Chemical Vapor Deposition) such as DSG (SiOF), TFOS, BPSG, And a coating material (SOD) represented by an acid system).
  • CVD Chemical Vapor Deposition
  • DSG SiOF
  • TFOS TFOS
  • BPSG BPSG
  • SOD coating material represented by an acid system
  • the passivation film may be formed of silicon nitride (Si 3 N 4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • the horizontal electrode layers 110 are formed by alternately stacking on an element formation substrate, and may be separated from each other on a plurality of interlayer insulation films.
  • the horizontal electrode layer 110 in the three-dimensional device 100 may be in contact with a gate with a word line and may be a Surrounding Gate of the three- Lt; / RTI >
  • the three-dimensional device 100 includes a vertical channel layer 120 connected to the plurality of horizontal electrode layers 110 and perpendicular to the plurality of horizontal electrode layers 110.
  • the vertical channel layer 120 is formed vertically to an element formation substrate (not shown).
  • the vertical channel layer 120 may be formed of monocrystalline silicon, for example, a selective epitaxial growth process using a device formation substrate as a seed, or a phase change epitaxial process.
  • a vertical channel layer 120 is formed in a direction perpendicular to an element formation substrate, and is formed in a plurality of through holes passing through the outer sides of a plurality of horizontal electrode layers 120 to form a plurality of horizontal electrode layers 110, Can be connected.
  • the vertical channel layer 120 may be formed in a plurality of through holes passing through both outer sides of a plurality of interlayer insulating films and a plurality of passivation films alternately stacked on the element formation substrate,
  • the channel layer 120 may be connected to the plurality of horizontal electrode layers 110.
  • the through holes can be formed by line etching.
  • the three-dimensional device 100 may further include a string line 130.
  • the string lines 130 are formed in the contact holes passing through the center of the horizontal electrode layer 120 in a direction perpendicular to the element formation substrate 120 and are deposited between the insulation walls 131 formed on both sides of the contact holes with a conductive material .
  • the contact hole can be formed by line etching.
  • 1A is a cross-sectional view of the three-dimensional device 100, the insulating wall 131 is shown on both sides of the contact hole.
  • It may be of a type that surrounds the hole.
  • the string line 130 may be formed in a plurality of interlayer insulating films and a plurality of passivation films formed with the vertical channel layer 120, in the contact holes passing through the center, (131) may be included.
  • the string line 130 may be formed by depositing a conductive material including polysilicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof between the insulating walls 131 .
  • the three-dimensional device 100 includes a plurality of horizontal electrode layers 110 and a plurality of vertical channel layers 120 and a plurality of vertical lines 130, A plurality of air gaps 150 may be formed.
  • the three-dimensional device 100 forms an arbitrary hole penetrating through a plurality of interlayer insulating films and a plurality of passivation films formed by alternately stacking on the element-forming substrate by line etching, And a stand 140 formed by depositing an insulating material in an arbitrary hole.
  • the three-dimensional device 100 includes a plurality of stands 140, which are supports, to prevent short-circuiting between cells.
  • a three-dimensional device 100 includes a plurality of horizontal channel layers 110 and a plurality of vertical channel layers 120 connected to the plurality of horizontal electrode layers 110 and orthogonal thereto. . That is, the channel layer 120 is formed perpendicular to the element formation substrate (not shown). At this time, a tunnel oxide film 163, a silicon nitride film 162, and an interlayer oxide film 161 may be formed around the plurality of vertical channel layers 120, and the plurality of horizontal electrode layers 110 may be vertically stacked thereon .
  • the three-dimensional device 100 has an ONO (Oxide / Nitride / Oxide) structure such as a tunnel oxide film 163, a silicon nitride film 162, and an interlayer oxide film 161 Can be used.
  • ONO Oxide / Nitride / Oxide
  • the three-dimensional device 100 according to an embodiment may include a floating gate in addition to the ONO structure and may be formed by a plurality of horizontal electrode layers 110 by a charge trap layer such as an ONO structure or a floating gate (or floating gate) And a plurality of vertical channel layers 120 may be connected.
  • the floating gate (or floating gate) may be formed of a monocrystalline 3-5 group semiconductor or a monocrystalline silicon semiconductor, and around the floating gate (or floating gate), a tunnel oxide film 163 and an interlayer insulating film (161) may be disposed.
  • FIGS. 2A through 2H illustrate a process of a three-dimensional device according to one embodiment.
  • FIGS. 2A to 2H illustrate a process of forming the three-dimensional device 200 in order of time, but the order of the process steps may be varied depending on the embodiment.
  • a plurality of interlayer insulating films 210 and a plurality of passivation layers 220 are alternately stacked on an element formation substrate (not shown).
  • the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon.
  • Silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), metal oxide, or the like may be used as the interlayer insulating film 210.
  • the interlayer insulating film 210 may be made of any material having electrical non- .
  • the passivation film 220 may be formed of silicon nitride (Si 3 N 4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • a plurality of inter-layer insulating films 210 formed in FIG. 2A and a plurality of through-holes 230 penetrating the outer sides of the plurality of passivation films 220 are formed.
  • the through hole 230 is formed in a direction perpendicular to the element formation substrate, and is formed of a hole that penetrates the outer sides of the plurality of interlayer insulating films 210 and the plurality of passivation films 220, And may be formed by line etching.
  • the thickness, size, position, and number of the through holes 230 can be varied according to the embodiment to which the three-dimensional device 200 according to one embodiment is applied, so that it is not limited.
  • a vertical channel layer 240 of a vertical structure is formed in a plurality of through holes 230 formed in FIG. 2B.
  • the vertical channel layer 240 may be formed of monocrystalline silicon, but the kind is not limited.
  • a three-dimensional device 200 includes a plurality of interlayer insulating films 210 having vertical channel layers 240 and contact holes 250 passing through the centers of the plurality of passivation films 220, .
  • the contact hole 250 may be formed by line etching as in the case of the through hole 230, but the thickness, the size, and the position of the contact hole 250 may be the same as the thickness of the three- Is variable according to the embodiment to which it is applied, so it is not limited.
  • insulating walls 260 are formed on both sides of the contact hole 250.
  • the insulating wall 260 may exist in a surround form of the contact hole 250, and may be formed of a material used for planarization or insulation purposes.
  • the insulating wall 260 may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), metal oxide, or the like.
  • a photolithography process and a dry etching process can be used to partially etch the plurality of passivation films 220 of the three-dimensional device 200 according to one embodiment.
  • the method of partially etching the passivation film 220 is not limited to this, and the method used in the prior art is used.
  • a conductive material is deposited on a cell in which a plurality of passivation films 220 are etched and a string line 280 formed in the contact hole 250.
  • a plurality of horizontal electrode layers 270 can be formed by depositing a conductive material on a cell in which a plurality of passivation films 220 are etched. 2G, a conductive material may be deposited between the contact holes 250 and the insulating walls 260 formed on both sides of the contact holes 250 to form the string lines 280. At this time, the conductive material may include polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • a plurality of interlayer insulating films 210 are etched.
  • the plurality of interlayer insulating films 210 may be partially etched through a photolithography process and a dry etching process.
  • the method of partially etching the interlayer insulating film 210 is not limited thereto, and the method used in the prior art is used.
  • the three-dimensional device 200 includes a plurality of horizontal electrode layers 270 and a plurality of vertical channel layers 240 perpendicular to the plurality of horizontal electrode layers 270, And a plurality of air gaps (10) formed between the plurality of air gaps (270).
  • 3A to 3H illustrate a process of a three-dimensional device including a stand according to an embodiment.
  • 3A to 3H illustrate a process of forming the three-dimensional device 300 including the stand 370 in order of time, but the order of the process steps may be varied depending on the embodiment.
  • a plurality of interlayer insulating films 310 and a plurality of passivation layers 320 are alternately stacked on an element formation substrate (not shown).
  • the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon.
  • the interlayer insulating film 310 may be any material that is electrically nonconductive and may be silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), metal oxide, or the like .
  • the passivation film 320 may be formed of silicon nitride (Si 3 N 4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • a plurality of interlayer insulating films 310 and a plurality of through holes 330 penetrating through the plurality of passivation films 320 are formed.
  • the through-hole 330 is formed in a direction perpendicular to the element-formed substrate, and is formed of a hole penetrating outside the plurality of interlayer insulating films 310 and the plurality of passivation films 320, And may be formed by line etching.
  • the thickness, size, position, and number of the through holes 330 are not limited as they can vary according to the embodiment in which the three-dimensional device 300 according to one embodiment is applied.
  • a vertical channel layer 340 of a vertical structure is formed in the plurality of through holes 330 formed in FIG. 3B.
  • the vertical channel layer 340 may be formed of monocrystalline silicon, but the kind is not limited.
  • a three-dimensional device 300 includes a plurality of interlayer insulating films 310 having vertical channel layers 340 and contact holes 351 passing through the centers of the plurality of passivation films 320, And an optional hole 352 through the edge.
  • the contact hole 351 may be formed through a plurality of vertical channel layers 340 by line etching in the same manner as the through hole 330, and the optional hole 352 may be formed by line etching May be formed through the edges of the plurality of vertical channel layers (340).
  • the arbitrary hole 352 may be formed at both edges of the plurality of vertical channel layers 340 and is a hole in which the stand 370 is formed, so that the contact hole 351 ).
  • ≪ / RTI &gt the thickness, the size, and the position of the contact hole 351 and the arbitrary hole 352 are not limited because they can vary according to the embodiment in which the three-dimensional device 300 according to one embodiment is applied.
  • a stand 370 including an insulating wall 360 on both sides of the contact hole 351 and formed in any hole 352 is included.
  • the insulating wall 360 may surround the contact hole 351.
  • the insulating wall 360 and the stand 370 may be formed of a material that is used for planarization or insulation purposes and may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2) Oxide or the like.
  • the thickness and type of the insulating wall 360 and the stand 370 are not limited thereto.
  • a plurality of passivation films 320 of the three-dimensional device 300 may be partially etched using a photolithography process and a dry etching process.
  • the method of partially etching the passivation film 320 is not limited thereto, and the method used in the conventional technique is used.
  • a conductive material is deposited on a cell in which a plurality of passivation films 320 are etched, and a string line 390 formed in the contact hole 351.
  • a plurality of horizontal electrode layers 380 can be formed by depositing a conductive material on a cell in which a plurality of passivation films 320 are etched.
  • a conductive material may be deposited between the contact holes 351 and the insulating walls 360 formed on both sides of the contact holes 351 to form the string lines 390.
  • the conductive material may include polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • a plurality of interlayer insulating films 310 are etched.
  • the plurality of interlayer insulating films 310 may be partially etched through a photolithography process and a dry etching process.
  • the method of partially etching the interlayer insulating film 310 is not limited thereto, and the method used in the prior art is used.
  • the three-dimensional device 300 includes a plurality of horizontal electrode layers 380, a plurality of vertical channel layers 340 orthogonal to the plurality of horizontal electrode layers 380, a plurality of horizontal electrode layers 380, And a plurality of air gaps (10) formed between the plurality of horizontal electrode layers (380).
  • the stand (370) includes a stand (370)
  • the three-dimensional devices 200 and 300 include a plurality of air gaps 10, thereby suppressing the interference phenomenon by the inter-cell insulating layer in the vertical cell.
  • a plurality of stands 370 are formed at appropriate intervals, so that a short which can be induced in the inter-cell electrode layer in the horizontal cell is referred to as a short .
  • FIG. 4 shows a flow chart of a method of manufacturing a three-dimensional device including an air gap according to an embodiment.
  • a plurality of interlayer insulating films and a plurality of passivation layers are alternately stacked on an element formation substrate.
  • the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon.
  • the interlayer insulating film may be any material that is electrically nonconductive.
  • silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), or metal oxide may be used.
  • the passivation film may be formed of silicon nitride (Si 3 N 4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • step 420 a plurality of through-holes passing through the outside of the plurality of interlayer insulating films and the plurality of passivation films are formed, and a vertical channel layer is formed in the through-holes.
  • the through-holes are formed in a direction perpendicular to the element-formed substrate, and are formed of holes that pass through the outer sides of the plurality of interlayer insulating films and the plurality of passivation films, and can be formed by line etching have.
  • the thickness, size, position, and number of the through holes can be varied according to the embodiment to which the three-dimensional device according to one embodiment is applied, so it is not limited.
  • step 420 may be a step of forming a vertical channel layer of the vertical structure in the formed plurality of through holes.
  • the vertical channel layer may be formed of monocrystalline silicon, but the kind is not limited.
  • step 430 a plurality of interlayer insulating films formed with vertical channel layers and contact holes passing through the centers of the plurality of passivation films are formed, and string lines including insulating walls formed on both sides of the contact holes are formed.
  • the string line in step 430 may be in the form of an insulating wall formed in the contact hole, but before the conductive material is deposited.
  • Step 430 may be a step of forming contact holes in the center of the plurality of interlayer insulating films and the plurality of passivation films using line etching, similarly to step 420.
  • step 430 includes a step of forming a plurality of interlayer insulating films vertically stacked on the element-formed substrate, contact holes passing between the plurality of vertical channel layers formed in the plurality of passivation films, and a plurality of vertical channel layer edges And may be a step of line-etching any hole to be penetrated. Thereafter, step 430 may be a step of forming an insulating wall perpendicular to both sides of the contact hole to form a string line, and depositing an insulating material in an arbitrary hole to form a stand.
  • the insulating wall and the stand may be formed of a material used for planarization or insulation, and may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2) .
  • SiN silicon nitride
  • SiON silicon oxynitride
  • SiO 2 silicon oxide
  • the thickness and type of the insulating wall and the stand are not limited.
  • step 440 a plurality of passivation films are etched, and a conductive material is deposited on the plurality of etched passivation films and string lines.
  • step 440 may be a step of partially etching the plurality of passivation films using a photolithography process and a dry etching process. Then, step 440 may be a step of depositing a conductive material on a plurality of etched passivation films and string lines. At this time, a conductive material may be deposited on a plurality of etched passivation films to form a horizontal electrode layer, and the horizontal electrode layer may be separated from each other on a plurality of interlayer insulating films.
  • the order of depositing the conductive material on each of the plurality of etched passivation films and string lines is not limited, and different conductive materials may be used.
  • the conductive material may include polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • step 450 a plurality of interlayer insulating films are etched to form a three-dimensional device including a plurality of air gaps.
  • the step 450 may be a step of partially etching the plurality of interlayer insulating films using a photolithography process and a dry etching process. Then, step 450 may be a step of forming a three-dimensional element including a plurality of horizontal electrode layers and a plurality of vertical channel layers orthogonal to the plurality of horizontal electrode layers. In this case, the three-dimensional device includes a plurality of air gaps formed between the plurality of horizontal electrode layers.
  • FIG. 5 illustrates a cross-sectional view of a three-dimensional device according to one embodiment.
  • a three-dimensional device 500 of a 3D flash memory includes a horizontal electrode layer 510 and a vertical channel layer 520 having a vertical channel structure formed at different hole sizes.
  • the horizontal electrode layers 510 are stacked to form vertical cell groups.
  • the horizontal electrode layer 510 may be formed on the element formation substrate (not shown). Although not shown in FIG. 5, a plurality of interlayer insulating films disposed alternately between the plurality of horizontal electrode layers 510 may be etched.
  • the horizontal electrode layer 510 may be grouped into vertical cell groups 531, 532, and 533 including a plurality of horizontal electrode layers 510.
  • a plurality of horizontal electrode layers 510 can be grouped into a predetermined number.
  • the number, size, shape, and type of the horizontal electrode layers 500 grouped into the vertical cell groups 531, 532, and 533 and the number of vertical cell groups are not limited.
  • the horizontal electrode layer 510 is formed of a conductive material, and may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • a plurality of interlayer insulating films and a plurality of passivation films among a plurality of passivation layers are etched and a conductive material is deposited on the cells in which the passivation film is etched.
  • the interlayer insulating film may be any material having electrical nonconducting properties.
  • silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), or metal oxide may be used.
  • the interlayer insulating film is used for planarization or insulation purposes.
  • the interlayer insulating film is formed of a gas material that is formed by CVD (Chemical Vapor Deposition) such as DSG (SiOF), TFOS, BPSG, And a coating material (SOD) represented by an acid system).
  • CVD Chemical Vapor Deposition
  • DSG SiOF
  • TFOS TFOS
  • BPSG BPSG
  • SOD coating material represented by an acid system
  • the passivation film may be formed of silicon nitride (Si3N4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • the horizontal electrode layer 510 may be in contact with a gate to a word line, and a Surrounding Gate ). ≪ / RTI >
  • the vertical channel layers 520 are formed in different hole sizes by the vertical cell groups 531, 532, and 533 and are orthogonal to the plurality of horizontal electrode layers 510.
  • the vertical channel layer 520 may be formed of a single crystal silicon or a poly-silicon.
  • the vertical channel layer 520 may be formed by a selective epitaxial growth process using an element formation substrate (not shown) An epitaxial process or the like.
  • the vertical channel layer 520 is formed in a vertical direction on the element formation substrate and is formed in a through hole passing through a plurality of horizontal electrode layers 510 formed by the vertical cell groups 531, 532, and 533, Lt; / RTI > At this time, the through holes indicate different hole sizes for each vertical cell group.
  • the vertical channel layer 520 may be formed in the through hole passing through the plurality of horizontal electrode layers 510 formed by the vertical cell groups 531, 532, and 533, and the through holes may be formed in the vertical cell groups 531, 532, and 533 may have different hole sizes.
  • the through holes can be formed by line etching.
  • the vertical channel layer 520 formed in the first vertical cell group 531 represents the hole size of A
  • the vertical channel layer 520 formed in the second vertical cell group 532 represents the hole of B
  • the vertical channel layer 520 formed in the third vertical cell group 533 may represent the hole size of C, and represents a hole size in the order of A> B> C.
  • the vertical channel layer 520 is characterized in that the hole size is kept constant in one vertical cell group. For example, in one first vertical cell group 531, the vertical channel layer 520 maintains a constant hole size of A, and in the second vertical cell group 532, the vertical channel layer 520 And the vertical channel layer 520 can maintain the hole size of C constant in the third vertical cell group 533.
  • each of the plurality of vertical channel layers 520 formed for each vertical cell group is connected to each other, and the channel material may be filled into the holes.
  • the vertical channel layer 520 may be formed by filling the channel material in through holes including different hole sizes for each vertical cell group.
  • the channel layer 520 may be formed of a single crystal silicon or a polycrystalline silicon or the like depending on the different hole sizes of the vertical channel layer 520. For example, So that the material can be smoothly peeled into the hole.
  • the three-dimensional device 500 has a vertical channel layer 520 for each vertical cell group 531, 532, and 533 so as to form a stable vertical channel structure in a high- (A, B, C) in the film formation process, the channel material can be stably deposited in a single film formation process even at a high stage.
  • the number, shape, type, and size of the vertical cell group, the hole size, and the horizontal electrode layer are not limited thereto.
  • a tunnel oxide film (not shown), a silicon nitride film (not shown), and an interlayer oxide film (not shown) may be formed around the plurality of vertical channel layers 520, and a plurality of horizontal electrode layers 510 And may be vertically stacked.
  • the three-dimensional device 500 may use an ONO (Oxide / Nitride / Oxide) structure such as a tunnel oxide film, a silicon nitride film, and an interlayer oxide film for a telephone storage.
  • ONO Oxide / Nitride / Oxide
  • the three-dimensional device 500 may include a floating gate and may be formed by a plurality of horizontal electrode layers 510 by a charge trap layer such as an ONO structure or a floating gate (or floating gate) And a plurality of vertical channel layers 520 may be connected.
  • the floating gate (or floating gate) may be formed of a single-crystal 3-5 group semiconductor or a single-crystal silicon semiconductor, and a tunnel oxide film and an interlayer oxide film may be disposed around the floating gate.
  • FIG. 6 shows a flowchart of a method of manufacturing a three-dimensional device according to an embodiment.
  • a method for fabricating a three-dimensional device forms a through hole in a plurality of horizontal electrode layers stacked and formed in a vertical cell group, and forms a stand of a through hole in step 610.
  • the plurality of horizontal electrode layers may be formed by alternately laminating a plurality of interlayer insulating films and a plurality of passivation layers on an element formation substrate, etching a plurality of passivation films, , And etching the plurality of interlayer insulating films.
  • the step of etching the plurality of interlayer insulating films may include a step of partially etching a plurality of interlayer insulating films using a photolithography process and a dry etching process.
  • the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon.
  • the interlayer insulating film may be any material having electrical non-conductive properties.
  • silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), or metal oxide may be used.
  • the passivation film may be formed of silicon nitride (Si3N4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • Step 610 includes forming a stand of through-holes and a first through-hole, a second through-hole passing through a plurality of horizontal electrode layers composed of a second vertical cell group positioned under the first vertical cell group, Forming a stand of the through hole and forming a third through hole and a third through hole through the plurality of horizontal electrode layers composed of the third vertical cell group located under the second vertical cell group have.
  • the through-hole may be formed in a direction perpendicular to the element-formed substrate and may be formed as a hole penetrating the horizontal electrode layer by line etching.
  • the thickness, size, position, and number of the through holes are not limited as they can vary according to the embodiment to which the three-dimensional device according to one embodiment is applied.
  • a first through hole, a second through hole, and a third through hole that maintain a constant hole size may be formed in each of the first vertical cell group, the second vertical cell group, and the third vertical cell group And the hole size of the first through hole is larger than that of the third through hole.
  • the channel material such as single crystal silicon or poly-silicon can smoothly be filled into the first through holes, the second through holes and the third through holes according to the different hole sizes. do.
  • step 620 the channel material is filled into the through-holes to form a vertical channel layer.
  • Step 620 may include forming a plurality of vertical channel layers by filling the channel material into the first through holes, the second through holes, and the third through holes connected to each other.
  • the vertical channel layer may be formed of single crystal silicon or poly-silicon, but the kind is not limited.
  • a method of fabricating a three-dimensional device may further include forming a three-dimensional device supported by a plurality of the vertical channel layers orthogonal to the plurality of horizontal electrode layers.
  • the three-dimensional device includes vertical channel structures formed in different hole sizes.
  • FIGS. 7A through 7D illustrate a process of fabricating a three-dimensional device according to an embodiment of the present invention.
  • FIG. 7A to 7D illustrate a process for forming the three-dimensional device 700 in order of time, but the order of the process steps may be partially varied according to the embodiment.
  • the three-dimensional device 700 may include a group of vertical cells in which a plurality of horizontal electrode layers 710 are grouped into an arbitrary number.
  • the vertical cell group can be classified into the first vertical cell group 731, the second vertical cell group 732, and the third vertical cell group 733, but the number of groups and the plurality of horizontal electrode layers 710 are not limited thereto.
  • a plurality of interlayer insulating films alternately arranged between the plurality of horizontal electrode layers 710 may be etched.
  • the horizontal electrode layer 710 may be formed by etching a plurality of interlayer insulating films and a plurality of passivation films, which are formed by alternately stacking on the element-formed substrate, a conductive material in the cell in which the passivation film is etched For example.
  • the horizontal electrode layer 710 is formed of a conductive material and may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon.
  • the interlayer insulating film may be any material having electrical nonconducting properties.
  • silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), or metal oxide may be used.
  • the interlayer insulating film is used for planarization or insulation purposes.
  • the interlayer insulating film is formed of a gas material that is formed by CVD (Chemical Vapor Deposition) such as DSG (SiOF), TFOS, BPSG, And a coating material (SOD) represented by an acid system).
  • CVD Chemical Vapor Deposition
  • DSG SiOF
  • TFOS TFOS
  • BPSG BPSG
  • SOD coating material represented by an acid system
  • the passivation film may be formed of silicon nitride (Si3N4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • a first through hole 740 is formed through a plurality of horizontal electrode layers 710, which are stacked to form a first vertical cell group 731.
  • the first through-hole 740 is a hole passing through the first vertical cell group 731 formed of the plurality of horizontal electrode layers 710, and is a line etched at a predetermined constant size. Etching).
  • the first through-hole 740 formed in FIG. 7A includes the first through-hole stand 741 on both sides thereof.
  • the stand 741 of the first through hole may exist in a surround form surrounding the first through hole 740, and may be formed of a material used for planarization or insulation purposes.
  • the stand 741 of the first through hole may be formed of silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), metal oxide or the like and may be a single crystal silicon Or may be formed of a channel material such as polycrystalline silicon.
  • the stand 741 of the first through hole is formed, and a second through hole 750 penetrating a plurality of horizontal electrode layers 710 composed of the second vertical cell group 732 is formed do.
  • the second through hole 750 is a hole passing through the second vertical cell group 732 composed of the plurality of horizontal electrode layers 710, and is a line etched at a predetermined constant size. Etching). However, the hole size of the second through hole 750 is smaller than the hole size of the first through hole 740.
  • a stand 751 of a second through hole is formed on both sides of the second through hole 740 formed in FIG. 7B.
  • the stand 751 of the second through hole may be formed in the same shape and material as the stand 741 of the first through hole.
  • the stand 751 of the second through hole is formed and a third through hole 760 is formed through the plurality of horizontal electrode layers 710 of the third vertical cell group 733 do.
  • the third through hole 760 is a hole passing through the third vertical cell group 733 composed of the plurality of horizontal electrode layers 710, and is a line etched at a predetermined constant size. Etching). However, the hole size of the third through hole 760 is smaller than the hole size of the second through hole 750.
  • a channel material is filled into the first through holes 740, the second through holes 750, and the third through holes 760 to form a vertical channel layer 720.
  • the first through holes 740, the second through holes 750, and the third through holes 760 are formed in different hole sizes, and the hole size of the first through holes 740, The hole size of the hole 750 and the hole size of the third through hole 760 gradually decrease in size.
  • Each of the first through hole 740, the second through hole 750 and the third through hole 760 includes a first vertical cell group 731, a second vertical cell group 732, And a predetermined hole size is maintained in the hole 733.
  • the first through hole 740 in the first vertical cell group 731 represents a hole size of the same size
  • the second through hole 750 in the second vertical cell group 732 represents a hole of the same size
  • the third through hole 760 in the third vertical cell group 733 represents a hole size of the same size.
  • the three-dimensional device 700 may include a first through hole (not shown) having a different hole size in the first vertical cell group 731, the second vertical cell group 732, and the vertical cell group 733, So that a channel material such as single crystal silicon or poly-silicon can be smoothly filled into the hole according to the second through hole 740, the second through hole 750, and the third through hole 760 do.
  • a first through hole (not shown) having a different hole size in the first vertical cell group 731, the second vertical cell group 732, and the vertical cell group 733, So that a channel material such as single crystal silicon or poly-silicon can be smoothly filled into the hole according to the second through hole 740, the second through hole 750, and the third through hole 760 do.
  • the three-dimensional device 700 includes a first vertical channel layer 721 filled in the first through hole 740, a second vertical channel 730 filled in the second through hole 750, Layer 722 and a third vertical channel layer 733 that is filled in the third through hole 760 and may include a first vertical channel layer 721, a second vertical channel layer 722, The vertical channel layer 733 may be connected to each other to form a vertical channel layer 720.
  • the three-dimensional device 700 includes the vertical channel layer 720 by the vertical cell groups 731, 732, and 733 so as to form a stable vertical channel structure in the high-level three-dimensional flash memory architecture of more than 100 stages. So that the channel material can be stably deposited in a single film forming process even at a high stage.
  • FIG. 8 illustrates an example of constructing an architecture for each vertical cell group according to an exemplary embodiment.
  • a three-dimensional device 800 includes a plurality of vertical channel layers 821, 822, and 823 filled with a channel material in a through hole, And is a hole that passes through the plurality of horizontal electrode layers 810 formed by the vertical cell groups 831, 832, and 833.
  • the three-dimensional device 800 may include a first vertical channel layer 821 in which a channel material is filled in a first through hole formed in the first vertical cell group 831, A second vertical channel layer 822 in which a channel material is filled in the second through hole, and a third vertical channel layer 823 in which a channel material is filled in a third through hole formed in the third vertical cell group 833 .
  • the first through holes, the second through holes, and the third through holes have different hole sizes and are connected to each other to form a channel material such as single crystal silicon or poly-silicon. So that it can be easily peeled into the hole.
  • the first through holes formed in the plurality of horizontal electrode layers 810 in the first vertical cell group 831 represent hole sizes of A size
  • the plurality of horizontal electrode layers 832 in the second vertical cell group 832 represent hole sizes of the B size
  • the third through holes formed in the plurality of horizontal electrode layers 810 of the third vertical cell group 833 represent C hole sizes. That is, it is characterized in that the hole size is expressed in the order of A> B> C.
  • the present invention is characterized in that the first vertical cell group 831, the second vertical cell group 832 and the third vertical cell group 833 of the A, B and C regions having different hole sizes are arranged in different blocks block, or by complementing the cell characteristic predicted by an external circuit, the entire cell characteristic can be stabilized.
  • FIGS. 9A to 9D illustrate a process of a horizontal electrode layer according to an embodiment.
  • 9A to 9D illustrate a process of forming a horizontal electrode layer in the order of time, but the order of the process steps may be partially varied according to the embodiment.
  • a plurality of interlayer insulating films 910 and a plurality of passivation layers 520 are alternately stacked on an element formation substrate (not shown).
  • the element formation substrate may be a silicon substrate, but is not limited to a semiconductor material such as silicon.
  • silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), or metal oxide may be used as the interlayer insulating film 910.
  • the interlayer insulating film 910 may be formed of any material having electrical non- .
  • the interlayer insulating film 910 is used for planarization or insulation purposes and can be formed by a combination of a gas material to be deposited by CVD (Chemical Vapor Deposition) such as DSG (SiOF), TFOS, BPSG, / Siloxane-based coating material (SOD), and the like.
  • CVD Chemical Vapor Deposition
  • DSG SiOF
  • TFOS TFOS
  • BPSG / Siloxane-based coating material
  • SOD Siloxane-based coating material
  • the passivation film 920 may be formed of silicon nitride (Si 3 N 4), or may be formed of a dielectric material such as magnesium oxide (MgO).
  • a plurality of passivation films 920 are etched.
  • a plurality of passivation films 920 can be partially etched using a photolithography process and a dry etching process.
  • the method of partially etching the passivation film 920 is not limited thereto, and the method used in the conventional technique is used.
  • a plurality of passivation films 920 are deposited on the etched cell by depositing a conductive material.
  • a plurality of horizontal electrode layers 930 can be formed by depositing a conductive material on a cell in which a plurality of passivation films 920 are etched.
  • the conductive material may be polycrystalline silicon, tungsten (W), titanium (Ti), tantalum (Ta), or an alloy thereof.
  • the plurality of interlayer insulating films 910 may be partially etched through a photolithography process and a dry etching process.
  • the method of partially etching the interlayer insulating film 910 is not limited to this, and the method used in the prior art is used.
  • the three-dimensional device may include a plurality of the horizontal electrode layers 930 stacked, and a plurality of interlayer insulating films 910 disposed alternately between the plurality of horizontal electrode layers 930 may be etched Lt; / RTI >
  • 11A-11B illustrate a three-dimensional flash memory according to one embodiment.
  • 11A is a cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment of the present invention
  • FIG. 11B is a top view illustrating a three-dimensional flash memory according to an exemplary embodiment of the present invention.
  • a three-dimensional flash memory 1100 includes at least two channel layers 1120 and 221 extended in one direction 1110, at least two channel layers 1120 , At least two ONO (Oxide-Nitride-Oxide) layers 1130 and 231 and at least two ONO layers 1130 and 231, which extend in one direction 1110 to surround each of the ONO layers
  • a plurality of interlayer insulating layers 1140 are stacked so as to be vertically connected to at least two ONO layers 1130 and 231 alternately with a plurality of electrode layers 1140 including a plurality of electrode layers 1140 stacked so as to be stacked 1150 < / RTI >
  • substantially the ONO layers 1130 and 1131 are formed as a first oxide layer, a nitride layer, and a second oxide layer It may be composed of three layers.
  • the three-dimensional flash memory 1100 is characterized in that at least two ONO layers 1130 and 1131 are formed to be in contact with each other.
  • the fact that at least two ONO layers 1130 and 1131 are in contact with each other means that at least two ONO layers 1130 and 1131 are in contact with each other on the same horizontal plane.
  • the inter-surface distance 1122 of each of the at least two channel layers 1120 and 1121 is greater than that of at least two ONO layers 1130 and 1131 Thickness.
  • the inter-surface distance 1122 of each of the at least two channel layers 1120 and 1121 will have a value of 40 nm .
  • the inter-surface distance 1122 of each of the at least two channel layers 1120 and 1121 may have a value of 20 nm do.
  • the three-dimensional flash memory 1100 has at least two ONO layers 1130 and 1131 formed to be in contact with each other, thereby improving and improving the horizontal integration density compared to the conventional three-dimensional flash memory Lt; / RTI >
  • the three-dimensional flash memory 1100 Since the three-dimensional flash memory 1100 has a structure in which at least two ONO layers 1130 and 1131 are in contact with each other, the three-dimensional flash memory 1100 has a lower value than the voltage applied in the programming and erasing operations of the conventional three- The program and erase operations can be performed.
  • the ONO layer is used as the charge storage layer in which the three-dimensional flash memory 1100 stores the charge.
  • the present invention is not limited thereto, and various charge storage layers other than the ONO layer may be used.
  • the three-dimensional flash memory has at least two channel layers extended in one direction, at least two charge storage layers extending in one direction to surround each of the at least two channel layers, and at least two charge storage layers At least two charge storage layers may be formed in contact with each other while including a plurality of electrode layers stacked to be vertically connected to each of the layers.
  • FIG. 12A to 12B are views showing a three-dimensional flash memory according to another embodiment. More specifically, FIG. 12A is a cross-sectional view illustrating a three-dimensional flash memory according to another embodiment, and FIG. 12B is a top view illustrating a three-dimensional flash memory according to another embodiment.
  • a three-dimensional flash memory 1200 includes at least two channel layers 1220 and 1221 extended in one direction 1210, at least two channel layers A plurality of ONO layers 1230 and 1231 and at least two ONO layers 1230 and 1231 each extending vertically in one direction 1210 to surround the plurality of ONO layers 1220 and 1221, A plurality of interlayer insulating layers 1250 stacked so as to be vertically connected to at least two ONO layers 1230 and 1231 alternately with the plurality of electrode layers 1240 including the electrode layers 1240 .
  • ONO layers 1230 and 1231 are shown as one layer, but the ONO layers 1230 and 1231 substantially have the same structure as the first oxide layer, the nitride layer, and the second oxide layer. It may be composed of three layers.
  • the three-dimensional flash memory 1200 is characterized in that at least a part 1232 of at least two ONO layers 1230 and 1231 are formed to overlap.
  • overlapping at least a portion 1232 of at least two ONO layers 1230, 1231 means that at least two ONO layers 1230, 1231 are located on the same horizontal plane and share at least a portion 1232 do.
  • the inter-surface distance 1222 of each of the at least two channel layers 1220 and 1221 is greater than the inter-surface distance 1222 of the ONO layers 1230, (At least the thickness of the portion 1232).
  • the thickness of at least a portion 1232 is also 20 nm and the surface of each of the at least two channel layers 1220 and 1221
  • the inter-pixel distance 1222 has a value of 20 nm.
  • each of the at least two ONO layers 1230 and 331 is formed to a thickness of 10 nm
  • the thickness of at least a portion 1232 is also 10 nm
  • the thickness of each of the at least two channel layers 1220 and 321 The inter-surface distance 1222 has a value of 10 nm.
  • the three dimensional flash memory 1200 forms at least two ONO layers 1230 and 1231 so that at least a portion 1232 of at least two ONO layers 1230 and 1231 overlap,
  • the horizontal integration density can be improved and improved compared to the conventional three-dimensional flash memory.
  • the three-dimensional flash memory 1200 has a structure in which at least a part 1232 of at least two ONO layers 1230 and 331 are overlapped with each other, A program and an erase operation can be performed.
  • the ONO layer is used as the charge storage layer in which the three-dimensional flash memory 1200 stores the charges.
  • the present invention is not limited thereto, and various charge storage layers other than the ONO layer may be used.
  • the three-dimensional flash memory has at least two channel layers extended in one direction, at least two charge storage layers extending in one direction to surround each of the at least two channel layers, and at least two charge storage layers And at least a part of the at least two charge storage layers is formed to overlap with the plurality of electrode layers stacked so as to be vertically connected to each of the layers.
  • FIGS. 15A to 15D are cross-sectional views for explaining a method of manufacturing a three-dimensional flash memory according to an embodiment
  • FIGS. 15A to 15D are cross-sectional views illustrating a method of manufacturing a three- FIG. 2 is a top view for explaining a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • the three-dimensional flash memory manufactured by the method for manufacturing a three-dimensional flash memory will be described with reference to the structure of the three-dimensional flash memory described above with reference to Figs. 11A to 11B, or the structure of the three-dimensional flash memory described above with reference to Figs. 12A to 12B .
  • the manufacturing method of the three-dimensional flash memory according to an embodiment of the present invention is a manufacturing system for manufacturing a three-dimensional flash memory,
  • the manufacturing system may be a system for performing a manufacturing process of a conventional three-dimensional flash memory.
  • a fabrication system for a three-dimensional flash memory according to an embodiment includes a plurality of interlayer dielectric layers 1410 on a substrate 1400, as shown in FIGS. 14A and 15A. And a plurality of electrode layers 1420 are alternately stacked (Step 1310).
  • the manufacturing system then extends at least two string holes 1401 and 1402 through the mold structure 1430 to expose the substrate 1400 in one direction 1403 as shown in Figures 14b and 15b (1320).
  • the manufacturing system extends at least two string holes 1401, 1402 in one direction 1403 such that at least two string holes 1401, 1402 abut, or at least a portion 1404 overlaps, .
  • At least two string holes 1401 and 1402 are formed to have at least a part 1404 overlapping, but not limited thereto, and at least two string holes 1401 and 1402, May be performed through the same steps.
  • the manufacturing system deposits an oxide-nitride-oxide (ONO) film in at least two string holes 1401 and 1402 as shown in FIGS. 14C and 15C, Two ONO layers 1440 and 1450 are extended in one direction 1403 (1330).
  • ONO oxide-nitride-oxide
  • each of the at least two ONO layers 1440 and 1450 is shown as a single layer in the figure, substantially the ONO layers 1440 and 1450 may be formed as a first oxide layer, a nitride layer, and a second oxide layer. It may be composed of three layers.
  • the fabrication system then includes at least two channel layers 1460 and 470 in one direction 1403 in the vertical holes 1441 and 1451 of each of the at least two ONO layers 1440 and 1450 as shown in Figures 14d and 15d. (1340).
  • the fabrication system determines the distance 1480 between the surfaces of each of the at least two channel layers 1460, 1470 when at least two channel layers 1460, 1470 extend in one direction 1403 in step 1340.
  • [ 1320 to 1330 may be appropriately performed so that the thickness of the first insulating layer is between 10 nm and 40 nm. That is, the manufacturing system determines that the distance 1480 between the surfaces of each of the at least two channel layers 1460 and 1470 when at least two channel layers 1460 and 1470 extend in one direction 1403 in step 1340 It is possible to adjust the positions where the at least two string holes 1401 and 1402 are formed on the mold structure 1430 in the step 1320 or the distance between the positions of the at least two string holes 1402 and 1403 in the step 1320.
  • step 1340 1470 are extended in one direction 1403 so that the distance 1480 between the surfaces of each of the at least two channel layers 1460, 1470 is between 10 nm and 40 nm, at least two ONO layers 1440, and 1450 may be formed in at least two string holes 1401 and 1402.
  • the three-dimensional flash memory manufactured through steps 1310 to 1340 has the structure described above with reference to Figs. 12A to 12B or Figs. 11A to 11B.
  • the three-dimensional flash memory manufactured through steps 1310 to 1340 has the structure described above with reference to FIGS. 11A to 11B
  • the two string holes 1401 and 1402 are formed to have at least a part 1404 overlapping in step 1330
  • the three-dimensional flash memory manufactured through steps 1310 to 1340 may be formed as described above with reference to FIGS. 12A to 12B, Structure.
  • the manufacturing method described above is as follows. Although the ONO layer is used as the charge storage layer for storing charges in the three-dimensional flash memory, the present invention is not limited thereto. The case where the three-dimensional flash memory uses various charge storage layers is also described in the same steps . In this case, steps 1310 to 1340 may be performed by applying various charge storage layers instead of the ONO layer.
  • FIG. 16 is a flowchart illustrating a method of manufacturing a three-dimensional flash memory according to another embodiment.
  • FIGS. 17A to 17F are cross-sectional views illustrating a method of manufacturing a three-dimensional flash memory according to another embodiment, 18d are top views for explaining a method of manufacturing a three-dimensional flash memory according to another embodiment.
  • the three-dimensional flash memory manufactured by the method for manufacturing a three-dimensional flash memory will be described with reference to the structure of the three-dimensional flash memory described above with reference to Figs. 11A to 11B, or the structure of the three-dimensional flash memory described above with reference to Figs. 12A to 12B .
  • the manufacturing method of the three-dimensional flash memory described below is similar to the manufacturing method described above with reference to Figs. 13 to 15D, but differs in that a sacrificial layer is used.
  • a manufacturing system (hereinafter referred to as manufacturing system) of a three-dimensional flash memory includes a plurality of interlayer insulating layers 1710 ) And a plurality of sacrificial layers 1720 are alternately stacked (Step 1610).
  • the manufacturing system then extends at least two string holes 1701 and 1702 through the mold structure 1730 to expose the substrate 1700 in one direction 1703 as shown in Figures 17b and 18b (1620).
  • the manufacturing system may extend at least two string holes 1701, 1702 in one direction 1703 such that at least two string holes 1701, 1702 abut or overlap at least a portion 1704 .
  • At least two string holes 1701 and 1702 are formed to have at least a portion 1704 overlapping, but not limited thereto, and at least two string holes 1701 and 1702 are formed. May be performed through the same steps.
  • the manufacturing system deposits an oxide-nitride-oxide (ONO) film in at least two string holes 1701 and 1702 as shown in FIGS. 17C and 18C, Two ONO layers 1740 and 1750 are extended 1630 in one direction 1703.
  • ONO oxide-nitride-oxide
  • At least two ONO layers 1740 and 1750 are shown as being composed of one layer, but substantially the ONO layers 1740 and 1750 are formed as a first oxide layer, a nitride layer and a second oxide layer It may be composed of three layers.
  • the fabrication system then includes at least two channel layers 1760 and 1770 in one direction 1703 in the vertical holes 1741 and 1751 of each of the at least two ONO layers 1740 and 1750 as shown in Figures 17d and 18d. (1640).
  • the fabrication system determines the distance 1780 between the surfaces of each of the at least two channel layers 1760, 1770 when at least two channel layers 1760, 1770 extend in one direction 1703 in step 1640.
  • [ 1620 to 1630 may be appropriately performed so that the thickness of the first insulating layer is between 10 nm and 40 nm.
  • the manufacturing system determines that the distance 1780 between the surfaces of each of the at least two channel layers 1760, 1770 when at least two channel layers 1760, 1770 are extended in one direction 1703 in step 1640 It is possible to adjust the positions where the at least two string holes 1701 and 1702 are formed on the mold structure 1730 in the step 1620 or the interval between the strings holes 1702 and 1704 in the step 1620 so as to be between 10 nm and 40 nm, 1770 are extended in one direction 1703 so that the distance 1780 between the surfaces of each of the at least two channel layers 1760 and 1770 is between 10 nm and 40 nm, 1740, and 1750 are formed in the at least two string holes 1701 and 1702. [
  • the fabrication system then removes 1650 the plurality of sacrificial layers 1720 as shown in FIG. 17E to form a plurality of electrode layers 1720 in the space 1721 from which the plurality of sacrificial layers 1720 are removed, as shown in FIG. (1660).
  • the three-dimensional flash memory manufactured through steps 1610 to 1660 has the structure described above with reference to Figs. 12A to 12B or Figs. 11A to 11B.
  • the three-dimensional flash memory manufactured through steps 1610 to 1660 has the structure described above with reference to FIGS. 11A to 11B
  • the two-dimensional string holes 1701 and 1702 are formed so as to have at least a part 1704 overlapping in step 1630.
  • the three-dimensional flash memory manufactured through steps 1610 to 1640 may be formed as described above with reference to FIGS. 12A to 12B, Structure.
  • the manufacturing method described above is as follows. Although the ONO layer is used as the charge storage layer for storing charges in the three-dimensional flash memory, the present invention is not limited thereto. The case where the three-dimensional flash memory uses various charge storage layers is also described in the same steps . In this case, steps 1610 to 1660 may be performed by applying various charge storage layers instead of the ONO layer.
  • FIG. 21 is a cross-sectional view illustrating a three-dimensional flash memory according to an embodiment
  • FIG. 4 is a cross-sectional view illustrating a three-dimensional flash memory according to another embodiment.
  • a three-dimensional flash memory 2100 includes a common source line 2110 (for example, a common source line 2110 extended in one direction) A plurality of electrode layers 2120, 2130, 2140, 2150 (for example, a plurality of electrode layers 2120, 2130, 2140, 2150) stacked vertically to the common source line 2110, Axis direction described in reference to Fig. 20), a lower circuit layer 2160 disposed in a lower region of the common source line 2110, and a plurality of electrode layers 2110 in the middle region of the common source line 2110. [ And at least one intermediate circuit layer 2170 disposed between the first and second interconnect layers 2120, 2130, 2140 and 2150.
  • the first group 2120, 2130 and the second group 2140, 2150 in which the plurality of electrode layers 2120, 2130, 2140, 2150 are grouped by the common source line 2110, which corresponds to the electrode structure described above. Accordingly, although not shown in the figure, the plurality of electrode layers 2120, 2130, 2140, and 2150 in the three-dimensional flash memory 2100 may be penetrated by a vertical structure in each group.
  • At least one intermediate circuit layer 2170 is described as being included in the three-dimensional flash memory 2100, but the present invention is not limited thereto, and a plurality of the intermediate circuit layers 2170 may be included.
  • the at least one intermediate circuit layer 2170 and the lower circuit layer 2160 are formed of silicon so that the circuit elements for the plurality of electrode layers 2120, 2130, 2140 and 2150 (the circuit elements are either transistors, diodes or capacitors) One may be formed on the surface.
  • the material constituting the at least one intermediate circuit layer 2170 and the lower circuit layer 2160 may be various materials having semiconductor characteristics other than silicon.
  • At least one intermediate circuit layer 2170 and a lower circuit layer 2160 are formed by dividing the plurality of electrode layers 2120, 2130, 2140 and 2150 by at least one intermediate circuit layer 2170, And may correspond to a plurality of blocks 2121 and 2131, respectively.
  • the plurality of electrode layers 2120, 2130, 2140, and 2150 may include a first electrode 2120 and a third electrode 340, which are divided by at least one intermediate circuit layer 2170, And a second block 2131 including a block 321, a second electrode 330 and a fourth electrode 2150.
  • the lower circuit layer 2160 serves as a second block 2131 which is a lowermost block among the plurality of blocks 2121 and 2131.
  • At least one intermediate circuit layer 2170 includes a plurality of blocks 2121, and 2131.
  • the first block 2121 may be at least one block located above the second block 2131, which is the lowest block.
  • the reason that the circuit layers 2160 and 2170 take charge of the blocks 2121 and 2131 is that the circuit elements for the blocks 2121 and 2131 (including any one of a transistor, a diode, and a capacitor) Are formed in the circuit blocks 2160 and 2170, meaning that the circuit layers 2160 and 2170 are used by the corresponding blocks 2121 and 2131, respectively.
  • the circuit layers 2160 and 2170 are connected to the external wirings 2161 and 2171, respectively.
  • the circuit layers 2160 and 2170 can be connected to the external wirings in opposite directions.
  • the at least one intermediate circuit layer 2170 may be formed in such a manner that the lower circuit layer 2160 is connected to the external wiring 2161 (external wiring for the second block 2131, which is the block located at the lowermost portion) (External wiring to the first block 2121 which is at least one block located at the top of the second block 2131 which is the lowermost block).
  • the at least one intermediate circuit layer 2170 is electrically connected to the external wiring 2171 in the leftward direction, Lt; / RTI >
  • At least one intermediate circuit layer 2170 is illustrated as being at least partially penetrated by the common source line 2110, the present invention is not limited thereto, and conversely, at least one intermediate circuit layer 2170 is shown as a common source line May be formed to penetrate at least a portion of the line 2110.
  • the three-dimensional flash memory 2100 includes at least one intermediate circuit layer 2170 in the middle region of the common source line 2110, so that the lower circuit layer 2160 and the at least one intermediate circuit Layer 2170 may be responsible for a plurality of blocks 2121 and 2131, respectively.
  • the lengths of the wirings 2161 and 2171 can be reduced, and the problem of degradation of chip characteristics such as operation speed and power consumption of the conventional three-dimensional flash memory can be solved.
  • a three-dimensional flash memory 2200 includes a common source line
  • a plurality of electrode layers 2220 and 2230 (for example, a plurality of electrode layers 2220 and 2230) vertically stacked on the common source line 2210 are formed to extend in the direction of the x-axis described with reference to FIG. 23
  • at least one intermediate circuit layer 2240 disposed between the plurality of electrode layers 2220 and 2230 in the middle region of the common source line 2210.
  • the plurality of electrode layers 2220 and 2230 included in the three-dimensional flash memory 2200 may be all occupied by at least one intermediate circuit layer 2240.
  • the three dimensional flash memory 2200 can reduce the length of the external wiring 2241 connected to the circuit layer 2240. This is because in the conventional three-dimensional flash memory, a circuit layer is formed on a substrate located at the lowermost part of a plurality of electrode layers, and the wiring is extended in the vertical direction toward the upper part of the plurality of electrode layers, ,
  • the three-dimensional flash memory 2200 according to another embodiment has a structure in which the circuit layer 2240 is disposed in the middle region of the common source line 2210 between the plurality of electrode layers 2220 and 2230, 2220, and 2230, the wiring 241 extends in the vertical direction and has the same length as the wiring 2242.
  • FIG. 23 is a flowchart illustrating a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • FIGS. 24 to 28 are views for explaining a method of manufacturing a three-dimensional flash memory according to an embodiment.
  • a method for manufacturing a three-dimensional flash memory is performed by a three-dimensional flash memory manufacturing system (hereinafter, referred to as a manufacturing system)
  • the memory element has the structure described above with reference to FIGS.
  • a method of manufacturing a three-dimensional flash memory including at least one intermediate circuit layer will be described, but if a plurality of the plurality of the three-dimensional flash memories are included, steps similar to steps S2310 to S2340 described below may be similarly performed.
  • step S2320 is performed for each of a plurality of structures
  • a plurality of structures in which an intermediate circuit layer is formed in step S2330 Can be sequentially stacked.
  • the manufacturing method is not limited to or limited to the steps described below, and various steps for making the three-dimensional flash memory device have the structure described above with reference to FIGS. 21 to 22 can be applied.
  • the manufacturing system includes a plurality of electrode layers 2411 and 2421, a plurality of interlayer insulating layers 2412 and 2422, and a plurality of electrode layers 2411 and 2412, which are alternately stacked as shown in FIG. And at least two structures 2410 and 2420 including holes 2413 and 2423 extended to penetrate the plurality of interlayer insulating layers 2412 and 2422 in one direction (the direction of the z axis described with reference to FIG. 20) ).
  • the manufacturing system includes a silicon base 2414 (silicon base 2414 is used as a lower circuit layer)
  • a second structure 2420 including a plurality of electrode layers 421 and a plurality of interlayer insulating layers 6242 and holes 2423 as described above can be prepared .
  • the fabrication system in step S2310 includes a plurality of electrode layers 2411 and a plurality of interlayer insulating layers 2412, holes 2413, A second structure 2420 including only a plurality of electrode layers 2421 and a plurality of interlayer insulating layers 2422 and holes 2423 can be prepared.
  • each of the steps S2320 to S2340 will be described in the case of manufacturing a three-dimensional flash memory having the above-described structure with reference to FIG. 3.
  • Similar steps S2320 to S2340 may be performed.
  • step S2320 the fabrication system creates an intermediate circuit layer 2430 of silicon on top of the structure 2410 of at least two of structures 2410 and 2420, as shown in Figs. 25-26.
  • a structure body 2410 in which the intermediate circuit layer 2430 is formed has a silicon base 2414 May be the first structure 2410 arranged.
  • step S2320 the fabrication system is fabricated by epitaxially growing silicon on top of one of the structures 2410 and holes 2413 as shown in FIG. 25,
  • the silicon filled in the holes 2413 may be etched so that the intermediate circuit layer 2430 formed of silicon remains only on the upper portion of the silicon substrate 2410.
  • the manufacturing system may perform a partial partial etching process on the remaining silicon on the upper portion of any one structure 2410 so that the upper portion of any one structure 2410 may be the residual intermediate silicon layer 2430 that is planarized with silicon It is possible.
  • the fabrication system may form circuit elements including at least one of a transistor, a diode, or a capacitor on the intermediate circuit layer 2430.
  • step S2330 the manufacturing system stacks the other structure 2420 of at least two structures 2410 and 2420 on top of any one structure 2410 as shown in FIG.
  • the manufacturing system is configured such that one of the structures 2410 and the other one of the structures 2410 and 2423 are formed so that the holes 2413 of one structure 2410 and the holes 2423 of the other structure 2420 are in contact with each other, 2420 can be aligned and laminated.
  • step S2340 the manufacturing system fills the hole 2423 of one structure 2410 and the hole 2423 of the other structure 2420 of one structure 2410 with a metal material to form a common source line 2440).
  • a metal material to form a common source line 2440.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • Au gold
  • the material forming the common source line 2440 may be formed of a non-metal material having conductivity or a mixture of a metal material and a non-metal material as well as a metal material.
  • the manufacturing system may connect the intermediate circuit layer 2430 with external wiring during performing steps S2320 to S2340.
  • the manufacturing system can connect the silicon base 2414 (lower circuit layer) to the external wiring, and in particular, the silicon base 614 Can be connected to the external wiring in the direction opposite to the direction in which the external wiring is connected to the external wiring.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 3차원 플래시 메모리에 관한 것으로, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제하고, 안정적인 수직 채널층을 형성하는 기술, 종래의 3차원 플래시 메모리보다 배선의 길이를 감소시켜 동작 속도 및 전력 소모 등의 칩 특성이 저하되는 문제점과 제조 공정 상 배선 기술의 어려움을 극복하는 기술 및 채널층과 ONO층의 수평 집적도를 개선시키는 기술을 제안한다.

Description

3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것이다.
플래시 메모리(Flash Memory) 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
이러한 플래시 메모리 소자는 지속적인 스케일링(Scaling)에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있다. 현재 30nm 급의 32Gbit 제품의 양산화를 예상하고 있으며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.
플래시 메모리 소자의 고집적화를 위해, 현재의 2차원 구조에서 3차원 구조로의 대체가 요구된다. 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조 구현에 유리하다. 이에 따라 최근에 3차원 낸드 플래시 메모리가 다양하게 연구되고 있다.
일례로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 19을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 20을 참조하면, 기존의 3차원 플래시 메모리는 기판(2000) 상에 층간 절연층들(2011) 및 수평 구조체들(2040)이 교대로 반복적으로 형성된 전극 구조체(2015)가 배치되어 제조된다. 층간 절연층들(2011) 및 수평 구조체들(2040)은 제1 방향으로 연장될 수 있다. 층간 절연층들(2011)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(2011) 중 최하부의 층간 절연층(2011a)은 나머지 층간 절연층들(2011)보다 얇은 두께를 가질 수 있다. 수평 구조체들(2040) 각각은 제1 및 제2 블로킹 절연막들(2042, 2043) 및 전극층(2045)을 포함할 수 있다. 전극 구조체(2015)는 복수 개로 제공되며, 복수 개의 전극 구조체들(2015)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(2015) 사이에는 이들을 이격시키며 고농도로 도핑된 불순물 영역의 공통 소스 라인(CSL)이 수직 방향으로 연장될 수 있다. 수직 방향은 z축에 해당할 수 있다.
전극 구조체(2015)를 관통하는 수직 구조체들(2030)이 배치될 수 있다. 일례로, 수직 구조체들(2030)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(2030)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(2030) 각각은 보호막(2024), 전하 저장막(2025), 터널 절연막(2026), 및 채널층(2027)을 포함할 수 있다. 일례로, 채널층(2027)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(2027)의 내부를 채우는 매립막(2028)이 더 배치될 수 있다. 채널층(2027)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(2029)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(2045)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(2030)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(2040)에 포함된 제1 및 제2 블로킹 절연막들(2042, 2043) 및 수직 구조체들(2030)에 포함된 전하 저장막(2025) 및 터널 절연막(2026)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(2030)에 포함되고, 나머지 일부는 수평 구조체들(2040)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(2025) 및 터널 절연막(2026)은 수직 구조체들(2030)에 포함되고, 제1 및 제2 블로킹 절연막들(2042, 2043)은 수평 구조체들(2040)에 포함될 수 있다.
기판(2000) 및 수직 구조체들(2030) 사이에 에피택시얼 패턴들(2022)이 배치될 수 있다. 에피택시얼 패턴들(2022)은 기판(2000)과 수직 구조체들(2030)을 연결한다. 에피택시얼 패턴들(2022)은 적어도 한 층의 수평 구조체들(2040)과 접할 수 있다. 즉, 에피택시얼 패턴들(2022)은 최하부의 수평 구조체(2040a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(2022)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(2040)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(2022)이 최하부의 수평 구조체(2040a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(2040a)는 나머지 수평 구조체들(240)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(2022)에 접하는 최하부의 수평 구조체(2040a)는 도 19를 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(2030)에 접하는 나머지 수평 구조체들(2040)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(2022) 각각은 리세스된 측벽(2022a)을 갖는다. 그에 따라, 에피택시얼 패턴들(2022)에 접하는 최하부의 수평 구조체(2040a)는 리세스된 측벽(2022a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(2040a)는 에피택시얼 패턴들(2022)의 리세스된 측벽(2022a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이러한 구조의 기존의 3차원 플래시 메모리에서는, 전극 구조체(2015)에 대한 트랜지스터, 다이오드 또는 커패시터와 같은 회로 요소가 전극 구조체(2015)의 아래 기판(2000) 상에 형성되기 때문에, 수평 구조체들(2040)이 수직적으로 적층되는 단수가 증가됨에 따라 배선의 길이 역시 길어지게 되어 동작 속도 및 전력 소모 등의 칩 특성이 저하되는 문제점이 발생될 수 있으며, 제조 공정 상 배선 기술의 어려움이 예상된다.
이에, 아래의 실시예들은 배선의 길이를 감소시켜 상술된 문제점과 어려움을 극복하는 기술을 제안한다.
한편, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 10을 참조하면, 기존의 3차원 플래시 메모리 셀은 일 방향으로 연장 형성되는 채널층(1010), 채널층(1010)을 둘러싸도록 일 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide)층(1020), ONO층(1020)에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들(1030) 및 복수의 전극층들(1030)과 교대로 배치되는 복수의 층간 절연층들(1040)을 포함한다.
상술한 구조의 3차원 플래시 메모리 셀이 복수 개 구비되어, 3차원 플래시 메모리를 구성하게 되는데, 도면과 같이 두 개의 셀들로 3차원 플래시 메모리가 구성되는 경우, 기존의 3차원 플래시 메모리에 포함되는 두 개의 ONO층들(1020, 1021)은 서로 인접하지 않고, 일정 거리 이상 이격된다. 이에, 두 개의 채널층들(1010, 1011) 역시 서로 인접하지 않고, 일정 거리 이상 이격된다(예컨대, 두 개의 채널층들(1010, 1021) 각각의 표면간 거리(1050)가 100nm가 되도록 이격됨).
따라서, 기존의 3차원 플래시 메모리는, 채널층들(1010, 1011) 및 ONO층들(1020, 1021)의 수평 집적도가 떨어지는 단점을 갖기 때문에, 이를 해결하기 위한 기술이 제안될 필요가 있다.
또한, 이러한 3차원 플래시 메모리가 고단으로 집적화되면서 수직 홀(Hole) 제작 시, 공정적 문제점이 존재하였다. 이를 개선하기 위해서는 각 수직 셀의 스케일링이 중요한데, 수직 셀의 피치(Pitch)는 수평 셀간의 전극층 두께와 수직 셀간의 절연층 두께를 줄이는 것이 매우 중요하다. 다만, 수평 방향의 전극층 두께는 단채널 효과(Short Channel Effect) 문제로 인해 줄이기 어려우며, 수직 방향의 절연층 두께는 셀간 간섭 효과가 크게 발생되어 셀 특성(예를 들면, 셀 산포 등)이 열화되는 문제로 인해 줄이기 어렵다는 한계가 존재하였다.
일반적으로 층간 절연층은 실리콘 산화막 및 실리콘 질화막 계통의 절연막이 사용되며, 이러한 막은 유전상수가 3.9 내지 7.5 수준이다.
그러므로, 층간 절연층의 유전률로 인하여 셀 동작 시, 이웃 셀의 간섭 영향이 수직 셀의 피치 스케일링에 큰 장애 요인이 된다는 문제점이 존재하였다.
또한, 3차원 플래시 메모리가 고단으로 집적화되면서 수직 홀(Hole) 제작에 큰 공정적 문제점이 발생하였다. 현재 64단에서 3um 수준의 단차, 그리고 100단 이상에서 4um 이상의 단차로 수직 셀 수의 증가에 따른 수직 단차가 점점 증가한다.
따라서, 70nm 내지 100nm의 홀(Hole) 사이즈를 고려하면, 현재와 같이 매우 큰 A/R를 가지고 한번의 다결정 실리콘(Poly-silicon) 증착 공정을 수행하여 수직 다결정 실리콘 채널을 형성하기에는 어려움이 존재하였다. 또한, 수직 단차가 커지면 수직 홀(vertical Hole) 형성 시, 일부 수직 영역에서 불균일하게 형성되거나, 홀 사이즈의 수직 방향의 변화 등으로 인해 셀 특성(Cell Vth 변화 등)에 큰 영향을 미치는 한계가 존재하였다.
이에, 100단 이상의 고단 3차원 NAND 플래시 메모리에서 안정적인 수직 셀 특성을 확보하기 위해 안정적인 수직 다결정 실리콘 형성 방법, 및 서로 다른 홀 사이즈를 갖는 수직 셀들에 대한 차별화된 칩(Chip) 동작 방법 등이 요구되고 있다.
일 실시예들은 공통 소스 라인의 중간 영역에서 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 회로층을 포함함으로써, 종래의 3차원 플래시 메모리보다 배선의 길이를 감소시켜 동작 속도 및 전력 소모 등의 칩 특성이 저하되는 문제점과 제조 공정 상 배선 기술의 어려움을 극복하는 기술을 제안한다.
또한, 일 실시예들은 종래의 3차원 플래시 메모리가 갖는 단점을 해결하며, 채널층과 ONO층의 수평 집적도를 개선시키고자, 적어도 두 개의 채널층들을 각각 둘러싸도록 일 방향으로 연장 형성되는 적어도 두 개의 ONO층들이 서로 맞닿거나 적어도 일부분이 오버랩되도록 형성되는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
또한, 일 실시예들은, 3차원 소자에서 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있는 기술을 제공한다.
또한, 일 실시예들은, 하나의 수직 채널층에 서로 다른 홀 사이즈를 포함하는 구조를 형성하여 다결정 실리콘(Poly-silicon) 등의 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있는 기술을 제공한다.
또한, 일 실시예들은, 수직 셀 그룹별로 서로 다른 홀 사이즈(Hole size)를 포함하는 구조를 형성하여 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널층을 형성시킬 수 있는 기술을 제공한다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자는, 복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층 및 상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되, 상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 한다.
일측에 따르면, 3차원 소자는 상기 복수의 수직 채널층 사이를 관통하는 컨택트 홀에 형성되며, 상기 컨택트 홀의 절연벽 사이에 도전성 물질로 증착된 스트링라인을 더 포함할 수 있다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자는, 복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층, 상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층 및 상기 복수의 수평 전극층 간의 쇼트(short)를 방지하는 스탠드(stand)를 포함하되, 상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 한다.
일측에 따르면, 상기 스탠드는 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 상기 복수의 수직 채널층 가장자리를 관통하여 형성된 임의의 홀에 형성되며, 상기 형성된 임의의 홀에 절연 물질을 증착하여 형성될 수 있다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법은, 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계, 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 상기 관통홀에 수직 채널층을 형성하는 단계, 상기 수직 채널층이 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 상기 컨택트 홀의 절연벽을 포함하는 스트링라인을 형성하는 단계, 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막 및 상기 스트링라인에 도전성 물질을 증착하는 단계 및 상기 복수의 층간 절연막을 식각하여 복수의 에어 갭(Air Gap)을 포함하는 상기 3차원 소자를 형성하는 단계를 포함한다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자는, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층 및 상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함한다.
일측에 따르면, 상기 3차원 소자의 하부에 위치하는 수직 채널층 대비 상부에 위치하는 수직 채널층의 상기 홀 사이즈가 더 큰 것을 특징일 수 있다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자는, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층 및 상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되, 상기 수직 채널층은 하나의 상기 수직 셀 그룹 내에서, 상기 홀 사이즈를 일정하게 유지하는 것을 특징으로 한다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법은, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층에 관통홀을 형성하고, 상기 관통홀의 스탠드를 형성하는 단계 및 상기 관통홀 내부로 채널 물질을 필링(filling)하여 수직 채널층을 형성하는 단계를 포함한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 공통 소스 라인; 상기 공통 소스 라인에 대해 수직적으로 적층되는 복수의 전극층들; 및 상기 공통 소스 라인의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 회로층을 포함한다.
일측에 따르면, 상기 3차원 플래시 메모리는, 상기 공통의 소스 라인의 하부 영역에 배치되는 하부 회로층을 더 포함하고, 상기 적어도 하나의 중간 회로층 및 상기 하부 회로층은, 상기 복수의 전극층들이 상기 적어도 하나의 중간 회로층에 의해 분할된 채 그룹핑된 복수의 블록들에 각각 대응하도록 구비될 수 있다.
다른 일측에 따르면, 상기 하부 회로층은, 상기 복수의 블록들 중 최하부에 위치하는 블록을 담당하고, 상기 적어도 하나의 중간 회로층은, 상기 복수의 블록들 중 상기 최하부에 위치하는 블록의 상부에 위치하는 적어도 하나의 블록을 담당할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들과, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 홀을 포함하는 적어도 두 개의 구조체들을 준비하는 단계; 상기 적어도 두 개의 구조체들 중 어느 하나의 구조체의 상부에 실리콘으로 중간 회로층을 생성하는 단계; 상기 어느 하나의 구조체의 상부에 상기 적어도 두 개의 구조체들 중 나머지 하나의 구조체를 적층하는 단계; 및 상기 어느 하나의 구조체의 홀과 상기 나머지 하나의 구조체의 홀에 금속 물질을 채워 넣어 공통 소스 라인을 형성하는 단계를 포함한다.
일 실시예에 따르면, 집적도를 개선시킨 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 두 개의 채널층들; 상기 적어도 두 개의 채널층들을 각각 둘러싸도록 상기 일 방향으로 연장 형성되는 적어도 두 개의 ONO(Oxide-Nitride-Oxide)층들; 및 상기 적어도 두 개의 ONO층들 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 포함하고, 상기 적어도 두 개의 ONO층들은, 서로 맞닿거나, 적어도 일부분이 오버랩되도록 형성된다.
일 실시예에 따르면, 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법은, 기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계; 상기 적어도 두 개의 스트링 홀들 내에 ONO(Oxide-Nitride-Oxide)를 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 ONO층들을 상기 일 방향으로 연장 형성하는 단계; 및 상기 적어도 두 개의 ONO층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계를 포함하고, 상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는, 상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계이다.
일 실시예에 따르면, 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법은, 기판 상에, 복수의 희생층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계; 상기 적어도 두 개의 스트링 홀들 내에 ONO(Oxide-Nitride-Oxide)를 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 ONO층들을 상기 일 방향으로 연장 형성하는 단계; 상기 적어도 두 개의 ONO층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계; 상기 복수의 희생층들을 제거하는 단계; 및 상기 복수의 희생층들이 제거된 공간에 복수의 전극층들을 충진하는 단계를 포함하고, 상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는, 상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계이다.
일 실시예에 따르면, 집적도를 개선시킨 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 두 개의 채널층들; 상기 적어도 두 개의 채널층들을 각각 둘러싸도록 상기 일 방향으로 연장 형성되는 적어도 두 개의 전하 저장층들; 및 상기 적어도 두 개의 전하 저장층들 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 포함하고, 상기 적어도 두 개의 전하 저장층들은, 서로 맞닿거나, 적어도 일부분이 오버랩되도록 형성된다.
일 실시예에 따르면, 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법은, 기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계; 상기 적어도 두 개의 스트링 홀들 내에 전하 저장 물질을 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 전하 저장층들을 상기 일 방향으로 연장 형성하는 단계; 및 상기 적어도 두 개의 전하 저장층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계를 포함하고, 상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는, 상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계이다.
일 실시예에 따르면, 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법은, 기판 상에, 복수의 희생층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계; 상기 적어도 두 개의 스트링 홀들 내에 전하 저장 물질을 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 전하 저장층들을 상기 일 방향으로 연장 형성하는 단계; 상기 적어도 두 개의 전하 저장층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계; 상기 복수의 희생층들을 제거하는 단계; 및 상기 복수의 희생층들이 제거된 공간에 복수의 전극층들을 충진하는 단계를 포함하고, 상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는, 상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계이다.
일 실시예들은 공통 소스 라인의 중간 영역에서 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 회로층을 포함함으로써, 종래의 3차원 플래시 메모리보다 배선의 길이를 감소시켜 동작 속도 및 전력 소모 등의 칩 특성이 저하되는 문제점과 제조 공정 상 배선 기술의 어려움을 극복하는 기술을 제안할 수 있다.
일 실시예들은 적어도 두 개의 채널층들을 각각 둘러싸도록 일 방향으로 연장 형성되는 적어도 두 개의 ONO층들이 서로 맞닿거나 적어도 일부분이 오버랩되도록 형성되는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 종래의 3차원 플래시 메모리가 갖는 단점을 해결하며, 채널층과 ONO층의 수평 집적도를 개선시키는 기술을 제안할 수 있다.
또한, 일 실시예들에 따르면, 3차원 소자에서 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다.
또한, 일 실시예들은, 하나의 수직 채널층에 서로 다른 홀 사이즈를 포함하는 구조를 형성하여 다결정 실리콘(Poly-silicon) 등의 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있다.
또한, 일 실시예들은, 수직 셀 그룹별로 서로 다른 홀 사이즈(Hole size)를 포함하는 구조를 형성하여 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널층을 형성시킬 수 있다.
도 1a 및 도 1b는 일 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이다.
도 2a 내지 도 2h는 일 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3h는 일 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.
도 4는 일 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 5는 일 실시예에 따른 3차원 소자의 단면도를 도시한 것이다.
도 6은 일 실시예에 따른 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 7a 내지 도 7d는 일 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 8은 일 실시예에 따른 수직 셀 그룹별 아키텍처를 구성하는 예를 도시한 것이다.
도 9a 내지 도 9d는 일 실시예에 따른 수평 전극층의 공정 과정을 도시한 것이다.
도 10은 기존의 3차원 플래시 메모리의 구조를 나타낸 단면도이다.
도 11a 내지 11b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 도면이다.
도 12a 내지 12b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 도면이다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다,
도 14a 내지 14d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 15a 내지 15d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 상면도이다.
도 16은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 17a 내지 17f는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 18a 내지 18d는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 상면도이다.
도 19는 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 20은 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 21은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 22는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 23은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 흐름도이다.
도 24 내지 28은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
일 실시예들은, 3차원 소자에서 사용하는 서라운딩 게이트(Surrounding Gate)를 갖는 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제하기 위해, 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성하는 기술을 제공하는 것을 그 요지로 한다.
또한, 에어 갭 또는 진공 갭을 포함하는 3차원 소자의 경우, 수평 전극간에 쇼트(short)가 유발될 수 있으므로, 실시예들은, 셀간의 쇼트를 방지하기 위한 지지대(Stand, 이하에서는 '스탠드'라 칭함)를 적절한 간격에 형성하는 레이아웃(Layout)을 포함한다.
또한, 이하에서의 일 실시예에 따른 3차원 소자는 3차원 플래시 메모리 소자인 것으로 설명되어 기재되어 있으나, 플래시(flash)에 한정되지 않으며, 3차원 구조물 형태의 소자이면 모두 적용 가능하다.
일 실시예들은, 3차원 NAND Flash에서 셀 특성을 보장하는 안정적인 수직 채널 구조에 관한 것으로, 수직 채널이 채워지는 홀의 사이즈(또는 크기)를 수직 높이에 따라 서로 다르게 형성하는 것을 그 요지로 한다.
또한, 일 실시예들은, 수평 전극들의 그룹 별로 홀(Hole)의 사이즈를 서로 다르게 형성하되, 하나의 그룹 내에서는 홀의 사이즈를 일정하게 유지하는 것을 특징으로 함으로써, 다결정 실리콘(Poly-silicon) 등의 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있고, 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널 구조를 형성시킬 수 있다.
도 1a 및 도 1b는 일 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이다.
보다 상세하게는, 도 1a는 일 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이며, 도 1b는 일 실시예에 따른 3차원 소자의 세부 단면도를 도시한 것이다.
일 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110) 사이에 형성된 복수의 에어 갭(또는 진공 갭(Vacuum Gap), 150)을 포함한다.
이를 위해, 일 실시예에 따른 3차원 소자(100)는 수평 전극층(110) 및 수직 채널층(120)을 포함한다.
수평 전극층(110)은 복수의 에어 갭(150)으로 구성된다. 또한, 수평 전극층(110)은 소자 형성 기판(미도시) 상에 교대로 적층되어 형성될 수 있다. 도 1a에 도시되지 아니하였지만, 복수의 수평 전극층(110) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다.
예를 들면, 수평 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 이 때, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성될 수 있다.
이 때, 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 상기 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되며, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical vapor deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
또한, 상기 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
도 1a를 참조하면, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성되며, 복수의 층간 절연막 상에 상호간에 분리된 형태일 수 있다.
일 실시예에 따른 3차원 소자(100)에서의 수평 전극층(110)은 워드 라인(Word Line)으로 게이트(Gate)와 접촉될 수 있으며, 3차원 소자(100)의 서라운딩 게이트(Surrounding Gate) 형태일 수 있다.
또한, 일 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110)에 연결되며, 복수의 수평 전극층(110)에 직교되는 수직 채널층(120)을 포함한다. 예를 들면, 수직 채널층(120)은 소자 형성 기판(미도시)에 대하여 수직적으로 형성된다. 여기서, 수직 채널층(120)은 단결정질의 실리콘으로 형성될 수 있으며, 예를 들어 소자 형성 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다.
도 1a를 참조하면, 수직 채널층(120)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 수평 전극층(120)의 외측을 관통하는 복수의 관통홀에 형성되어 복수의 수평 전극층(110)과 연결될 수 있다.
예를 들면, 수직 채널층(120)은 소자 형성 기판에 교대로 적층된 복수의 층간 절연막 및 복수의 패시베이션막에서, 양 외측을 관통하는 복수의 관통홀에 형성될 수 있으며, 양 외측에 형성된 수직 채널층(120)은 복수의 수평 전극층(110)과 연결될 수 있다. 이 때, 관통홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다.
일 실시예에 따른 3차원 소자(100)는 스트링라인(String Line, 130)을 더 포함할 수 있다. 스트링라인(130)은 소자 형성 기판에 수직 방향으로 형성되며, 수평 전극층(120)의 중앙을 관통하는 컨택트 홀에 형성되고, 컨택트 홀의 양 측면에 형성된 절연벽(131) 사이에 도전성 물질로 증착될 수 있다. 이 때, 컨택트 홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다. 실시예에 따라서, 도 1a는 3차원 소자(100)의 단면도이므로, 절연벽(131)이 컨택트 홀의 양 측면에 위치한 형태로 도시되어 있으나, 3차원 소자(100)의 3차원 구조물 형상 시, 컨택트 홀을 서라운드(surround)하는 형태일 수 있다.
예를 들면, 스트링라인(130)은 수직 채널층(120)이 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 중앙을 관통하는 컨택트 홀에 형성될 수 있으며, 컨택트 홀의 양 측면에 수직 형성된 절연벽(131)이 포함된 형태일 수 있다. 이 때, 스트링 라인(130)은 절연벽(131) 사이에 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성될 수 있다.
일 실시예에 따른 3차원 소자(100)는 복수의 층간 절연막과 상호 분리된 수평 전극층(110)을 기반으로, 복수의 수평 전극층(110)과 수직 채널층(120) 및 스트링라인(130) 사이의 형성된 복수의 에어 갭(150)을 포함할 수 있다.
또한, 다른 실시예에 따른 3차원 소자(100)는 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막을 라인 에칭(Line Etching)하여 관통하는 임의의 홀을 형성하며, 형성된 임의의 홀에 절연 물질을 증착하여 형성된 스탠드(Stand, 140)를 포함한다.
예를 들면, 3차원 소자(100)에 형성된 복수의 에어 갭(150)에 의해 수평의 수평 전극층(110) 간의 쇼트(short)가 유발될 수 있다. 이에 따라서, 일 실시예에 따른 3차원 소자(100)는 지지대인 복수의 스탠드(140)를 포함하여 셀 간의 쇼트를 방지할 수 있다.
도 1b를 참조하면, 일 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110)을 포함하고, 복수의 수평 전극층(110)에 연결되며 직교되는 복수의 수직 채널층(120)을 포함한다. 즉, 채널층(120)은 소자 형성 기판(미도시)에 대하여 수직적으로 형성된다. 이 때, 복수의 수직 채널층(120) 주변에는 터널 산화막(163), 실리콘 질화막(162), 인터레이어 산화막(161)이 형성될 수 있으며, 복수의 수평 전극층(110)은 이에 수직적으로 적층된다.
도 1b에 도시된 일 실시예에 따른 3차원 소자(100)는 전화 저장소를 위하여 터널 산화막(163), 실리콘 질화막(162), 인터레이어 산화막(161)과 같이 ONO(Oxide/Nitride/Oxide) 구조를 사용할 수 있다. 다만, 일 실시예에 따른 3차원 소자(100)는 ONO 구조 외에, 플로팅 게이트를 포함할 수 있으며, ONO 구조 또는 플로팅 게이트(또는 부유 게이트)와 같은 전하 트랩층에 의해 복수의 수평 전극층(110)과 복수의 수직 채널층(120)이 연결될 수 있다.
이 때, 상기 플로팅 게이트(또는 부유 게이트)는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘 반도체로 형성될 수 있으며, 상기 플로팅 게이트(또는 부유 게이트)의 주변에는 터널 산화막(163) 및 인터레이어 산화막(161)이 배치된 형태일 수 있다.
도 2a 내지 도 2h는 일 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 2a 내지 도 2h는 시간의 순서대로 3차원 소자(200)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서는 공정 과정의 순서가 변동될 수도 있다.
도 2a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(210) 및 복수의 패시베이션막(Passivation Layer, 220)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막(210)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막(220)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
이후, 도 2b를 참조하면, 도 2a에서 형성된 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 외측을 관통하는 복수의 관통홀(230)을 형성한다.
예를 들면, 관통홀(230)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀(230)의 두께, 크기, 위치 및 개수는 일 실시예에 따른 3차원 소자(200)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
도 2c를 참조하면, 도 2b에서 형성된 복수의 관통홀(230)에 수직 구조물의 수직 채널층(240)을 형성한다. 이 때, 수직 채널층(240)은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 도 2d에서 일 실시예에 따른 3차원 소자(200)는 수직 채널층(240)이 형성된 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 중앙을 관통하는 컨택트 홀(250)을 포함한다.
예를 들면, 컨택트 홀(250)은 관통홀(230)과 동일하게 라인 에칭에 의해 형성될 수 있으나, 컨택트 홀(250)의 두께, 크기 및 위치는 일 실시예에 따른 3차원 소자(200)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
이후, 도 2e를 참조하면, 컨택트 홀(250)의 양 측면에 절연벽(260)을 포함한다. 이 때, 절연벽(260)은 컨택트 홀(250)을 감싸는(surround) 형태로 존재할 수 있으며, 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있다. 예를 들면, 절연벽(260)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다.
이후, 도 2f에서 복수의 패시베이션막(220)을 식각한다.
예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 일 실시예에 따른 3차원 소자(200)의 복수의 패시베이션막(220)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(220)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
도 2g를 참조하면, 복수의 패시베이션막(220)이 식각된 셀과, 컨택트 홀(250)에 형성된 스트링라인(280)에 도전성 물질을 증착한다.
예를 들면, 복수의 패시베이션막(220)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(270)을 형성할 수 있다. 또한, 도 2g에서 컨택트 홀(250) 및 컨택트 홀(250)의 양 측면에 형성된 절연벽(260) 사이에 도전성 물질을 증착하여 스트링라인(280)을 형성할 수 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.
이후, 도 2h를 참조하면, 복수의 층간 절연막(210)을 식각한다. 이 때, 복수의 층간 절연막(210)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(210)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
이에 따른, 일 실시예에 따른 3차원 소자(200)는 복수의 수평 전극층(270), 및 복수의 수평 전극층(270)에 직교되는 복수의 수직 채널층(240)을 포함하며, 복수의 수평 전극층(270) 사이에 구성된 복수의 에어 갭(Air Gap, 10)을 포함하는 것을 특징으로 한다.
도 3a 내지 도 3h는 일 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3h는 시간의 순서대로 스탠드(370)를 포함하는 3차원 소자(300)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서는 공정 과정의 순서가 변동될 수도 있다.
도 3a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(310) 및 복수의 패시베이션막(Passivation Layer, 320)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막(310)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막(320)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
이후, 도 3b를 참조하면, 도 3a에서 형성된 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 외측을 관통하는 복수의 관통홀(330)을 형성한다.
예를 들면, 관통홀(330)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀(330)의 두께, 크기, 위치 및 개수는 일 실시예에 따른 3차원 소자(300)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
도 3c를 참조하면, 도 3b에서 형성된 복수의 관통홀(330)에 수직 구조물의 수직 채널층(340)을 형성한다. 이 때, 수직 채널층(340)은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 도 3d에서 일 실시예에 따른 3차원 소자(300)는 수직 채널층(340)이 형성된 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 중앙을 관통하는 컨택트 홀(351) 및 가장자리를 관통하는 임의의 홀(352)을 포함한다.
예를 들면, 컨택트 홀(351)은 관통홀(330)과 동일하게 라인 에칭에 의해 복수의 수직 채널층(340) 사이를 관통하여 형성될 수 있으며, 임의의 홀(352)은 라인 에칭에 의해 복수의 수직 채널층(340)의 가장자리를 관통하여 형성될 수 있다. 이 때, 임의의 홀(352)은 복수의 수직 채널층(340)의 양 쪽의 가장자리에 형성될 수 있으며, 스탠드(stand, 370)가 형성되는 홀(Hole)이므로, 두께가 컨택트 홀(351)에 비해 비교적 얇을 수 있다. 다만, 컨택트 홀(351) 및 임의의 홀(352)의 두께, 크기 및 위치는 일 실시예에 따른 3차원 소자(300)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
이후, 도 3e를 참조하면, 컨택트 홀(351)의 양 측면에 절연벽(360)을 포함하고, 임의의 홀(352)에 형성된 스탠드(370)를 포함한다. 이 때, 절연벽(360)은 컨택트 홀(351)을 감싸는(surround) 형태로 존재할 수 있다. 예를 들면, 절연벽(360) 및 스탠드(370)는 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있으며, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다. 다만, 절연벽(360) 및 스탠드(370)의 두께 및 종류는 이에 한정되지 않는다.
이후, 도 3f에서 복수의 패시베이션막(320)을 식각한다.
예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 일 실시예에 따른 3차원 소자(300)의 복수의 패시베이션막(320)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(320)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
도 3g를 참조하면, 복수의 패시베이션막(320)이 식각된 셀과, 컨택트 홀(351)에 형성된 스트링라인(390)에 도전성 물질을 증착한다.
예를 들면, 복수의 패시베이션막(320)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(380)을 형성할 수 있다. 또한, 도 3g에서 컨택트 홀(351) 및 컨택트 홀(351)의 양 측면에 형성된 절연벽(360) 사이에 도전성 물질을 증착하여 스트링라인(390)을 형성할 수 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.
이후, 도 3h를 참조하면, 복수의 층간 절연막(310)을 식각한다. 이 때, 복수의 층간 절연막(310)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(310)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
이에 따른, 일 실시예에 따른 3차원 소자(300)는 복수의 수평 전극층(380) 및 복수의 수평 전극층(380)에 직교되는 복수의 수직 채널층(340)과, 복수의 수평 전극층(380) 간의 쇼트(short)를 방지하는 스탠드(stand, 370)를 포함하며, 복수의 수평 전극층(380) 사이에 구성된 복수의 에어 갭(Air Gap, 10)을 포함하는 것을 특징으로 한다.
이에 따라서, 일 실시예에 따른 3차원 소자(200, 300)는 복수의 에어 갭(10)을 포함함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다. 또한, 도 3a 내지 도 3h에 도시된 일 실시예에 따른 3차원 소자(300)는 복수의 스탠드(370)를 적절한 간격으로 형성함으로써, 수평 셀에서 셀간 전극층에 유발될 수 있는 쇼트(short)를 방지할 수도 있다.
도 4는 일 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 4를 참조하면, 일 실시예에 따른 3차원 소자의 제조 방법은 단계 410에서, 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 상기 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 상기 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
단계 420에서, 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 관통홀에 수직 채널층을 형성한다.
예를 들면, 관통홀은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막 및 복수의 패시베이션막의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀의 두께, 크기, 위치 및 개수는 일 실시예에 따른 3차원 소자가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
이에 따른, 단계 420은 형성된 복수의 관통홀에 수직 구조물의 수직 채널층을 형성하는 단계일 수 있다. 이 때, 수직 채널층은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 단계 430에서, 수직 채널층이 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 컨택트 홀의 양 측면에 형성된 절연벽을 포함하는 스트링라인을 형성한다. 예컨대, 단계 430에서의 스트링라인은 컨택트 홀에 형성되어 절연벽을 포함하는 형태이며, 도전성 물질이 증착되기 전의 형태일 수 있다.
단계 430은 단계 420과 동일하게, 라인 에칭을 이용하여 복수의 층간 절연막 및 복수의 패시베이션막의 중앙에 컨택트 홀을 형성하는 단계일 수 있다.
실시예에 따라서, 단계 430은 소자 형성 기판 상에 수직으로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에 형성된 복수의 수직 채널층 사이를 관통하는 컨택트 홀, 및 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성하는 단계일 수 있다. 이후, 단계 430은 컨택트 홀의 양 측면에 수직 형성된 절연벽을 형성하여 스트링라인을 형성하고, 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성하는 단계일 수 있다.
이 때, 상기 절연벽 및 상기 스탠드는 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있으며, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다. 다만, 절연벽 및 스탠드의 두께 및 종류는 한정되지 않는다.
이후, 단계 440에서, 복수의 패시베이션막을 식각하고, 식각된 복수의 패시베이션막 및 스트링라인에 도전성 물질을 증착한다.
예를 들면, 단계 440은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 패시베이션막을 부분적으로 식각하는 단계일 수 있다. 이후, 단계 440은 식각된 복수의 패시베이션막 및 스트링라인에 도전성 물질을 증착하는 단계일 수 있다. 이 때, 식각된 복수의 패시베이션막에 도전성 물질이 증착되어 수평 전극층이 형성될 수 있으며, 상기 수평 전극층은 복수의 층간 절연막 상에서 상호간에 분리될 수 있다.
다만, 식각된 복수의 패시베이션막 및 스트링라인 각각에 도전성 물질을 증착하는 순서는 한정되지 않으며, 서로 다른 도전성 물질을 사용할 수도 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.
단계 450에서, 복수의 층간 절연막을 식각하여 복수의 에어 갭을 포함하는 3차원 소자를 형성한다.
예를 들면, 단계 450은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 층간 절연막을 부분적으로 식각하는 단계일 수 있다. 이후, 단계 450은 복수의 수평 전극층 및 복수의 수평 전극층과 직교되는 복수의 수직 채널층을 포함하는 3차원 소자를 형성하는 단계일 수 있다. 이 때, 3차원 소자는 복수의 수평 전극층 사이에 구성된 복수의 에어 갭(Air Gap)을 포함하는 것을 특징으로 한다.
도 5는 일 실시예에 따른 3차원 소자의 단면도를 도시한 것이다.
일 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자(500)는 수평 전극층(510) 및 서로 다른 홀 사이즈로 형성된 수직 채널 구조의 수직 채널층(520)을 포함한다.
수평 전극층(510)은 적층되어 수직 셀 그룹별로 구성된다.
수평 전극층(510)은 소자 형성 기판(미도시) 상에 적층되어 형성될 수 있다. 도 5에서는 도시되지 아니하였지만, 복수의 수평 전극층(510) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다.
수평 전극층(510)은 복수의 수평 전극층(510)을 포함하는 수직 셀 그룹(531, 532, 533)으로 그룹화될 수 있다. 예를 들면, 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서, 복수의 수평 전극층(510)을 기 설정된 개수로 그룹화할 수 있다. 다만, 수직 셀 그룹(531, 532, 533)으로 그룹화되는 수평 전극층(500)의 개수, 크기, 형태 및 종류와, 수직 셀 그룹의 수는 한정되지 않는다.
이 때, 수평 전극층(510)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있으며, 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하여 형성될 수 있다.
층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들면 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되는 것으로, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical Vapor Deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
나아가, 일 실시예에 따른 3차원 소자(500)에서 수평 전극층(510)은 워드 라인(Word Line)으로 게이트(Gate)와 접촉될 수 있으며, 3차원 소자(500)의 서라운딩 게이트(Surrounding Gate) 형태일 수 있다.
수직 채널층(520)은 수직 셀 그룹별(531, 532, 533)로 서로 다른 홀(Hole) 사이즈로 형성되며, 복수의 수평 전극층(510)에 직교된다. 수직 채널층(520)은 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon)으로 형성될 수 있으며, 예를 들면 소자 형성 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다.
수직 채널층(520)은 소자 형성 기판에 수직 방향으로 형성되며, 수직 셀 그룹(531, 532, 533)별로 구성된 복수의 수평 전극층(510)을 관통하는 관통홀에 형성되어 복수의 수평 전극층(510)과 연결될 수 있다. 이 때, 상기 관통홀은 수직 셀 그룹 마다 서로 다른 홀 사이즈를 나타낸다.
예를 들면, 수직 채널층(520)은 수직 셀 그룹(531, 532, 533)별로 구성된 복수의 수평 전극층(510)을 관통하는 관통홀에 형성될 수 있으며, 관통홀은 수직 셀 그룹(531, 532, 533) 마다 서로 다른 홀 사이즈(Hole Size)로 형성될 수 있다. 이 때, 관통홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다.
도 5를 참조하면, 제1 수직 셀 그룹(531)에 형성된 수직 채널층(520)은 A의 홀 사이즈를 나타내고, 제2 수직 셀 그룹(532)에 형성된 수직 채널층(520)은 B의 홀 사이즈를 나타내며, 제3 수직 셀 그룹(533)에 형성된 수직 채널층(520)은 C의 홀 사이즈를 나타낼 수 있으며, A > B > C의 순서로 홀 사이즈를 나타낸다. 이 때, 수직 채널층(520)은 하나의 수직 셀 그룹 내에서, 홀 사이즈를 일정하게 유지하는 것을 특징으로 한다. 예를 들면, 하나의 제1 수직 셀 그룹(531)에서, 수직 채널층(520)은 A의 홀 사이즈를 일정하게 유지하고, 제2 수직 셀 그룹(532)에서, 수직 채널층(520)은 B의 홀 사이즈를 일정하게 유지하며, 제3 수직 셀 그룹(533)에서, 수직 채널층(520)은 C의 홀 사이즈를 일정하게 유지할 수 있다.
나아가, 수직 셀 그룹별로 형성된 복수의 수직 채널층(520) 각각은 서로 연결되며, 채널 물질이 홀(Hole) 내부로 필링(filling)될 수 있다. 예를 들면, 제1 수직 셀 그룹(531)에서의 제1 관통홀, 제2 수직 셀 그룹(532)에서의 제2 관통홀, 및 제3 수직 셀 그룹(533)에서의 제3 관통홀은 서로 연결될 수 있으며, 수직 셀 그룹별로 각기 다른 홀 사이즈를 포함하는 관통홀에 채널 물질이 필링되어 수직 채널층(520)을 형성할 수 있다.
본 발명은 도 5에 도시된 바와 같이, 3차원 소자(500)의 하부에 위치하는 수직 채널층(520)의 홀 사이즈(예를 들면, C) 대비 상부에 위치하는 수직 채널층(520)의 홀 사이즈(예를 들면, A)가 더 큰 것을 특징으로 하며, 이러한 수직 채널층(520)의 서로 다른 홀 사이즈에 따라 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon) 등의 채널 물질이 원활히 홀 내부로 필링될 수 있도록 한다.
즉, 일 실시예에 따른 3차원 소자(500)는 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널 구조를 형성시킬 수 있도록 수직 셀 그룹별(531, 532, 533) 수직 채널층(520)에 서로 다른 홀 사이즈(A, B, C)를 갖도록 함으로써, 고단에서도 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있도록 하는 구조를 제시한다. 다만, 여기서 수직 셀 그룹, 홀 사이즈 및 수평 전극층의 개수, 형태, 종류, 크기는 이에 한정되지 않음은 당연하다.
실시예에 따라서, 복수의 수직 채널층(520) 주변에는 터널 산화막(미도시), 실리콘 질화막(미도시), 인터레이어 산화막(미도시)이 형성될 수 있으며, 복수의 수평 전극층(510)은 이에 수직적으로 적층된 형태일 수 있다.
보다 상세하게, 일 실시예에 따른 3차원 소자(500)는 전화 저장소를 위한 터널 산화막, 실리콘 질화막, 인터레이어 산화막과 같이 ONO(Oxide/Nitride/Oxide) 구조를 사용할 수 있다. 다만, 일 실시예에 따른 3차원 소자(500)는 ONO 구조 외에, 플로팅 게이트를 포함할 수 있으며, ONO 구조 또는 플로팅 게이트(또는 부유 게이트)와 같은 전하 트랩층에 의해 복수의 수평 전극층(510)과 복수의 수직 채널층(520)이 연결될 수도 있다. 이 때, 상기 플로팅 게이트(또는 부유 게이트)는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘 반도체로 형성될 수 있으며, 플로팅 게이트의 주변에는 터널 산화막 및 인터레이어 산화막이 배치된 형태일 수 있다.
도 6은 일 실시예에 따른 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 6을 참조하면, 일 실시예에 따른 3차원 소자의 제조 방법은 단계 610에서, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층에 관통홀을 형성하고, 관통홀의 스탠드를 형성한다.
예를 들면, 상기 복수의 수평 전극층은 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer)을 교대로 적층하는 단계, 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하는 단계, 및 복수의 층간 절연막을 식각하는 단계를 통해 형성될 수 있다. 상기 복수의 층간 절연막을 식각하는 단계는 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 층간 절연막을 부분적으로 식각하는 단계일 수 있다.
이 때, 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
단계 610은 관통하는 제1 관통홀 및 제1 관통홀의 스탠드를 형성하는 단계, 제1 수직 셀 그룹 하부에 위치하는 제2 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제2 관통홀 및 제2 관통홀의 스탠드를 형성하는 단계, 및 제2 수직 셀 그룹 하부에 위치하는 제3 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제3 관통홀 및 제3 관통홀의 스탠드를 형성하는 단계를 포함할 수 있다.
예를 들면, 관통홀은 소자 형성 기판에 수직 방향으로 형성되며, 라인 에칭(Line Etching)에 의해 수평 전극층을 관통하는 홀(Hole)로 형성될 수 있다. 다만, 관통홀의 두께, 크기, 위치 및 개수는 일 실시예에 따른 3차원 소자가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
단계 610은 제1 수직 셀 그룹, 제2 수직 셀 그룹, 제3 수직 셀 그룹 각각에서, 일정한 홀(Hole) 사이즈를 유지하는 제1 관통홀, 제2 관통홀 및 제3 관통홀을 형성할 수 있으며, 제3 관통홀 대비 제1 관통홀의 홀(Hole) 사이즈가 더 큰 것을 특징으로 한다. 이와 같은 서로 다른 홀 사이즈에 따라 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon) 등의 채널 물질이 원활히 제1 관통홀, 제2 관통홀 및 제3 관통홀의 내부로 필링될 수 있도록 한다.
단계 620에서, 관통홀 내부로 채널 물질을 필링(filling)하여 수직 채널층을 형성한다.
단계 620은 서로 연결된 제1 관통홀, 제2 관통홀, 제3 관통홀 내부로 채널 물질을 필링(filling)하여 복수의 수직 채널층을 형성하는 단계일 수 있다. 이 때, 수직 채널층은 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon) 등으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 일 실시예에 따른 3차원 소자의 제조 방법은 복수의 수평 전극층에 직교되는 복수의 상기 수직 채널층으로 지탱되는 3차원 소자를 형성하는 단계를 더 포함할 수 있다. 이 때, 3차원 소자는 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 것을 특징으로 한다.
도 7a 내지 도 7d는 일 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 7a 내지 도 7d는 시간의 순서대로 3차원 소자(700)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서 공정 과정의 순서는 일부 변동될 수도 있다.
일 실시예에 따른 3차원 소자(700)는 복수 개로 적층된 수평 전극층(710)을 임의의 개수로 그룹화한 수직 셀 그룹을 포함할 수 있다. 예를 들면, 수직 셀 그룹은 제1 수직 셀 그룹(731), 제2 수직 셀 그룹(732), 제3 수직 셀 그룹(733)으로 분류될 수 있으나, 그룹 개수 및 그룹화되는 복수의 수평 전극층(710)의 개수는 이에 한정되지 않는다.
이 때, 복수의 수평 전극층(710) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다. 예를 들면, 수평 전극층(710)은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하여 형성될 수 있다.
수평 전극층(710)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 또한, 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다.
층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들면 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되는 것으로, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical Vapor Deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
도 7a를 참조하면, 적층되어 제1 수직 셀 그룹(731)으로 구성된 복수의 수평 전극층(710)을 관통하는 제1 관통홀(740)을 형성한다.
예를 들면, 제1 관통홀(740)은 복수의 수평 전극층(710)으로 구성된 제1 수직 셀 그룹(731)을 관통하는 홀(Hole)이고, 기 설정된 일정한 사이즈(Size)로 라인 에칭(Line Etching)에 의해 형성될 수 있다.
도 7b를 참조하면, 도 7a에서 형성된 제1 관통홀(740)의 양 측면에 제1 관통홀의 스탠드(741)을 포함한다. 이 때, 제1 관통홀의 스탠드(741)은 제1 관통홀(740)을 감싸는(surround) 형태로 존재할 수 있으며, 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있다. 예를 들면, 제1 관통홀의 스탠드(741)는 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있으며, 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon) 등의 채널 물질로 형성될 수도 있다.
이후 도 7b에 도시된 바와 같이, 제1 관통홀의 스탠드(741)를 형성하고, 제2 수직 셀 그룹(732)으로 구성된 복수의 수평 전극층(710)을 관통하는 제2 관통홀(750)을 형성한다.
예를 들면, 제2 관통홀(750)은 복수의 수평 전극층(710)으로 구성된 제2 수직 셀 그룹(732)을 관통하는 홀(Hole) 이고, 기 설정된 일정한 사이즈(Size)로 라인 에칭(Line Etching)에 의해 형성될 수 있다. 다만, 제2 관통홀(750)의 홀 사이즈(Hole Size)는 제1 관통홀(740)의 홀 사이즈(Hole Size)보다 작은 것을 특징으로 한다.
도 7c를 참조하면, 도 7b에서 형성된 제2 관통홀(740)의 양 측면에 제2 관통홀의 스탠드(751)를 포함한다. 이 때, 제2 관통홀의 스탠드(751)는 제1 관통홀의 스탠드(741)와 동일한 형태, 물질로 형성될 수 있다.
이후 도 7c에 도시된 바와 같이, 제2 관통홀의 스탠드(751)를 형성하고, 제3 수직 셀 그룹(733)으로 구성된 복수의 수평 전극층(710)을 관통하는 제3 관통홀(760)을 형성한다.
예를 들면, 제3 관통홀(760)은 복수의 수평 전극층(710)으로 구성된 제3 수직 셀 그룹(733)을 관통하는 홀(Hole)이고, 기 설정된 일정한 사이즈(Size)로 라인 에칭(Line Etching)에 의해 형성될 수 있다. 다만, 제3 관통홀(760)의 홀 사이즈(Hole Size)는 제2 관통홀(750)의 홀 사이즈(Hole Size)보다 작은 것을 특징으로 한다.
도 7d를 참조하면, 제1 관통홀(740), 제2 관통홀(750), 제3 관통홀(760) 내부로 채널 물질을 필링(filling)하여 수직 채널층(720)을 형성한다. 이 때, 제1 관통홀(740), 제2 관통홀(750), 제3 관통홀(760) 각각은 서로 다른 홀 사이즈로 구성되며, 제1 관통홀(740)의 홀 사이즈, 제2 관통홀(750)의 홀 사이즈, 제3 관통홀(760)의 홀 사이즈 순서로 크기가 점차 작아진다.
또한, 제1 관통홀(740), 제2 관통홀(750), 제3 관통홀(760) 각각은 제1 수직 셀 그룹(731), 제2 수직 셀 그룹(732), 제3 수직 셀 그룹(733) 내에서 일정한 홀 사이즈를 유지하는 것을 특징으로 한다. 예를 들면, 제1 수직 셀 그룹(731) 내의 제1 관통홀(740)은 동일한 크기의 홀 사이즈를 나타내며, 제2 수직 셀 그룹(732) 내의 제2 관통홀(750)은 동일한 크기의 홀 사이즈를 나타내고, 제3 수직 셀 그룹(733) 내의 제3 관통홀(760)은 동일한 크기의 홀 사이즈를 나타낸다.
나아가, 일 실시예에 따른 3차원 소자(700)는 제1 수직 셀 그룹(731), 제2 수직 셀 그룹(732) 및 수직 셀 그룹(733) 각각에서 서로 다른 홀 사이즈로 구성된 제1 관통홀(740), 제2 관통홀(750), 제3 관통홀(760)에 따라 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon) 등의 채널 물질이 원활히 홀 내부로 필링될 수 있도록 한다.
이에 따라서, 일 실시예에 따른 3차원 소자(700)는 제1 관통홀(740) 내부에 필링된 제1 수직 채널층(721), 제2 관통홀(750) 내부에 필링된 제2 수직 채널층(722), 제3 관통홀(760) 내부에 필링된 제3 수직 채널층(733)을 포함할 수 있으며, 제1 수직 채널층(721), 제2 수직 채널층(722), 제3 수직 채널층(733)은 서로 연결되어 수직 채널층(720)을 형성할 수 있다.
즉, 일 실시예에 따른 3차원 소자(700)는 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널 구조를 형성시킬 수 있도록 수직 셀 그룹별(731, 732, 733) 수직 채널층(720)에 서로 다른 홀 사이즈(Hole Size)를 갖도록 함으로써, 고단에서도 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있도록 하는 구조를 제시한다.
도 8은 일 실시예에 따른 수직 셀 그룹별 아키텍처를 구성하는 예를 도시한 것이다.
도 8을 참조하면, 일 실시예에 따른 3차원 소자(800)는 관통홀에 채널 물질이 필링(filling)된 복수의 수직 채널층(821, 822, 823)을 포함하며, 상기 관통홀은 적층되어 수직 셀 그룹(831, 832, 833)별로 구성된 복수의 수평 전극층(810)을 관통하는 홀(Hole)이다.
예를 들면, 3차원 소자(800)는 제1 수직 셀 그룹(831)에 형성된 제1 관통홀에 채널 물질이 필링된 제1 수직 채널층(821), 제2 수직 셀 그룹(832)에 형성된 제2 관통홀에 채널 물질이 필링된 제2 수직 채널층(822), 제3 수직 셀 그룹(833)에 형성된 제3 관통홀에 채널 물질이 필링된 제3 수직 채널층(823)을 포함할 수 있다. 이 때, 제1 관통홀, 제2 관통홀, 제3 관통홀은 서로 다른 홀 사이즈를 포함하며, 서로 연결되어 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(Poly-Silicon) 등의 채널 물질이 원활히 홀 내부로 필링될 수 있도록 한다.
도 8을 참조하면, 제1 수직 셀 그룹(831) 내 복수의 수평 전극층(810)에 형성된 제1 관통홀은 A 크기의 홀 사이즈를 나타내고, 제2 수직 셀 그룹(832) 내 복수의 수평 전극층(810)에 형성된 제2 관통홀은 B 사이즈의 홀 사이즈를 나타내며, 제3 수직 셀 그룹(833) 내 복수의 수평 전극층(810)에 형성된 제3 관통홀은 C 사이즈의 홀 사이즈를 나타낸다. 즉, A > B > C의 크기 순서대로 홀 사이즈를 나타내는 것을 특징으로 한다.
본 발명은 홀 사이즈(Hole Size)가 서로 다른 A, B, C 영역의 제1 수직 셀 그룹(831), 제2 수직 셀 그룹(832), 제3 수직 셀 그룹(833)을 서로 다른 블록(block)으로 아키텍처를 구성하거나, 외부 회로에 의해서 예측되는 셀(Cell) 특성을 보완하도록 구성함으로써, 전체 셀 특성을 안정화시킬 수 있다.
도 9a 내지 도 9d는 일 실시예에 따른 수평 전극층의 공정 과정을 도시한 것이다.
도 9a 내지 도 9d는 시간의 순서대로 수평 전극층을 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서 공정 과정의 순서는 일부 변동될 수도 있다.
도 9a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(910) 및 복수의 패시베이션막(Passivation Layer, 520)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정하지 않는다. 또한, 층간 절연막(910)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들면 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 층간 절연막(910)은 평탄화 혹은 절연을 목적으로 사용되는 것으로, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical Vapor Deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
또한, 패시베이션막(920)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
이후, 도 9b를 참조하면, 복수의 패시베이션막(920)을 식각한다.
예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 패시베이션막(920)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(920)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
도 9c를 참조하면, 복수의 패시베이션막(920)이 식각된 셀에 도전성 물질을 증착한다. 예를 들면, 복수의 패시베이션막(920)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(930)을 형성할 수 있다. 상기 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다.
이후, 도 9d를 참조하면, 복수의 층간 절연막(910)을 식각한다.
이 때, 복수의 층간 절연막(910)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(910)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
이에 따라서, 일 실시예에 따른 3차원 소자는 적층된 복수의 수평 전극층(930)을 포함할 수 있으며, 상기 복수의 수평 전극층(930) 사이에는 교대로 배치된 복수의 층간 절연막(910)들이 식각된 형태일 수 있다.
도 11a 내지 11b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 도면이다. 구체적으로, 도 11a는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이고, 도 11b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 11a 내지 11b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리1100)는, 일 방향(1110)으로 연장 형성되는 적어도 두 개의 채널층들(1120, 221), 적어도 두 개의 채널층들(1120, 221)을 각각 둘러싸도록 일 방향(1110)으로 연장 형성되는 적어도 두 개의 ONO(Oxide-Nitride-Oxide)층들(1130, 231) 및 적어도 두 개의 ONO층들(1130, 231) 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들(1140)을 포함한 채, 복수의 전극층들(1140)과 교대로 배치되어 적어도 두 개의 ONO층들(1130, 231) 각각에 대해 수직적으로 연결되도록 적층되는 복수의 층간 절연층들(1150)을 더 포함할 수 있다.
이하, 도면에서는 적어도 두 개의 ONO층들(1130, 1131) 각각이 하나의 층으로 구성되는 것으로 도시되나, 실질적으로 ONO층(1130, 1131)은 제1 Oxide층, Nitride층 및 제2 Oxide층과 같이 3 개의 층들로 구성될 수 있다.
특히, 일 실시예에 따른 3차원 플래시 메모리(1100)는, 적어도 두 개의 ONO층들(1130, 1131)이 서로 맞닿도록 형성되는 것을 특징으로 한다. 이하, 적어도 두 개의 ONO층들(1130, 1131)이 서로 맞닿는다는 것은, 적어도 두 개의 ONO층들(1130, 1131)이 동일한 수평면 상에서 서로 맞닿는 것을 의미한다.
이처럼, 적어도 두 개의 ONO층들(1130, 1131)이 서로 맞닿게 되는 경우, 적어도 두 개의 채널층들(1120, 1121) 각각의 표면간 거리(1122)는 적어도 두 개의 ONO층들(1130, 1131)의 두께와 일치하게 된다. 예를 들어, 적어도 두 개의 ONO층들(1130, 1131) 각각이 20nm의 두께로 형성되는 경우, 적어도 두 개의 채널층들(1120, 1121) 각각의 표면간 거리(1122)는 40nm의 값을 갖게 된다. 다른 예를 들면, 적어도 두 개의 ONO층들(1130, 1131) 각각이 10nm의 두께로 형성되는 경우, 적어도 두 개의 채널층들(1120, 1121) 각각의 표면간 거리(1122)는 20nm의 값을 갖게 된다.
이와 같이, 일 실시예에 따른 3차원 플래시 메모리(1100)는 적어도 두 개의 ONO층들(1130, 1131)을 서로 맞닿도록 형성함으로써, 기존의 3차원 플래시 메모리에 비해 수평 집적도를 향상 및 개선시키는 효과를 가질 수 있다.
이 때, 3차원 플래시 메모리(1100)는, 적어도 두 개의 ONO층들(1130, 1131)이 서로 맞닿도록 형성된 구조를 갖기 때문에, 기존의 3차원 플래시 메모리의 프로그램 및 소거 동작에서 인가되는 전압보다 낮은 값의 전압을 인가하여 프로그램 및 소거 동작을 수행할 수 있다.
이상, 3차원 플래시 메모리(1100)가 전하가 저장되는 전하 저장층으로 ONO층을 사용하는 경우로 설명하였으나, 이에 제한되거나 한정되지 않고, ONO층 이외의 다양한 전하 저장층을 사용할 수도 있다. 이러한 경우, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 두 개의 채널층들, 적어도 두 개의 채널층들을 각각 둘러싸도록 일 방향으로 연장 형성되는 적어도 두 개의 전하 저장층들 및 적어도 두 개의 전하 저장층들 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 포함한 채, 적어도 두 개의 전하 저장층들이 서로 맞닿도록 형성되는 구조를 가질 수 있다.
이상 설명된 3차원 플래시 메모리(1100)의 제조 방법에 대한 상세한 설명은 도 13 내지 15d를 참조하여 기재하기로 한다.
도 12a 내지 12b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 도면이다. 보다 상세하게는, 도 12a는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 12b는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 12a 내지 12b를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1200)는, 일 방향(1210)으로 연장 형성되는 적어도 두 개의 채널층들(1220, 1221), 적어도 두 개의 채널층들(1220, 1221)을 각각 둘러싸도록 일 방향(1210)으로 연장 형성되는 적어도 두 개의 ONO층들(1230, 1231) 및 적어도 두 개의 ONO층들(1230, 1231) 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들(1240)을 포함한 채, 복수의 전극층들(1240)과 교대로 배치되어 적어도 두 개의 ONO층들(1230, 1231) 각각에 대해 수직적으로 연결되도록 적층되는 복수의 층간 절연층들(1250)을 더 포함할 수 있다.
이하, 도면에서는 적어도 두 개의 ONO층들(1230, 1231) 각각이 하나의 층으로 구성되는 것으로 도시되나, 실질적으로 ONO층(1230, 1231)은 제1 Oxide층, Nitride층 및 제2 Oxide층과 같이 3 개의 층들로 구성될 수 있다.
특히, 다른 일 실시예에 따른 3차원 플래시 메모리(1200)는, 적어도 두 개의 ONO층들(1230, 1231) 중 적어도 일부분(1232)이 오버랩되도록 형성되는 것을 특징으로 한다. 이하, 적어도 두 개의 ONO층들(1230, 1231) 중 적어도 일부분(1232)이 오버랩된다는 것은, 적어도 두 개의 ONO층들(1230, 1231)이 동일한 수평면 상에서 위치한 채, 적어도 일부분(1232)을 공유하는 것을 의미한다.
이처럼, 적어도 두 개의 ONO층들(1230, 331)이 오버랩되는 적어도 일부분(1232)을 갖게 되는 경우, 적어도 두 개의 채널층들(1220, 1221) 각각의 표면간 거리(1222)는 ONO층(1230, 331) 하나의 두께(적어도 일부분(1232)의 두께)와 일치하게 된다. 예를 들어, 적어도 두 개의 ONO층들(1230, 1231) 각각이 20nm의 두께로 형성되는 경우, 적어도 일부분(1232)의 두께 역시 20nm가 되고, 적어도 두 개의 채널층들(1220, 1221) 각각의 표면간 거리(1222)는 20nm의 값을 갖게 된다. 다른 예를 들면, 적어도 두 개의 ONO층들(1230, 331) 각각이 10nm의 두께로 형성되는 경우, 적어도 일부분(1232)의 두께 역시 10nm가 되고, 적어도 두 개의 채널층들(1220, 321) 각각의 표면간 거리(1222)는 10nm의 값을 갖게 된다.
이와 같이, 다른 일 실시예에 따른 3차원 플래시 메모리(1200)는 적어도 두 개의 ONO층들(1230, 1231) 중 적어도 일부분(1232)이 오버랩되도록 적어도 두 개의 ONO층들(1230, 1231)을 형성함으로써, 기존의 3차원 플래시 메모리에 비해 수평 집적도를 향상 및 개선시키는 효과를 가질 수 있다.
이 때, 3차원 플래시 메모리(1200)는, 적어도 두 개의 ONO층들(1230, 331) 중 적어도 일부분(1232)이 오버랩되도록 형성된 구조를 갖기 때문에, 기존의 3차원 플래시 메모리의 프로그램 및 소거 동작에서 인가되는 전압보다 낮은 값의 전압을 인가하여 프로그램 및 소거 동작을 수행할 수 있다.
이상, 3차원 플래시 메모리(1200)가 전하가 저장되는 전하 저장층으로 ONO층을 사용하는 경우로 설명하였으나, 이에 제한되거나 한정되지 않고, ONO층 이외의 다양한 전하 저장층을 사용할 수도 있다. 이러한 경우, 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 두 개의 채널층들, 적어도 두 개의 채널층들을 각각 둘러싸도록 일 방향으로 연장 형성되는 적어도 두 개의 전하 저장층들 및 적어도 두 개의 전하 저장층들 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들을 포함한 채, 적어도 두 개의 전하 저장층들 중 적어도 일부분이 오버랩되도록 형성되는 구조를 가질 수 있다.
이상 설명된 3차원 플래시 메모리(1200)의 제조 방법에 대한 상세한 설명은 도 13 내지 15d를 참조하여 기재하기로 한다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 14a 내지 14d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이며, 도 15a 내지 15d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 상면도이다.
이하, 3차원 플래시 메모리의 제조 방법에 의해 제조된 3차원 플래시 메모리는 도 11a 내지 11b를 참조하여 상술된 3차원 플래시 메모리의 구조 또는 도 12a 내지 12b를 참조하여 상술된 3차원 플래시 메모리의 구조를 갖게 된다.
또한, 이하, 3차원 플래시 메모리의 제조 방법을 수행하는 주체는, 3차원 플래시 메모리를 제조하는 제조 시스템으로서, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법이 기존의 3차원 플래시 메모리의 제조 공정을 기반으로 수행될 수 있기 때문에, 제조 시스템으로는 기존의 3차원 플래시 메모리의 제조 공정을 수행하는 시스템이 사용될 수 있다.
도 13 내지 15d를 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 제조 시스템(이하, 제조 시스템)은, 도 14a 및 도 15a와 같이 기판(1400) 상에 복수의 층간 절연층들(1410) 및 복수의 전극층들(1420)이 교대로 적층되는 몰드 구조체(1430)를 준비한다(1310).
이어서, 제조 시스템은 도 14b 및 도 15b와 같이 몰드 구조체(1430)를 관통하여 기판(1400)을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들(1401, 1402)을 일 방향(1403)으로 연장 형성한다(1320).
특히, 1320 단계에서, 제조 시스템은 적어도 두 개의 스트링 홀들(1401, 1402)이 서로 맞닿거나, 적어도 일부분(1404)이 오버랩되도록 적어도 두 개의 스트링 홀들(1401, 1402)을 일 방향(1403)으로 연장 형성한다.
이하, 도면을 참조해서는 적어도 두 개의 스트링 홀들(1401, 1402)이 오버랩되는 적어도 일부분(1404)을 갖도록 형성되는 경우가 설명되나, 이에 제한되거나 한정되지 않고, 적어도 두 개의 스트링 홀들(1401, 1402)이 서로 맞닿도록 형성되는 경우 역시 동일한 단계들을 통해 수행될 수 있다.
그 다음, 제조 시스템은 도 14c 및 도 15c와 같이 적어도 두 개의 스트링 홀들(1401, 1402) 내에 ONO(Oxide-Nitride-Oxide)를 증착하여, 내부에 수직 홀(1441, 1451)을 각각 포함하는 적어도 두 개의 ONO층들(1440, 1450)을 일 방향(1403)으로 연장 형성한다(1330).
이하, 도면에서는 적어도 두 개의 ONO층들(1440, 1450) 각각이 하나의 층으로 구성되는 것으로 도시되나, 실질적으로 ONO층(1440, 1450)은 제1 Oxide층, Nitride층 및 제2 Oxide층과 같이 3 개의 층들로 구성될 수 있다.
이 때, 1320 단계에서 적어도 두 개의 스트링 홀들(1401, 1402)이 서로 맞닿거나, 적어도 일부분(1404)이 오버랩되도록 형성되었기 때문에, 1330 단계에서 적어도 두 개의 ONO층들(1440, 1450)은 서로 맞닿거나, 적어도 일부분(1442)이 오버랩되도록 형성될 수 있다.
그 후, 제조 시스템은 도 14d 및 도 15d와 같이 적어도 두 개의 ONO층들(1440, 1450) 각각의 수직 홀(1441, 1451)에 적어도 두 개의 채널층들(1460, 470)을 일 방향(1403)으로 연장 형성한다(1340).
여기서, 제조 시스템은, 1340 단계에서 적어도 두 개의 채널층들(1460, 1470)이 일 방향(1403)으로 연장 형성될 때 적어도 두 개의 채널층들(1460, 1470) 각각의 표면간의 거리(1480)가 10nm 내지 40nm 사이가 되도록, 1320 단계 내지 1330 단계를 적절하게 수행할 수 있다. 즉, 제조 시스템은 1340 단계에서 적어도 두 개의 채널층들(1460, 1470)이 일 방향(1403)으로 연장 형성될 때 적어도 두 개의 채널층들(1460, 1470) 각각의 표면간의 거리(1480)가 10nm 내지 40nm 사이가 되도록, 1320 단계에서 몰드 구조체(1430) 상에서 적어도 두 개의 스트링 홀들(1401, 1402)이 형성되는 위치 또는 서로의 간격을 조절할 수 있고, 1340 단계에서 적어도 두 개의 채널층들(1460, 1470)이 일 방향(1403)으로 연장 형성될 때 적어도 두 개의 채널층들(1460, 1470) 각각의 표면간의 거리(1480)가 10nm 내지 40nm 사이가 되도록, 1330 단계에서 적어도 두 개의 ONO층들(1440, 1450)이 적어도 두 개의 스트링 홀들(1401, 1402)에 증착 형성되는 두께를 조절할 수 있다.
상술한 바와 같이 1310 단계 내지 1340 단계를 통하여 제조되는 3차원 플래시 메모리는 도 12a 내지 12b를 참조하여 상술된 구조 또는 도 11a 내지 11b를 참조하여 상술된 구조를 갖게 된다. 보다 상세하게 1320 단계에서 두 개의 스트링 홀들(1401, 1402)이 서로 맞닿도록 형성되는 경우, 1310 단계 내지 1340 단계를 통하여 제조되는 3차원 플래시 메모리는 도 11a 내지 11b를 참조하여 상술된 구조를 갖게 되고, 1330 단계에서 두 개의 스트링 홀들(1401, 1402)이 오버랩되는 적어도 일부분(1404)을 갖도록 형성되는 경우, 1310 단계 내지 1340 단계를 통하여 제조되는 3차원 플래시 메모리는 도 12a 내지 12b를 참조하여 상술된 구조를 갖게 될 수 있다.
이상, 설명된 제조 방법은. 3차원 플래시 메모리에서 전하를 저장하는 전하 저장층으로 ONO층이 사용되는 경우로 한정되어 설명되었으나, 이에 제한되거나 한정되지 않고, 3차원 플래시 메모리가 다양한 전하 저장층을 사용하는 경우 역시 동일한 단계들을 통하여 수행될 수 있다. 이러한 경우, 1310 단계 내지 1340 단계는, ONO층 대신에 다양한 전하 저장층이 적용되어 수행될 수 있다.
도 16은 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 17a 내지 17f는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이며, 도 18a 내지 18d는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 상면도이다.
이하, 3차원 플래시 메모리의 제조 방법에 의해 제조된 3차원 플래시 메모리는 도 11a 내지 11b를 참조하여 상술된 3차원 플래시 메모리의 구조 또는 도 12a 내지 12b를 참조하여 상술된 3차원 플래시 메모리의 구조를 갖게 된다.
이하 설명되는 3차원 플래시 메모리의 제조 방법은 도 13 내지 15d를 참조하여 상술된 제조 방법과 유사하나, 희생층을 사용한다는 점에서 차이가 있다.
도 16 내지 18d를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 시스템(이하, 제조 시스템)은, 도 17a 및 도 18a와 같이 기판(1700) 상에 복수의 층간 절연층들(1710) 및 복수의 희생층들(1720)이 교대로 적층되는 몰드 구조체(1730)를 준비한다(1610).
이어서, 제조 시스템은 도 17b 및 도 18b와 같이 몰드 구조체(1730)를 관통하여 기판(1700)을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들(1701, 1702)을 일 방향(1703)으로 연장 형성한다(1620).
특히, 1620 단계에서, 제조 시스템은 적어도 두 개의 스트링 홀들(1701, 1702)이 서로 맞닿거나, 적어도 일부분(1704)이 오버랩되도록 적어도 두 개의 스트링 홀들(1701, 1702)을 일 방향(1703)으로 연장 형성한다.
이하, 도면을 참조해서는 적어도 두 개의 스트링 홀들(1701, 1702)이 오버랩되는 적어도 일부분(1704)을 갖도록 형성되는 경우가 설명되나, 이에 제한되거나 한정되지 않고, 적어도 두 개의 스트링 홀들(1701, 1702)이 서로 맞닿도록 형성되는 경우 역시 동일한 단계들을 통해 수행될 수 있다.
그 다음, 제조 시스템은 도 17c 및 도 18c와 같이 적어도 두 개의 스트링 홀들(1701, 1702) 내에 ONO(Oxide-Nitride-Oxide)를 증착하여, 내부에 수직 홀(1741, 1751)을 각각 포함하는 적어도 두 개의 ONO층들(1740, 1750)을 일 방향(1703)으로 연장 형성한다(1630).
이하, 도면에서는 적어도 두 개의 ONO층들(1740, 1750) 각각이 하나의 층으로 구성되는 것으로 도시되나, 실질적으로 ONO층(1740, 1750)은 제1 Oxide층, Nitride층 및 제2 Oxide층과 같이 3 개의 층들로 구성될 수 있다.
이 때, 1620 단계에서 적어도 두 개의 스트링 홀들(1701, 1702)이 서로 맞닿거나, 적어도 일부분(1704)이 오버랩되도록 형성되었기 때문에, 1630 단계에서 적어도 두 개의 ONO층들(1740, 1750)은 서로 맞닿거나, 적어도 일부분(1742)이 오버랩되도록 형성될 수 있다.
그 다음, 제조 시스템은 도 17d 및 도 18d와 같이 적어도 두 개의 ONO층들(1740, 1750) 각각의 수직 홀(1741, 1751)에 적어도 두 개의 채널층들(1760, 1770)을 일 방향(1703)으로 연장 형성한다(1640).
여기서, 제조 시스템은, 1640 단계에서 적어도 두 개의 채널층들(1760, 1770)이 일 방향(1703)으로 연장 형성될 때 적어도 두 개의 채널층들(1760, 1770) 각각의 표면간의 거리(1780)가 10nm 내지 40nm 사이가 되도록, 1620 단계 내지 1630 단계를 적절하게 수행할 수 있다. 즉, 제조 시스템은 1640 단계에서 적어도 두 개의 채널층들(1760, 1770)이 일 방향(1703)으로 연장 형성될 때 적어도 두 개의 채널층들(1760, 1770) 각각의 표면간의 거리(1780)가 10nm 내지 40nm 사이가 되도록, 1620 단계에서 몰드 구조체(1730) 상에서 적어도 두 개의 스트링 홀들(1701, 1702)이 형성되는 위치 또는 서로의 간격을 조절할 수 있고, 1640 단계에서 적어도 두 개의 채널층들(1760, 1770)이 일 방향(1703)으로 연장 형성될 때 적어도 두 개의 채널층들(1760, 1770) 각각의 표면간의 거리(1780)가 10nm 내지 40nm 사이가 되도록, 1630 단계에서 적어도 두 개의 ONO층들(1740, 1750)이 적어도 두 개의 스트링 홀들(1701, 1702)에 증착 형성되는 두께를 조절할 수 있다.
그 다음, 제조 시스템은, 도 17e와 같이 복수의 희생층들(1720)을 제거하고(1650), 도 17f와 같이 복수의 희생층들(1720)이 제거된 공간(1721)에 복수의 전극층들(1790)을 충진한다(1660).
상술한 바와 같이 1610 단계 내지 1660 단계를 통하여 제조되는 3차원 플래시 메모리는 도 12a 내지 12b를 참조하여 상술된 구조 또는 도 11a 내지 11b를 참조하여 상술된 구조를 갖게 된다. 보다 상세하게 1620 단계에서 두 개의 스트링 홀들(1701, 1702)이 서로 맞닿도록 형성되는 경우, 1610 단계 내지 1660 단계를 통하여 제조되는 3차원 플래시 메모리는 도 11a 내지 11b를 참조하여 상술된 구조를 갖게 되고, 1630 단계에서 두 개의 스트링 홀들(1701, 1702)이 오버랩되는 적어도 일부분(1704)을 갖도록 형성되는 경우, 1610 단계 내지 1640 단계를 통하여 제조되는 3차원 플래시 메모리는 도 12a 내지 12b를 참조하여 상술된 구조를 갖게 될 수 있다.
이상, 설명된 제조 방법은. 3차원 플래시 메모리에서 전하를 저장하는 전하 저장층으로 ONO층이 사용되는 경우로 한정되어 설명되었으나, 이에 제한되거나 한정되지 않고, 3차원 플래시 메모리가 다양한 전하 저장층을 사용하는 경우 역시 동일한 단계들을 통하여 수행될 수 있다. 이러한 경우, 1610 단계 내지 1660 단계는, ONO층 대신에 다양한 전하 저장층이 적용되어 수행될 수 있다.
도 21은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이고, 도 4는 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 21을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(2100)는 일 방향으로 연장 형성되는 공통 소스 라인(2110)(일례로, 공통 소스 라인(2110)은 도 2를 참조하여 기재된 z축의 방향으로 연장 형성될 수 있음), 공통 소스 라인(2110)에 대해 수직적으로 적층되는 복수의 전극층들(2120, 2130, 2140, 2150)(예컨대, 복수의 전극층들(2120, 2130, 2140, 2150)은 도 20을 참조하여 기재된 x축의 방향으로 연장 형성될 수 있음), 공통 소스 라인(2110)의 하부 영역에 배치되는 하부 회로층(2160) 및 공통 소스 라인(2110)의 중간 영역에서 복수의 전극층들(2120, 2130, 2140, 2150) 사이에 배치되는 적어도 하나의 중간 회로층(2170)을 포함한다.
이하, 복수의 전극층들(2120, 2130, 2140, 2150)이 공통 소스 라인(2110)에 의해 이격되어 그룹핑된 제1 그룹(2120, 2130) 및 제2 그룹(2140, 2150) 각각은 도 20을 참조하여 전술된 전극 구조체에 해당된다. 따라서, 도면에는 도시되지 않았지만, 3차원 플래시 메모리(2100)에서 복수의 전극층들(2120, 2130, 2140, 2150)은 그룹 별로 수직 구조체에 의해 관통될 수 있다.
또한, 이하, 3차원 플래시 메모리(2100)에 적어도 하나의 중간 회로층(2170)이 한 개 포함되는 것으로 설명되나 이에 제한되거나 한정되지 않고 복수 개 포함될 수도 있다.
적어도 하나의 중간 회로층(2170) 및 하부 회로층(2160)은 실리콘으로 형성되어, 복수의 전극층들(2120, 2130, 2140, 2150)에 대한 회로 요소(회로 요소는 트랜지스터, 다이오드 또는 커패시터 중 어느 하나를 포함함)가 표면에 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 중간 회로층(2170) 및 하부 회로층(2160)을 구성하는 물질은 실리콘 이외에 반도체 특성을 갖는 다양한 물질이 사용될 수 있다.
이 때, 적어도 하나의 중간 회로층(2170) 및 하부 회로층(2160)은, 복수의 전극층들(2120, 2130, 2140, 2150)이 적어도 하나의 중간 회로층(2170)에 의해 분할된 채 그룹핑된 복수의 블록들(2121, 2131)에 각각 대응하도록 구비될 수 있다. 예를 들어, 복수의 전극층들(2120, 2130, 2140, 2150)은 적어도 하나의 중간 회로층(2170)에 의해 분할된 채 제1 전극(2120) 및 제3 전극(340)을 포함하는 제1 블록(321)과 제2 전극(330) 및 제4 전극(2150)을 포함하는 제2 블록(2131)으로 그룹핑될 수 있다.
이에, 하부 회로층(2160)은 복수의 블록들(2121, 2131) 중 최하부에 위치하는 블록인 제2 블록(2131)을 담당하고, 적어도 하나의 중간 회로층(2170)은 복수의 블록들(2121, 2131) 중 최하부에 위치하는 블록인 제2 블록(2131)의 상부에 위치하는 적어도 하나의 블록인 제1 블록(2121)을 담당할 수 있다. 이하, 회로층(2160, 2170)이 블록(2121, 2131)을 담당한다는 것은, 블록(2121, 2131)에 대한 회로 요소(회로 요소는 트랜지스터, 다이오드 또는 커패시터 중 어느 하나를 포함함)가 회로층(2160, 2170)에 형성되어, 회로층(2160, 2170)이 해당 블록(2121, 2131)에 의해 사용된다는 것을 의미한다.
이러한 회로층들(2160, 2170)은 각각 외부 배선(2161, 2171)과 연결되게 되는데, 배선 공정의 난이도를 낮추고자, 서로 반대 방향으로 각각의 외부 배선과 연결될 수 있다. 일례로, 적어도 하나의 중간 회로층(2170)은, 하부 회로층(2160)이 외부 배선(2161)(최하부에 위치하는 블록인 제2 블록(2131)에 대한 외부 배선)과 연결되는 방향과 반대 방향으로 외부 배선(2171)(최하부에 위치하는 블록인 제2 블록(2131)의 상부에 위치하는 적어도 하나의 블록인 제1 블록(2121)에 대한 외부 배선)과 연결될 수 있다. 더 구체적인 일례를 들면, 도면과 같이 하부 회로층(2160)이 우측 방향으로 외부 배선(2161)과 연결된다면, 적어도 하나의 중간 회로층(2170)은 그 반대 방향인 좌측 방향으로 외부 배선(2171)과 연결될 수 있다.
도면에는, 적어도 하나의 중간 회로층(2170)이 공통 소스 라인(2110)에 의해 적어도 일부가 관통되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 반대로 적어도 하나의 중간 회로층(2170)이 공통 소스 라인(2110)의 적어도 일부를 관통하도록 형성될 수 있다.
이처럼, 일 실시예에 따른 3차원 플래시 메모리(2100)는 공통 소스 라인(2110)의 중간 영역에 적어도 하나의 중간 회로층(2170)을 포함함으로써, 하부 회로층(2160) 및 적어도 하나의 중간 회로층(2170)이 복수의 블록들(2121, 2131) 각각을 담당하도록 할 수 있다. 이에 따라, 배선(2161, 2171)의 길이가 감소될 수 있어, 종래의 3차원 플래시 메모리가 갖는 동작 속도 및 전력 소모 등의 칩 특성이 저하되는 문제점이 해결될 수 있다.
이상, 3차원 플래시 메모리(2100)가 하부 회로층(2160)을 포함하는 경우가 설명하였으나, 이에 제한되거나 한정되지 않고, 3차원 플래시 메모리는 적어도 하나의 중간 회로층만을 포함할 수도 있다. 예를 들어, 다른 일 실시예에 따른 3차원 플래시 메모리(2200)를 도시한 도 22를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(2200)는 일 방향으로 연장 형성되는 공통 소스 라인(2210), 공통 소스 라인(2210)에 대해 수직적으로 적층되는 복수의 전극층들(2220, 2230)(예컨대, 복수의 전극층들(2220, 2230)은 도 23을 참조하여 기재된 x축의 방향으로 연장 형성될 수 있음), 공통 소스 라인(2210)의 중간 영역에서 복수의 전극층들(2220, 2230) 사이에 배치되는 적어도 하나의 중간 회로층(2240)로 구성될 수 있다. 이 경우, 3차원 플래시 메모리(2200)에 포함되는 복수의 전극층들(2220, 2230)은 적어도 하나의 중간 회로층(2240)이 모두 담당하게 될 수 있다.
이러한 경우 역시 마찬가지로, 3차원 플래시 메모리(2200)는 회로층(2240)과 연결되는 외부 배선(2241)의 길이를 감소시킬 수 있다. 이는, 종래의 3차원 플래시 메모리는 복수의 전극층들의 최하부에 위치하는 기판 상에 회로층이 형성되어 복수의 전극층들의 상부를 향해 배선이 수직 방향으로 길게 연장 형성되어 도면 상 2250과 같은 길이를 갖는 반면, 다른 일 실시예에 따른 3차원 플래시 메모리(2200)는 복수의 전극층들(2220, 2230)의 사이 공통 소스 라인(2210)의 중간 영역에 회로층(2240)이 배치됨으로써, 복수의 전극층들(2220, 2230)의 상부를 향해 배선(241)이 수직 방향으로 연장 형성되어 2242와 같은 길이를 갖게 되기 때문이다.
도 23은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 흐름도이고, 도 24 내지 28은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 23 내지 28을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 3차원 플래시 메모리 제조 시스템(이하, 제조 시스템)에 의해 수행되는 것으로, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리 소자는 도 21 내지 25를 참조하여 상술된 구조를 갖게 된다. 이하, 적어도 하나의 중간 회로층이 하나 포함되는 3차원 플래시 메모리를 제조하는 방법이 설명되나, 복수 개 포함되는 경우 역시 마찬가지로 후술되는 단계들(S2310 내지 S2340)과 유사한 단계들을 통해 수행될 수 있다. 예컨대, 복수의 중간 회로층을 포함하는 3차원 플래시 메모리를 제조하는 방법에서는, 단계(S2320)가 복수의 구조체들에 대해 각각 수행된 이후, 단계(S2330)에서 중간 회로층이 형성된 복수의 구조체들이 순차적으로 적층될 수 있다. 또한, 제조 방법은 이하 설명되는 단계들에 제한되거나 한정되지 않고, 3차원 플래시 메모리 소자가 도 21 내지 22를 참조하여 상술된 구조를 갖도록 하는 다양한 단계들이 적용될 수 있다.
우선, 단계(S2310)에서 제조 시스템은 도 24와 같이 교대로 적층된 복수의 전극층들(2411, 2421) 및 복수의 층간 절연층들(2412, 2422)과, 복수의 전극층들(2411, 2412) 및 복수의 층간 절연층들(2412, 2422)을 일 방향(도 20을 참조하여 기재된 z축의 방향)으로 관통하도록 연장 형성되는 홀(2413, 2423)을 포함하는 적어도 두 개의 구조체들(2410, 2420)을 준비한다.
특히, 도 21을 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하고자 하는 경우, 단계(S2310)에서 제조 시스템은 하부에 실리콘 베이스(2414)(실리콘 베이스(2414)는 하부 회로층으로 이용됨)가 배치된 제1 구조체(2410)와 전술된 바와 같이 복수의 전극층들(@421) 및 복수의 층간 절연층들(6242), 홀(2423)만을 포함하는 제2 구조체(2420)를 준비할 수 있다.
만약, 도 22를 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하고자 하는 경우, 단계(S2310)에서 제조 시스템은 복수의 전극층들(2411) 및 복수의 층간 절연층들(2412), 홀(2413)만을 포함하는 제2 구조체(2420)와, 복수의 전극층들(2421) 및 복수의 층간 절연층들(2422), 홀(2423)만을 포함하는 제2 구조체(2420)를 준비할 수 있다.
이하, 도 3을 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하는 경우로 각 단계들(S2320 내지 S2340)이 설명되나, 도 22를 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하는 경우 역시 마찬가지의 단계들(S2320 내지 S2340)이 수행될 수 있다.
이어서, 단계(S2320)에서 제조 시스템은 도 25 내지 26과 같이 적어도 두 개의 구조체들(2410, 2420) 중 어느 하나의 구조체(2410)의 상부에 실리콘으로 중간 회로층(2430)을 생성한다. 이 때, 도 21을 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하고자 하는 경우, 중간 회로층(2430)이 생성되는 어느 하나의 구조체(2410)는 도면과 같이 하부에 실리콘 베이스(2414)가 배치된 제1 구조체(2410)일 수 있다.
보다 상세하게, 단계(S2320)에서 제조 시스템은 도 25와 같이 어느 하나의 구조체(2410)의 상부와 홀(2413)에 실리콘을 채워 넣어 에피택시얼 성장시킨 뒤, 도 26과 같이 어느 하나의 구조체(2410)의 상부에만 실리콘으로 형성된 중간 회로층(2430)이 잔여하도록 홀(2413)에 채워진 실리콘을 식각할 수 있다. 제조 시스템은 어느 하나의 구조체(2410)의 상부에 잔여하는 실리콘이 평탄화된 중간 회로층(2430)이 될 수 있도록 어느 하나의 구조체(2410)의 상부에 잔여하는 실리콘에 대해서도 일정 부분 식각 공정을 진행할 수도 있다.
또한, 단계(2320)에서 제조 시스템은 중간 회로층(2430) 상에 트랜지스터, 다이오드 또는 커패시터 중 적어도 하나를 포함하는 회로 요소를 형성할 수 있다.
그 다음, 단계(S2330)에서 제조 시스템은 도 9와 같이 어느 하나의 구조체(2410)의 상부에 적어도 두 개의 구조체들(2410, 2420) 중 나머지 하나의 구조체(2420)를 적층한다. 이 때, 제조 시스템은 어느 하나의 구조체(2410)의 홀(2413)과 나머지 하나의 구조체(2420)의 홀(2423)이 서로 맞닿아 이어지도록 어느 하나의 구조체(2410) 및 나머지 하나의 구조체(2420)를 정렬하여 적층할 수 있다.
그 후, 단계(S2340)에서 제조 시스템은 도 28과 같이 어느 하나의 구조체(2410)의 홀(2413)과 나머지 하나의 구조체(2420)의 홀(2423)에 금속 물질을 채워 넣어 공통 소스 라인(2440)을 형성한다. 이 때, 공통 소스 라인(2440)을 형성하는 금속 물질로는 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금) 중 적어도 하나가 사용될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 공통 소스 라인(2440)을 형성하는 물질은, 금속 물질은 물론, 전도성을 갖는 비금속 물질 또는 금속 물질과 비금속 물질의 혼합 물질로도 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 제조 시스템은 단계들(S2320 내지 S2340)을 수행하는 도중, 중간 회로층(2430)과 외부 배선을 연결시킬 수 있다. 이 때, 도 21을 참조하여 상술된 구조의 3차원 플래시 메모리를 제조하고자 하는 경우, 제조 시스템은 실리콘 베이스(2414)(하부 회로층) 역시 외부 배선과 연결시킬 수 있으며, 특히, 실리콘 베이스(614)가 외부 배선과 연결되는 방향과 반대 방향으로 중간 회로층(2430)과 외부 배선을 연결시킬 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (19)

  1. 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
    복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층; 및
    상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되,
    상기 복수의 에어 갭은
    상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 하는 3차원 소자.
  2. 제1항에 있어서,
    상기 복수의 수직 채널층 사이를 관통하는 컨택트 홀에 형성되며, 상기 컨택트 홀의 절연벽 사이에 도전성 물질로 증착된 스트링라인
    을 더 포함하는 3차원 소자.
  3. 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
    복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층;
    상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층; 및
    상기 복수의 수평 전극층 간의 쇼트(short)를 방지하는 스탠드(stand)를 포함하되,
    상기 복수의 에어 갭은
    상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 하는 3차원 소자.
  4. 제3항에 있어서,
    상기 스탠드는
    소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 상기 복수의 수직 채널층 가장자리를 관통하여 형성된 임의의 홀에 형성되며, 상기 형성된 임의의 홀에 절연 물질을 증착하여 형성되는 것을 특징으로 하는 3차원 소자.
  5. 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서,
    소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계;
    상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 상기 관통홀에 수직 채널층을 형성하는 단계;
    상기 수직 채널층이 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 상기 컨택트 홀의 절연벽을 포함하는 스트링라인을 형성하는 단계;
    상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막 및 상기 스트링라인에 도전성 물질을 증착하는 단계; 및
    상기 복수의 층간 절연막을 식각하여 복수의 에어 갭(Air Gap)을 포함하는 상기 3차원 소자를 형성하는 단계
    를 포함하는 제조 방법.
  6. 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
    적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층; 및
    상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층
    을 포함하는 3차원 소자.
  7. 제6항에 있어서,
    상기 3차원 소자의 하부에 위치하는 수직 채널층 대비 상부에 위치하는 수직 채널층의 상기 홀 사이즈가 더 큰 것을 특징으로 하는 3차원 소자.
  8. 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
    적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층; 및
    상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되,
    상기 수직 채널층은
    하나의 상기 수직 셀 그룹 내에서, 상기 홀 사이즈를 일정하게 유지하는 것을 특징으로 하는 3차원 소자.
  9. 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서,
    적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층에 관통홀을 형성하고, 상기 관통홀의 스탠드를 형성하는 단계; 및
    상기 관통홀 내부로 채널 물질을 필링(filling)하여 수직 채널층을 형성하는 단계
    를 포함하는 제조 방법.
  10. 집적도를 개선시킨 3차원 플래시 메모리에 있어서,
    일 방향으로 연장 형성되는 적어도 두 개의 채널층들;
    상기 적어도 두 개의 채널층들을 각각 둘러싸도록 상기 일 방향으로 연장 형성되는 적어도 두 개의 ONO(Oxide-Nitride-Oxide)층들; 및
    상기 적어도 두 개의 ONO층들 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들
    을 포함하고,
    상기 적어도 두 개의 ONO층들은,
    서로 맞닿거나, 적어도 일부분이 오버랩되도록 형성되는, 3차원 플래시 메모리.
  11. 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법에 있어서,
    기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계;
    상기 적어도 두 개의 스트링 홀들 내에 ONO(Oxide-Nitride-Oxide)를 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 ONO층들을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 적어도 두 개의 ONO층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계
    를 포함하고,
    상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는,
    상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계인, 3차원 플래시 메모리의 제조 방법.
  12. 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법에 있어서,
    기판 상에, 복수의 희생층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계;
    상기 적어도 두 개의 스트링 홀들 내에 ONO(Oxide-Nitride-Oxide)를 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 ONO층들을 상기 일 방향으로 연장 형성하는 단계;
    상기 적어도 두 개의 ONO층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계;
    상기 복수의 희생층들을 제거하는 단계; 및
    상기 복수의 희생층들이 제거된 공간에 복수의 전극층들을 충진하는 단계
    를 포함하고,
    상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는,
    상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계인, 3차원 플래시 메모리의 제조 방법.
  13. 집적도를 개선시킨 3차원 플래시 메모리에 있어서,
    일 방향으로 연장 형성되는 적어도 두 개의 채널층들;
    상기 적어도 두 개의 채널층들을 각각 둘러싸도록 상기 일 방향으로 연장 형성되는 적어도 두 개의 전하 저장층들; 및
    상기 적어도 두 개의 전하 저장층들 각각에 대해 수직적으로 연결되도록 적층되는 복수의 전극층들
    을 포함하고,
    상기 적어도 두 개의 전하 저장층들은,
    서로 맞닿거나, 적어도 일부분이 오버랩되도록 형성되는, 3차원 플래시 메모리.
  14. 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법에 있어서,
    기판 상에, 복수의 층간 절연층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계;
    상기 적어도 두 개의 스트링 홀들 내에 전하 저장 물질을 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 전하 저장층들을 상기 일 방향으로 연장 형성하는 단계; 및
    상기 적어도 두 개의 전하 저장층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계
    를 포함하고,
    상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는,
    상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계인, 3차원 플래시 메모리의 제조 방법.
  15. 집적도를 개선시킨 3차원 플래시 메모리의 제조 방법에 있어서,
    기판 상에, 복수의 희생층들 및 복수의 전극층들이 교대로 적층되는 몰드 구조체를 준비하는 단계;
    상기 몰드 구조체를 관통하여 상기 기판을 노출시키는 적어도 두 개의 스트링 홀(String Hole)들을 일 방향으로 연장 형성하는 단계;
    상기 적어도 두 개의 스트링 홀들 내에 전하 저장 물질을 증착하여, 내부에 수직 홀을 각각 포함하는 적어도 두 개의 전하 저장층들을 상기 일 방향으로 연장 형성하는 단계;
    상기 적어도 두 개의 전하 저장층들 각각의 수직 홀에 적어도 두 개의 채널층들을 상기 일 방향으로 연장 형성하는 단계;
    상기 복수의 희생층들을 제거하는 단계; 및
    상기 복수의 희생층들이 제거된 공간에 복수의 전극층들을 충진하는 단계
    를 포함하고,
    상기 적어도 두 개의 스트링 홀들을 일 방향으로 연장 형성하는 단계는,
    상기 적어도 두 개의 스트링 홀들이 서로 맞닿거나, 적어도 일부분이 오버랩되도록, 상기 적어도 두 개의 스트링 홀들을 상기 일 방향으로 연장 형성하는 단계인, 3차원 플래시 메모리의 제조 방법.
  16. 일 방향으로 연장 형성되는 공통 소스 라인;
    상기 공통 소스 라인에 대해 수직적으로 적층되는 복수의 전극층들; 및
    상기 공통 소스 라인의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 회로층
    을 포함하는 3차원 플래시 메모리.
  17. 제16항에 있어서,
    상기 공통의 소스 라인의 하부 영역에 배치되는 하부 회로층
    을 더 포함하고,
    상기 적어도 하나의 중간 회로층 및 상기 하부 회로층은,
    상기 복수의 전극층들이 상기 적어도 하나의 중간 회로층에 의해 분할된 채 그룹핑된 복수의 블록들에 각각 대응하도록 구비되는 3차원 플래시 메모리.
  18. 제17항에 있어서,
    상기 하부 회로층은,
    상기 복수의 블록들 중 최하부에 위치하는 블록을 담당하고,
    상기 적어도 하나의 중간 회로층은,
    상기 복수의 블록들 중 상기 최하부에 위치하는 블록의 상부에 위치하는 적어도 하나의 블록을 담당하는 3차원 플래시 메모리.
  19. 교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들과, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 홀을 포함하는 적어도 두 개의 구조체들을 준비하는 단계;
    상기 적어도 두 개의 구조체들 중 어느 하나의 구조체의 상부에 실리콘으로 중간 회로층을 생성하는 단계;
    상기 어느 하나의 구조체의 상부에 상기 적어도 두 개의 구조체들 중 나머지 하나의 구조체를 적층하는 단계; 및
    상기 어느 하나의 구조체의 홀과 상기 나머지 하나의 구조체의 홀에 금속 물질을 채워 넣어 공통 소스 라인을 형성하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
PCT/KR2018/006516 2017-07-28 2018-06-08 3차원 플래시 메모리 및 그 제조 방법 WO2019022369A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/634,762 US11581327B2 (en) 2017-07-28 2018-06-08 Three-dimensional flash memory with reduced wire length and manufacturing method therefor
US18/154,210 US20230143256A1 (en) 2017-07-28 2023-01-13 Three-dimensional flash memory with reduced wire length and manufacturing method therefor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0095792 2017-07-28
KR1020170095792A KR101985590B1 (ko) 2017-07-28 2017-07-28 집적도를 개선시킨 3차원 플래시 메모리 및 그 제조 방법

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/634,762 A-371-Of-International US11581327B2 (en) 2017-07-28 2018-06-08 Three-dimensional flash memory with reduced wire length and manufacturing method therefor
US18/154,210 Continuation US20230143256A1 (en) 2017-07-28 2023-01-13 Three-dimensional flash memory with reduced wire length and manufacturing method therefor

Publications (1)

Publication Number Publication Date
WO2019022369A1 true WO2019022369A1 (ko) 2019-01-31

Family

ID=65041380

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2018/006516 WO2019022369A1 (ko) 2017-07-28 2018-06-08 3차원 플래시 메모리 및 그 제조 방법

Country Status (3)

Country Link
US (2) US11581327B2 (ko)
KR (1) KR101985590B1 (ko)
WO (1) WO2019022369A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220138082A (ko) * 2021-04-05 2022-10-12 한양대학교 산학협력단 강유전체 기반의 3차원 플래시 메모리의 제조 방법
WO2022215917A1 (ko) * 2021-04-05 2022-10-13 한양대학교 산학협력단 강유전체 기반의 3차원 플래시 메모리의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019074177A1 (ko) * 2017-10-11 2019-04-18 한양대학교 산학협력단 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
US20220139953A1 (en) * 2019-02-26 2022-05-05 Samsung Electronics Co., Ltd. Three-dimensional flash memory having improved degree of integration, and manufacturing method therefor
KR102210330B1 (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 멀티 스텝 프로그램 동작을 이용하는 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법
KR20230155323A (ko) 2022-05-03 2023-11-10 민동호 갈변을 이용한 제1모수, 제2모수의 혼합추출물을 함유하는 염모제 조성물

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090047614A (ko) * 2007-11-08 2009-05-13 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20140018544A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20160000703A (ko) * 2014-06-25 2016-01-05 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US20160141419A1 (en) * 2014-11-13 2016-05-19 SanDisk Technologies, Inc. Three dimensional nand device having reduced wafer bowing and method of making thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101527192B1 (ko) * 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
JP5395460B2 (ja) * 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP5269022B2 (ja) * 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US9093369B2 (en) * 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
KR102054181B1 (ko) * 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102193685B1 (ko) * 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US8996838B1 (en) * 2014-05-08 2015-03-31 Sandisk Technologies Inc. Structure variation detection for a memory having a three-dimensional memory configuration
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
JP6434877B2 (ja) * 2015-08-26 2018-12-05 東芝メモリ株式会社 半導体装置
KR20170028731A (ko) * 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR102356741B1 (ko) * 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090047614A (ko) * 2007-11-08 2009-05-13 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
KR20140018544A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20160000703A (ko) * 2014-06-25 2016-01-05 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US20160141419A1 (en) * 2014-11-13 2016-05-19 SanDisk Technologies, Inc. Three dimensional nand device having reduced wafer bowing and method of making thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220138082A (ko) * 2021-04-05 2022-10-12 한양대학교 산학협력단 강유전체 기반의 3차원 플래시 메모리의 제조 방법
WO2022215917A1 (ko) * 2021-04-05 2022-10-13 한양대학교 산학협력단 강유전체 기반의 3차원 플래시 메모리의 제조 방법
KR102617313B1 (ko) * 2021-04-05 2023-12-27 삼성전자주식회사 강유전체 기반의 3차원 플래시 메모리의 제조 방법

Also Published As

Publication number Publication date
KR101985590B1 (ko) 2019-06-03
US11581327B2 (en) 2023-02-14
KR20190012581A (ko) 2019-02-11
US20200286914A1 (en) 2020-09-10
US20230143256A1 (en) 2023-05-11

Similar Documents

Publication Publication Date Title
WO2019022369A1 (ko) 3차원 플래시 메모리 및 그 제조 방법
WO2019074177A1 (ko) 중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법
WO2020091307A1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
WO2020013386A1 (ko) 발광 장치 및 이를 구비한 표시 장치
WO2021261744A1 (ko) 백 게이트를 포함하는 3차원 플래시 메모리
WO2019208880A1 (ko) 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
WO2017074103A1 (en) Electro-luminescence display apparatus
WO2021045605A1 (ko) 표시 장치 및 그의 제조 방법
WO2020171323A1 (ko) 표시 장치 및 이의 제조 방법
WO2020017722A1 (ko) 표시 장치
WO2022065873A1 (ko) 표시 장치 및 그의 제조 방법
WO2019083338A1 (ko) 산화물 반도체 박막 트랜지스터 및 그 제조방법
WO2021040162A1 (ko) 발광 소자, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2022239957A1 (ko) 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법
WO2022059956A1 (ko) 백 게이트 구조를 기반으로 강유전체층을 이용하는 3차원 플래시 메모리
WO2020145568A1 (ko) 태양전지 제조 방법
WO2019231205A1 (ko) 벌크 소거 동작을 지원하는 3차원 플래시 메모리 소자 및 그 제조 방법
WO2021101242A1 (ko) 다층 채널 박막 트랜지스터 및 이의 제조방법
WO2020050491A1 (ko) 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
WO2021118182A1 (ko) 발광 소자 및 이를 포함하는 표시 장치
WO2020091165A1 (ko) 화소, 이를 포함한 표시 장치, 및 표시 장치의 제조 방법
WO2020149473A1 (ko) 표시 장치
WO2023075544A1 (ko) 3차원 플래시 메모리 및 그 제조 방법
WO2019245106A1 (ko) 셀 신뢰성 향상을 위한 수직 집적형 삼차원 플래시메모리 및 그 제조 방법
WO2022239956A1 (ko) 3차원 플래시 메모리의 동작 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18838248

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18838248

Country of ref document: EP

Kind code of ref document: A1