WO2020145502A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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WO2020145502A1
WO2020145502A1 PCT/KR2019/015604 KR2019015604W WO2020145502A1 WO 2020145502 A1 WO2020145502 A1 WO 2020145502A1 KR 2019015604 W KR2019015604 W KR 2019015604W WO 2020145502 A1 WO2020145502 A1 WO 2020145502A1
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pixel
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driving
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김선호
박주찬
이선희
김현
최종현
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Definitions

  • the present invention relates to a display device. More specifically, the present invention relates to a display device robust to external shock and a method for manufacturing the display device.
  • a display device may include a display element and electronic elements for controlling an electrical signal applied to the display element.
  • the electronic devices may include a transistor, a capacitor, and a plurality of wires.
  • One object of the present invention is to provide a display device that is resistant to external shock and can prevent the penetration of impurities.
  • Another object of the present invention is to provide a method for manufacturing the display device.
  • a display device includes a substrate including a first pixel area in which a first pixel is located and a second pixel area in which a second pixel is located, A metal layer disposed between the first pixel region and the second pixel region on the substrate, an inorganic insulating layer disposed on the metal layer and having a groove exposing at least a portion of the metal layer, and the groove of the inorganic insulating layer It may include an organic insulating layer filling.
  • the groove of the inorganic insulating layer may expose at least a portion of the upper surface of the metal layer, and the organic insulating layer may contact the upper surface of the metal layer.
  • the display device may further include a barrier layer disposed between the substrate and the metal layer.
  • each of the first pixel and the second pixel may include a lower gate electrode positioned on the same layer as the metal layer.
  • each of the first pixel and the second pixel may further include a driving transistor including a driving gate electrode, a driving source electrode, and a driving drain electrode, and the lower gate electrode is the driving transistor Can overlap with
  • the lower gate electrode may be electrically connected to the driving source electrode.
  • the display device may further include a driving voltage line for supplying a driving voltage to the driving transistor, and the lower gate electrode may be electrically connected to the driving voltage line.
  • the organic insulating layer may extend to the top surface of the inorganic insulating layer.
  • the second pixel area may be located in a first direction from the first pixel area, and the groove of the inorganic insulating layer may extend along a second direction crossing the first direction. have.
  • the display device may further include a first connection wire disposed on the organic insulating layer and extending in the first direction.
  • the first pixel and the second pixel may further include a first scan line and a second scan line disposed with the organic insulating layer interposed therebetween, and may further include the first scan line and the second pixel.
  • the second scan line may be connected by the first connection wire.
  • the elongation of the first connection wire may be greater than the elongation of the first scan line and the elongation of the second scan line.
  • a display device includes a substrate including a plurality of pixel regions, a metal layer disposed between the plurality of pixel regions on the substrate, and disposed on the metal layer , An inorganic insulating layer having a groove exposing at least a portion of the metal layer, and an organic insulating layer filling the groove of the inorganic insulating layer.
  • the organic insulating layer may surround at least a portion of the plurality of pixel areas.
  • the organic insulating layer may surround each of the plurality of pixel areas.
  • the display device may further include a first connection wiring disposed on the organic insulating layer and extending in a first direction across the plurality of pixel regions.
  • the display device may further include a second connection wire that is insulated from the first connection wire and extends along a second direction crossing the plurality of pixel areas and crossing the first direction. have.
  • a method of manufacturing a display device may include forming a metal layer between a first pixel region and a second pixel region on a substrate, and an inorganic insulating layer on the metal layer. It may include forming, forming a groove exposing at least a portion of the metal layer on the inorganic insulating layer, and forming an organic insulating layer filling the groove of the inorganic insulating layer.
  • the method of manufacturing the display device may further include forming a first lower gate electrode and a second lower gate electrode in the first pixel region and the second pixel region on the substrate, respectively.
  • the metal layer, the first lower gate electrode, and the second lower gate electrode may be formed substantially simultaneously.
  • the manufacturing method of the display device may further include forming a first driving transistor and a second driving transistor overlapping the first lower gate electrode and the second lower gate electrode, respectively.
  • the manufacturing method of the display device may further include forming a first connection wiring extending from the first pixel region to the second pixel region on the organic insulating layer.
  • the method of manufacturing the display device forms first and second scan lines positioned on the first pixel area and the second pixel area on the substrate with the organic insulating layer interposed therebetween.
  • the first scan line and the second scan line may be connected by the first connection wiring.
  • the metal layer is disposed under the groove of the inorganic insulating layer filled by the organic insulating layer, thereby preventing the thickness of the insulating layer and the substrate under the metal layer from decreasing. . Accordingly, impurities can be prevented from penetrating through the insulating layer and the substrate under the organic insulating layer.
  • a metal layer serving as an etch stop layer is formed under the groove of the inorganic insulating layer before forming the groove of the inorganic insulating layer filled by the organic insulating layer.
  • a metal layer can be formed substantially simultaneously on the same layer as the lower gate electrode of the driving transistor. Accordingly, an additional process for forming the metal layer can be omitted.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating the display device of FIG. 1.
  • FIG. 3 is a circuit diagram illustrating a pixel according to an exemplary embodiment of the present invention.
  • FIG. 4 is a layout view showing pixels adjacent to each other according to an embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of FIG. 4 taken along line XI-XI'.
  • FIG. 12 is a cross-sectional view of FIG. 4 taken along line XII-XII'.
  • 13, 14, 15, and 16 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention.
  • 17 is a circuit diagram illustrating a pixel according to another embodiment of the present invention.
  • 18 is a layout view showing pixels adjacent to each other according to another embodiment of the present invention.
  • FIG. 19 is a layout view showing components shown in FIG. 18 in each layer.
  • 20 and 21 are plan views illustrating a part of a display device according to other exemplary embodiments.
  • 22 and 23 are views illustrating a display device according to other exemplary embodiments of the present invention.
  • FIG. 24 is a plan view illustrating a display device according to another exemplary embodiment of the present invention.
  • FIG. 1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device may include a substrate 100 including a display area DA and a peripheral area PA outside the display area DA.
  • a plurality of pixels PX including a display element such as an organic light emitting diode (OLED) may be disposed in the display area DA.
  • Wirings for transmitting electrical signals applied to the display area DA may be disposed in the peripheral area PA.
  • a display device including an organic light emitting element as a display element will be described.
  • the present invention is not limited thereto, and may be applied to various types of display devices such as liquid crystal display devices and electrophoretic display devices.
  • FIG. 2 is a block diagram illustrating the display device of FIG. 1.
  • the display device includes a display unit 10 including a plurality of pixels PX, a scan driver 20, a data driver 30, and a light emission control driver 40. , And a control unit 50.
  • the display unit 10 is disposed on the display area, and is located at the intersection of the plurality of scan lines SL1 to SLn+1, the plurality of data lines DL1 to DLm, and the plurality of emission control lines EL1 to ELn. Accordingly, a plurality of pixels PXs arranged in a substantially matrix form may be included.
  • the scan lines SL1 to SLn+1 and the emission control lines EL1 to ELn may extend in the first direction DR1 which is the row direction, and the data lines DL1 to DLm and the driving voltage line ELVDDL may be in the column direction.
  • Phosphorus may extend in the second direction DR2.
  • Each pixel PX may be connected to three scan lines among the scan lines SL1 to SLn+1.
  • the scan driver 20 may transmit three scan signals to each pixel PX through scan lines SL1 to SLn+1. In other words, the scan driver 20 may sequentially supply scan signals to the scan lines SL2 to SLn, the previous scan lines SL1 to SLn-1, and the subsequent scan lines SL3 to SLn+1.
  • Each pixel PX may be connected to one data line among the data lines DL1 to DLm.
  • the data driver 30 may transmit a data signal to each pixel PX through the data lines DL1 to DLm.
  • the data signal may be supplied to the pixel PX selected by the scan signal whenever the scan signal is supplied to the scan lines SL2 to SLn.
  • Each pixel PX may be connected to one emission control line among the emission control lines EL1 to ELn.
  • the emission control driver 40 may transmit an emission control signal to each pixel PX through the emission control lines EL1 to ELn.
  • the emission control signal may control the emission time of the pixel PX.
  • the light emission control driver 40 may be omitted according to the internal structure of the pixel PX.
  • the controller 50 may convert a plurality of image signals IR, IG, and IB transmitted from the outside into a plurality of image data signals DR, DG, DB, and transmit them to the data driver 30.
  • the control unit 50 receives the vertical synchronization signal (Vsync), the horizontal synchronization signal (Hsync), and the clock signal (MCLK) of the scan driver 20, the data driver 30, and the light emission control driver 40 Control signals for controlling driving may be generated and transmitted to each.
  • the control unit 50 controls the scan driving control signal SCS controlling the scan driving unit 20, the data driving control signal DCS controlling the data driving unit 30, and the emission control driving unit 40.
  • a light emission driving control signal (ECS) may be generated and transmitted to each.
  • Each pixel PX may receive a driving voltage ELVDD and a common voltage ELVSS from external power sources.
  • the driving voltage ELVDD may be a predetermined high level voltage
  • the common voltage ELVSS may be a voltage lower than the driving voltage ELVDD or a ground voltage.
  • the driving voltage ELVDD may be supplied to each pixel PX through the driving voltage line ELVDDL.
  • the initialization voltage line IL may receive an initialization voltage VINT from an external power supply and supply it to each pixel PX.
  • Each pixel PX may emit light having a predetermined luminance by a driving current supplied to the light emitting device according to the data signal transmitted through the data lines DL1 to DLm.
  • FIG. 3 is a circuit diagram illustrating a pixel according to an exemplary embodiment of the present invention.
  • each pixel PX includes signal lines 121, 122, 123, and 151, a plurality of transistors T1, T2, T3, T4, T5, T6, and T7 connected to them, and a storage capacitor (Cst), an initialization voltage line 131, a driving voltage line 152, and an organic light emitting diode (OLED).
  • Cst storage capacitor
  • FIG. 3 illustrates a case where signal lines 121, 122, 123, and 151, an initialization voltage line 131, and a driving voltage line 152 are provided for each pixel PX, but the present invention is not limited thereto. .
  • at least one of the signal lines 121, 122, 123, and 151, and/or the initialization voltage line 131 may be shared by neighboring pixels.
  • Transistors T1, T2, T3, T4, T5, T6, and T7 include driving transistor T1, switching transistor T2, compensation transistor T3, first initialization transistor T4, and operation control transistor T5 , A light emitting control transistor T6 and a second initialization transistor T7.
  • the signal lines 121, 122, 123, and 151 are scan lines 121 for transmitting the scan signal Sn, previous scan signals Sn-1 to the first initialization transistor T4 and the second initialization transistor T7.
  • the driving voltage line 152 transmits the driving voltage ELVDD to the driving transistor T1, and the initialization voltage line 131 generates an initialization voltage VINT that initializes the anode of the driving transistor T1 and the organic light emitting diode OLED. Can transmit.
  • the driving gate electrode G1 of the driving transistor T1 may be connected to the first electrode Cst1 of the storage capacitor Cst, and the driving source electrode S1 of the driving transistor T1 may operate the operation control transistor T5.
  • the driving voltage line 152 may be connected to the driving voltage line 152, and the driving drain electrode D1 of the driving transistor T1 may be electrically connected to the anode of the organic light emitting diode OLED through the emission control transistor T6.
  • the driving transistor T1 may receive the data signal Dm according to the switching operation of the switching transistor T2 and supply the driving current IOLED to the organic light emitting diode OLED.
  • the driving transistor T1 may be a double gate type transistor including two gate electrodes.
  • the driving transistor T1 may include a driving gate electrode G1 and a lower gate electrode BG as gate electrodes.
  • the driving transistor T1 further includes the lower gate electrode BG, since the current transfer path of the driving transistor T1 is extended, charge mobility of the driving transistor T1 may increase.
  • the lower gate electrode BG may be electrically connected to the driving source electrode S1. In this case, the voltage of the driving source electrode S1 may be supplied to the lower gate electrode BG.
  • the switching gate electrode G2 of the switching transistor T2 may be connected to the scan line 121, the switching source electrode S2 of the switching transistor T2 may be connected to the data line 151, and the switching transistor T2
  • the switching drain electrode D2 of) is connected to the driving source electrode S1 of the driving transistor T1 and may be connected to the driving voltage line 152 via the operation control transistor T5.
  • the switching transistor T2 is turned on according to the scan signal Sn received through the scan line 121 to transfer the data signal Dm transferred to the data line 151 to the driving source electrode of the driving transistor T1 ( S1) may be performed.
  • the compensation gate electrode G3 of the compensation transistor T3 may be connected to the scan line 121, and the compensation source electrode S3 of the compensation transistor T3 is connected to the driving drain electrode D1 of the driving transistor T1. It can be connected to the anode of the organic light emitting device (OLED) via the light emission control transistor (T6), the compensation drain electrode (D3) of the compensation transistor (T3) is the first electrode (Cst1), the first of the storage capacitor (Cst) 1 may be connected to the first initialization drain electrode D4 of the initialization transistor T4 and the driving gate electrode G1 of the driving transistor T1.
  • the compensation transistor T3 is turned on according to the scan signal Sn received through the scan line 121 to electrically connect the driving gate electrode G1 and the driving drain electrode D1 of the driving transistor T1.
  • the driving transistor T1 can be diode-connected.
  • the first initialization gate electrode G4 of the first initialization transistor T4 may be connected to the previous scan line 122, and the first initialization drain electrode D4 of the first initialization transistor T4 may include a second initialization transistor ( The first initialization source electrode S4 of the first initialization transistor T4 may be connected to the second initialization drain electrode D7 of T7 and the initialization voltage line 131, and the first initialization source electrode S4 of the first initialization transistor T4 is the first electrode Cst1 of the storage capacitor Cst. ), the compensation drain electrode D3 of the compensation transistor T3, and the driving gate electrode G1 of the driving transistor T1.
  • the first initialization transistor T4 is turned on according to the previous scan signal Sn-1 received through the previous scan line 122 to set the initialization voltage VINT as the driving gate electrode G1 of the driving transistor T1. It is possible to perform an initialization operation for initializing the voltage of the driving gate electrode G1 of the driving transistor T1 by transferring the data to.
  • the operation control gate electrode G5 of the operation control transistor T5 may be connected to the emission control line 123, and the operation control source electrode S5 of the operation control transistor T5 may be connected to the driving voltage line 152, ,
  • the operation control drain electrode D5 of the operation control transistor T5 may be connected to the driving source electrode S1 of the driving transistor T1 and the switching drain electrode D2 of the switching transistor T2.
  • the emission control gate electrode G6 of the emission control transistor T6 may be connected to the emission control line 123, and the emission control source electrode S6 of the emission control transistor T6 may be a driving drain electrode of the driving transistor T1. (D1) and the compensation source electrode S3 of the compensation transistor T3, and the emission control drain electrode D6 of the emission control transistor T6 is the second initialization source electrode of the second initialization transistor T7 ( S7) and an organic light emitting diode (OLED).
  • the operation control transistor T5 and the light emission control transistor T6 may be simultaneously turned on according to the light emission control signal En received through the light emission control line 123, so that the driving voltage ELVDD is organic light emission.
  • the driving current IOLED may flow through the organic light emitting device OLED by being transferred to the device OLED.
  • the second initialization gate electrode G7 of the second initialization transistor T7 may be connected to the previous scan line 122, and the second initialization source electrode S7 of the second initialization transistor T7 may be a light emission control transistor T6.
  • the initialization source electrode S4 and the initialization voltage line 131 may be connected.
  • the second initialization transistor T7 may be turned on according to the previous scan signal Sn-1 received through the previous scan line 122 to initialize the anode of the organic light emitting diode OLED.
  • the present invention is not limited thereto.
  • the first initialization transistor T4 may be connected to the previous scan line 122 and driven according to the previous scan signal Sn-1
  • the second initialization transistor T7 may have a separate signal line (for example, For example, it may be connected to a scan line) and driven according to a signal transmitted to the signal line.
  • positions of the source electrodes S1 to S7 and the drain electrodes D1 to D7 of FIG. 3 may be changed depending on the type of transistor (p-type or n-type).
  • each pixel PX has a specific operation as follows.
  • the initialization transistor T4 may be turned on in response to the previous scan signal Sn-1, and the initialization voltage line ( The driving transistor T1 may be initialized by the initialization voltage VINT supplied from 131.
  • the switching transistor T2 and the compensation transistor T3 may be turned on in response to the scan signal Sn.
  • the driving transistor T1 is diode-connected by the turned-on compensation transistor T3 and can be biased forward.
  • the compensation voltage (Dm+Vth, Vth is (-) value) reduced by the threshold voltage Vth of the driving transistor T1 from the data signal Dm supplied from the data line 151 is the driving transistor T1. It may be applied to the driving gate electrode (G1).
  • a driving voltage ELVDD and a compensation voltage Dm+Vth are applied to both ends of the storage capacitor Cst, and charges corresponding to a voltage difference between the ends of the storage capacitor Cst may be stored.
  • the operation control transistor T5 and the light emission control transistor T6 may be turned on by the light emission control signal En supplied from the light emission control line 123.
  • a driving current IOLED according to a voltage difference between the voltage of the gate electrode G1 of the driving transistor T1 and the driving voltage ELVDD is generated, and the driving current IOLED is an organic light emitting device through the emission control transistor T6. (OLED).
  • FIG. 4 is a layout view showing pixels adjacent to each other according to an embodiment of the present invention.
  • 5, 6, 7, 7, 8, 9, and 10 are layout views illustrating components illustrated in FIG. 4 in layers.
  • 11 is a cross-sectional view of FIG. 4 taken along line XI-XI'.
  • 12 is a cross-sectional view of FIG. 4 taken along line XII-XII'.
  • a display device exposes at least a portion of the metal layer ML and the metal layer ML disposed between the plurality of pixel areas PXA1, PXA2, and PXA3. It may include an inorganic insulating layer 110 having a groove (GR), and an organic insulating layer 160 filling the groove (GR) of the inorganic insulating layer 110.
  • the first connection wiring 140 is disposed on the organic insulating layer 160 and extends along the first direction DR1 and is insulated from the first connection wiring 140 and extends along the second direction DR2.
  • the second connection wiring 150 may be included.
  • the (114) may be collectively referred to as an inorganic insulating layer 110.
  • the inorganic insulating layer 110 may have a groove GR between pixel regions adjacent to each other.
  • the inorganic insulating layer 110 has a groove GR.
  • the buffer layer 111, the first insulating layer 112, the second insulating layer 113, and the third insulating layer 114 are openings 111a, 112a, 113a, and 114a between pixel regions adjacent to each other. ).
  • the inorganic insulating layer 110 including the buffer layer 111, the first insulating layer 112, the second insulating layer 113, and the third insulating layer 114 is adjacent to each other pixel areas PXA1 and PXA2 , PXA3) can be understood to have a groove (GR) between.
  • the groove GR may mean a trench formed in the inorganic insulating layer 110.
  • the width of the groove GR of the inorganic insulating layer 110 may be several ⁇ m.
  • the width of the groove GR of the inorganic insulating layer 110 may be about 5 ⁇ m to about 10 ⁇ m.
  • the organic insulating layer 160 may be filled in the groove GR of the inorganic insulating layer 110. Between the pixel regions PXA1, PXA2, and PXA3 on which the organic insulating layer 160 is located, the first connecting wire 140 and the second connecting wiring 150 may be positioned on the organic insulating layer 160. have. The detailed description of the organic insulating layer 160 will be described later.
  • the groove GR of the inorganic insulating layer 110 and the organic insulating layer 160 may be positioned at least partially between the pixel regions PXA1, PXA2, and PXA3.
  • the groove GR of the inorganic insulating layer 110 and the organic insulating layer 160 may be disposed surrounding each of the pixel areas PXA1, PXA2, and PXA3.
  • the organic insulating layer 160 may be disposed to surround the periphery of the first pixel PX1 and the periphery of the second pixel PX2.
  • the present invention is not limited to this.
  • the groove GR of the inorganic insulating layer 110 and the organic insulating layer 160 do not surround the pixel regions PXA1, PXA2, and PXA3, and the pixel regions PXA1, PXA2, and PXA3 It may be formed to extend in the second direction (DR2) between.
  • the groove GR of the inorganic insulating layer 110 and the organic insulating layer 160 may be formed to extend in the first direction DR1 between the pixel regions PXA1, PXA2, and PXA3.
  • the groove GR of the inorganic insulating layer 110 and the organic insulating layer 160 may minimize the influence of the display device due to external impact. Since the inorganic insulating layer 110 has a higher hardness than the organic insulating layer 160, the possibility of cracking in the inorganic insulating layer 110 due to external impact may be relatively high, and the inorganic insulating layer 110 may have cracks. When it occurs, cracks may also occur in signal lines disposed inside or above the inorganic insulating layer 110, and thus defects such as disconnection may occur.
  • the inorganic insulating layer 110 may have a groove GR between the plurality of pixel areas PXA1, PXA2, and PXA3, and the groove ( As the organic insulating layer 160 fills GR), even if there is an external impact, the possibility of crack propagation may decrease.
  • the first connection wiring disposed on the organic insulating layer 160 is absorbed by the organic insulating layer 160 by the stress caused by external impact. It is possible to effectively reduce the concentration of stress in the 140 and the second connection wiring 150.
  • a metal layer ML may be disposed under the organic insulating layer 160 filling the groove GR of the inorganic insulating layer 110.
  • etching is performed.
  • the depth of the groove GR may not be constant.
  • the thickness of the inorganic insulating layers and the substrate 100 positioned under the groove GR may be reduced to a predetermined thickness or less, and accordingly, Impurities such as moisture and oxygen from the outside can be easily introduced through the inorganic insulating layers and the substrate 100 at the bottom of the groove GR having a relatively thin thickness.
  • the metal layer ML may be formed between the pixel regions PXA1, PXA2, and PXA3 before forming the groove GR of the inorganic insulating layer 110, and the inorganic insulating layer may be formed.
  • the metal layer ML may serve as an etch stop layer. Accordingly, the depth of the groove GR of the inorganic insulating layer 110 by the metal layer ML may not increase beyond a predetermined depth, and the lower portion of the groove GR for blocking the inflow of impurities from the outside The thickness of the inorganic insulating layers and the substrate 100 may be secured.
  • first connection wire 140 and the second connection wire 150 are disposed on the organic insulating layer 160 to connect a plurality of pixels PX1, PX2, and PX3 to each other.
  • the first connecting wire 140 and the second connecting wire 150 may be positioned on the inorganic insulating layer 110 where the organic insulating layer 160 does not exist.
  • the first connection wire 140 and the second connection wire 150 may function as wires that transmit electrical signals to the pixels PX1, PX2, and PX3.
  • the first connection wiring 140 and the second connection wiring 150 can connect the pixels PX1, PX2, and PX3 to each other, the first connection wiring 140 and the second connection wiring 150 may extend relatively long compared to other wirings. Accordingly, a possibility that stress is applied to the first connection wiring 140 and the second connection wiring 150 may be high.
  • the first connection wiring 140 and the second connection wiring 150 may contain a material having a high elongation, cracks or breaks in the first connection wiring 140 and the second connection wiring 150 may occur. Defects may not occur.
  • the first connection wiring 140 and the second connection wiring 150 may include aluminum (Al).
  • the first connection wiring 140 and the second connection wiring 150 may have a multi-layer structure, if necessary.
  • the first connection wiring 140 and the second connection wiring 150 may have a stacked structure of Ti/Al/Ti.
  • the elongation of the first connection wiring 140 and the elongation of the second connection wiring 150 may be greater than the elongation of the wirings disposed under them.
  • FIGS. 5 to 10 illustrate arrangements of semiconductor layers, wirings, and electrodes located on the same layer, and an insulating layer may be interposed between the layers shown in FIGS. 5 to 10.
  • a buffer layer 111 may be interposed between the layer illustrated in FIG. 5 and the layer illustrated in FIG. 6, and the first insulating layer 112 may be interposed between the layer illustrated in FIG. 6 and the layer illustrated in FIG. 7.
  • May be interposed and a second insulating layer 113 may be interposed between the layer illustrated in FIG. 7 and the layer illustrated in FIG. 8, and between the layer illustrated in FIG. 8 and the layer illustrated in FIG. 9.
  • the third insulating layer 114 may be interposed, and the fourth insulating layer 115 may be interposed between the layer illustrated in FIG. 9 and the layer illustrated in FIG. 10.
  • the layers shown in FIGS. 5 to 10 may be electrically connected to each other through contact holes defined in at least some of the aforementioned insulating layers.
  • the metal layer ML and the lower gate electrode BG are disposed on the same layer and may include the same material.
  • the metal layer ML and the lower gate electrode BG may include molybdenum (Mo), copper (Cu), titanium (Ti), or the like, and may be formed of a single layer or multiple layers.
  • the metal layer ML and the lower gate electrode BG may be disposed on the barrier layer 101 disposed on the substrate 100.
  • the substrate 100 may include glass, metal, or plastic.
  • the substrate 100 may include a material having flexible or bendable characteristics.
  • the substrate 100 is polyethersulfone (PES), polyacrylate (PAR), polyether imide (PEI), polyethylene naphthalate (PEN), polyethylene terephthal Polymer resins such as raid (PET), polyphenylene sulfide (PPS), polyarylate, polyimide (PI), polycarbonate (PC), or cellulose acetate propionate (CAP).
  • the substrate 100 may have a single-layer or multi-layer structure of the materials, and in the case of a multi-layer structure, may further include an inorganic layer. In one embodiment, the substrate 100 may have an organic/inorganic/organic structure.
  • the substrate 100 may include a plurality of pixel areas PXA1, PXA2, and PXA3 on which the pixels PX1, PX2, and PX3 are located, respectively.
  • the pixel areas PXA1, PXA2, and PXA3 include a first pixel area PXA1 in which a first pixel PX1 is located, a second pixel area PXA2 in which a second pixel PX2 is located, and The third pixel area PXA3 on which the third pixel PX3 is positioned may be included on the upper portion.
  • the first to third pixel areas PXA1, PXA2, and PXA3 may be spaced apart from each other.
  • the second pixel area PX2 may be located in the first direction DR1 from the first pixel area PX1
  • the third pixel area PXA3 may be located in the second direction DR2 from the first pixel area PX1.
  • the barrier layer 101 may serve to prevent or minimize the penetration of impurities from the substrate 100 to the top.
  • the barrier layer 101 may include inorganic materials such as silicon oxide, silicon nitride, and silicon oxynitride, and may be formed of a single layer or multi-layer structure.
  • the metal layer ML may be disposed between the pixel regions PXA1, PXA2, and PXA3. In one embodiment, the metal layer ML may surround each of the pixel areas PXA1, PXA2, and PXA3. In other words, the metal layer ML may surround one pixel area.
  • the lower gate electrode BG is an island type and may be disposed in each of the pixel regions PXA1, PXA2, and PXA3.
  • the lower gate electrode BG of each of the pixels may be formed separately from each other.
  • the lower gate electrode BG of the first pixel PX1 may be formed to be spaced apart from the lower gate electrode BG of the second pixel PX2.
  • the buffer layer 111 may be disposed on the metal layer ML and the lower gate electrode BG.
  • the buffer layer 111 may include an inorganic material including oxide or nitride.
  • the buffer layer 111 may serve to increase the smoothness of the top surface of the substrate 100, and may include inorganic materials such as silicon oxide, silicon nitride, and silicon oxynitride.
  • the semiconductor layers AS1 to AS7 of the light emission control transistor T6 and the second initialization transistor T7 may be disposed.
  • the semiconductor layers AS1 to AS7 may be disposed on the same layer and may include the same material.
  • the semiconductor layers AS1 to AS7 may be formed of polycrystalline silicon.
  • the semiconductor layer AS4 the operation control semiconductor layer AS5 of the operation control transistor T5, the light emission control semiconductor layer AS6 of the light emission control transistor T6, and the second initialization semiconductor layer of the second initialization transistor T7 (AS7) are connected to each other and can be bent in various shapes.
  • Each of the semiconductor layers AS1 to AS7 may include a channel region, source regions and drain regions on both sides of the channel region.
  • the source region and the drain region may be doped with impurities, and the impurities may include N-type impurities or P-type impurities.
  • the source region and the drain region correspond to a source electrode and a drain electrode, respectively.
  • the terms source region and drain region are used instead of the source electrode or the drain electrode.
  • the driving semiconductor layer AS1 may include a driving channel region A1, driving source regions S1 and driving drain regions D1 on both sides of the driving channel region A1.
  • the driving semiconductor layer AS1 may have a curved shape, and the driving channel region A1 may be formed longer than the other channel regions A2 to A7.
  • the driving semiconductor layer AS1 has a shape that is bent multiple times, such as ⁇ or S, a long channel length can be formed in a narrow space. Since the driving channel region A1 is formed to be long, the driving range of the gate voltage applied to the driving gate electrode G1 is widened to more precisely control the gradation of light emitted from the organic light emitting diode OLED. And the display quality can be improved.
  • the driving semiconductor layer AS1 may overlap the lower gate electrode BG.
  • the driving channel region A1 of the driving semiconductor layer AS1 may overlap the lower gate electrode BG, and the lower gate electrode BG may function as a gate electrode of the driving transistor T1. have.
  • the switching semiconductor layer AS2 may include a switching channel region A2, a switching source region S2 on both sides of the switching channel region A2, and a switching drain region D2.
  • the switching drain region D2 may be connected to the driving source region S1.
  • the compensation semiconductor layer AS3 may include compensation channel regions A3a and A3c, compensation source regions S3 and compensation drain regions D3 on both sides of the compensation channel regions A3a and A3c.
  • the compensation transistor T3 is a dual transistor, and the compensation semiconductor layer AS3 may include two compensation channel regions A3a and A3c, and the region A3b between the compensation channel regions A3a and A3c is an impurity. As a doped region, it may be a source region of one of the dual transistors and a drain region of the other.
  • the first initialization semiconductor layer AS4 includes first initialization channel regions A4a and A4c, first initialization source regions S4 and first initialization drain regions D4 on both sides of the first initialization channel regions A4a and A4c. ).
  • the first initialization transistor T4 is a dual transistor, and the first initialization semiconductor layer AS4 may include two first initialization channel regions A4a and A4c, and the first initialization channel regions A4a and A4c.
  • the region A4b is a region doped with impurities, and may be a source region of one of the dual transistors and a drain region of the other.
  • the operation control semiconductor layer AS5 may include an operation control channel region A5, an operation control source region S5 on both sides of the operation control channel region A5, and an operation control drain region D5.
  • the operation control drain region D5 may be connected to the driving source region S1.
  • the emission control semiconductor layer AS6 may include an emission control channel region A6, emission control source regions S6 and emission control drain regions D6 on both sides of the emission control channel region A6.
  • the emission control source region S6 may be connected to the driving drain region D1.
  • the second initialization semiconductor layer AS7 may include a second initialization channel region A7, a second initialization source region S7 and a second initialization drain region D7 on both sides of the second initialization channel region A7. Can.
  • the first insulating layer 112 may be disposed on the semiconductor layers AS1 to AS7.
  • the first insulating layer 112 may include an inorganic material including oxide or nitride.
  • the first insulating layer 112 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, and the like.
  • the semiconductor layers AS1 to AS7 of each pixel may be formed separately from each other.
  • the semiconductor layers AS1 to AS7 of the first pixel PX1 may be formed to be spaced apart from the semiconductor layers AS1 to AS7 of the second pixel PX2.
  • a scan line 121, a previous scan line 122, a light emission control line 123, and a driving gate electrode G1 are disposed on the first insulating layer 112.
  • the scan line 121, the previous scan line 122, the emission control line 123, and the driving gate electrode G1 may be disposed on the same layer and may include the same material.
  • the scan line 121, the previous scan line 122, the emission control line 123, and the driving gate electrode G1 may include molybdenum (Mo), copper (Cu), titanium (Ti), or the like. And may be of a single layer or multiple layers.
  • the driving gate electrode G1 is an island type and may overlap the driving channel region A1 of the driving semiconductor layer AS1.
  • the driving gate electrode G1 may function not only as a gate electrode of the driving transistor T1 but also as a first electrode C1 of the storage capacitor Cst.
  • the scan line 121, the previous scan line 122, or a portion of the emission control line 123 or a protruding portion may correspond to the gate electrode of the transistors T2 to T7.
  • Areas overlapping the switching channel regions A2 and the compensation channel regions A3a and A3c among the scan lines 121 may correspond to the switching gate electrodes G2 and the compensation gate electrodes G3a and G3b, respectively. Areas overlapping the first initialization channel regions A4a and A4c and the second initialization channel regions A7 among the previous scan lines 122 are respectively the first initialization gate electrodes G4a and G4b and the second initialization gate electrodes G7. ).
  • the regions of the emission control line 123 overlapping the operation control channel region A5 and the emission control channel region A6 may correspond to the operation control gate electrode G5 and the emission control gate electrode G6, respectively.
  • the compensation gate electrodes G3a and G3b are dual gate electrodes including the first compensation gate electrode G3a and the second compensation gate electrode G3b, and serve to prevent or reduce generation of leakage current. Can.
  • the scan line 121, the previous scan line 122, the emission control line 123, and the driving gate electrode G1 of each of the pixels may be formed separately from each other.
  • the scan line 121 of the first pixel PX1 the previous scan line 122, the emission control line 123, and the driving gate electrode G1 are the scan lines 121 of the second pixel PX2.
  • the previous scan line 122, the emission control line 123, and the driving gate electrode G1 may be spaced apart from each other.
  • the scan line 121 of the first pixel PX1, the previous scan line 122, and the emission control line 123 are the second pixel PX2 by the first connection wiring 140 disposed on another layer.
  • the scan line 121, the previous scan line 122, and the emission control line 123 may be respectively connected.
  • a second insulating layer 113 may be disposed on the scan line 121, the previous scan line 122, the emission control line 123, and the driving gate electrode G1.
  • the second insulating layer 113 may include an inorganic material including oxide or nitride.
  • the second insulating layer 113 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, and the like.
  • the second electrode C2 and the initialization voltage line 131 of the storage capacitor Cst may be disposed on the second insulating layer 113.
  • the second electrode C2 of the storage capacitor Cst and the initialization voltage line 131 may be disposed on the same layer, and may include the same material.
  • the second electrode C2 and the initialization voltage line 131 of the storage capacitor Cst may include a conductive material including molybdenum (Mo), copper (Cu), titanium (Ti), etc., and a single layer Or it may be made of multiple layers.
  • the second electrode C2 and the initialization voltage line 131 of the storage capacitor Cst of each pixel may be formed separately from each other.
  • the second electrode C2 of the storage capacitor Cst of the first pixel PX1 and the second electrode C2 of the storage capacitor Cst of the second pixel PX2 may be spaced apart from each other.
  • the initialization voltage line 131 of the first pixel PX1 and the initialization voltage line 131 of the second pixel PX2 may be spaced apart from each other.
  • a third insulating layer 114 may be disposed on the second electrode C2 of the storage capacitor Cst and the initialization voltage line 131.
  • the third insulating layer 114 may include an inorganic material including oxide or nitride.
  • the third insulating layer 114 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, and the like.
  • a first connection wire 140 extending in a first direction DR1 may be disposed on the third insulating layer 114.
  • the first connection wiring 140 includes the emission control connection line 141, the mesh connection line 142, the scan connection line 143, the previous scan connection line 144, the initialization voltage connection line 145, and the first node connection line 146. It can contain.
  • the emission control connecting line 141 is formed of the emission control line 123 of the first pixel PX1 through the contact holes CNT1a and CNT1b formed through the third insulation layer 114 and the second insulation layer 113.
  • the emission control line 123 of the two pixels PX2 may be connected.
  • the emission control connection line 141 may overlap the emission control line 123 of the first pixel PX1 and the emission control line 123 of the second pixel PX2 and extend along the first direction DR1.
  • the mesh connection line 142 is formed through the third insulating layer 114 through the contact holes CNT3a and CNT2b, the second electrode C2 of the first pixel PX1 and the second electrode of the second pixel PX2. (C2) can be connected. Since the second electrode C2 of the storage capacitor Cst is connected to the driving voltage line 152 and receives the driving voltage, the mesh connecting line 142 is driven across a plurality of pixels arranged in the first direction DR1. It can serve to transmit voltage.
  • a driving voltage line having a mesh structure may be formed without securing a space for arranging a separate driving voltage line extending in the first direction by the mesh connection line 142. Accordingly, since the space of the storage capacitor Cst can be further secured, a high-quality display device can be implemented.
  • the scan connection line 143 includes the scan line 121 and the second pixel of the first pixel PX1 through the contact holes CNT4a and CNT4b formed through the third insulating layer 114 and the second insulating layer 113.
  • the scan line 121 of (PX2) can be connected.
  • the scan connection line 143 may overlap the scan line 121 of the first pixel PX1 and the scan line 121 of the second pixel PX2 and extend in the first direction DR1.
  • the previous scan connection line 144 is formed with the previous scan line 122 of the first pixel PX1 through contact holes CNT5a and CNT5b formed through the third insulating layer 114 and the second insulating layer 113.
  • the previous scan line 122 of the two pixels PX2 may be connected.
  • the previous scan connection line 144 may extend in the first direction DR1 while overlapping the previous scan line 122 of the first pixel PX1 and the previous scan line 122 of the second pixel PX2.
  • the initialization voltage connection line 145 is an initialization voltage line 131 of the first pixel PX1 and an initialization voltage line of the second pixel PX2 through contact holes CNT6a and CNT6b formed through the third insulating layer 114. 131).
  • the initialization voltage connection line 145 may extend in the first direction DR1 while overlapping the initialization voltage line 131 of the first pixel PX1 and the initialization voltage line 131 of the second pixel PX2.
  • the first node connection line 146 may connect the lower gate electrode BG and the driving source region S1 of the driving transistor T1 through the contact holes CNTa and CNTb.
  • the first node connection line 146 is a lower gate electrode through a contact hole CNTa passing through the third insulating layer 114, the second insulating layer 113, the first insulating layer 112, and the buffer layer 111. (BG) and may be connected to the driving source region S1 through the third insulating layer 114, the second insulating layer 113, and the contact hole CNTb passing through the first insulating layer 112. Can.
  • the emission control connection line 141, the mesh connection line 142, the scan connection line 143, the previous scan connection line 144, and the initialization voltage connection line 145 are from the first pixel area PXA1 to the second pixel area PXA2. As extended, the first pixel PX1 and the second pixel PX2 may be connected.
  • the emission control connection line 141, the mesh connection line 142, the scan connection line 143, the previous scan connection line 144, and the initialization voltage connection line 145 may connect a plurality of pixels arranged in the first direction DR1. .
  • the semiconductor layers AS1 to AS7 disposed under the first connection wiring 140, the signal lines 121, 122, 123, the initialization voltage line 131, and the first electrode C1 of the storage capacitor ) And the second electrode C2 may be formed separately for each pixel. Accordingly, stress generated in one pixel can be prevented from propagating to another pixel. Meanwhile, the first connection wire 140 may be formed of a material having a high elongation, and accordingly, defects due to stress may be minimized.
  • the emission control connection line 141, the mesh connection line 142, the scan connection line 143, the previous scan connection line 144, and the initialization voltage connection line 145 are the first pixel PX1 and the second pixel PX2. Since the first pixel PX1 and the second pixel PX2 are connected while passing the upper portion of the organic insulating layer 160 interposed therebetween, it can serve to supply electrical signals to a plurality of pixels.
  • the fourth insulating layer 115 and the fourth insulating layer 115 having an opening 115a between pixels are disposed on the first connection wiring 140 and the opening 115a of the fourth insulating layer 115 is disposed.
  • the filling fifth insulating layer 116 may be disposed.
  • the fourth insulating layer 115 may include an inorganic material including oxide or nitride.
  • the fourth insulating layer 115 may include silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, titanium oxide, tantalum oxide, hafnium oxide, zinc oxide, and the like
  • the fifth insulating layer 116 Silver may include organic materials such as acrylic, benzocyclobutene (BCB), polyimide (PI), and hexamethyldisiloxane (HMDSO).
  • BCB benzocyclobutene
  • PI polyimide
  • HMDSO hexamethyldisiloxane
  • a second connection wire 150 extending in the second direction DR2 may be disposed on the fifth insulating layer 116.
  • the second connection wiring 150 may be insulated by the first connection wiring 140 and the fourth insulating layer 115 and the fifth insulating layer 116.
  • the second connection wiring 150 may include a data line 151, a driving voltage line 152, a second node connection line 153, a third node connection line 154, and an intermediate connection line 155.
  • the data line 151, the driving voltage line 152, the second node connection line 153, the third node connection line 154, and the intermediate connection line 155 may be disposed on the same layer and may include the same material. .
  • the data line 151, the driving voltage line 152, the second node connection line 153, the third node connection line 154, and the intermediate connection line 155 may be formed of a conductive material having high elongation.
  • the data line 151, the driving voltage line 152, the second node connection line 153, the third node connection line 154, and the intermediate connection line 155 may include aluminum (Al).
  • the data line 151, the driving voltage line 152, the second node connection line 153, the third node connection line 154, and the intermediate connection line 155 have a multilayer structure of Ti/Al/Ti. It can be done.
  • the data line 151 contacts through the fifth insulating layer 116, the fourth insulating layer 115, the third insulating layer 114, the second insulating layer 113, and the first insulating layer 112.
  • the switching source region S2 of the switching transistor T2 may be connected to the hole CNT7.
  • the data line 151 may connect a plurality of pixels arranged in the second direction DR2, for example, the first pixel PX1 and the third pixel PX3.
  • the driving voltage line 152 contacts through the fifth insulating layer 116, the fourth insulating layer 115, the third insulating layer 114, the second insulating layer 113, and the first insulating layer 112.
  • the operation control source region S5 of the operation control transistor T5 may be connected to the hole CNT8.
  • the driving voltage line 152 is the second insulating layer 116, the fourth insulating layer 115, and the third insulating layer 114 through the contact hole (CNT9) through the storage capacitor (Cst) of the second It can be connected to the electrode (C2).
  • the driving voltage line 152 may connect a plurality of pixels arranged in the second direction DR2, for example, the first pixel PX1 and the third pixel PX3.
  • the second node connection line 153 may transmit an initialization voltage VINT that initializes the driving transistor T1 and the pixel electrode 210.
  • the second node connection line 153 penetrates through the fifth insulating layer 116, the fourth insulating layer 115, the third insulating layer 114, the second insulating layer 113, and the first insulating layer 112. It can be connected to the first and second initialization transistors (T4, T7) through the contact hole (CNT10), the fifth insulating layer 116, the fourth insulating layer 115, and the third insulating layer 114 It may be connected to the initialization voltage line 131 through a contact hole (CNT11) passing through.
  • the third node connection line 154 may connect the driving gate electrode G1 and the compensation drain region D3 of the compensation transistor T3 through the contact holes CNT12 and CNT13.
  • the island type driving gate electrode G1 may be electrically connected to the compensation transistor T3 by the third node connection line 154.
  • the intermediate connection line 155 is a contact penetrating through the fifth insulating layer 116, the fourth insulating layer 115, the third insulating layer 114, the second insulating layer 113, and the first insulating layer 112.
  • the second initialization source region S7 of the second initialization transistor T7 may be connected to the hole CNT14.
  • the intermediate connection line 155 is a contact penetrating through the fifth insulating layer 116, the fourth insulating layer 115, the third insulating layer 114, the second insulating layer 113, and the first insulating layer 112.
  • the emission control drain region D6 of the emission control transistor T6 may be connected to the hole CNT15.
  • the data line 151, the driving voltage line 152, and the intermediate connection line 155 are between pixels neighboring in the second direction DR2, for example, the first pixel PX1 and the third pixel PX3. Neighboring pixels may be connected in the second direction DR2 while passing through the organic insulating layer 160.
  • the planarization layer 117 may be disposed on the second connection wiring 150.
  • the planarization layer 117 may include organic materials such as acrylic, benzocyclobutene (BCB), polyimide (PI), and hexamethyldisiloxane (HMDSO).
  • the planarization layer 117 may serve to substantially planarize the upper portions of the transistors T1 to T7.
  • the planarization layer 117 may be provided in a single layer or multiple layers.
  • the organic insulating layer 160 may be disposed between the first pixel PX1 and the second pixel PX2 while filling at least a portion of the groove GR of the inorganic insulating layer 110.
  • the organic insulating layer 160 may not completely fill the groove GR.
  • the organic insulating layer 160 may not be filled in a part of the groove GR.
  • the organic insulating layer 160 may be formed to extend to the upper surface of the inorganic insulating layer 110.
  • the upper surface of the organic insulating layer 160 may be provided in a convex shape. In other words, the highest height h of the organic insulating layer 160 may be greater than the depth d of the groove GR.
  • the angle between the upper surface of the organic insulating layer 160 and the upper surface of the inorganic insulating layer 110 may be less than about 45 degrees. If the slope of the boundary between the upper surface of the inorganic insulating layer 110 and the upper surface of the organic insulating layer 160 is not gentle, the conductive material is patterned in the process of forming the first connection wiring 140 by patterning the conductive layer. It can remain without being removed from the boundary. In this case, a short circuit may occur between the remaining conductive material and other conductive layers. Therefore, it may be desirable to form the upper surface of the organic insulating layer 160 to have a gentle slope with respect to the upper surface of the inorganic insulating layer 110.
  • the organic insulating layer 160 is acrylic, methacrylic, polyester, polyethylene, polypropylene, polyethylene terephthalate, polyethylene naphthalate, polycarbonate, polyimide, polyethylene sulfonate, polyoxymethylene, polyarylate, hexamethyldisiloxane And the like.
  • the organic insulating layer 160 is disposed in the groove GR of the inorganic insulating layer between the first pixel PX1 and the second pixel PX2, so that the first pixel PX1 is located under the first connection wire 140. And the second pixel PX2 may be separated. Accordingly, it is possible to prevent stress or cracks from propagating from the first pixel PX1 to the second pixel PX2.
  • An organic light emitting device including a pixel electrode 310, a counter electrode 330, and an intermediate layer 320 including an emission layer may be disposed on the planarization layer 117.
  • the pixel electrode 310 is connected to the intermediate connection line 155 through a contact hole defined in the planarization layer 117 and is connected to the emission control drain region D6 of the emission control transistor T6 by the intermediate connection line 155. Can.
  • a pixel defining layer 118 may be disposed on the planarization layer 117.
  • the pixel defining layer 118 may serve to define a pixel by having an opening corresponding to each pixel, that is, an opening exposing at least a central portion of the pixel electrode 310.
  • the pixel defining layer 118 increases the distance between the edge of the pixel electrode 310 and the counter electrode 330 above the pixel electrode 310, thereby causing arc or the like at the edge of the pixel electrode 310. Can be prevented.
  • the pixel defining layer 118 may be formed of an organic material such as polyimide or hexamethyldisiloxane (HMDSO).
  • the intermediate layer 320 of the organic light emitting diode (OLED) may include a low molecular weight material or a high molecular weight material.
  • CuPc copper phthalocyanine
  • NPB N,N-di(naphthalene-1-yl)-N,N'-diphenyl-benzidine
  • NPB tris-8-hydroxyquinoline aluminum
  • the intermediate layer 320 may have a structure including a hole transport layer (HTL) and a light emitting layer (EML).
  • the hole transport layer (HTL) may include PEDOT
  • the light emitting layer may include polymer materials such as PPV (Poly-Phenylenevinylene)-based and Polyfluorene-based.
  • the intermediate layer 320 may include an integral layer over the plurality of pixel electrodes 310, or may include a layer patterned to correspond to each of the plurality of pixel electrodes 310.
  • the counter electrode 330 is disposed on the display area DA, and may be disposed to cover the display area DA as illustrated in FIG. 11. In other words, the counter electrode 330 may be integrally formed with respect to the plurality of organic light emitting devices OLED to correspond to the plurality of pixel electrodes 310.
  • the pixel electrode 310 and the counter electrode 330 may be anodes and cathodes of the organic light emitting device (OLED), respectively.
  • OLED organic light emitting device
  • embodiments of the present invention are not limited thereto, and in other embodiments, the pixel electrode 310 and the counter electrode 330 may be cathodes and anodes of the organic light emitting device OLED, respectively.
  • the encapsulation layer 400 may cover the organic light emitting diode (OLED) and protect it.
  • the encapsulation layer 400 covers the display area DA and may extend to the outside of the display area DA.
  • the encapsulation layer 400 may include a first inorganic encapsulation layer 410, an organic encapsulation layer 420, and a second inorganic encapsulation layer 430.
  • the first inorganic encapsulation layer 410 may cover the counter electrode 330, ceramic, metal oxide, metal nitride, metal carbide, metal oxynitride, indium oxide, tin oxide, indium tin oxide (ITO), silicon oxide, Silicon nitride and/or silicon oxynitride. If necessary, other layers, such as a capping layer, may be interposed between the first inorganic encapsulation layer 410 and the counter electrode 330. Since the first inorganic encapsulation layer 410 is formed along the structure underneath, the top surface of the first inorganic encapsulation layer 410 may not be flat.
  • the organic encapsulation layer 420 may cover the first inorganic encapsulation layer 410, and unlike the first inorganic encapsulation layer 410, its upper surface may be substantially flat. Specifically, the upper surface of the organic encapsulation layer 420 may be substantially flat in a portion corresponding to the display area DA.
  • the organic encapsulation layer 420 is acrylic, methacrylic, polyester, polyethylene, polypropylene, polyethylene terephthalate, polyethylene naphthalate, polycarbonate, polyimide, polyethylene sulfonate, polyoxymethylene , Polyarylate, and hexamethyldisiloxane.
  • the second inorganic encapsulation layer 430 may cover the organic encapsulation layer 420, and may include ceramic, metal oxide, metal nitride, metal carbide, metal oxynitride, indium oxide, tin oxide, indium tin oxide (ITO), and silicon oxide , Silicon nitride and/or silicon oxynitride.
  • the encapsulation layer 400 has a multilayer structure including the first inorganic encapsulation layer 410, the organic encapsulation layer 420, and the second inorganic encapsulation layer 430, the encapsulation layer 400 Even if a crack occurs, the crack may not be connected between the first inorganic encapsulation layer 410 and the organic encapsulation layer 420 or between the organic encapsulation layer 420 and the second inorganic encapsulation layer 430. Accordingly, a path through which moisture or oxygen from the outside penetrates the display area DA can be prevented or minimized.
  • one end of the intermediate connection line 155 has a fifth insulating layer 115, a fourth insulating layer 115, a third insulating layer 114, a second insulating layer 113, and a first insulating
  • the second initialization source region S7 of the second initialization transistor T7 of the first pixel PX1 may be connected through the contact hole CNT14 passing through the layer 112.
  • the other end of the intermediate connection line 155 is a contact hole (CNT15) penetrating through the fourth insulating layer 115, the third insulating layer 114, the second insulating layer 113, and the first insulating layer 112. Through this, the emission control drain region D6 of the emission control transistor T6 of the third pixel PX3 may be connected.
  • the intermediate connection line 155 passes over the organic insulating layer 160 disposed between the first pixel PX1 and the third pixel PX3, and the first pixel PX1 extending in the second direction DR2.
  • the third pixel PX3 may be connected.
  • the organic insulating layer 160 is disposed in the groove GR of the inorganic insulating layer 110 in a region between the first pixel PX1 and the third pixel PX3, so that the first pixel ( PX1) and the third pixel PX3 may be separated. Accordingly, stress or crack propagation can be prevented.
  • 13, 14, 15, and 16 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment of the present invention. 13, 14, 15, and 16 may show a method of manufacturing the display device of FIG. 11.
  • an inorganic insulating material may be deposited on a substrate 110 to form a barrier layer 101.
  • a conductive material such as metal is deposited on the barrier layer 101 and patterned to form a metal layer ML and a lower gate electrode BG.
  • the metal layer ML may be formed between the pixel regions, for example, between the first pixel region PXA1 and the second pixel region PXA1, and the lower gate electrode BG may be each pixel. It can be formed in the regions. Accordingly, the metal layer ML and the lower gate electrode BG may be formed substantially simultaneously.
  • transistors including a driving transistor T1, a storage capacitor Cst, and an inorganic insulating layer 110 are formed on a substrate 100 on which a metal layer ML and a lower gate electrode BG are formed. Can form.
  • an inorganic insulating material may be deposited on the barrier layer 101 on which the metal layer ML and the lower gate electrode BG are formed to form the buffer layer 111.
  • semiconductor layers including the driving semiconductor layers A1, S1 and D1 may be formed by depositing a semiconductor material on the buffer layer 111 and patterning the semiconductor materials.
  • the first insulating layer 112 may be formed by depositing an inorganic insulating material on the buffer layer 111 on which the semiconductor layer is formed.
  • a gate electrode including a driving gate electrode G1 serving as a first electrode C1 of the storage capacitor Cst by depositing and patterning a conductive material such as metal on the first insulating layer 112. Can form Accordingly, the transistors including the semiconductor layers and the gate electrodes may be formed.
  • a second electrode C2 of the storage capacitor Cst may be formed by depositing a conductive material such as a metal on the second insulating layer 113 and patterning it. Accordingly, a storage capacitor Cst including the first electrode C1 and the second electrode C2 may be formed.
  • the third insulating layer 114 may be formed by depositing an inorganic insulating material on the second insulating layer 113 on which the second electrode C2 of the storage capacitor Cst is formed. Accordingly, the inorganic insulating layer 110 including the buffer layer 111, the first insulating layer 112, the second insulating layer 113, and the third insulating layer 114 may be formed.
  • grooves GR may be formed in the inorganic insulating layer 110.
  • a photomask process and an etching process may be performed in order to form the groove GR in the inorganic insulating layer 110. Openings 111a, 112a, 113a, and 114a of the buffer layer 111, the first insulating layer 112, the second insulating layer 113, and the third insulating layer 114 may be formed by the etching process. .
  • the etching process may be a dry etching process.
  • the groove GR of the inorganic insulating layer 110 may be formed on the metal layer ML positioned between the first pixel area PXA1 and the second pixel area PXA2.
  • the groove GR of the inorganic insulating layer 110 may expose at least a portion of the metal layer ML. Specifically, the groove GR of the inorganic insulating layer 110 may expose the center of the upper surface of the metal layer ML.
  • the groove GR of the inorganic insulating layer 110 may be formed substantially simultaneously with contact holes formed in the first pixel area PXA1 and/or the second pixel area PXA2.
  • the groove GR of the inorganic insulating layer 110 may be formed after forming the contact holes formed in the first pixel area PXA1 and/or the second pixel area PXA2.
  • a metal layer ML may be formed between the first pixel area PXA1 and the second pixel area PXA2, and the groove of the inorganic insulating layer 110 may be formed.
  • the metal layer ML may serve as an etch stop layer. Accordingly, the barrier layer 101 positioned under the metal layer ML by the metal layer ML may not be etched, and the barrier layer (at the bottom of the groove GR) for blocking the inflow of impurities from the outside ( 101) and the thickness of the substrate 100 can be secured.
  • an organic insulating layer 160 filling the groove GR of the inorganic insulating layer 110 may be formed.
  • the organic insulating material 160 may be formed by depositing an organic insulating material on the third insulating layer 114 and patterning the organic insulating material.
  • the first connection wire 140 may be formed on the inorganic insulating layer 110 and the organic insulating layer 160.
  • a first connection wiring 140 may be formed by depositing a conductive material such as a metal and patterning the groove GR on the inorganic insulating layer 110 filled with the organic insulating layer 160.
  • the first connection wiring 140 may extend from the first pixel area PXA1 to the second pixel area PXA2, and accordingly, components of the first pixel PX1 may be formed by the first connection wiring 140. It may be connected to the components of the second pixel PX2.
  • FIG. 17 is a circuit diagram illustrating a pixel according to another embodiment of the present invention.
  • 18 is a layout view showing pixels adjacent to each other according to another embodiment of the present invention.
  • FIG. 19 is a layout view showing components shown in FIG. 18 in each layer.
  • the lower gate electrode BG may be electrically connected to the driving voltage line 152.
  • the driving voltage ELVDD may be supplied to the lower gate electrode BG.
  • the first connection wiring 140 may include a fourth node connection line 147 instead of the first node connection line 146 shown in FIG. 9. Can.
  • the fourth node connection line 147 may connect the lower gate electrode BG and the second electrode of the storage capacitor Cst (C2 in FIG. 8) through the contact holes CNTc and CNTd.
  • the fourth node connecting line 147 is a lower gate electrode through a contact hole CNTc passing through the third insulating layer 114, the second insulating layer 113, the first insulating layer 112, and the buffer layer 111. It may be connected to (BG), and may be connected to the second electrode C2 through a contact hole CNTd passing through the third insulating layer 114.
  • the lower gate electrode BG Since the second electrode C2 of the storage capacitor Cst is connected to the driving voltage line 152 to receive the driving voltage, the lower gate electrode BG has the contact hole CNTd and the second electrode of the storage capacitor Cst. It may be electrically connected to the driving voltage line 152 through (C2).
  • 20 and 21 are plan views illustrating a part of a display device according to other exemplary embodiments.
  • the grooves GR of the inorganic insulating layer and the organic insulating layer 160 may be arranged to group and surround a plurality of pixels.
  • the groove GR of the inorganic insulating layer and the organic insulating layer 160 may be disposed surrounding two pixels, that is, the first pixel PX1 and the second pixel PX2.
  • the groove GR of the inorganic insulating layer and the organic insulating layer 160 may be disposed surrounding four pixels PX1, PX2, PX3, and PX4.
  • the embodiment of the present invention is not limited to this, and the number of pixels to be grouped may be variously modified.
  • the number of pixels to be grouped may be the same in one display device or may vary according to a location.
  • the groove GR of the inorganic insulating layer and the organic insulating layer 160 may be disposed surrounding one pixel, and the plurality of pixels may be disposed in the remaining region. It can be placed around.
  • 22 and 23 are views illustrating a display device according to other exemplary embodiments of the present invention. 22 shows that the display area is folded, and FIG. 23 shows that the display area is wound.
  • the display device includes a groove GR of an inorganic insulating layer and an organic insulating layer 160 filling the display area DA, and thus the display area DA as illustrated in FIGS. 22 and 23. Can be folded or wound. Even if the display area DA is folded or wound, the occurrence of cracks can be minimized by the grooves GR of the inorganic insulating layer, and the organic insulating layer 160 filling the grooves GR of the inorganic insulating layer is stretched by bending. It can absorb stress.
  • FIG. 24 is a plan view illustrating a display device according to another exemplary embodiment of the present invention.
  • the display device may have a bending area BA that is bent around the bending axis BAX in the peripheral area PA, and is positioned in the bending area BA It may further include a bending groove (GR') and a bending organic insulating layer (160') filling the same.
  • the fanout wiring 150 ′ disposed on the bending organic insulating layer 160 ′ and extending from the display area DA to cross the bending area BA may be further included.
  • the bending groove GR' may mean an opening formed in the inorganic insulating layer corresponding to the bending area BA.
  • the bending groove GR' may be formed substantially simultaneously when the groove (GR in FIG. 11) is formed in the inorganic insulating layer of the display area DA.
  • the bending organic insulating layer 160' fills the bending groove GR' and may serve to absorb tensile stress applied during bending.
  • the bending organic insulating layer 160 ′ may be formed of substantially the same material as the organic insulating layer (160 of FIG. 11) of the display area DA and substantially the same material.
  • the fan-out wiring 150 ′ may refer to a wiring that is disposed in the peripheral area PA and transmits an electrical signal provided from a driving driver IC or flexible circuit board disposed in the peripheral area PA to the display area DA. have.
  • the fan-out wiring 150 ′ may be formed of substantially the same material as the first connection wiring 140 or the second connection wiring 150 of the display area DA.
  • the fan-out wiring 150 ′ may include a material having high elongation.
  • the fan-out wiring 150 ′ may include aluminum (Al).
  • the display device may be applied to a display device included in a computer, a laptop, a mobile phone, a smart phone, a smart pad, a PMP, a PDA, and an MP3 player.
  • PXA1 first pixel area
  • PXA2 second pixel area

Landscapes

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Abstract

표시 장치는 상부에 제1 화소가 위치하는 제1 화소 영역 및 상부에 제2 화소가 위치하는 제2 화소 영역을 포함하는 기판, 기판 상의 제1 화소 영역 및 제2 화소 영역 사이에 배치되는 금속층, 금속층 상에 배치되고, 금속층의 적어도 일부를 노출하는 홈을 갖는 무기 절연층, 그리고 무기 절연층의 홈을 채우는 유기 절연층을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 외부 충격에 강건한 표시 장치 및 이러한 표시 장치의 제조 방법에 관한 것이다.
일반적으로 표시 장치는 표시 소자 및 상기 표시 소자에 인가되는 전기적 신호를 제어하기 위한 전자 소자들을 포함할 수 있다. 상기 전자 소자들은 트랜지스터, 커패시터, 및 복수의 배선들을 포함할 수 있다.
표시 소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위하여, 하나의 표시 소자에 전기적으로 연결되는 트랜지스터들의 개수가 증가하고 있으며, 이러한 트랜지스터들에 전기적 신호를 전달하는 배선들의 개수 역시 증가하고 있다. 이에 따라, 표시 장치의 고집적화를 구현하는 동시에 불량 발생을 줄일 수 있는 방안에 대한 연구가 활발히 진행되고 있다.
본 발명의 일 목적은 외부 충격에 강건하면서도 불순물의 침투를 방지할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 상부에 제1 화소가 위치하는 제1 화소 영역 및 상부에 제2 화소가 위치하는 제2 화소 영역을 포함하는 기판, 상기 기판 상의 상기 제1 화소 영역 및 상기 제2 화소영역 사이에 배치되는 금속층, 상기 금속층 상에 배치되고, 상기 금속층의 적어도 일부를 노출하는 홈을 갖는 무기 절연층, 및 상기 무기 절연층의 상기 홈을 채우는 유기 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 무기 절연층의 상기 홈은 상기 금속층의 상면의 적어도 일부를 노출할 수 있고, 상기 유기 절연층은 상기 금속층의 상기 상면과 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판과 상기 금속층 사이에 배치되는 배리어층을 더 포함할 수 있다.
일 실시예에 있어서, 각각의 상기 제1 화소 및 상기 제2 화소는 상기 금속층과 동일한 층에 위치하는 하부 게이트 전극을 포함할 수 있다.
일 실시예에 있어서, 각각의 상기 제1 화소 및 상기 제2 화소는 구동 게이트 전극, 구동 소스 전극, 및 구동 드레인 전극을 포함하는 구동 트랜지스터를 더 포함할 수 있고, 상기 하부 게이트 전극은 상기 구동 트랜지스터와 중첩할 수 있다.
일 실시예에 있어서, 상기 하부 게이트 전극은 상기 구동 소스 전극과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 구동 트랜지스터에 구동 전압을 공급하는 구동 전압선을 더 포함할 수 있고, 상기 하부 게이트 전극은 상기 구동 전압선과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 유기 절연층은 상기 무기 절연층의 상면까지 연장될 수 있다.
일 실시예에 있어서, 상기 제2 화소 영역은 상기 제1 화소 영역으로부터 제1 방향에 위치할 수 있고, 상기 무기 절연층의 상기 홈은 상기 제1 방향과 교차하는 제2 방향을 따라 연장될 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 유기 절연층 상에 배치되고, 상기 제1 방향을 따라 연장되는 제1 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 화소 및 상기 제2 화소는 각각 상기 유기 절연층을 사이에 두고 배치되는 제1 스캔선 및 제2 스캔선을 더 포함할 수 있고, 상기 제1 스캔선 및 상기 제2 스캔선은 상기 제1 연결 배선에 의해 연결될 수 있다.
일 실시예에 있어서, 상기 제1 연결 배선의 연신율은 상기 제1 스캔선의 연신율 및 상기 제2 스캔선의 연신율보다 클 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소 영역들을 포함하는 기판, 상기 기판 상의 상기 복수의 화소 영역들 사이에 배치되는 금속층, 상기 금속층 상에 배치되고, 상기 금속층의 적어도 일부를 노출하는 홈을 갖는 무기 절연층, 그리고 상기 무기 절연층의 상기 홈을 채우는 유기 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 유기 절연층은 상기 복수의 화소 영역들 중 적어도 일부를 둘러쌀 수 있다.
일 실시예에 있어서, 상기 유기 절연층은 상기 복수의 화소 영역들 각각을 둘러쌀 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 유기 절연층 상에 배치되고, 상기 복수의 화소 영역들을 가로지르며 제1 방향을 따라 연장되는 제1 연결 배선을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 연결 배선과 절연되고, 상기 복수의 화소 영역들을 가로지르며 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 연결 배선을 더 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 기판 상의 제1 화소 영역 및 제2 화소 영역 사이에 금속층을 형성하는 단계, 상기 금속층 상에 무기 절연층을 형성하는 단계, 상기 무기 절연층에 상기 금속층의 적어도 일부를 노출하는 홈을 형성하는 단계, 그리고 상기 무기 절연층의 상기 홈을 채우는 유기 절연층을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 기판 상의 상기 제1 화소 영역 및 상기 제2 화소영역에 각각 제1 하부 게이트 전극 및 제2 하부게이트 전극을 형성하는 단계를 더 포함할 수 있고, 상기 금속층, 상기 제1 하부게이트 전극, 및 상기 제2 하부 게이트 전극은 실질적으로 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 제1 하부 게이트 전극 및 상기 제2 하부게이트 전극과 각각 중첩하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 유기 절연층 상에 상기 제1 화소 영역으로부터 상기 제2 화소 영역으로 연장되는 제1 연결배선을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 기판 상의 상기 제1 화소 영역 및 상기 제2 화소영역에 각각 상기 유기 절연층을 사이에 두고 위치하는 제1 스캔선 및 제2 스캔선을 형성하는 단계를 더 포함할 수 있고, 상기 제1 스캔선 및 상기 제2 스캔선은 상기 제1 연결배선에 의해 연결될 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 유기 절연층에 의해 채워지는 무기 절연층의 홈의 하부에 금속층이 배치됨으로써, 금속층 하부의 절연층 및 기판의 두께가 감소하는 것을 방지할 수 있다. 이에 따라, 유기 절연층 하부의 절연층 및 기판을 통해 불순물이 침투하는 것을 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법에 있어서, 유기 절연층에 의해 채워지는 무기 절연층의 홈을 형성하기 전에 무기 절연층의 홈의 하부에 식각 정지층의 역할을 하는 금속층을 형성함으로써, 금속층 하부의 절연층 및 기판이 식각되는 것을 방지할 수 있다. 이에 따라, 깊이가 균일한 무기 절연층의 홈이 형성될 수 있다. 또한, 구동 트랜지스터의 하부 게이트 전극과 동일한 층에 실질적으로 동시에 금속층을 형성할 수 있다. 이에 따라, 금속층을 형성하기 위한 추가적인 공정이 생략될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 서로 인접한 화소들을 나타내는 배치도이다.
도 5, 도 6, 도 7, 도 8, 도 9, 및 도 10은 도 4에 도시된 구성 요소들을 층별로 나타내는 배치도들이다.
도 11은 도 4를 XI-XI' 선을 따라 자른 단면도이다.
도 12는 도 4를 XII-XII' 선을 따라 자른 단면도이다.
도 13, 도 14, 도 15, 및 도 16은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 18은 본 발명의 다른 실시예에 따른 서로 인접한 화소들을 나타내는 배치도이다.
도 19는 도 18에 도시된 구성 요소들을 층별로 나타내는 배치도이다.
도 20 및 도 21은 본 발명의 다른 실시예들에 따른 표시 장치의 일부를 나타내는 평면도들이다.
도 22 및 도 23은 본 발명의 다른 실시예들에 따른 표시 장치를 나타내는 도면들이다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 영역(DA) 및 표시 영역(DA) 외부의 주변 영역(PA)을 포함하는 기판(100)을 포함할 수 있다. 표시 영역(DA)에는 유기 발광 소자(organic light emitting diode, OLED) 등과 같은 표시 소자를 포함하는 복수의 화소들(PX)이 배치될 수 있다. 주변 영역(PA)에는 표시 영역(DA)에 인가되는 전기적 신호들을 전송하는 배선들이 배치될 수 있다. 이하에서는 편의상 표시 소자로서 유기 발광 소자를 포함하는 표시 장치에 대해 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 액정 표시 장치, 전기 영동 표시 장치 등 다양한 방식의 표시 장치에 적용될 수 있다.
도 2는 도 1의 표시 장치를 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PX)을 포함하는 표시부(10), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함할 수 있다.
표시부(10)는 상기 표시 영역에 배치되고, 복수의 스캔선들(SL1~SLn+1), 복수의 데이터선들(DL1~DLm), 및 복수의 발광 제어선들(EL1~ELn)의 교차부에 위치하여, 실질적인 행렬 형태로 배열되는 복수의 화소들(PX)을 포함할 수 있다. 스캔선들(SL1~SLn+1) 및 발광 제어선들(EL1~ELn)은 행 방향인 제1 방향(DR1)으로 연장될 수 있고, 데이터선들(DL1~DLm) 및 구동 전압선(ELVDDL)은 열 방향인 제2 방향(DR2)으로 연장될 수 있다.
각 화소(PX)는 스캔선들(SL1~SLn+1) 중에서 세 개의 스캔선들에 연결될 수 있다. 스캔 구동부(20)는 스캔선들(SL1~SLn+1)을 통해 각 화소(PX)에 세 개의 스캔 신호들을 전송할 수 있다. 다시 말해, 스캔 구동부(20)는 스캔선들(SL2~SLn), 이전 스캔선들(SL1~SLn-1), 및 이후 스캔선들(SL3~SLn+1)로 스캔 신호를 순차적으로 공급할 수 있다.
각 화소(PX)는 데이터선들(DL1~DLm) 중에서 하나의 데이터선에 연결될 수 있다. 데이터 구동부(30)는 데이터선들(DL1~DLm)을 통해 각 화소(PX)에 데이터 신호를 전송할 수 있다. 상기 데이터 신호는 스캔선들(SL2~SLn)로 스캔 신호가 공급될 때마다 상기 스캔 신호에 의해 선택된 화소(PX)로 공급될 수 있다.
각 화소(PX)는 발광 제어선들(EL1~ELn) 중에서 하나의 발광 제어선에 연결될 수 있다. 발광 제어 구동부(40)는 발광 제어선들(EL1~ELn)을 통해 각 화소(PX)에 발광 제어 신호를 전송할 수 있다. 상기 발광 제어 신호는 화소(PX)의 발광 시간을 제어할 수 있다. 발광 제어 구동부(40)는 화소(PX)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호들(IR, IG, IB)을 복수의 영상 데이터 신호들(DR, DG, DB)로 변환하여 데이터 구동부(30)에 전달할 수 있다. 또한, 제어부(50)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 및 클럭 신호(MCLK)를 전달받아 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호들을 생성하여 각각에 전달할 수 있다. 다시 말해, 제어부(50)는 스캔 구동부(20)를 제어하는 스캔 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 생성하여 각각에 전달할 수 있다.
각 화소(PX)는 외부의 전원들로부터 구동 전압(ELVDD) 및 공통 전압(ELVSS)을 공급 받을 수 있다. 구동 전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 공통 전압(ELVSS)은 구동 전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. 구동 전압(ELVDD)은 구동 전압선(ELVDDL)을 통해 각 화소(PX)에 공급될 수 있다. 초기화 전압선(IL)은 외부의 전원으로부터 초기화 전압(VINT)을 인가받아 각 화소(PX)에 공급할 수 있다.
각 화소(PX)는 데이터선들(DL1~DLm)을 통해 전달된 상기 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 광을 방출할 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3을 참조하면, 각 화소(PX)는 신호선들(121, 122, 123, 151), 이들에 연결되는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 초기화 전압선(131), 구동 전압선(152), 및 유기 발광 소자(OLED)를 포함할 수 있다.
도 3에는 하나의 화소(PX) 마다 신호선들(121, 122, 123, 151), 초기화 전압선(131), 및 구동 전압선(152)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에서, 신호선들(121, 122, 123, 151) 중 적어도 어느 하나, 및/또는 초기화 전압선(131)은 이웃하는 화소들에서 공유될 수 있다.
트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6), 및 제2 초기화 트랜지스터(T7)를 포함할 수 있다.
신호선들(121, 122, 123, 151)은 스캔 신호(Sn)를 전송하는 스캔선(121), 제1 초기화 트랜지스터(T4)와 제2 초기화 트랜지스터(T7)에 이전 스캔 신호(Sn-1)를 전송하는 이전 스캔선(122), 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)에 발광 제어 신호(En)를 전송하는 발광 제어선(123), 스캔선(121)과 교차하며 데이터 신호(Dm)를 전송하는 데이터선(151)을 포함할 수 있다. 구동 전압선(152)은 구동 트랜지스터(T1)에 구동 전압(ELVDD)을 전송하며, 초기화 전압선(131)은 구동 트랜지스터(T1) 및 유기 발광 소자(OLED)의 애노드를 초기화하는 초기화 전압(VINT)을 전송할 수 있다.
구동 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)에 연결될 수 있고, 구동 트랜지스터(T1)의 구동 소스 전극(S1)은 동작 제어 트랜지스터(T5)를 경유하여 구동 전압선(152)에 연결될 수 있으며, 구동트랜지스터(T1)의 구동 드레인 전극(D1)은 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(IOLED)를 공급할 수 있다.
일 실시예에 있어서, 구동 트랜지스터(T1)는 두 개의 게이트 전극들을 포함하는 더블 게이트형 트랜지스터일 수 있다. 예를 들면, 구동 트랜지스터(T1)는 게이트 전극들로써 구동 게이트 전극(G1) 및 하부 게이트 전극(BG)을 포함할 수 있다. 구동 트랜지스터(T1)가 하부 게이트 전극(BG)을 더 포함하는 경우에 구동 트랜지스터(T1)의 전류 이동 경로가 확장되므로 구동 트랜지스터(T1)의 전하 이동도가 증가할 수 있다. 일 실시예에 있어서, 하부 게이트 전극(BG)은 구동 소스 전극(S1)에 전기적으로 연결될 수 있다. 이 경우, 하부 게이트 전극(BG)에는 구동 소스 전극(S1)의 전압이 공급될 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트 전극(G2)은 스캔선(121)에 연결될 수 있고, 스위칭 트랜지스터(T2)의 스위칭 소스 전극(S2)은 데이터선(151)에 연결될 수 있으며, 스위칭 트랜지스터(T2)의 스위칭 드레인 전극(D2)은 구동 트랜지스터(T1)의 구동 소스 전극(S1)에 연결되며 동작 제어 트랜지스터(T5)를 경유하여 구동 전압선(152)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 데이터선(151)으로 전달된 데이터 신호(Dm)를 구동 트랜지스터(T1)의 구동 소스 전극(S1)으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 보상 게이트 전극(G3)은 스캔선(121)에 연결될 수 있고, 보상 트랜지스터(T3)의 보상 소스 전극(S3)은 구동 트랜지스터(T1)의 구동 드레인 전극(D1)에 연결되며 발광 제어 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드와 연결될 수 있으며, 보상트랜지스터(T3)의 보상 드레인 전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 제1 초기화 트랜지스터(T4)의 제1 초기화 드레인 전극(D4), 및 구동 트랜지스터(T1)의 구동 게이트 전극(G1)에 연결될 수 있다. 보상 트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔 신호(Sn)에 따라 턴-온되어 구동 트랜지스터(T1)의 구동 게이트 전극(G1)과 구동 드레인 전극(D1)을 전기적으로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 트랜지스터(T4)의 제1 초기화 게이트 전극(G4)은 이전 스캔선(122)에 연결될 수 있고, 제1 초기화 트랜지스터(T4)의 제1 초기화 드레인 전극(D4)은 제2 초기화 트랜지스터(T7)의 제2 초기화 드레인 전극(D7)과 초기화 전압선(131)에 연결될 수 있으며, 제1 초기화 트랜지스터(T4)의 제1 초기화 소스 전극(S4)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 보상 트랜지스터(T3)의 보상 드레인 전극(D3), 및 구동 트랜지스터(T1)의 구동 게이트 전극(G1)에 연결될 수 있다. 제1 초기화 트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴-온되어 초기화 전압(VINT)을 구동 트랜지스터(T1)의 구동 게이트 전극(G1)에 전달하여 구동 트랜지스터(T1)의 구동 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작 제어 트랜지스터(T5)의 동작 제어 게이트 전극(G5)은 발광 제어선(123)에 연결될 수 있고, 동작 제어 트랜지스터(T5)의 동작 제어 소스 전극(S5)은 구동 전압선(152)과 연결될 수 있으며, 동작제어 트랜지스터(T5)의 동작 제어 드레인 전극(D5)은 구동 트랜지스터(T1)의 구동 소스 전극(S1) 및 스위칭 트랜지스터(T2)의 스위칭 드레인 전극(D2)과 연결될 수 있다.
발광 제어 트랜지스터(T6)의 발광 제어 게이트 전극(G6)은 발광 제어선(123)에 연결될 수 있고, 발광 제어 트랜지스터(T6)의 발광 제어 소스 전극(S6)은 구동 트랜지스터(T1)의 구동 드레인 전극(D1) 및 보상 트랜지스터(T3)의 보상 소스 전극(S3)에 연결될 수 있으며, 발광제어 트랜지스터(T6)의 발광 제어 드레인 전극(D6)은 제2 초기화 트랜지스터(T7)의 제2 초기화 소스 전극(S7) 및 유기 발광 소자(OLED)의 애노드에 전기적으로 연결될 수 있다.
동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)는 발광 제어선(123)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴-온될 수 있고, 이에 따라, 구동 전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(IOLED)가 흐를 수 있다.
제2 초기화 트랜지스터(T7)의 제2 초기화 게이트 전극(G7)은 이전 스캔선(122)에 연결될 수 있고, 제2 초기화 트랜지스터(T7)의 제2 초기화 소스 전극(S7)은 발광 제어 트랜지스터(T6)의 발광 제어 드레인 전극(D6) 및 유기 발광 소자(OLED)의 애노드에 연결될 수 있으며, 제2 초기화 트랜지스터(T7)의 제2 초기화 드레인 전극(D7)은 제1 초기화 트랜지스터(T4)의 제1 초기화 소스 전극(S4) 및 초기화 전압선(131)에 연결될 수 있다. 제2 초기화 트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴-온되어 유기 발광 소자(OLED)의 애노드를 초기화시킬 수 있다.
도 3에는 제1 초기화 트랜지스터(T4)와 제2 초기화 트랜지스터(T7)가 이전 스캔선(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에서 제1 초기화 트랜지스터(T4)는 이전 스캔선(122)에 연결되어 이전 스캔 신호(Sn-1)에 따라 구동될 수 있고, 제2 초기화 트랜지스터(T7)는 별도의 신호선(예를 들면, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다. 한편, 도 3의 소스 전극들(S1~S7) 및 드레인 전극들(D1~D7)은 트랜지스터의 종류(p-type or n-type)에 따라 위치가 서로 바뀔 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적인 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(122)을 통해 이전 스캔 신호(Sn-1)가 공급되면, 이전 스캔 신호(Sn-1)에 대응하여 초기화 트랜지스터(T4)가 턴-온될 수 있고, 초기화 전압선(131)으로부터 공급되는 초기화 전압(VINT)에 의해 구동 트랜지스터(T1)가 초기화될 수 있다.
데이터 프로그래밍 기간 동안, 스캔선(121)을 통해 스캔 신호(Sn)가 공급되면, 스캔 신호(Sn)에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온될 수 있다. 이 경우, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 될 수 있다.
그러면, 데이터선(151)으로부터 공급된 데이터 신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 구동 게이트 전극(G1)에 인가될 수 있다. 이 경우, 스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
발광 기간 동안, 발광 제어선(123)으로부터 공급되는 발광 제어 신호(En)에 의해 동작 제어 트랜지스터(T5) 및 발광 제어 트랜지스터(T6)가 턴-온될 수 있다. 구동 트랜지스터(T1)의 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압 차에 따른 구동 전류(IOLED)가 발생하고, 발광 제어 트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기 발광 소자(OLED)에 공급될 수 있다.
도 4는 본 발명의 일 실시예에 따른 서로 인접한 화소들을 나타내는 배치도이다. 도 5, 도 6, 도 7, 도 8, 도 9, 및 도 10은 도 4에 도시된 구성 요소들을 층별로 나타내는 배치도들이다. 도 11은 도 4를 XI-XI' 선을 따라 자른 단면도이다. 도 12는 도 4를 XII-XII' 선을 따라 자른 단면도이다.
도 4 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소 영역들(PXA1, PXA2, PXA3) 사이에 배치되는 금속층(ML), 금속층(ML)의 적어도 일부를 노출하는 홈(GR)을 갖는 무기 절연층(110), 그리고 무기 절연층(110)의 홈(GR)을 채우는 유기 절연층(160)을 포함할 수 있다. 또한, 유기 절연층(160) 상에 배치되어 제1 방향(DR1)을 따라 연장되는 제1 연결 배선(140) 및 제1 연결배선(140)과 절연되어 제2 방향(DR2)을 따라 연장되는 제2 연결 배선(150)을 포함할 수 있다.
본 실시예에서, 제1 연결 배선(140)의 하부에 배치되며, 무기 절연 물질을 포함하는 버퍼층(111), 제1 절연층(112), 제2 절연층(113), 및 제3 절연층(114)을 통칭하여 무기 절연층(110)이라고 호칭할 수 있다. 이러한 무기 절연층(110)은 서로 인접한 화소 영역들 사이에 홈(GR)을 가질 수 있다.
도 10은 무기 절연층(110)이 홈(GR)을 갖는 것을 도시하고 있다. 다시 말해, 버퍼층(111), 제1 절연층(112), 제2 절연층(113), 및 제3 절연층(114)은 서로 인접한 화소 영역들 사이에서 개구들(111a, 112a, 113a, 114a)을 가질 수 있다. 이에 따라, 버퍼층(111), 제1 절연층(112), 제2 절연층(113), 제3 절연층(114)을 포함하는 무기 절연층(110)은 서로 인접한 화소 영역들(PXA1, PXA2, PXA3) 사이에 홈(GR)을 가지는 것으로 이해될 수 있다. 홈(GR)은 무기 절연층(110)에 형성된 트렌치(trench)를 의미할 수 있다.
무기 절연층(110)의 홈(GR)의 폭은 수 ㎛일 수 있다. 예를 들면, 무기 절연층(110)의 홈(GR)의 폭은 약 5 ㎛ 내지 약 10 ㎛일 수 있다.
무기 절연층(110)의 홈(GR)에는 유기 절연층(160)이 채워질 수 있다. 유기 절연층(160)이 위치하는 화소 영역들(PXA1, PXA2, PXA3) 사이에 있어서 제1 연결 배선(140) 및 제2 연결배선(150)은 유기 절연층(160)의 상부에 위치할 수 있다. 유기 절연층(160)에 대한 상세한 설명은 후술하도록 한다.
이와 같은 무기 절연층(110)의 홈(GR) 및 유기 절연층(160)은 화소 영역들(PXA1, PXA2, PXA3) 사이의 적어도 일부에 위치할 수 있다. 도 4에서, 무기 절연층(110)의 홈(GR) 및 유기 절연층(160)은 각각의 화소 영역들(PXA1, PXA2, PXA3)을 둘러싸며 배치될 수 있다. 다시 말해, 유기 절연층(160)은 제1 화소(PX1)의 둘레 및 제2 화소(PX2)의 둘레를 감싸도록 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 아니한다.
예를 들면, 무기 절연층(110)의 홈(GR) 및 유기 절연층(160)은 각각의 화소 영역들(PXA1, PXA2, PXA3)을 둘러싸지 않고, 화소 영역들(PXA1, PXA2, PXA3) 사이에서 제2 방향(DR2)으로 연장되도록 형성될 수 있다. 또한, 무기 절연층(110)의 홈(GR) 및 유기 절연층(160)은 화소 영역들(PXA1, PXA2, PXA3) 사이에서 제1 방향(DR1)으로 연장되도록 형성될 수 도 있다.
무기 절연층(110)의 홈(GR) 및 유기 절연층(160)은 표시 장치가 외부 충격에 의해 받는 영향을 최소화할 수 있다. 무기 절연층(110)은 그 경도가 유기 절연층(160)보다 높기 때문에 외부 충격에 의해서 무기 절연층(110)에 크랙이 발생할 가능성이 상대적으로 높을 수 있고, 무기 절연층(110)에 크랙이 발생하는 경우, 무기 절연층(110)의 내부 또는 상부에 배치되는 신호선들에도 크랙이 발생하여 단선 등의 불량이 발생할 가능성이 있다.
그러나 본 실시예에 따른 표시 장치에 있어서, 무기 절연층(110)은 복수의 화소 영역들(PXA1, PXA2, PXA3) 사이에 홈(GR)을 가질 수 있고, 무기 절연층(110)의 홈(GR)을 유기 절연층(160)이 채움에 따라, 외부 충격이 있더라도 크랙이 전파될 가능성이 감소할 수 있다. 또한, 유기 절연층(160)은 그 경도가 무기 절연층(110)보다 낮기 때문에 외부 충격에 의한 스트레스를 유기 절연층(160)이 흡수하여 유기 절연층(160) 상에 배치되는 제1 연결배선(140) 및 제2 연결 배선(150)에 스트레스가 집중되는 것을 효과적으로 감소시킬 수 있다.
본 실시예에서, 무기 절연층(110)의 홈(GR)을 채우는 유기 절연층(160)의 하부에는 금속층(ML)이 배치될 수 있다. 무기 절연층(110)을 식각하여 홈(GR)을 형성하는 경우에, 금속층(ML)이 없으면 화소 영역들(PXA1, PXA2, PXA3) 사이에는 무기 절연층들 및 기판(100)만이 존재하므로 식각 시간에 따라 홈(GR)의 깊이가 일정하지 않을 수 있다. 홈(GR)의 깊이가 미리 정해진 깊이 이상으로 증가하는 경우, 홈(GR)의 하부에 위치하는 무기 절연층들 및 기판(100)의 두께가 미리 정해진 두께 이하로 감소할 수 있고, 이에 따라, 상대적으로 얇은 두께를 가지는 홈(GR)의 하부의 무기 절연층들 및 기판(100)을 통해 외부로부터의 수분, 산소 등과 같은 불순물이 쉽게 유입될 수 있다.
그러나 본 실시예에 따른 표시 장치에 있어서, 무기 절연층(110)의 홈(GR)을 형성하기 전에 화소 영역들(PXA1, PXA2, PXA3) 사이에 금속층(ML)을 형성할 수 있고, 무기 절연층(110)의 홈(GR)을 형성하기 위하여 무기 절연층(110)을 식각할 때, 금속층(ML)이 식각 정지층의 역할을 할 수 있다. 이에 따라, 금속층(ML)에 의해 무기 절연층(110)의 홈(GR)의 깊이가 미리 정해진 깊이 이상으로 증가하지 않을 수 있고, 외부로부터의 불순물의 유입을 차단하기 위한 홈(GR)의 하부의 무기 절연층들 및 기판(100)의 두께를 확보할 수 있다.
한편, 제1 연결 배선(140) 및 제2 연결 배선(150)은 유기 절연층(160) 상에 배치되어, 복수의 화소들(PX1, PX2, PX3)을 서로 연결할 수 있다. 제1 연결 배선(140) 및 제2 연결 배선(150)은 유기 절연층(160)이 존재하지 않는 곳에서 무기 절연층(110) 상에 위치할 수 있다. 이러한 제1 연결 배선(140) 및 제2 연결 배선(150)은 화소들(PX1, PX2, PX3)에 전기적 신호를 전달하는 배선으로 기능할 수 있다.
제1 연결 배선(140) 및 제2 연결 배선(150)은 화소들(PX1, PX2, PX3)을 서로 연결할 수 있으므로, 다른배선들과 비교하여 상대적으로 길게 연장될 수 있다. 이에 따라, 제1 연결 배선(140) 및 제2 연결배선(150)에는 스트레스가 인가될 가능성이 높을 수 있다.
따라서, 제1 연결 배선(140) 및 제2 연결 배선(150)이 연신율이 높은 물질을 포함함으로써, 제1 연결 배선(140) 및 제2 연결배선(150)에 크랙이 발생하거나 단선되는 등의 불량이 발생하지 않을 수 있다. 예를 들면, 제1 연결 배선(140) 및 제2 연결배선(150)은 알루미늄(Al)을 포함할 수 있다. 한편, 제1 연결 배선(140) 및 제2 연결배선(150)은 필요에 따라 다층 구조를 가질 수 있다. 일 실시예에서, 제1 연결 배선(140) 및 제2 연결배선(150)은 Ti/Al/Ti의 적층 구조를 가질 수 있다. 일 실시예에서, 제1 연결 배선(140)의 연신율 및 제2 연결 배선(150)의 연신율은 이들의 하부에 배치되는 배선들의 연신율 보다 클 수 있다.
이하, 도 4 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 표시 장치에 대해서 구체적으로 살펴본다.
도 5 내지 도 10은 동일 층에 위치하는 반도체층, 배선, 전극 등의 배치를 도시한 것으로, 도 5 내지 도 10에 도시된 층들 사이에는 절연층이 개재될 수 있다. 예를 들면, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 버퍼층(111)이 개재될 수 있고, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 제1 절연층(112)이 개재될 수 있으며, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 제2 절연층(113)이 개재될 수 있고, 도 8에 도시된 층과 도 9에 도시된 층 사이에는 제3 절연층(114)이 개재될 수 있으며, 도 9에 도시된 층과 도 10에 도시된 층 사이에는 제4 절연층(115)이 개재될 수 있다. 전술한 절연층들 중 적어도 일부에 정의된 콘택홀들을 통해, 도 5 내지 도 10에 도시된 층들이 서로 전기적으로 연결될 수 있다.
도 4, 도 5, 및 도 11을 참조하면, 금속층(ML) 및 하부 게이트 전극(BG)은 동일 층에 배치되며, 동일 물질을 포함할 수 있다. 예를 들면, 금속층(ML) 및 하부 게이트 전극(BG)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.
금속층(ML) 및 하부 게이트 전극(BG)은 기판(100) 상에 배치된 배리어층(101) 상에 배치될 수 있다. 기판(100)은 유리, 금속, 또는 플라스틱을 포함할 수 있다. 일 실시예에 있어서, 기판(100)은 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(PES), 폴리아크릴레이트(PAR), 폴리에테르 이미드(PEI), 폴리에틸렌 나프탈레이트(PEN), 폴리에틸렌 테레프탈레이드(PET), 폴리페닐렌 설파이드(PPS), 폴리아릴레이트, 폴리이미드(PI), 폴리카보네이트(PC), 또는 셀룰로오스 아세테이트 프로피오네이트(CAP) 등과 같은 고분자 수지를 포함할 수 있다. 기판(100)은 상기 물질들의 단층 또는 다층 구조를 가질 수 있고, 다층 구조의 경우 무기층을 더 포함할 수 있다. 일 실시예에 있어서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100)은 상부에 화소들(PX1, PX2, PX3)이 각각 위치하는 복수의 화소 영역들(PXA1, PXA2, PXA3)을 포함할 수 있다. 화소 영역들(PXA1, PXA2, PXA3)은 상부에 제1 화소(PX1)가 위치하는 제1 화소 영역(PXA1), 상부에 제2 화소(PX2)가 위치하는 제2 화소영역(PXA2), 및 상부에 제3 화소(PX3)가 위치하는 제3 화소 영역(PXA3)을 포함할 수 있다. 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 서로 이격될 수 있다. 제2 화소영역(PX2)은 제1 화소 영역(PX1)으로부터 제1 방향(DR1)에 위치할 수 있고, 제3 화소영역(PXA3)은 제1 화소 영역(PX1)으로부터 제2 방향(DR2)에 위치할 수 있다.
배리어층(101)은 기판(100)으로부터의 불순물이 상부로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층(101)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기물을 포함할 수 있고, 단층 또는 다층 구조로 이루어질 수 있다.
금속층(ML)은 화소 영역들(PXA1, PXA2, PXA3) 사이에 배치될 수 있다. 일 실시예에 있어서, 금속층(ML)은 화소 영역들(PXA1, PXA2, PXA3) 각각을 둘러쌀 수 있다. 다시 말해, 금속층(ML)은 하나의 화소 영역을 둘러쌀 수 있다.
하부 게이트 전극(BG)은 아일랜드 타입으로, 각각의 화소 영역들(PXA1, PXA2, PXA3) 내에 배치될 수 있다. 본 실시예에 있어서, 화소들 각각의 하부 게이트 전극(BG)은 서로 분리되어 형성될 수 있다. 예를 들면, 제1 화소(PX1)의 하부 게이트 전극(BG)은 제2 화소(PX2)의 하부 게이트 전극(BG)과 서로 이격되어 형성될 수 있다.
금속층(ML) 및 하부 게이트 전극(BG) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 버퍼층(111)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기물을 포함할 수 있다.
도 4, 도 6, 및 도 11을 참조하면, 버퍼층(111) 상에는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1 초기화 트랜지스터(T4), 동작 제어 트랜지스터(T5), 발광 제어 트랜지스터(T6), 제2 초기화 트랜지스터(T7)의 반도체층들(AS1~AS7)이 배치될 수 있다. 반도체층들(AS1~AS7)은 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다. 예를 들면, 반도체층들(AS1~AS7)은 다결정 실리콘으로 형성될 수 있다.
구동 트랜지스터(T1)의 구동 반도체층(AS1), 스위칭 트랜지스터(T2)의 스위칭 반도체층(AS2), 보상 트랜지스터(T3)의 보상 반도체층(AS3), 제1 초기화 트랜지스터(T4)의 제1 초기화 반도체층(AS4), 동작 제어 트랜지스터(T5)의 동작 제어 반도체층(AS5), 발광 제어 트랜지스터(T6)의 발광 제어 반도체층(AS6), 및 제2 초기화 트랜지스터(T7)의 제2 초기화 반도체층(AS7)은 서로 연결되며 다양한 형상으로 굴곡될 수 있다.
반도체층들(AS1~AS7) 각각은 채널 영역, 상기 채널 영역의 양 측의 소스 영역 및 드레인 영역을 포함할 수 있다. 일 실시예에 있어서, 상기 소스 영역 및 상기 드레인 영역은 불순물로 도핑될 수 있고, 상기 불순물은 N형 불순물 또는P형 불순물을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 각각 소스 전극 및 드레인 전극에 해당한다. 이하에서는 소스 전극이나 드레인 전극 대신에 소스 영역 및 드레인 영역이라는 용어를 사용한다.
구동 반도체층(AS1)은 구동 채널 영역(A1), 구동 채널 영역(A1)의 양 측의 구동 소스 영역(S1) 및 구동 드레인 영역(D1)을 포함할 수 있다. 구동 반도체층(AS1)은 굴곡된 형상을 가질 수 있고, 구동 채널 영역(A1)은 다른 채널 영역들(A2~A7)보다 길게 형성될 수 있다. 예를 들면, 구동 반도체층(AS1)이 Ω, S 등과 같이 복수 회 절곡된 형상을 가지는 경우, 좁은 공간 내에 긴 채널 길이를 형성할 수 있다. 구동 채널 영역(A1)이 길게 형성되므로, 구동 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기 발광 소자(OLED)에서 방출되는 광의 계조를 보다 정교하게 제어할 수 있고, 표시 품질이 향상될 수 있다.
구동 반도체층(AS1)은 하부 게이트 전극(BG)과 중첩할 수 있다. 구체적으로, 구동 반도체층(AS1)의 구동 채널 영역(A1)은 하부 게이트 전극(BG)과 중첩할 수 있고, 하부 게이트 전극(BG)은 구동 트랜지스터(T1)의 게이트 전극으로서의 기능을 수행할 수 있다.
스위칭 반도체층(AS2)은 스위칭 채널 영역(A2), 스위칭 채널 영역(A2)의 양 측의 스위칭 소스 영역(S2) 및 스위칭 드레인 영역(D2)을 포함할 수 있다. 스위칭 드레인 영역(D2)은 구동 소스 영역(S1)과 연결될 수 있다.
보상 반도체층(AS3)은 보상 채널 영역(A3a, A3c), 보상 채널 영역(A3a, A3c)의 양 측의 보상 소스 영역(S3) 및 보상 드레인 영역(D3)을 포함할 수 있다. 보상 트랜지스터(T3)는 듀얼 트랜지스터로, 보상 반도체층(AS3)은 2 개의 보상 채널 영역(A3a, A3c)을 구비할 수 있고, 보상 채널 영역(A3a, A3c)들 사이의 영역(A3b)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 트랜지스터 중 어느 하나의 소스 영역이면서 다른 하나의 드레인 영역에 해당할 수 있다.
제1 초기화 반도체층(AS4)은 제1 초기화 채널 영역(A4a, A4c), 제1 초기화 채널 영역(A4a, A4c)의 양 측의 제1 초기화 소스 영역(S4) 및 제1 초기화 드레인 영역(D4)을 포함할 수 있다. 제1 초기화 트랜지스터(T4)는 듀얼 트랜지스터로, 제1 초기화 반도체층(AS4)은 2 개의 제1 초기화 채널 영역(A4a, A4c)을 구비할 수 있고, 제1 초기화 채널 영역(A4a, A4c)들 사이의 영역(A4b)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 트랜지스터 중 어느 하나의 소스 영역이면서 다른 하나의 드레인 영역에 해당할 수 있다.
동작 제어 반도체층(AS5)은 동작 제어 채널 영역(A5), 동작 제어 채널 영역(A5)의 양 측의 동작 제어 소스 영역(S5) 및 동작 제어 드레인 영역(D5)을 포함할 수 있다. 동작 제어 드레인 영역(D5)은 구동 소스 영역(S1)과 연결될 수 있다.
발광 제어 반도체층(AS6)은 발광 제어 채널 영역(A6), 발광 제어 채널 영역(A6)의 양 측의 발광 제어 소스 영역(S6) 및 발광 제어 드레인 영역(D6)을 포함할 수 있다. 발광 제어 소스 영역(S6)은 구동 드레인 영역(D1)과 연결될 수 있다.
제2 초기화 반도체층(AS7)은 제2 초기화 채널 영역(A7), 제2 초기화 채널 영역(A7)의 양 측의 제2 초기화 소스 영역(S7) 및 제2 초기화 드레인 영역(D7)을 포함할 수 있다.
반도체층들(AS1~AS7) 상에는 제1 절연층(112)이 배치될 수 있다. 제1 절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들면, 제1 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물 등을 포함할 수 있다.
본 실시예에 있어서, 화소들 각각의 반도체층들(AS1~AS7)은 서로 분리되어 형성될 수 있다. 예를 들면, 제1 화소(PX1)의 반도체층들(AS1~AS7)은 제2 화소(PX2)의 반도체층들(AS1~AS7)과 서로 이격되어 형성될 수 있다.
도 4, 도 7, 및 도 11을 참조하면, 제1 절연층(112) 상에는 스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1)이 배치될 수 있다. 스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1)은 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다. 예를 들면, 스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.
구동 게이트 전극(G1)은 아일랜드 타입으로, 구동 반도체층(AS1)의 구동 채널 영역(A1)과 중첩할 수 있다. 구동 게이트 전극(G1)은 구동 트랜지스터(T1)의 게이트 전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1 전극(C1)으로서의 기능도 수행할 수 있다.
스캔선(121), 이전 스캔선(122), 발광 제어선(123)의 일부 또는 돌출된 부분은 트랜지스터들(T2~T7)의 게이트 전극에 해당할 수 있다.
스캔선(121) 중 스위칭 채널 영역(A2) 및 보상 채널 영역(A3a, A3c)과 중첩하는 영역은 각각 스위칭 게이트 전극(G2) 및 보상 게이트 전극(G3a, G3b)에 해당할 수 있다. 이전 스캔선(122) 중 제1 초기화 채널 영역(A4a, A4c) 및 제2 초기화 채널 영역(A7)과 중첩하는 영역은 각각 제1 초기화 게이트 전극(G4a, G4b) 및 제2 초기화 게이트 전극(G7)에 해당할 수 있다. 발광 제어선(123) 중 동작 제어 채널 영역(A5) 및 발광 제어 채널 영역(A6)과 중첩하는 영역은 각각 동작 제어 게이트 전극(G5) 및 발광 제어 게이트 전극(G6)에 해당할 수 있다.
보상 게이트 전극(G3a, G3b)은 제1 보상 게이트 전극(G3a)과 제2 보상게이트 전극(G3b)을 포함하는 듀얼 게이트 전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 감소하는 역할을 할 수 있다.
본 실시예에 있어서, 화소들 각각의 스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1)은 서로 분리되어 형성될 수 있다. 예를 들면, 제1 화소(PX1)의 스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1)은 제2 화소(PX2)의 스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1)과 서로 이격되어 형성될 수 있다.
여기서, 제1 화소(PX1)의 스캔선(121), 이전 스캔선(122), 및 발광 제어선(123)은 다른 층에 배치된 제1 연결배선(140)에 의해서 제2 화소(PX2)의 스캔선(121), 이전 스캔선(122), 및 발광 제어선(123)과 각각 연결될 수 있다.
스캔선(121), 이전 스캔선(122), 발광 제어선(123), 및 구동 게이트 전극(G1) 상에는 제2 절연층(113)이 배치될 수 있다. 제2 절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들면, 제2 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물 등을 포함할 수 있다.
도 4, 도 8, 및 도 11을 참조하면, 제2 절연층(113) 상에는 스토리지 커패시터(Cst)의 제2 전극(C2) 및 초기화 전압선(131)이 배치될 수 있다. 스토리지 커패시터(Cst)의 제2 전극(C2) 및 초기화 전압선(131)은 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다. 예를 들면, 스토리지 커패시터(Cst)의 제2전극(C2) 및 초기화 전압선(131)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 단층 또는 다층으로 이루어질 수 있다.
본 실시예에 있어서, 화소들 각각의 스토리지 커패시터(Cst)의 제2 전극(C2) 및 초기화 전압선(131)은 서로 분리되어 형성될 수 있다. 예를 들면, 제1 화소(PX1)의 스토리지 커패시터(Cst)의 제2 전극(C2)과 제2 화소(PX2)의 스토리지 커패시터(Cst)의 제2 전극(C2)은 서로 이격되어 배치될 수 있고, 제1 화소(PX1)의 초기화 전압선(131)과 제2 화소(PX2)의 초기화 전압선(131)은 서로 이격되어 배치될 수 있다.
스토리지 커패시터(Cst)의 제2 전극(C2) 및 초기화 전압선(131) 상에는 제3 절연층(114)이 배치될 수 있다. 제3 절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들면, 제3 절연층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물 등을 포함할 수 있다.
도 4, 도 9, 및 도 11을 참조하면, 제3 절연층(114) 상에는 제1 방향(DR1)으로 연장되는 제1 연결 배선(140)이 배치될 수 있다. 제1 연결 배선(140)은 발광 제어 연결선(141), 메쉬 연결선(142), 스캔 연결선(143), 이전 스캔 연결선(144), 초기화 전압 연결선(145), 및 제1 노드연결선(146)을 포함할 수 있다.
발광 제어 연결선(141)은 제3 절연층(114) 및 제2 절연층(113)을 관통하여 형성된 콘택홀(CNT1a, CNT1b)을 통해 제1 화소(PX1)의 발광 제어선(123)과 제2 화소(PX2)의 발광 제어선(123)을 연결할 수 있다. 발광 제어 연결선(141)은 제1 화소(PX1)의 발광 제어선(123) 및 제2 화소(PX2)의 발광 제어선(123)과 중첩되면서 제1 방향(DR1)을 따라 연장될 수 있다.
메쉬 연결선(142)은 제3 절연층(114)을 관통하여 형성된 콘택홀(CNT3a, CNT2b)을 통해 제1 화소(PX1)의 제2 전극(C2)과 제2 화소(PX2)의 제2 전극(C2)을 연결할 수 있다. 스토리지 커패시터(Cst)의 제2 전극(C2)은 구동 전압선(152)과 연결되어 구동 전압을 전달받기 때문에, 메쉬 연결선(142)은 제1 방향(DR1)으로 배열된 복수의 화소들에 걸쳐서 구동 전압을 전달하는 역할을 할 수 있다. 메쉬 연결선(142)에 의해서 제1 방향으로 연장되는 별도의 구동 전압선을 배치하는 공간을 확보하지 않아도 메쉬(mesh) 구조의 구동 전압선을 형성할 수 있다. 이에 따라, 스토리지 커패시터(Cst)의 공간을 더욱 확보할 수 있으므로 고화질의 표시 장치를 구현할 수 있다.
스캔 연결선(143)은 제3 절연층(114) 및 제2 절연층(113)을 관통하여 형성된 콘택홀(CNT4a, CNT4b)을 통해 제1 화소(PX1)의 스캔선(121)과 제2 화소(PX2)의 스캔선(121)을 연결할 수 있다. 스캔 연결선(143)은 제1 화소(PX1)의 스캔선(121) 및 제2 화소(PX2)의 스캔선(121)과 중첩되면서 제1 방향(DR1)으로 연장될 수 있다.
이전 스캔 연결선(144)은 제3 절연층(114) 및 제2 절연층(113)을 관통하여 형성된 콘택홀(CNT5a, CNT5b)을 통해 제1 화소(PX1)의 이전 스캔선(122)과 제2 화소(PX2)의 이전 스캔선(122)을 연결할 수 있다. 이전 스캔 연결선(144)은 제1 화소(PX1)의 이전 스캔선(122) 및 제2 화소(PX2)의 이전 스캔선(122)과 중첩되면서 제1 방향(DR1)으로 연장될 수 있다.
초기화 전압 연결선(145)은 제3 절연층(114)을 관통하여 형성된 콘택홀(CNT6a, CNT6b)을 통해 제1 화소(PX1)의 초기화 전압선(131)과 제2 화소(PX2)의 초기화 전압선(131)을 연결할 수 있다. 초기화 전압 연결선(145)은 제1 화소(PX1)의 초기화 전압선(131) 및 제2 화소(PX2)의 초기화 전압선(131)과 중첩되면서 제1 방향(DR1)으로 연장될 수 있다.
제1 노드 연결선(146)은 콘택홀(CNTa, CNTb)을 통해 하부 게이트 전극(BG)과 구동 트랜지스터(T1)의 구동 소스 영역(S1)을 연결할 수 있다. 제1 노드 연결선(146)은 제3 절연층(114), 제2 절연층(113), 제1 절연층(112), 및 버퍼층(111)을 관통하는 콘택홀(CNTa)을 통해 하부 게이트 전극(BG)에 연결될 수 있고, 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNTb)을 통해 구동 소스 영역(S1)에 연결될 수 있다.
발광 제어 연결선(141), 메쉬 연결선(142), 스캔 연결선(143), 이전 스캔 연결선(144), 및 초기화 전압 연결선(145)은 제1 화소 영역(PXA1)에서 제2 화소영역(PXA2)으로 연장되면서 제1 화소(PX1)와 제2 화소(PX2)를 연결할 수 있다. 발광 제어 연결선(141), 메쉬 연결선(142), 스캔 연결선(143), 이전 스캔 연결선(144), 및 초기화 전압 연결선(145)은 제1 방향(DR1)으로 배열된 복수의 화소들을 연결할 수 있다.
본 실시예에 있어서, 제1 연결 배선(140)의 하부에 배치된 반도체층(AS1 내지 AS7), 신호선들(121, 122, 123), 초기화 전압선(131), 스토리지 커패시터의 제1 전극(C1) 및 제2 전극(C2) 등의 도전층들은 각 화소마다 분리되어 형성될 수 있다. 이에 따라, 하나의 화소에서 발생하는 스트레스가 다른 화소로 전파되는 것을 방지할 수 있다. 한편, 제1 연결 배선(140)은 연신율이 높은 물질로 형성될 수 있고, 이에 따라, 스트레스에 따른 불량을 최소화할 수 있다.
이와 같이, 발광 제어 연결선(141), 메쉬 연결선(142), 스캔 연결선(143), 이전 스캔 연결선(144), 및 초기화 전압 연결선(145)은 제1 화소(PX1)와 제2 화소(PX2) 사이에 배치된 유기 절연층(160)의 상부를 지나면서 제1 화소(PX1)와 제2 화소(PX2)를 연결하므로, 복수의 화소들에 전기적 신호를 공급하는 역할을 할 수 있다.
제1 연결 배선(140) 상에는 화소들 사이에 개구(115a)를 갖는 제4 절연층(115) 및 제4 절연층(115) 상에 배치되고 제4 절연층(115)의 개구(115a)를 채우는 제5 절연층(116)이 배치될 수 있다. 제4 절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예를 들면, 제4 절연층(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물 등을 포함할 수 있고, 제5 절연층(116)은 아크릴, 벤조사이클로부텐(BCB), 폴리이미드(PI), 헥사메틸디실록산(HMDSO) 등의 유기물을 포함할 수 있다. 제4 절연층(115)이 무기물을 포함하는 경우에, 화소들 사이에 개구(115a)가 형성되어, 제4 절연층(115)에 인가되는 스트레스가 전파되지 않을 수 있다. 또한, 개구(115a) 내부에는 유기물을 포함하는 제5 절연층(116)이 형성되므로, 제5 절연층(116)이 표시 장치에 인가되는 스트레스를 흡수할 수 있다
도 4, 도 10, 및 도 11을 참조하면, 제5 절연층(116) 상에는 제2 방향(DR2)으로 연장되는 제2 연결 배선(150)이 배치될 수 있다. 제2 연결 배선(150)은 제1 연결배선(140)과 제4 절연층(115) 및 제5 절연층(116)에 의해 절연될 수 있다. 제2 연결 배선(150)은 데이터선(151), 구동 전압선(152), 제2 노드 연결선(153), 제3 노드 연결선(154), 및 중간 연결선(155)을 포함할 수 있다.
데이터선(151), 구동 전압선(152), 제2 노드 연결선(153), 제3 노드 연결선(154), 및 중간 연결선(155)은 동일 층에 배치될 수 있고, 동일 물질을 포함할 수 있다. 예를 들면, 데이터선(151), 구동 전압선(152), 제2 노드 연결선(153), 제3 노드 연결선(154), 및 중간 연결선(155)은 연신율이 높은 도전 물질로 형성될 수 있다. 예를 들면, 데이터선(151), 구동 전압선(152), 제2 노드 연결선(153), 제3 노드 연결선(154), 및 중간 연결선(155)은 알루미늄(Al)을 포함할 수 있다. 일 실시예에 있어서, 데이터선(151), 구동 전압선(152), 제2 노드 연결선(153), 제3 노드 연결선(154), 및 중간 연결선(155)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(151)은 제5 절연층(116), 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT7)을 통해 스위칭 트랜지스터(T2)의 스위칭 소스 영역(S2)과 연결될 수 있다. 데이터선(151)은 제2 방향(DR2)으로 배열된 복수의 화소들, 예를 들면, 제1 화소(PX1) 및 제3 화소(PX3)를 연결할 수 있다.
구동 전압선(152)은 제5 절연층(116), 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT8)을 통해 동작 제어 트랜지스터(T5)의 동작 제어 소스 영역(S5)과 연결될 수 있다. 또한, 구동 전압선(152)은 제5 절연층(116), 제4 절연층(115), 및 제3 절연층(114)을 관통하는 콘택홀(CNT9)을 통해 스토리지 커패시터(Cst)의 제2 전극(C2)과 연결될 수 있다. 구동 전압선(152)은 제2 방향(DR2)으로 배열된 복수의 화소들, 예를 들면, 제1 화소(PX1) 및 제3 화소(PX3)를 연결할 수 있다.
제2 노드 연결선(153)은 구동 트랜지스터(T1) 및 화소 전극(210)을 초기화하는 초기화 전압(VINT)을 전송할 수 있다. 제2 노드 연결선(153)은 제5 절연층(116), 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT10)을 통해 제1 및 제2 초기화 트랜지스터들(T4, T7)에 연결될 수 있고, 제5 절연층(116), 제4 절연층(115), 및 제3 절연층(114)을 관통하는 콘택홀(CNT11)을 통해 초기화 전압선(131)에 연결될 수 있다.
제3 노드 연결선(154)은 콘택홀(CNT12, CNT13)을 통해 구동 게이트 전극(G1)과 보상 트랜지스터(T3)의 보상 드레인 영역(D3)을 연결할 수 있다. 제3 노드 연결선(154)에 의해 아일랜드 타입의 구동 게이트 전극(G1)은 보상 트랜지스터(T3)와 전기적으로 연결될 수 있다.
중간 연결선(155)은 제5 절연층(116), 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT14)을 통해 제2 초기화 트랜지스터(T7)의 제2 초기화 소스 영역(S7)에 연결될 수 있다. 중간 연결선(155)은 제5 절연층(116), 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT15)을 통해 발광 제어 트랜지스터(T6)의 발광 제어 드레인 영역(D6)과 연결될 수 있다.
데이터선(151), 구동 전압선(152), 및 중간 연결선(155)은 제2 방향(DR2)으로 이웃하는 화소들, 예를 들면, 제1 화소(PX1) 및 제3 화소(PX3), 사이의 유기 절연층(160)을 지나면서 제2 방향(DR2)으로 이웃하는 화소들을 연결할 수 있다.
제2 연결 배선(150) 상에는 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 아크릴, 벤조사이클로부텐(BCB), 폴리이미드(PI), 헥사메틸디실록산(HMDSO) 등의 유기물을 포함할 수 있다. 평탄화층(117)은 트랜지스터들(T1~T7) 상부를 대체적으로 평탄화하는 역할을 할 수 있다. 평탄화층(117)은 단층 또는 다층으로 구비될 수 있다.
도 11을 참조하면, 유기 절연층(160)은 제1 화소(PX1)와 제2 화소(PX2) 사이에서, 무기 절연층(110)의 홈(GR)의 적어도 일부를 채우며 배치될 수 있다. 유기 절연층(160)은 홈(GR)을 완전히 채우지 않을 수 있다. 또한, 유기 절연층(160)은 홈(GR)의 일부에는 채워지지 않을 수 있다.
다만, 유기 절연층(160)이 외부 충격을 흡수하는 역할을 하기 위해서는 홈(GR)을 완전히 채우는 것이 바람직할 수 있다. 일 실시예에 있어서, 유기 절연층(160)은 무기 절연층(110)의 상면까지 연장되도록 형성될 수 있다. 이 경우, 유기 절연층(160)의 특성상 유기 절연층(160)의 상면이 볼록한 형상으로 구비될 수 있다. 다시 말해, 유기 절연층(160)의 최고 높이(h)는 홈(GR)의 깊이(d)보다 클 수 있다.
한편, 유기 절연층(160)의 상면이 무기 절연층(110)의 상면과 이루는 각도는 약 45도보다 작을 수 있다. 만일, 무기 절연층(110)의 상면과 유기 절연층(160)의 상면이 만나는 경계의 경사가 완만하지 않으면, 도전층을 패터닝하여 제1 연결배선(140)을 형성하는 과정에서 도전성 물질이 상기 경계에서 제거되지 않고 잔존할 수 있다. 이 경우, 잔존하는 도전성 물질과 다른 도전층들 사이에 단락이 일어날 수 있다. 따라서, 유기 절연층(160)의 상면이 무기 절연층(110)의 상면에 대해서 완만한 경사를 가지도록 형성하는 것이 바람직할 수 있다.
유기 절연층(160)은 아크릴, 메타아크릴, 폴리에스터, 폴리에틸렌, 폴리프로필렌, 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산 등을 포함할 수 있다.
유기 절연층(160)은 제1 화소(PX1)와 제2 화소(PX2) 사이의 무기 절연층의 홈(GR)에 배치되어, 제1 연결 배선(140)의 하부에서 제1 화소(PX1)와 제2 화소(PX2)를 분리시킬 수 있다. 이에 따라, 스트레스나 크랙이 제1 화소(PX1)에서 제2 화소(PX2)로 전파되는 것을 방지할 수 있다.
평탄화층(117) 상에는 화소 전극(310), 대향 전극(330), 및 이들 사이에 개재되며, 발광층을 구비하는 중간층(320)을 포함하는 유기 발광 소자(OLED)가 배치될 수 있다.
화소 전극(310)은 평탄화층(117)에 정의된 콘택홀을 통해 중간 연결선(155)에 연결되며, 중간 연결선(155)에 의해 발광 제어 트랜지스터(T6)의 발광 제어 드레인 영역(D6)에 연결될 수 있다.
평탄화층(117) 상부에는 화소 정의막(118)이 배치될 수 있다. 화소 정의막(118)은 각 화소들에 대응하는 개구, 즉 적어도 화소 전극(310)의 중앙부를 노출시키는 개구를 가짐으로써 화소를 정의하는 역할을 할 수 있다. 또한, 화소 정의막(118)은 화소 전극(310)의 가장자리와 화소 전극(310) 상부의 대향 전극(330)과의 사이의 거리를 증가시켜 화소 전극(310)의 상기 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 예를 들면, 화소 정의막(118)은 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기 발광 소자(OLED)의 중간층(320)은 저분자 물질 또는 고분자 물질을 포함할 수 있다. 중간층(320)이 상기 저분자 물질을 포함할 경우, 정공 주입층(hole injection layer: HIL), 정공 수송층(hole transport layer: HTL), 발광층(emission layer: EML), 전자 수송층(electron transport layer: ETL), 전자 주입층(electron injection layer: EIL) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있고, 구리 프탈로시아닌(CuPc), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등과 같은 다양한 유기 물질을 포함할 수 있다.
중간층(320)이 상기 고분자 물질을 포함할 경우, 정공 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 경우, 정공 수송층(HTL)은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 중간층(320)은 복수의 화소 전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소 전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향 전극(330)은 표시 영역(DA) 상부에 배치되는데, 도 11에 도시된 바와 같이 표시 영역(DA)을 덮도록 배치될 수 있다. 다시 말해, 대향 전극(330)은 복수의 유기 발광 소자들(OLED)에 대하여 일체(一體)로 형성되어 복수의 화소 전극(310)들에 대응할 수 있다.
일 실시예에 있어서, 화소 전극(310) 및 대향 전극(330)은 각각 유기 발광 소자(OLED)의 애노드 및 캐소드일 수 있다. 그러나 본 발명의 실시예는 이에 한정되지 아니하고, 다른 실시예에 있어서, 화소 전극(310) 및 대향 전극(330)은 각각 유기 발광 소자(OLED)의 캐소드 및 애노드일 수도 있다.
유기 발광 소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기 때문에, 봉지층(400)이 이러한 유기 발광 소자(OLED)를 덮어 이를 보호하는 역할을 할 수 있다. 봉지층(400)은 표시 영역(DA)을 덮으며 표시 영역(DA) 외측까지 연장될 수 있다. 봉지층(400)은 제1 무기 봉지층(410), 유기 봉지층(420), 및 제2 무기봉지층(430)을 포함할 수 있다.
제1 무기 봉지층(410)은 대향 전극(330)을 덮을 수 있고, 세라믹, 금속 산화물, 금속 질화물, 금속 탄화물, 금속 산질화물, 인듐 산화물, 주석 산화물, 인듐 주석 산화물(ITO), 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물 등을 포함할 수 있다. 필요에 따라 제1 무기봉지층(410)과 대향 전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1 무기 봉지층(410)은 그 하부의 구조물을 따라 형성되기 때문에, 제1 무기봉지층(410)의 상면은 평탄하지 않을 수 있다.
유기 봉지층(420)은 제1 무기 봉지층(410)을 덮을 수 있고, 제1 무기 봉지층(410)과 다르게 그 상면이 대략 평탄할 수 있다. 구체적으로, 유기 봉지층(420)은 표시 영역(DA)에 대응하는 부분에서는 상면이 대략 평탄할 수 있다. 유기 봉지층(420)은 아크릴, 메타아크릴(metacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
제2 무기 봉지층(430)은 유기 봉지층(420)을 덮을 수 있고, 세라믹, 금속 산화물, 금속 질화물, 금속 탄화물, 금속 산질화물, 인듐 산화물, 주석 산화물, 인듐 주석 산화물(ITO), 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물 등을 포함할 수 있다.
전술한 바와 같이, 봉지층(400)이 제1 무기 봉지층(410), 유기 봉지층(420) 및 제2 무기봉지층(430)을 포함하는 다층 구조를 가지므로, 봉지층(400) 내에 크랙이 발생하더라도, 제1 무기 봉지층(410)과 유기 봉지층(420) 사이 또는 유기 봉지층(420)과 제2 무기봉지층(430) 사이에서 상기 크랙이 연결되지 않을 수 있다. 이에 따라, 외부로부터의 수분이나 산소 등이 표시 영역(DA)으로 침투하는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
도 12를 참조하면, 중간 연결선(155)의 일단은 제5 절연층(115), 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT14)을 통해 제1 화소(PX1)의 제2 초기화 트랜지스터(T7)의 제2 초기화 소스 영역(S7)에 연결될 수 있다. 또한, 중간 연결선(155)의 타단은 제4 절연층(115), 제3 절연층(114), 제2 절연층(113), 및 제1 절연층(112)을 관통하는 콘택홀(CNT15)을 통해 제3 화소(PX3)의 발광 제어 트랜지스터(T6)의 발광 제어 드레인 영역(D6)에 연결될 수 있다.
중간 연결선(155)은 제1 화소(PX1)와 제3 화소(PX3) 사이에 배치된 유기 절연층(160) 상을 지나가며, 제2 방향(DR2)으로 연장된 제1 화소(PX1)와 제3 화소(PX3)를 연결할 수 있다. 유기 절연층(160)은 제1 화소(PX1)와 제3 화소(PX3)의 사이 영역에서 무기 절연층(110)의 홈(GR)에 배치되어, 중간 연결선(155) 하부에서 제1 화소(PX1)와 제3 화소(PX3)를 분리시킬 수 있다. 이에 따라, 스트레스나 크랙의 전파가 방지될 수 있다.
도 13, 도 14, 도 15, 및 도 16은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다. 도 13, 도 14, 도 15, 및 도 16은 도 11의 표시 장치의 제조 방법을 나타낼 수 있다.
도 13을 참조하면, 먼저 기판(110) 상에 무기 절연 물질을 증착하여 배리어층(101)을 형성할 수 있다. 그 다음, 배리어층(101) 상에 금속 등의 도전 물질을 증착하고 이를 패터닝하여 금속층(ML) 및 하부 게이트 전극(BG)을 형성할 수 있다. 여기서, 금속층(ML)은 화소 영역들 사이에, 예를 들면 제1 화소 영역(PXA1)과 제2 화소 영역(PXA1)의 사이에, 형성될 수 있고, 하부 게이트 전극(BG)은 각각의 화소 영역들 내에 형성될 수 있다. 이에 따라, 금속층(ML)과 하부 게이트 전극(BG)은 실질적으로 동시에 형성될 수 있다.
도 14를 참조하면, 금속층(ML) 및 하부 게이트 전극(BG)이 형성된 기판(100) 상에 구동 트랜지스터(T1)를 포함하는 트랜지스터들, 스토리지 커패시터(Cst), 및 무기 절연층(110)을 형성할 수 있다.
먼저, 금속층(ML) 및 하부 게이트 전극(BG)이 형성된 배리어층(101) 상에 무기 절연 물질을 증착하여 버퍼층(111)을 형성할 수 있다. 그 다음, 버퍼층(111) 상에 반도체 물질을 증착하고 이를 패터닝하여 구동 반도체층(A1, S1, D1)을 포함하는 반도체층들을 형성할 수 있다. 그 다음, 상기 반도체층이 형성된 버퍼층(111) 상에 무기 절연 물질을 증착하여 제1 절연층(112)을 형성할 수 있다. 그 다음, 제1 절연층(112) 상에 금속 등의 도전 물질을 증착하고 이를 패터닝하여 스토리지 커패시터(Cst)의 제1 전극(C1)의 역할을 하는 구동 게이트 전극(G1)을 포함하는 게이트 전극들을 형성할 수 있다. 이에 따라, 상기 반도체층들 및 상기 게이트 전극들을 포함하는 상기 트랜지스터들이 형성될 수 있다.
그 다음, 상기 게이트 전극이 형성된 제1 절연층(112) 상에 무기 절연 물질을 증착하여 제2 절연층(113)을 형성할 수 있다. 그 다음, 제2 절연층(113) 상에 금속 등의 도전 물질을 증착하고 이를 패터닝하여 스토리지 커패시터(Cst)의 제2 전극(C2)을 형성할 수 있다. 이에 따라, 제1 전극(C1) 및 제2 전극(C2)을 포함하는 스토리지 커패시터(Cst)가 형성될 수 있다.
그 다음, 스토리지 커패시터(Cst)의 제2 전극(C2)이 형성된 제2 절연층(113) 상에 무기 절연 물질을 증착하여 제3 절연층(114)을 형성할 수 있다. 이에 따라, 버퍼층(111), 제1 절연층(112), 제2 절연층(113), 및 제3 절연층(114)을 포함하는 무기 절연층(110)이 형성될 수 있다.
도 15를 참조하면, 무기 절연층(110)에 홈(GR)을 형성할 수 있다. 무기 절연층(110)에 홈(GR)을 형성하기 위하여, 포토 마스크 공정 및 식각 공정이 수행될 수 있다. 상기 식각 공정에 의해 버퍼층(111), 제1 절연층(112), 제2 절연층(113), 제3 절연층(114)의 개구들(111a, 112a, 113a, 114a)을 형성할 수 있다. 예를 들면, 상기 식각 공정은 건식 식각 공정일 수 있다.
무기 절연층(110)의 홈(GR)은 제1 화소 영역(PXA1)과 제2 화소영역(PXA2) 사이에 위치하는 금속층(ML) 상에 형성될 수 있다. 무기 절연층(110)의 홈(GR)은 금속층(ML)의 적어도 일부를 노출할 수 있다. 구체적으로, 무기 절연층(110)의 홈(GR)은 금속층(ML)의 상면의 중심부를 노출할 수 있다.
무기 절연층(110)의 홈(GR)은 제1 화소 영역(PXA1) 및/또는 제2 화소영역(PXA2) 내에 형성되는 콘택홀들과 실질적으로 동시에 형성될 수 있다. 선택적으로, 무기 절연층(110)의 홈(GR)은 제1 화소영역(PXA1) 및/또는 제2 화소 영역(PXA2) 내에 형성되는 상기 콘택홀들을 형성한 후에 형성될 수도 있다.
무기 절연층(110)의 홈(GR)을 형성하기 전에 제1 화소 영역(PXA1)과 제2 화소영역(PXA2) 사이에 금속층(ML)을 형성할 수 있고, 무기 절연층(110)의 홈(GR)을 형성하기 위하여 무기 절연층(110)을 식각할 때, 금속층(ML)이 식각 정지층의 역할을 할 수 있다. 이에 따라, 금속층(ML)에 의해 금속층(ML)의 하부에 위치하는 배리어층(101)은 식각되지 않을 수 있고, 외부로부터의 불순물의 유입을 차단하기 위한 홈(GR)의 하부의 배리어층(101) 및 기판(100)의 두께를 확보할 수 있다.
도 16을 참조하면, 무기 절연층(110)의 홈(GR)을 채우는 유기 절연층(160)을 형성할 수 있다. 예를 들면, 제3 절연층(114) 상에 유기 절연 물질을 증착하고 이를 패터닝하여 유기 절연층(160)을 형성할 수 있다.
도 11을 참조하면, 무기 절연층(110) 및 유기 절연층(160) 상에 제1 연결 배선(140)을 형성할 수 있다. 예를 들면, 홈(GR)이 유기 절연층(160)에 의해 채워진 무기 절연층(110) 상에 금속 등의 도전 물질을 증착하고 이를 패터닝하여 제1 연결배선(140)을 형성할 수 있다. 제1 연결 배선(140)은 제1 화소영역(PXA1)으로부터 제2 화소 영역(PXA2)으로 연장될 수 있고, 이에 따라, 제1 화소(PX1)의 구성들이 제1 연결배선(140)에 의해 제2 화소(PX2)의 구성들과 연결될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 화소를 나타내는 회로도이다. 도 18은 본 발명의 다른 실시예에 따른 서로 인접한 화소들을 나타내는 배치도이다. 도 19는 도 18에 도시된 구성 요소들을 층별로 나타내는 배치도이다.
도 17을 참조하면, 본 발명의 다른 실시예에 있어서, 하부 게이트 전극(BG)은 구동 전압선(152)에 전기적으로 연결될 수 있다. 이 경우, 하부 게이트 전극(BG)에는 구동 전압(ELVDD)이 공급될 수 있다.
도 18 및 도 19를 참조하면, 본 발명의 다른 실시예에 있어서, 제1 연결배선(140)은 도 9에 도시된 제1 노드 연결선(146) 대신에 제4 노드연결선(147)을 포함할 수 있다.
제4 노드 연결선(147)은 콘택홀(CNTc, CNTd)을 통해 하부 게이트 전극(BG)과 스토리지 커패시터(Cst)의 제2 전극(도 8의 C2)을 연결할 수 있다. 제4 노드 연결선(147)은 제3 절연층(114), 제2 절연층(113), 제1 절연층(112), 및 버퍼층(111)을 관통하는 콘택홀(CNTc)을 통해 하부 게이트 전극(BG)에 연결될 수 있고, 제3 절연층(114)을 관통하는 콘택홀(CNTd)을 통해 제2 전극(C2)에 연결될 수 있다. 스토리지 커패시터(Cst)의 제2 전극(C2)은 구동 전압선(152)과 연결되어 구동 전압을 전달받기 때문에, 하부 게이트 전극(BG)은 콘택홀(CNTd) 및 스토리지 커패시터(Cst)의 제2 전극(C2)을 통해 구동 전압선(152)과 전기적으로 연결될 수 있다.
도 20 및 도 21은 본 발명의 다른 실시예들에 따른 표시 장치의 일부를 나타내는 평면도들이다.
도 20 및 도 21을 참조하면, 무기 절연층의 홈(GR) 및 유기 절연층(160)은 복수의 화소들을 그룹핑하여 둘러싸도록 배치될 수 있다. 도 20의 경우에, 무기 절연층의 홈(GR) 및 유기 절연층(160)은 두 개의 화소들, 즉 제1 화소(PX1)와 제2 화소(PX2)를 둘러싸며 배치될 수 있다. 도 17의 경우에, 무기 절연층의 홈(GR) 및 유기 절연층(160)은 네 개의 화소들(PX1, PX2, PX3, PX4)을 둘러싸며 배치될 수 있다. 그러나 본 발명의 실시예는 이에 한정되지 아니하고, 그룹핑하는 화소들의 개수는 다양하게 변형될 수 있다.
한편, 그룹핑하는 화소들의 개수는 하나의 표시 장치에 있어서 동일하거나 위치에 따라서 다를 수 있다. 예를 들면, 크랙의 위험이나 스트레스를 많이 받는 영역의 경우에 무기 절연층의 홈(GR) 및 유기 절연층(160)이 하나의 화소를 둘러싸며 배치될 수 있고, 나머지 영역에는 복수의 화소들을 둘러싸며 배치될 수 있다.
도 22 및 도 23은 본 발명의 다른 실시예들에 따른 표시 장치를 나타내는 도면들이다. 도 22는 표시 영역이 접힌 것을 도시하고, 도 23은 표시 영역이 감긴 것을 도시하고 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역(DA)에 무기 절연층의 홈(GR) 및 이를 채우는 유기 절연층(160)을 포함하므로, 도 22 및 도 23과 같이 표시 영역(DA)을 접거나 감을 수 있다. 표시 영역(DA)을 접거나 감더라도 무기 절연층의 홈(GR)에 의해 크랙의 발생이 최소화될 수 있고, 무기 절연층의 홈(GR)을 채우는 유기 절연층(160)이 벤딩에 의한 인장 스트레스를 흡수할 수 있다.
도 24는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 24를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 주변 영역(PA)에 벤딩축(BAX)을 중심으로 구부러지는 벤딩 영역(BA)을 가질 수 있고, 벤딩 영역(BA)에 위치하는 벤딩 홈(GR') 및 이를 채우는 벤딩 유기 절연층(160')을 더 포함할 수 있다. 또한, 벤딩 유기 절연층(160') 상에 배치되며, 표시 영역(DA)에서 연장되어 벤딩 영역(BA)을 가로지르는 팬아웃 배선(150')을 더 포함할 수 있다.
벤딩 홈(GR')은 벤딩 영역(BA)에 대응하는 무기 절연층에 형성되는 개구를 의미할 수 있다. 벤딩 홈(GR')은 표시 영역(DA)의 무기 절연층에 홈(도 11의 GR)을 형성할 때 실질적으로 동시에 형성할 수 있다.
벤딩 유기 절연층(160')은 벤딩 홈(GR')을 채우며 벤딩 시에 인가되는 인장 스트레스를 흡수하는 역할을 할 수 있다. 벤딩 유기 절연층(160')은 표시 영역(DA)의 유기 절연층(도 11의 160)과 실질적으로 동시에, 실질적으로 동일한 물질로 형성될 수 있다.
팬아웃 배선(150')은 주변 영역(PA)에 배치되어 주변 영역(PA)에 배치되는 구동 드라이버 IC 또는 연성 회로 기판으로부터 제공되는 전기적 신호를 표시 영역(DA)에 전달하는 배선을 의미할 수 있다.
팬아웃 배선(150')은 표시 영역(DA)의 제1 연결 배선(140) 또는 제2 연결배선(150)과 실질적으로 동시에, 실질적으로 동일한 물질로 형성될 수 있다. 다시 말해, 팬아웃 배선(150')은 연신율이 높은 물질을 포함할 수 있다. 예를 들면, 팬아웃 배선(150')은 알루미늄(Al)을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
<부호의 설명>
100: 기판 101: 배리어층
110: 무기 절연층 140: 제1 연결 배선
150: 제2 연결 배선 160: 유기 절연층
PXA1: 제1 화소 영역 PXA2: 제2 화소 영역
PXA3: 제3 화소 영역 ML: 금속층
BG: 하부 게이트 전극 GR: 홈

Claims (22)

  1. 상부에 제1 화소가 위치하는 제1 화소 영역 및 상부에 제2 화소가 위치하는 제2 화소 영역을 포함하는 기판;
    상기 기판 상의 상기 제1 화소 영역 및 상기 제2 화소 영역 사이에 배치되는 금속층;
    상기 금속층 상에 배치되고, 상기 금속층의 적어도 일부를 노출하는 홈을 갖는 무기 절연층; 및
    상기 무기 절연층의 상기 홈을 채우는 유기 절연층을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 무기 절연층의 상기 홈은 상기 금속층의 상면의 적어도 일부를 노출하고,
    상기 유기 절연층은 상기 금속층의 상기 상면과 접촉하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 기판과 상기 금속층 사이에 배치되는 배리어층을 더 포함하는, 표시 장치.
  4. 제1 항에 있어서,
    각각의 상기 제1 화소 및 상기 제2 화소는 상기 금속층과 동일한 층에 위치하는 하부 게이트 전극을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    각각의 상기 제1 화소 및 상기 제2 화소는 구동 게이트 전극, 구동 소스 전극, 및 구동 드레인 전극을 포함하는 구동 트랜지스터를 더 포함하고,
    상기 하부 게이트 전극은 상기 구동 트랜지스터와 중첩하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 하부 게이트 전극은 상기 구동 소스 전극과 전기적으로 연결되는, 표시 장치.
  7. 제5 항에 있어서,
    상기 구동 트랜지스터에 구동 전압을 공급하는 구동 전압선을 더 포함하고,
    상기 하부 게이트 전극은 상기 구동 전압선과 전기적으로 연결되는, 표시 장치.
  8. 제1 항에 있어서,
    상기 유기 절연층은 상기 무기 절연층의 상면까지 연장되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 화소 영역은 상기 제1 화소 영역으로부터 제1 방향에 위치하고,
    상기 무기 절연층의 상기 홈은 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 유기 절연층 상에 배치되고, 상기 제1 방향을 따라 연장되는 제1 연결 배선을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 화소 및 상기 제2 화소는 각각 상기 유기 절연층을 사이에 두고 배치되는 제1 스캔선 및 제2 스캔선을 더 포함하고,
    상기 제1 스캔선 및 상기 제2 스캔선은 상기 제1 연결 배선에 의해 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 연결 배선의 연신율은 상기 제1 스캔선의 연신율 및 상기 제2 스캔선의 연신율보다 큰, 표시 장치.
  13. 복수의 화소 영역들을 포함하는 기판;
    상기 기판 상의 상기 복수의 화소 영역들 사이에 배치되는 금속층;
    상기 금속층 상에 배치되고, 상기 금속층의 적어도 일부를 노출하는 홈을 갖는 무기 절연층; 및
    상기 무기 절연층의 상기 홈을 채우는 유기 절연층을 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 유기 절연층은 상기 복수의 화소 영역들 중 적어도 일부를 둘러싸는, 표시 장치.
  15. 제13 항에 있어서,
    상기 유기 절연층은 상기 복수의 화소 영역들 각각을 둘러싸는, 표시 장치.
  16. 제13 항에 있어서,
    상기 유기 절연층 상에 배치되고, 상기 복수의 화소 영역들을 가로지르며 제1 방향을 따라 연장되는 제1 연결 배선을 더 포함하는, 표시 장치.
  17. 제13 항에 있어서,
    상기 제1 연결 배선과 절연되고, 상기 복수의 화소 영역들을 가로지르며 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 제2 연결 배선을 더 포함하는, 표시 장치.
  18. 기판 상의 제1 화소 영역 및 제2 화소 영역 사이에 금속층을 형성하는 단계;
    상기 금속층 상에 무기 절연층을 형성하는 단계;
    상기 무기 절연층에 상기 금속층의 적어도 일부를 노출하는 홈을 형성하는 단계; 및
    상기 무기 절연층의 상기 홈을 채우는 유기 절연층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 기판 상의 상기 제1 화소 영역 및 상기 제2 화소 영역에 각각 제1 하부 게이트 전극 및 제2 하부 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 금속층, 상기 제1 하부 게이트 전극, 및 상기 제2 하부 게이트 전극은 동시에 형성되는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 하부 게이트 전극 및 상기 제2 하부 게이트 전극과 각각 중첩하는 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  21. 제18 항에 있어서,
    상기 유기 절연층 상에 상기 제1 화소 영역으로부터 상기 제2 화소 영역으로 연장되는 제1 연결 배선을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 기판 상의 상기 제1 화소 영역 및 상기 제2 화소 영역에 각각 상기 유기 절연층을 사이에 두고 위치하는 제1 스캔선 및 제2 스캔선을 형성하는 단계를 더 포함하고,
    상기 제1 스캔선 및 상기 제2 스캔선은 상기 제1 연결 배선에 의해 연결되는, 표시 장치의 제조 방법.
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