WO2010041838A2 - 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조 방법 - Google Patents

고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조 방법 Download PDF

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Definitions

  • the present invention relates to a flash memory cell stack, a cell stack string, and a method of manufacturing the same, and more particularly, to a flash memory cell stack and a cell stack string implemented using a diode form, not based on a MOS transistor, and a method of manufacturing the same. It is about.
  • NAND flash memory has high integration, durability, and fast write / erase characteristics.
  • the density of NAND flash memory is required to increase with the development of IT technology.
  • the degree of integration of NAND flash memories is highly dependent on the degree of integration of cell devices.
  • gate lengths of cell devices have been reduced to 50 nm or less, and memory capacities have reached tens of gigabytes.
  • multi-level cells There is also an increasing demand for multi-level cells.
  • the short channel effect due to the reduction of the device has a problem of increasing the threshold voltage distribution or reducing the threshold voltage change due to the program / erase in implementing a multi-level cell.
  • the gate length must be reduced in order to improve the density, but other alternatives should be considered.
  • SONOS or TANOS with asymmetrical source / drain structures in flat channel devices to suppress short channel effects and reduce the distribution of threshold voltages when reducing the gate length of cell devices to 40 nm or less Oxide-Si cell devices (KT Park et al, A 64-cell NAND flash memory with asymmetric S / D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006) It was announced by Samsung Electronics.
  • the cell device described above has a structure in which one side has a region corresponding to a source or a drain, and the other side has no source or a drain, around the gate of the cell device.
  • an inversion layer is formed using a fringing electric field from a control electrode in a region without a source or a drain, thereby suppressing a short channel effect.
  • a cell device has improved reduction characteristics compared to a conventional SONOS cell device having a flat channel having a source / drain region, since any one of the source / drain of the cell device is formed to overlap the control electrode, the cell device has a size of 40 nm or less.
  • the short channel effect is shown at the channel length of and ultimately faces the miniaturization limit of the flat channel structure. In addition, the manufacturing process due to miniaturization is difficult.
  • the present inventors studied the structure of a NAND string without source / drain, and a Korean patent application was filed under the name of "Highly Integrated Flash Memory Cell String, Cell Device, and Manufacturing Method thereof" and registered as Patent No. 10-856701. .
  • the structure proposed in the present invention not only has a simple process for implementing a NAND string, but also has a feature of improving the downsizing and program characteristics of the device since the source / drain of the cell device is removed.
  • the cell device is based on a MOS structure with no source / drain but a channel.
  • the cell device forms a p-n junction on top of the fin body and stores or removes charge in the charge storage node around the p-n junction to detect the difference in current due to band-to-band tunneling.
  • Such a device has a complex structure as a whole, and a deterioration problem occurs due to a program / erase at a local location, and a gate stack including a storage node is formed around a fin body, and a control electrode is formed to form an area of one cell. As this widens, there is a problem that the degree of integration decreases.
  • An object of the present invention for solving the above-mentioned problems is to provide a diode-type nonvolatile memory cell device having excellent device reduction characteristics.
  • Another object of the present invention is to provide an ultra-high density nonvolatile memory cell stack and a method of manufacturing the same, which implements the aforementioned diode cell device in a stack form.
  • a first aspect of the present invention for achieving the above technical problem relates to a flash memory cell stack, the flash memory cell stack, a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack; A first doped semiconductor region formed on a portion of side surfaces of the first insulating layer and the second doped semiconductor region, the first doped semiconductor region being formed to face each other along a first direction; The first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers.
  • a flash memory cell stack includes a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack; A first doped semiconductor region formed on a first side surface of the first insulating layer and the second doped semiconductor region; An isolation insulating film formed on the second side surfaces of the first and second doped semiconductor regions facing the first side surfaces of the first and second doped semiconductor regions; The first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers.
  • a flash memory cell stack includes a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on the first and second side surfaces of the control electrode which face each other; A fourth insulating film formed on the remaining sides except for the first side and the second side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack opposite to first and second side surfaces of the control electrode; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack opposite the first and second side surfaces of the control electrode; A first doped semiconductor region formed on side surfaces of the first insulating layer and the second doped semiconductor region facing the first and second side surfaces of the control electrode; The first insulating layer and the second doped semiconductor region are alternately formed on the side surfaces of the gate stack.
  • the lower surface of the first doped semiconductor region of the flash memory cell stack according to the first to third features described above is preferably in electrical contact with the semiconductor substrate.
  • the flash memory cell stack according to the first to third features described above may further include a well between the first doped semiconductor region and the semiconductor substrate.
  • the gate stack of the flash memory cell stack according to the first to third features described above includes a tunneling insulating film, a charge storage node and a blocking insulating film, a tunneling insulating film and a charge storage node, or a charge storage node and a blocking insulating film. It is preferable to be.
  • the charge storage nodes of the flash memory cell stacks according to the first to third features described above are preferably formed on all sides of the control electrode or only in the region where the control electrode and the second doped semiconductor region overlap.
  • the first doped semiconductor region and the second doped semiconductor region of the flash memory cell stack according to the first to third features described above are preferably doped with impurities of opposite types.
  • the surface of the second doped semiconductor region in contact with the gate stack of the flash memory cell stack according to the first to third features described above may be convex in the middle along a direction parallel to or intersecting with the control electrode or the control electrode. It is preferable that the central portion of the region overlapping with is formed convexly.
  • the cell stack of the flash memory cell stack according to the first to third features described above includes a plurality of cell elements, each cell element including the control electrode, the gate stack, the second doped semiconductor region and the first doped semiconductor. And a region, wherein the cell element senses the magnitude of current caused by the GIDL generated in the second doped semiconductor region on the side of the gate stack according to a program or erase state, and detects the magnitude of the sensed current. Depending on the size, it detects a program or eraser state or degree, and the cell device adjusts one or two or more of a program voltage, an eraser voltage, a program time, and an eraser time, so that a multi-level of two bits or more in one cell device is adjusted. It is desirable to enable storage.
  • a junction formed between the second doped semiconductor region and the first doped semiconductor region of the flash memory cell stack according to the first to third features described above is formed on the first insulating film.
  • a flash memory cell stack string comprises a plurality of flash memory cell stacks arranged in a row, the flash memory cell stack comprising: a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack; A first doped semiconductor region formed on a portion of side surfaces of the first insulating layer and the second doped semiconductor region, the first doped semiconductor region being formed on side surfaces facing each other in a first direction; Doping semiconductor regions are alternately formed on the side of the gate stack, and second doping semiconductor regions of each cell stack constituting the cell stack string are connected to each other in each layer, and a first insulating film of each cell stack The first doped semiconductor region is connected to each other in each layer, and the
  • a flash memory cell stack string includes a plurality of flash memory cell stacks arranged in a line, the flash memory cell stack comprising: a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack; A first doped semiconductor region formed on a first side surface of the first insulating layer and the second doped semiconductor region; An isolation insulating film formed on the second side surfaces of the first and second doped semiconductor regions facing the first side surfaces of the first and second doped semiconductor regions; And the first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers, and the second doped semiconductor region of each cell stack constituting the cell stack string is formed in each layer. It is connected to
  • a flash memory cell stack string includes a plurality of flash memory cell stacks arranged in a line, the flash memory cell stack comprising: a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on the first and second side surfaces of the control electrode which face each other; A fourth insulating film formed on the remaining sides except for the first side and the second side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack opposite to first and second side surfaces of the control electrode; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack opposite the first and second side surfaces of the control electrode; A first doped semiconductor region formed on side surfaces of the first insulating layer and the second doped semiconductor region facing the first and second side surfaces of the control electrode; And the first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers, and
  • the first doped semiconductor region is preferably electrically connected to the semiconductor substrate.
  • Each of the flash memory cell stacks of the flash memory cell stack strings according to the fourth to sixth features may further include a well between the first doped semiconductor region and the semiconductor substrate.
  • the control electrode of the flash memory cell stack string has a quadrangular shape, and a gate stack is formed around the gate electrode, and is isolated on one of four sides of the quadrangular shape in which the gate stack is formed.
  • the insulating film is preferably formed to be connected between adjacent cell stacks.
  • the gate stack is not formed on one of four sides of the quadrangular control electrode, and an insulating insulating layer is formed on the side, and the adjacent cell stacks are formed. It is preferably formed to be connected to.
  • the gate stack may include a tunneling insulating layer, a charge storage node, and a blocking insulating layer, a tunneling insulating layer, a charge storage node, or a charge storage node and a blocking insulating layer. It is preferred to be configured.
  • the charge storage node may be formed on all sides of the control electrode or only in an area where the control electrode and the second doped semiconductor region overlap.
  • the first doped semiconductor region and the second doped semiconductor region of the flash memory cell stack string according to the fourth to sixth features described above are preferably doped with impurities of opposite types.
  • each cell element includes the control electrode, the gate stack, the second doped semiconductor region, and the first doped semiconductor region. detects the magnitude of current generated by the GIDL in the second doped semiconductor region on the side of the gate stack according to the program or erase state, and adjusts the program or eraser state or degree according to the sensed current. It is preferable that the cell device adjusts one or two or more of a program voltage, an eraser voltage, a program time, and an eraser time to enable multi-level storage of two bits or more in one cell device.
  • the flash memory cell stack strings according to the fourth to sixth features described above form second doped semiconductor regions formed of the layer in an “L” shape, and have a first surface on an upper surface of the “L” shape structure.
  • a contact window is formed and the first contact window is connected with the metal wire.
  • a cell stack array includes a plurality of flash memory cell stack strings arranged in a row, and a flash memory cell stack string includes a plurality of flash memory cell stacks arranged in a row.
  • the cell stack may include: a flash memory cell stack comprising: a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack; A first doped semiconductor region formed on a portion of side surfaces of the first insulating layer and the second doped semiconductor region, the first doped semiconductor region being formed on side surfaces facing each other in a first direction; Doping semiconductor regions are alternately formed on the side of the gate stack, and second doping semiconductor regions of each cell stack constituting the cell stack string are connected to each other
  • a cell stack array includes a plurality of flash memory cell stack strings arranged in a line, and the flash memory cell stack string includes a plurality of flash memory cell stacks arranged in a line.
  • the memory cell stack consists of a plurality of flash memory cell stacks arranged in a line.
  • the flash memory cell stack may include a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on the first and second side surfaces of the control electrode which face each other; A fourth insulating film formed on the remaining sides except for the first side and the second side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack opposite to first and second side surfaces of the control electrode; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack opposite the first and second side surfaces of the control electrode; A first doped semiconductor region formed on side surfaces of the first insulating layer and the second doped semiconductor region facing the first and second side surfaces of the control electrode; The first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers;
  • the second doped semiconductor regions of each cell stack constituting the cell stack string are connected to each other in each layer, the first insulating film is also connected to each other in each layer, and the fourth insulating film is disposed between adjacent control electrodes.
  • An insulating insulating layer is further provided between the first doped semiconductor regions of the flash memory cell stack strings adjacent to each other or between the first doped semiconductor regions of the flash memory cell stack strings adjacent to each other.
  • a cell stack array comprises a plurality of flash memory cell stack strings arranged in a row, the cell stack array comprising a plurality of flash memory cell stack strings arranged in a row, wherein the flash memory cells
  • the stack string consists of a plurality of flash memory cell stacks arranged in a line, the flash memory cell stack comprising: a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; A plurality of first insulating layers formed in layers on side surfaces of the gate stack; A plurality of second doped semiconductor regions formed in layers on side surfaces of the gate stack; A first doped semiconductor region formed on a first side surface of the first insulating layer and the second doped semiconductor region; An isolation insulating film formed on the second side surfaces of the first and second doped semiconductor regions facing the first side surfaces of the first and second doped semiconductor regions; The first insulating
  • the second doped semiconductor regions of each cell stack constituting the cell stack string are connected to each other in each layer, the first insulating film of each cell stack is also connected to each other in each layer, and the first doped semiconductor region is the first doped semiconductor region.
  • the first doped semiconductor region or the insulating insulating layer is formed between the second doped semiconductor region and the side surface of the first insulating layer, and is disposed between the cell stack strings adjacent to each other.
  • a cell stack array is composed of a plurality of flash memory cell stack strings arranged in a row, and the flash memory cell stack string is formed of a plurality of flash memory cell stacks arranged in a row, and the flash
  • the memory cell stack includes a semiconductor substrate; A control electrode formed on the surface of the semiconductor substrate in the form of a vertical pillar; An insulating film formed between the control electrode and the semiconductor substrate; A gate stack formed on a side of the control electrode; An insulating insulating film formed on the first side of the gate stack; A plurality of first insulating layers formed as layers on the remaining sides except for the first side of the gate stack; A plurality of second doped semiconductor regions formed in layers on the other side of the gate stack except for the first side; A first doped semiconductor region formed on a side of the second doped semiconductor region and a first insulating film facing the first side of the gate stack, wherein the first insulating film and the second doped semiconductor region Alternately formed in layers on the sides
  • the second doped semiconductor regions of each cell stack constituting the cell stack string are connected to each other in each layer, the first insulating film of each cell stack is also connected to each other in each layer, and the first doped semiconductor region is the first doped semiconductor region. 2 is connected to the side of the doped semiconductor region and the first insulating film,
  • the insulating insulating layers of the flash memory cell stack strings adjacent to each other are connected to each other, the first doped semiconductor region is also connected to each other, and the flash memory cell stack strings adjacent to each other share the first doped semiconductor region or the insulating insulating layer.
  • a gate stack is not formed between the control electrode and the isolation insulating layer.
  • the cell stack string of the cell stack array according to the seventh to tenth aspects described above forms second doped semiconductor regions formed of the layer in an “L” shape structure, and an upper surface of the “L” shape structure. It is preferable to form a first contact window in the first contact window and the metal wiring.
  • the cell stack array according to the seventh to tenth aspects described above is preferably integrated on the same semiconductor substrate as the MOS device, which is a peripheral circuit.
  • a method of manufacturing a flash memory cell stack includes: (a) alternately forming a sacrificial semiconductor layer and a second doped semiconductor region in a semiconductor substrate; (a) forming and masking a mask pattern in a predetermined region of the resultant, and then forming a gate stack on an inner surface of the etching region; (c) forming a control electrode in the etching region in which the gate stack is formed; (d) forming a mask pattern and etching a portion of the sacrificial semiconductor layer and the second doped semiconductor region; (e) selectively etching the sacrificial semiconductor layer and forming a first insulating layer in a region where the sacrificial semiconductor layer is etched; (f) forming a first doped semiconductor region on a side of the second doped semiconductor region, wherein the first and second doped semiconductor regions are doped with different semiconductor types. It is formed.
  • Step (a) of the manufacturing method having the above-mentioned features may include: (a1) forming a fifth insulating film on the surface of the semiconductor substrate and forming a mask pattern; (a2) etching the semiconductor substrate, but etching a portion of the semiconductor substrate below the fifth insulating layer in an “undercut” shape; (a3) alternately growing an “L” shaped sacrificial semiconductor layer and a second doped semiconductor region on the surface of the etched semiconductor substrate.
  • Step (b) of the manufacturing method having the above-mentioned characteristics is characterized in that the etching in the form of a trench, step (c) is filled with a material for the control electrode in the region etched in the trench form, the region other than the control electrode After etching selectively, it is preferable to fill the fourth insulating layer in the etched region.
  • Selectively etching the sacrificial semiconductor layer in the step (e) of the manufacturing method having the above-mentioned characteristics further includes selectively etching a part or all of the gate stack exposed by the selective etching of the sacrificial semiconductor layer. It is preferable.
  • the cell device according to the present invention has a simple diode structure, unlike the conventional MOS transistor structure, and is stacked in three dimensions to form a stack.
  • the cell device of the cell stack according to the present invention can change the current up to about 10,000 times or more by controlling the amount of charge stored, thereby enabling a multilevel cell (MLC).
  • MLC multilevel cell
  • a conventional MOS transistor type cell device has become very difficult to manufacture as it is reduced in size, whereas the cell device structure of the present invention has a simple diode structure, which simplifies the manufacturing process.
  • FIG. 1A is a cross-sectional view in a direction intersecting with the control electrode 6 for the flash memory cell device according to the first embodiment of the present invention
  • FIGS. 1B and 1C are diagrams of FIG. The symbol of the cell element shown in (a) is shown.
  • FIG. 2 is a cross-sectional view of a flash memory cell device according to a first embodiment of the present invention, illustrating the principle and direction in which current flows between the first and second doped semiconductor regions in the cell device during a read operation. .
  • FIG. 3 is a cross-sectional view and an equivalent circuit diagram showing a cell string formed of flash memory cell elements according to a first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing still another example of a cell string formed of a flash memory cell element according to the first embodiment of the present invention.
  • 5A and 5B are three-dimensional perspective views showing a part of a modified example of a flash memory cell stack string according to a second embodiment of the present invention.
  • 6 (a) and 6 (b) are three-dimensional perspective views showing a part of a modified example of a flash memory cell stack string according to a third embodiment of the present invention.
  • FIGS. 7 to 10 are plan views illustrating a flash memory cell stack or a flash memory cell stack string illustrated in FIGS. 5 and 6 in various forms and arranged in a cell stack array.
  • the area indicated by the dotted line corresponds to the top view of the structure shown in FIGS. 5 and 6.
  • 11A and 11B are three-dimensional perspective views showing a part of a modified example of a flash memory cell stack string according to a fourth embodiment of the present invention.
  • 12A and 12B are three-dimensional perspective views showing a part of a modified example of the flash memory cell stack string according to the fifth embodiment of the present invention.
  • FIG. 13 is a plan view illustrating a flash memory cell stack or a flash memory cell stack string illustrated in FIGS. 11 and 12 in various forms and arranged in a cell stack array.
  • the area indicated by the dotted line corresponds to the top view of the structure shown in FIGS. 11 and 12.
  • FIG. 14A and 14B are plan views showing a part of a cell stack array in which cell stack strings are arranged in a line
  • FIG. 14C is a cross-sectional view taken along the XX 'direction of (b). to be.
  • FIG. 15A is a plan view showing a state after forming a third insulating film 19 in the cell stack shown in FIG. 11 and forming a contact hole for metal wiring, and FIG. It is sectional drawing shown about the XX 'direction of a).
  • FIG. 16 is a cross-sectional view sequentially illustrating an example of a manufacturing process for implementing a flash memory cell stack and a flash memory cell stack string using the same as shown in FIG. 11A of the present invention.
  • FIG. 17 illustrates a main process step for a process performed before the epi layer process of alternately growing the sacrificial semiconductor layer 21 and the second doped semiconductor region 2 as described with reference to FIG. 16A.
  • FIG. 18 is a cross-sectional view illustrating exemplary structures of the undercut that may be implemented in the selective etching process of the semiconductor substrate 7 mentioned in FIG. 17.
  • FIG. 1A shows a cross-sectional view in a direction intersecting with the control electrode 6 for the flash memory cell element.
  • a flash memory cell device may include a first doped semiconductor region 2 formed on a semiconductor substrate and a second dough formed on the first doped semiconductor region. And a ping semiconductor region 1, a tunneling insulating layer 3 formed on the second doped semiconductor region, a charge storage node 4 sequentially formed on the tunneling insulating layer, a control insulating layer 5, and a control electrode 6. .
  • the first doped semiconductor region 2 and the second doped semiconductor region 1 should be doped with impurities of different semiconductor types, and the doping concentration of the second doped semiconductor region is doped in the first doped semiconductor region. It is preferable that the concentration is higher than the concentration.
  • the main feature of this cell device is that, unlike a cell device based on a conventional MOS transistor, there is no source / drain and no channel is formed. Fabrication of cells based on existing miniaturized MOS transistors is becoming increasingly difficult, resulting in an increase in the distribution of characteristics of cell devices.
  • 1 (b) and (c) show the symbol of the cell element shown in FIG. 1 (a), and (b) shows that the first doped semiconductor region 2 is p-type and the second doped semiconductor region. (1) is n type, and (c) is the reverse.
  • FIG. 2 is a cross-sectional view illustrating the operation of the cell device of FIG. 1, and illustrates a principle and a direction in which current flows between the first and second doped semiconductor regions in the cell device during a read operation.
  • the first doped semiconductor region 2 is p-type and the second doped semiconductor region 1 is n + -type.
  • band-to-band is formed on the surface of the n + semiconductor in contact with the tunneling insulating layer 3.
  • Tunneling generates an Electron-Hole Pair (EHP).
  • EHP Electron-Hole Pair
  • the generated electrons move to the second doped semiconductor region 1 to which a positive voltage is applied, and the generated holes diffuse as a minority carrier to move to the first doped semiconductor region 2.
  • a current flows as shown in FIG.
  • the charge storage node 4 has a positive charge or no negative charge
  • the current flowing due to very small electron-hole pairs in the surface region is very small.
  • storing negative charge in the charge storage node through the program generates much more electron-hole pairs in the read operation, which is easily distinguishable since it is a much larger current than the erased case.
  • Memory cells can be constructed using this principle.
  • FIG. 3 is an example of a cell string including the cell elements of FIG. 1.
  • FIG. 3 is a cross-sectional view and an equivalent circuit diagram illustrating a cell string implemented using the cell element shown in FIG. 1.
  • 3B is a symbol for a cell string, in which the direction of the diode shown to the left of the symbol is arbitrarily displayed, and the direction may be changed when the doping type of the first and second doped semiconductor regions is changed.
  • a cell string includes a first doped semiconductor region 2 formed on a semiconductor substrate, a second doped semiconductor region 1 formed on the first doped semiconductor region, and a second doped semiconductor region.
  • the flash memory cell elements including the tunneling insulating layer 3 formed above, the charge storage node 4 sequentially formed on the tunneling insulating layer 4, the blocking insulating layer 5, and the control electrode 6 are arranged in a row. Since the first doped semiconductor region 2 is doped with an impurity of the same semiconductor type as the semiconductor substrate 7, it is not separately shown in FIG. 3 separately from the semiconductor substrate 7.
  • the cell string has a second insulating film 11 formed between the control electrodes 6 of the cell elements, so that the control electrodes of the cell elements are electrically separated from each other.
  • the first doped semiconductor regions 2 of the cell elements are connected to each other, and the second doped semiconductor regions 1 of the cell elements are also connected to each other, and the first and the first And a contact window for electrical contact to the two doped semiconductor regions.
  • the electrical contact window 25 of the second doped semiconductor region in the cell string is formed at the right end of the string.
  • An electrical contact window 24 of the first doped semiconductor region 2 is made at the surface of the left semiconductor substrate.
  • the first doped semiconductor region 2 is doped with impurities of the same type as the semiconductor substrate 7 so that electrical contact of the first doped semiconductor region is shared with the substrate contact.
  • FIG. 4 is a cross-sectional view illustrating another example of a cell string formed of the flash memory cell device of FIG. 1.
  • a cell string includes a plurality of cell elements arranged in a line and one or more switching elements 50 connected to both ends of the connected cell elements, and control of the cell elements.
  • the electrodes 6 are separated from each other by the second insulating film 11.
  • the switching element is formed at one end of the cell string.
  • the cell device includes a first doped semiconductor region 2 formed on a semiconductor substrate 7, a second doped semiconductor region 1 formed on the first doped semiconductor region, and a tunneling formed on the second doped semiconductor region.
  • the switching element has a first doped semiconductor region 2, a gate insulating film, a gate electrode 16, a source or a drain 17 formed on the semiconductor substrate 7.
  • the switching element may connect an electrode by forming an electrical contact window 27 in the source or drain 17 of the side that is not connected to the cell element.
  • an electrical contact window 26 may be formed on one side of the connected first doped semiconductor region to connect the electrodes.
  • FIG. 4B is equivalent circuit diagrams for the cell string structure in FIG. 4A, where the direction of the diode is also arbitrarily indicated.
  • the term 'cell stack' means stacking cell elements vertically
  • the term 'cell stack string' means forming the cell stacks in a row.
  • all structures that may be on top of the cell stack and cell stack string are removed and labeled.
  • 5 (a) and 5 (b) show a part of the cell stack string, and the area indicated by the dashed line in the upper part of the drawing shows the cell stack.
  • a cell stack according to a second embodiment of the present invention includes a semiconductor substrate 7, a control electrode 6 formed on a surface of the semiconductor substrate, the control electrode, and the semiconductor substrate.
  • the first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers.
  • the insulating layer 31 is formed between the semiconductor substrate 7 and the control electrode 6, and may be formed in the same manner as the gate stacks 3, 4, and 5. In FIG. 5A, the lower surface of the first doped semiconductor region 1 is in contact with and electrically connected to the semiconductor substrate 7.
  • FIG. 5B is a variation of the flash memory cell stack according to the second embodiment, and further includes a well 12 between the semiconductor substrate 7 and the first doped semiconductor region 1. It is done. A first doped semiconductor region 1 is formed over the well 12, and the well 12 is doped with an impurity of a type opposite to that of the first doped semiconductor region 1. 1 The doped semiconductor region 1 and the semiconductor substrate 7 are electrically separated.
  • the gate stack includes a tunneling insulating film 3, a charge storage node 4, a blocking insulating film 6, a tunneling insulating film 3 and a charge storage node 4, or a charge.
  • the storage node 4 and the blocking insulating layer 5 may be formed.
  • the charge storage node 4 may be formed on all sides of the control electrode 6 or only at a position where the control electrode 6 and the second doped semiconductor region 2 overlap.
  • the tunneling insulating layer 3 may be implemented in one layer or multiple layers. When the tunneling insulating layer 3 is implemented in multiple layers, adjacent layers may be formed of materials having different band gaps.
  • the blocking insulating layer 5 of the gate stack may be implemented in one layer or multiple layers.
  • adjacent layers may be formed of materials having different band gaps.
  • the charge storage node 4 may be formed of a conductive thin film made of a conductive material, an insulating thin film made of an insulating material, formed of an insulating nano size dot or a nano size crystal, or an insulating thin film and a nano size.
  • the dots may be formed in a combined form.
  • the conductive thin film includes one or two or more of a semiconductor, a metal, a metal nitride film, a polymetal, and a silicide, and the charge storage node is formed of an insulating thin film.
  • the insulating thin film includes one or two or more of a nitride film and a metal oxide film, and when the charge storage node is formed of a nano-sized dot, the dot is one or a semiconductor material, a metal oxide, a metal, a metal nitride, or a silicide material. It can be made in the above.
  • the control electrode 6 of the cell stack is one or two of heavily doped Si, poly Si, Ge, poly Ge, SiGe, poly SiGe, amorphous Si, amorphous Ge, amorphous SiGe, metal nitride, metal, silicide It can be made of a combination of the above.
  • the cell device of the flash memory cell stack includes the control electrode 6, the gate stacks 3, 4, and 5, the second doped semiconductor region 2, and the first semiconductor doped region 1.
  • the first doped semiconductor region 1 and the second doped semiconductor region 2 are doped with impurities of opposite types to each other.
  • the first doped semiconductor region 1 is a p-type semiconductor
  • the second doped semiconductor region 2 is an n-type semiconductor
  • the first doped semiconductor region is an n-type semiconductor
  • the second doped semiconductor region becomes a p-type semiconductor.
  • the surface of the second doped semiconductor region 2 in contact with the gate stack is formed in the center of the region along the direction parallel to or intersecting with the control electrode 6 or in the center portion of the region overlapping with the control electrode 6. This can be formed convex.
  • the cell stack is composed of a plurality of cell elements, each cell element comprising the control electrode 6, a gate stack, a second doped semiconductor region 2 and a first doped semiconductor region 1.
  • the cell device detects a magnitude of current due to a gate induced drain leakage (GIDL) generated in the second doped semiconductor region 2 on the side of the gate stack according to a program or erase state. Depending on the magnitude of the sensed current, the program or eraser status or degree can be detected.
  • the cell device of the flash memory cell stack may control one or two or more of a program voltage, an eraser voltage, a program time, and an eraser time, thereby enabling multiple levels of two or more bits in one cell.
  • a junction between the second doped semiconductor region 2 and the first doped semiconductor region 1 is formed on the first insulating layer 9.
  • the flash memory cell stacks may be arranged in a line to implement a flash memory cell stack string.
  • 5 shows a part of such a cell stack string.
  • the second doped semiconductor regions 2 of each cell stack are formed to be connected to each other in each layer, and the first insulating film ( 9 is also formed to be connected to each other in each layer, and the first doped semiconductor region 1 is connected to the second doped semiconductor region 2 and the side surface 9 of the first insulating layer.
  • the cell stack string two y-axis side surfaces of the first insulating layer 9 and the second doped semiconductor region 2 are formed, and one side of the first doped semiconductor region 1 is formed.
  • the insulating insulating film 8 may be formed on the other side.
  • the first doped semiconductor region 1 may be in electrical contact with the semiconductor substrate 7.
  • a well 12 may be further provided between the first doped semiconductor region 1 and the semiconductor substrate 7.
  • wells 12 of each cell stack are interconnected with wells of an adjacent cell stack.
  • the cell stack string may be modified as follows.
  • the control electrode 7 has a rectangular shape
  • the gate stack is formed around the insulating stack 8
  • an insulating insulating film 8 is formed on one side of four rectangular shapes on which the gate stack is formed. It may also be formed to be connected between adjacent cell stacks.
  • the cell stack string may be modified as follows.
  • the gate stack is not formed on one side of the four sides of the rectangular control electrode 6, and an insulating insulating film 8 is formed on the side, but is also connected between adjacent cell stacks. Can be formed.
  • the cell stack string is composed of a plurality of cell stacks, and the description of the cell stack is the same as previously mentioned.
  • FIG. 6A is a perspective view illustrating a flash memory cell stack according to a third embodiment
  • FIG. 6B is a perspective view illustrating a modified example of the third embodiment.
  • 6 (a) and 6 (b) show a part of the cell stack string, and an area indicated by a dashed line in the upper part of the drawing shows the cell stack. Since the third embodiment is similar to the second embodiment, overlapping descriptions are omitted and only differences are described.
  • a flash memory cell stack may include a semiconductor substrate 7, a control electrode 6 formed in a vertical pillar shape on a surface of the semiconductor substrate, An insulating film 31 formed between the control electrode and the semiconductor substrate, gate stacks 3, 4, and 5 formed on side surfaces of the control electrode, and a plurality of first insulating layers formed on layers of the gate stack. (9), a plurality of second doped semiconductor regions (2), a first doped semiconductor region (1), and an insulating insulating film (8) formed in layers on the side of the gate stack. The first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers.
  • the insulating layer 31 is formed between the semiconductor substrate 7 and the control electrode 6, and may be formed in the same manner as the gate stacks 3, 4, and 5.
  • the first doped semiconductor region 1 is formed on the first side of the y-axis of the first insulating layer and the second doped semiconductor region.
  • An insulating insulating film 8 is formed on the second side surfaces of the first insulating film and the second doped semiconductor region opposite to the first side surfaces of the first insulating film and the second doped semiconductor region.
  • the first insulating layer and the second doped semiconductor region are alternately formed on the side of the gate stack in layers.
  • a plurality of flash memory cell stacks are arranged in a line.
  • Each cell stack of the cell stack string has two sides of the y-axis of the first insulating layer and the second doped semiconductor region, and the first doped semiconductor region is formed on one side and the other side.
  • An insulating insulating film is formed thereon.
  • the second doped semiconductor regions of each cell stack are formed to be connected to each other in each layer, and the first insulating film is also formed to be connected to each other in each layer.
  • the first doped semiconductor region is connected to one side of the y-axis of the second doped semiconductor region and the first insulating layer, and the isolation insulating layer is formed on the y-axis of the second doped semiconductor region and the first insulating layer. It may be connected to the other side.
  • the lower surface of the first doped semiconductor region 1 is in contact with and electrically connected to the semiconductor substrate 7.
  • FIG. 6B is a modification of the flash memory cell stack according to the third embodiment, and further includes a well 12 between the semiconductor substrate 7 and the first doped semiconductor region 1. It is done. A first doped semiconductor region is formed over the well 12, the well 12 is doped with impurities of a type opposite to the first doped semiconductor region 1, and the first doped by the well 12. The semiconductor region 1 and the semiconductor substrate 7 are electrically separated. In a flash memory cell stack string using the modified cell stack, wells 12 of each cell stack are connected to wells of adjacent cell stacks.
  • the first doped semiconductor region 1 is electrically connected to the semiconductor substrate 7, or the first doped semiconductor region is referred to as a semiconductor substrate.
  • the first doped semiconductor region and the semiconductor substrate may be electrically separated by being formed on the well 12 formed in the well 12.
  • the flash memory cell stack strings formed by arranging the flash memory cell stacks according to the second to third embodiments may be arranged to the left and right to form a cell stack array.
  • 7 is a plan view illustrating an example of a cell array implemented using a cell stack or a cell stack string according to a second embodiment of the present invention.
  • the cell stacks are arranged in a line in the y axis direction to form a cell stack string, and the cell stack strings are arranged in the x axis direction to form a cell array.
  • 7A and 7B, the rectangular region formed by the broken line at the lower right is a plan view of the three-dimensional perspective view shown in FIG. 5.
  • the cell stack array is composed of a plurality of flash memory cell stack strings arranged in a row
  • the flash memory cell stack string is composed of a plurality of flash memory cell stacks arranged in a row.
  • the flash memory cell stack and the flash memory cell stack string are the same as those of the foregoing second or third embodiment.
  • the cell stack array may share the first doped semiconductor region 1 of the flash memory cell stack strings adjacent to each other, or between the first doped semiconductor regions of the flash memory cell stack strings adjacent to each other. Form it and share it.
  • FIG. 7A is a plan view illustrating a cell stack array arranged to share the first doped semiconductor region 1
  • FIG. 7B is a first doping of adjacent flash memory cell stack strings.
  • the cell stack array includes a first doped semiconductor region 1 on one side of two sides of the y-axis of the second doped semiconductor region 2 and the isolation insulating layer 8.
  • the cell stack strings are formed and the insulating insulating film 8 is formed on the other side.
  • the first doped semiconductor region 1 or the isolation insulating film 8 of each cell stack string is disposed to share with an adjacent cell stack string.
  • the cell stack array includes a first doped semiconductor region 1 on one side of two sides of the y-axis of the second doped semiconductor region 2 and the isolation insulating layer 8.
  • the cell stack strings having the isolation insulating film 8 formed thereon are formed on the other side.
  • the first doped semiconductor region of each cell stack string is disposed to be in contact with the isolation insulating film 8 of the adjacent cell stack string.
  • a first doped semiconductor region 1 is formed on one side of two sides of the y-axis of the second doped semiconductor region 2 and the isolation insulating layer 8, and the other Cell stack strings in which the insulating insulating film 8 is formed on one side thereof are arranged and implemented.
  • each cell stack string further includes an insulating insulating film 8 on one side of the first doped semiconductor region 1, and the two adjacent cell stack strings are arranged such that the insulating insulating film 8 is shared with each other.
  • a cell stack array includes four sides of a quadrangular shape in which a control electrode 6 of each flash memory cell stack has a square shape, the gate stack is formed around the gate stack, and the gate stack is formed.
  • An insulating insulating film 8 is formed on one side of the film.
  • the insulating insulating film 8 is formed to be connected to the insulating insulating film 8 of an adjacent cell stack.
  • the cell stack strings adjacent to each other are arranged to share the isolation insulating film 8 or the first doped semiconductor region 1 with each other.
  • an insulating insulating layer is formed on one of four sides of the rectangular control electrode, and a gate stack is formed on the other three sides of the control electrode.
  • the insulating insulating film 8 of each cell stack is formed and connected to the insulating insulating film 8 of the adjacent cell stack.
  • the cell stack strings adjacent to each other in the cell stack array are arranged to share the first doped semiconductor region 1 or the isolation insulating film 8 with each other.
  • FIG. 11 are three-dimensional perspective views corresponding to one example according to the modification of the present invention.
  • FIG. 11 show a part of the cell stack string, and the area indicated by the dashed line in the upper part of the figure shows the cell stack.
  • FIG. 11A the structure of the cell stack and the cell stack string according to the fourth embodiment of the present invention will be described with reference to FIG. 11A.
  • all structures that may be on top of the cell stack and cell stack string are removed and labeled.
  • the cell stack according to the fourth embodiment of the present invention includes a semiconductor substrate 7, a control electrode 6 formed in a vertical column shape on the surface of the semiconductor substrate, and the control.
  • the first insulating layer 9 and the second doped semiconductor region 2 are alternately formed on the side of the gate stack in layers.
  • the insulating layer 31 is formed between the semiconductor substrate 7 and the control electrode 6, and may be formed in the same manner as the gate stacks 3, 4, and 5. In FIG. 11A, the lower surface of the first doped semiconductor region 1 is in contact with and electrically connected to the semiconductor substrate 7.
  • FIG. 11B is a variation of the flash memory cell stack according to the fourth embodiment, which is different from that of FIG. 11A between the wells between the semiconductor substrate 7 and the first doped semiconductor region 1. It is characterized by further including (12).
  • a first doped semiconductor region 1 is formed over the well 12, and the well 12 is doped with an impurity of a type opposite to that of the first doped semiconductor region 1. 1
  • the doped semiconductor region 1 and the semiconductor substrate 7 are electrically separated.
  • the charge storage node 4 is formed only at a portion where the control electrode 6 and the second doped semiconductor region 2 overlap with each other. It may be formed on the front surface.
  • the gate stack may include a tunneling insulating film 3, a charge storage node 4, and a blocking insulating film 6, or may include a tunneling insulating film 3 and a charge storage node 4, or a charge storage node 4. It may be composed of a blocking insulating film (5).
  • the charge storage node 4 may be formed on all sides of the control electrode 6 or only at a position where the control electrode 6 and the second doped semiconductor region 2 overlap.
  • the tunneling insulating layer 3 may be implemented in one layer or multiple layers. When the tunneling insulating layer 3 is implemented in multiple layers, adjacent layers may be formed of materials having different band gaps.
  • the blocking insulating layer 5 of the gate stack may be implemented in one layer or multiple layers. When the blocking insulating layer is implemented in multiple layers, adjacent layers may be formed of materials having different band gaps.
  • the charge storage node 4 may be formed of a conductive thin film made of a conductive material, an insulating thin film made of an insulating material, formed of an insulating nano size dot or a nano size crystal, or an insulating thin film and a nano size. The dots may be formed in a combined form.
  • the conductive thin film includes one or two or more of a semiconductor, a metal, a metal nitride film, a polymetal, and a silicide, and the charge storage node is formed of an insulating thin film.
  • the insulating thin film includes one or two or more of a nitride film and a metal oxide film, and when the charge storage node is formed of a nano-sized dot, the dot is one or a semiconductor material, a metal oxide, a metal, a metal nitride, or a silicide material. It can be made in the above.
  • the control electrode 6 of the cell stack is one or two of heavily doped Si, poly Si, Ge, poly Ge, SiGe, poly SiGe, amorphous Si, amorphous Ge, amorphous SiGe, metal nitride, metal, silicide It can be made of a combination of the above.
  • the cell device of the flash memory cell stack includes the control electrode 6, the gate stacks 3, 4, and 5, the second doped semiconductor region 2, and the first semiconductor doped region 1.
  • the cell stack is composed of a plurality of cell elements, each cell element comprising the control electrode 6, a gate stack, a second doped semiconductor region 2 and a first doped semiconductor region 1.
  • the cell device detects a magnitude of current due to a gate induced drain leakage (GIDL) generated in the second doped semiconductor region 2 on the side of the gate stack according to a program or erase state. Depending on the magnitude of the sensed current, the program or eraser status or degree can be detected.
  • GIDL gate induced drain leakage
  • the cell device of the flash memory cell stack may have a multi-level of 2 bits or more in one cell by adjusting a program or erasure voltage or time.
  • a junction generated between the second doped semiconductor region 2 and the first doped semiconductor region 1 may be formed on the first insulating layer 9.
  • the flash memory cell stacks may be arranged in a line to implement a flash memory cell stack string.
  • 11 shows a part of such a cell stack string.
  • the second doped semiconductor regions 2 of each cell stack are formed to be connected to each other in each layer, and the first insulating film ( 9) is also connected to each other in each layer, and the fourth insulating film 22 is formed between adjacent control electrodes, the first doped semiconductor region (1) is the second doped semiconductor region (2) and It is connected to the side of the first insulating film (9).
  • the first doped semiconductor region 1 may be in electrical contact with the semiconductor substrate 7.
  • a well 12 may be further provided between the first doped semiconductor region 1 and the semiconductor substrate 7.
  • wells 12 of each cell stack are interconnected with wells of an adjacent cell stack.
  • the cell stack string is composed of a plurality of cell stacks, and the description of the cell stack is the same as previously mentioned.
  • 12 are perspective views illustrating modified examples of a structure of a flash memory cell stack according to a fourth exemplary embodiment of the present invention.
  • 12A has a structure similar to that of the fourth embodiment shown in FIG. 11A, except that the second doped semiconductor region 2 and the first doped semiconductor region 1 are The difference is that the junction is aligned at the end of the first insulating film 9.
  • 12B is a structure similar to that of the fourth embodiment, but the charge storage node 4 is limited only between the side of the control electrode 6 and the second doped semiconductor region 2. The difference is that they are formed entirely along the side of the control electrode 6 rather than being formed.
  • the flash memory cell stack strings formed by arranging the flash memory cell stacks according to the fourth embodiment may be arranged to the left and right to be implemented as a cell stack array.
  • An example of a cell array implemented using the cell stack or cell stack string of the present invention shown in FIG. 13 is shown.
  • the cell stacks are arranged in a line in the y axis direction to form a cell stack string, and the cell stack strings are arranged in the x axis direction to form a cell array.
  • 13A and 13B are plan views of the three-dimensional perspective view shown in FIG. 13, wherein the rectangular region formed by the broken line at the lower right is shown.
  • the cell stack array is composed of a plurality of flash memory cell stack strings arranged in a row, and the flash memory cell stack string is composed of a plurality of flash memory cell stacks arranged in a row. Since the structure of the flash memory cell stack is the same as that of the flash memory cell stack of the fourth embodiment, the repeated description is omitted.
  • the cell stack array may share the first doped semiconductor region 1 of the flash memory cell stack string adjacent to each other, or may further include an insulating insulating layer 8 on the side of the first doped semiconductor region.
  • FIG. 13A illustrates a plan view of the first doped semiconductor region 1 arranged in an array.
  • FIG. 13B illustrates a plan view in which the insulating insulating film 8 further formed on two sides of the y-axis of the first doped semiconductor region 1 is arranged in an array.
  • the flash memory cell stack string according to the present invention is characterized in that a plurality of flash memory cell stacks are arranged in a line.
  • FIGS. 14A and 14B are plan views illustrating a cell stack string or a part of a cell stack array in which cell stack strings are arranged, and FIG. 14C shows FIGS. 14A and 14B. It is sectional drawing cut along the XX 'direction.
  • FIG. 14 illustrates the edge structure of the cell stack string.
  • FIG. 14A is a plan view illustrating a case where a part of a cell stack string or a cell stack array shown in FIGS. 5 to 10 is applied
  • FIG. 14B is a cell stack string or cell shown in FIGS. 11 to 13.
  • the second doped semiconductor region 2 is exemplarily illustrated as having six layers, and various layers may be formed.
  • the first contact window 17 shown in Figs. 14A and 14B is not displayed in the cross section shown in Fig. 14C, and is prepared to indicate the position to be formed in a later step.
  • FIG. 14 is intended to show that the second doped semiconductor region 2 formed of a plurality of layers can be connected to any metal wiring by forming the first contact window 17 so as to be electrically isolated from each other on the semiconductor surface.
  • FIG. 15A is a plan view showing a state after forming a third insulating film 19 in the cell stack shown in FIG. 11 and forming a contact hole for metal wiring, and FIG. It is sectional drawing cut along the XX 'direction of (a).
  • FIG. 15 simultaneously shows, as an example, a cross section of a MOS device used for a cell stack string, an edge of the cell stack string, and a peripheral circuit for driving a flash memory. 15, a first contact window 17 for a memory and a second contact window 18 for a MOS device are shown, which may be formed simultaneously or separately.
  • the cell stack array may be integrated on the same semiconductor substrate as the MOS device, which is a peripheral circuit.
  • the electrical contact window 17 of the second doped semiconductor region 2 formed by being electrically separated for each layer is formed in a multi-layered "L" shape. It can be formed on the surface through epilayer growth. That is, each second doped semiconductor region 2 formed as a layer by introducing a “L” shaped structure for electrical contact between the second doped semiconductor region 2 formed as an isolation layer from the cell stack string. To a vertical structure, to form a first contact window 17 on top of the vertical structure and to be connected to the metal wiring.
  • FIG. 16 is a cross-sectional view sequentially illustrating an example of a manufacturing process for implementing a flash memory cell stack and a flash memory cell stack string using the same according to the fourth embodiment of the present invention.
  • FIG. 16 only main steps of the manufacturing process are illustrated for convenience of description, and the structure of the upper part of the stack structure is cut to clearly show the manufacturing process and will be described accordingly.
  • a manufacturing process of a flash memory cell stack according to a fourth embodiment of the present invention will be described with reference to FIG. 16.
  • the sacrificial semiconductor layer 21 and the second doped semiconductor region 2 layer are formed on the surface of the semiconductor substrate. Alternately form (step a).
  • the sacrificial semiconductor layer 21, the second doped semiconductor region 2, or both layers may be doped with an n-type or p-type.
  • the sacrificial semiconductor layer 21 is replaced with the first insulating film 9 by a later process.
  • the forming and patterning of the fifth insulating layer 23 on the semiconductor substrate 7 and etching the semiconductor substrate 7 may be performed under the fifth insulating layer 23. Etching a portion of the semiconductor substrate and growing an epitaxial layer of the sacrificial semiconductor layer 21 and the second doped semiconductor region 2 having an “L” shape on the surface of the exposed semiconductor substrate. .
  • step b After forming a mask pattern on the result of step (a) and etching to form a trench to expose the semiconductor substrate 7, an inner sidewall and a bottom surface of the trench are formed.
  • a gate stack step b).
  • the second doped semiconductor region 2 and the sacrificial semiconductor layer 21 may be easily etched under the same etching conditions.
  • step c by filling a control electrode material in the trench in which the gate stack is formed, removing unnecessary control electrode material through a mask process, and then filling an insulating material in the region.
  • the electrode 6 and the fourth insulating film 22 are formed (step c).
  • the columnar control electrodes 6 arranged in a line by the fourth insulating layer 22 may be electrically isolated.
  • the sacrificial semiconductor layer 21 is etched and exposed. Is selectively etched (step d).
  • the method may further include selectively etching some or all of the exposed gate stacks after selectively etching the sacrificial semiconductor layer 21 of step (d).
  • a first insulating layer 9 is formed in the space of the etched sacrificial semiconductor layer 21 (step e).
  • the first doped semiconductor region 1 is formed in the second doped semiconductor region 2 as shown in the result through selective epitaxial growth (step f).
  • the side surface of the exposed second doped semiconductor region 2 may be partially etched through an etching process to perform epitaxial growth.
  • an insulating film may be formed, a contact window may be formed where a contact hole is required, and a metal layer may be sequentially formed.
  • FIG. 17 illustrates a main process step for a process performed before the epi layer process of alternately growing the sacrificial semiconductor layer 21 and the second doped semiconductor region 2 as described with reference to FIG. 16A.
  • the semiconductor substrate 7 may be selectively selected using the patterned fifth insulating film 23 as a mask. Etch it.
  • etching is performed not only in the vertical direction but also in the horizontal direction to form an "undercut" as shown in FIG.
  • the surface treatment is performed to improve the quality of the epi layer, and as shown in FIG. 17B, the sacrificial semiconductor layer 21 and the second doped semiconductor region 2 are alternately grown, and FIG. 16.
  • the shape as shown in (a) will be implemented.
  • FIG. 18 is a cross-sectional view illustrating exemplary structures of the undercut that may be implemented in the selective etching process of the semiconductor substrate 7 mentioned in FIG. 17.
  • the cell stack, cell stack string and cell stack array according to the present invention can be widely applied in the field of highly integrated nonvolatile semiconductor memory.

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Abstract

본 발명은 플래시 메모리 셀 스택, 플래시 메모리 셀 스택 스트링, 셀 스택 어레이 및 그 제조 방법에 관한 것이다. 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다. 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어진다.

Description

고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조 방법
본 발명은 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법에 관한 것으로서, 보다 상세하게는 MOS 트랜지스터를 기반으로 하지 않고 다이오드 형태를 이용하여 구현하는 플래시 메모리 셀 스택 및 셀 스택 스트링, 그리고 그 제조방법에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있어 시장성이 매우 뛰어나, 지속적으로 수요가 증가될 것으로 예상되고 있다. 그리고, 높은 집적도와 내구성, 그리고 빠른 쓰기/지우기 특성을 갖는 셀 소자에 대한 요구가 증대되고 있다. 특히, 낸드 (NAND) 플래시 메모리의 집적도는 IT 기술의 발전에 따라 계속 증가되는 것이 요구되고 있다. 낸드 플래시 메모리의 집적도는 셀 소자의 집적도에 의해 크게 좌우된다. 최근, 셀 소자의 게이트 길이가 50 nm 이하로 줄어들고 있고, 메모리 용량은 수십 기가 비트에 이르고 있다. 또한 다중 레벨 (multi-level) 셀의 요구가 증가되고 있다. 그런데, 소자의 축소화에 따른 짧은채널효과는 다중 레벨 셀을 구현하는데 있어 문턱전압 산포를 크게 하거나 프로그램/이레이져에 따른 문턱전압 변화를 감소시키는 문제가 있다. 향후 계속해서 게이트 길이가 줄어들어야 집적도를 향상시킬 수 있는데, 이를 위한 다른 대안이 고려되어야 한다.
기존의 플로팅 게이트를 이용한 낸드 플래시 메모리는 셀 축소화에 따라 셀 사이의 cross-talk 문제가 심각하게 발생하고 있다. 기존의 플로팅 폴리 전극을 갖는 소자의 집적도를 높이기 위해서, 메모리 저장 노드를 질화막과 같은 절연성 저장전극을 사용하는 SONOS 계열의 플래시 메모리 셀이 고려되고 있다. 또한 나노 도트(dot) 또는 나노 결정(crystal)을 저장 전극으로 사용하는 NFGM (Nano-Floating Gate Memory) 셀이 고려되고 있다. 기존의 평탄채널 구조에 질화막이나 나노 dot과 같은 저장전극을 사용하여 메모리 셀을 구현할 경우는 기존의 도전성 폴리 실리콘 플로팅 게이트를 사용한 경우에 비해 축소화 특성이 개선된다. 그러나 이러한 개선된 저장전극을 사용하더라도 30 nm 또는 그 이하의 게이트 길이에 대해서는 짧은채널효과에 의해 특성이 크게 저하되거나 축소화가 불가능한 한계에 직면하게 된다.
셀 소자의 게이트 길이를 40 nm 또는 그 이하로 줄일 경우 발생하는 짧은채널효과를 억제하고 문턱전압의 산포를 줄이기 위해 평탄채널 소자에서 비대칭 소스/드레인 구조를 갖는 SONOS 또는 TANOS(TaN-AlO-SiN-Oxide-Si) 셀 소자 (K. T. Park et al, A 64-cell NAND flash memory with asymmetric S/D structure for sub-40 nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p. 24, 2006)가 삼성전자에 의해 발표되었다. 전술한 셀 소자는 셀 소자의 게이트를 중심으로 한쪽은 소스나 드레인에 해당하는 영역이 있고 다른 쪽에는 소스나 드레인이 없는 구조를 갖는다. 이러한 구조를 갖는 셀 소자는 소스나 드레인이 없는 영역에 제어전극으로부터의 fringing 전계를 이용하여 반전층을 형성되도록 하여 짧은 채널효과를 억제한다. 이러한 셀 소자는 비록 기존의 소스/드레인 영역을 갖는 평탄 채널을 갖는 SONOS 셀 소자에 비해 축소화 특성은 개선되지만, 셀 소자의 소스/드레인 중 어느 한쪽은 제어전극과 겹치는 형태로 형성되기 때문에 40 nm 이하의 채널길이에서 짧은채널효과를 보이며, 궁극적으로 평탄채널 구조가 갖는 축소화 한계에 직면하게 된다. 또한 축소화에 따른 제조 공정도 어렵다.
기존의 평탄채널 구조에서 발생하는 짧은채널효과를 줄이기 위해 채널을 함몰시키고 저장전극으로 도전성 플로팅 게이트를 적용한 플래시 소자구조(S.-P. Sim et al, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate - A scaling direction for 65 nm and beyond, in Technical Digest of Symposium on VLSI Technology, p. 22, 2006)가 삼성전자에 의해 발표되었다. 이 소자 구조는 소자 축소화에 따라 함몰영역의 폭이 축소화되어야 하고 이에 따라 소자 특성 저항 및 소자의 불균일성이 증가하게 된다.
본 발명자는 소스/드레인이 없는 NAND 스트링에 대한 구조를 연구하였으며, 이에 대하여 "고집적 플래시 메모리 셀 스트링, 셀 소자 및 그 제조 방법"의 명칭으로 한국특허출원하여 특허 제10-856701호로 등록된 바 있다. 이 발명에 제안한 구조는 낸드 스트링을 구현하는데 있어 공정이 간단할 뿐만 아니라, 셀 소자의 소스/드레인을 제거했기 때문에 소자의 축소화 특성 및 프로그램 특성 등을 개선하는 특징이 있다. 여기서 셀 소자는 소스/드레인이 없으나 채널을 갖는 MOS 구조를 기반으로 하고 있다.
소자의 축소화가 우수한 FinFET 기반의 SONOS 플래시 메모리에서 GIDL (Gate Induced Drain Leakage)을 읽어서 메모리 동작을 구현한 연구결과가 단일 셀 소자 수준에서 발표되었다 (Alvaro Padilla et al., Enhanced endurance of dual-bit SONOS NVM cells using the GIDL read method, in Technical Digest of Symposium on VLSI Technology, p. 143, 2008). 이 소자는 여전히 MOS 구조를 갖는 셀을 기반으로 하고 있어, 축소화된 MOS 소자가 갖는 제조 공정상의 어려움 및 문턱전압의 변화 등의 문제를 갖고 있다.
기존의 MOS 구조와 다른 셀 소자로서 gated-diode 구조를 메모리 셀 소자로 적용한 논문(Wen-Jer Tsai et al., "A novel non-volatile memory cell using a gated-diode structure with a trapping-nitride storage layer," in VLSI Symp. Tech. Dig., 2006, pp. 52-53)이 Macronix에 의해 발표되었다. 이 연구에서 셀 소자는 fin 바디의 상부에 p-n 접합을 형성하고 상기 p-n 접합 주변의 전하저장노드에 전하를 저장하거나 제거하여 band-to-band 터널링에 의한 전류의 차이를 감지한다. 이러한 소자는 전체적으로 구조가 복잡하고, 국소적인 위치에 프로그램/이레이져가 이루어져 열화 문제가 발생될 뿐만 아니라, fin 바디 둘레에 저장노드를 포함하는 게이트 스택을 형성하고 제어전극이 형성되므로 셀 하나의 면적이 넓어짐에 따라 집적도가 저하되는 문제점이 있다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 소자 축소화 특성이 아주 우수한 다이오우드형 비휘발성 메모리 셀 소자를 제공하는 것이다.
본 발명의 다른 목적은 전술한 다이오드형 셀 소자를 스택 형태로 구현한 초고집적 비휘발성 메모리 셀 스택 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전술한 셀 스택들로 이루어진 셀 스택 스트링 및 그 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징은 플래시 메모리 셀 스택에 관한 것으로서, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다.
본 발명의 제2 특징에 따른 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다.
본 발명의 제3 특징에 따른 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택; 상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막; 상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면들에 층으로 번갈아 형성된다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 상기 제1 도우핑 반도체 영역의 하부면은 상기 반도체 기판과 접촉하여 전기적으로 연결되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택은 상기 제1 도우핑 반도체 영역과 상기 반도체 기판 사이에 웰(well)을 더 구비하는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 상기 전하저장노드는 제어전극의 모든 측면에 형성되거나, 제어전극과 제2 도우핑 반도체 영역이 겹치는 영역에만 형성되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 반대 유형의 불순물로 도핑되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 상기 게이트 스택과 접하는 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향을 따라 가운데가 볼록하게 형성되거나 상기 제어전극과 겹치는 영역의 중심 부분이 볼록하게 형성되는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극, 게이트 스택, 제2 도우핑 반도체 영역 및 제1 도우핑 반도체 영역을 포함하며, 상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택 측면에 있는 제2 도우핑 반도체 영역에서 발생하는 GIDL에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지하며, 상기 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 두 가지 이상을 조절하여 하나의 셀 소자에 2비트 이상의 다중 레벨 저장이 가능하도록 하는 것이 바람직하다.
전술한 제1 내지 제3 특징에 따른 플래시 메모리 셀 스택의 상기 제2 도우핑 반도체 영역과 제1 도우핑 반도체 영역의 사이에 형성되는 접합(junction)은 상기 제1 절연막의 상부에 형성되는 것이 바람직하다.
본 발명의 제4 특징에 따른 플래시 메모리 셀 스택 스트링은, 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성된다.
본 발명의 제5 특징에 따른 플래시 메모리 셀 스택 스트링은, 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성된다.
본 발명의 제6 특징에 따른 플래시 메모리 셀 스택 스트링은, 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택; 상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막; 상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 상기 제1 절연막도 각 층에서 서로 연결되며, 인접한 제어전극들의 사이에 상기 제4 절연막이 배치된다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링은 상기 제1 도우핑 반도체 영역은 상기 반도체 기판과 접촉하여 전기적으로 연결되는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링의 각 플래시 메모리 셀 스택은, 상기 제1 도우핑 반도체 영역과 상기 반도체 기판 사이에 웰(well)을 더 구비하는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링의 제어 전극은 사각형 모양으로 이루어지며 그 둘레에 상기 게이트 스택이 형성되며, 상기 게이트 스택이 형성된 사각형 모양의 4 측면 중 하나의 측면에 격리 절연막이 형성되되 인접한 셀 스택 사이에도 연결되게 형성되는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링은 상기 사각형 모양의 제어전극의 4 측면 중 하나의 측면에는 상기 게이트 스택이 형성되지 않고, 이 측면에 격리 절연막이 형성되되 인접한 셀 스택 사이에도 연결되게 형성되는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링은 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링은 상기 전하저장노드는 제어전극의 모든 측면에 형성되거나, 제어전극과 제2 도우핑 반도체 영역이 겹치는 영역에만 형성되는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 반대 유형의 불순물로 도핑되는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링은 각 셀 소자는 상기 제어전극, 게이트 스택, 제2 도우핑 반도체 영역 및 제1 도우핑 반도체 영역으로 구성되며, 상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택 측면에 있는 제2 도우핑 반도체 영역에서 발생하는 GIDL에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지하며, 상기 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 두 가지 이상을 조절하여 하나의 셀 소자에 2비트 이상의 다중 레벨 저장이 가능하도록 하는 것이 바람직하다.
전술한 제4 내지 제6 특징에 따른 플래시 메모리 셀 스택 스트링은 상기 층으로 형성된 제2 도우핑 반도체 영역들을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 배선과 연결되도록 것이 바람직하다.
본 발명의 제7 특징에 따른 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지며, 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며, 상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며, 서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역을 서로 공유하거나 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 격리 절연막을 더 구비한다.
본 발명의 제8 특징에 따른 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지며, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며,
상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택; 상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막; 상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
상기 셀 스택 스트링을 구성하는 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 상기 제1 절연막도 각 층에서 서로 연결되며, 인접한 제어전극들의 사이에 상기 제4 절연막이 배치되며,
서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역을 서로 공유하거나 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 격리 절연막을 추가로 구비한다.
본 발명의 제9 특징에 따른 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지며, 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극; 상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어 전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역; 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막; 을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며, 서로 인접한 셀 스택 스트링 사이에서 제1 도우핑 반도체 영역 또는 격리 절연막이 배치된다.
본 발명의 제10 특징에 따른 셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지며, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은, 반도체 기판; 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극; 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막; 상기 제어전극의 측면에 형성되는 게이트 스택; 상기 게이트 스택의 제1 측면에 형성된 격리 절연막; 상기 게이트 스택의 제1 측면을 제외한 나머지 측면에 층으로 형성되는 다수 개의 제1 절연막; 상기 게이트 스택의 제1 측면을 제외한 나머지 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역; 상기 게이트 스택의 제1 측면과 대향되는 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며,
서로 인접한 플래시 메모리 셀 스택 스트링의 격리 절연막은 서로 연결되며, 제1 도우핑 반도체 영역도 서로 연결되며, 서로 인접한 플래시 메모리 셀 스택 스트링은 제1 도우핑 반도체 영역 또는 격리 절연막을 서로 공유한다.
전술한 제9 특징에 따른 셀 스택 어레이는 상기 제어 전극과 격리 절연막의 사이에 게이트 스택이 형성되지 않는다.
전술한 제7 내지 제10특징에 따른 셀 스택 어레이의 상기 셀 스택 스트링은 상기 층으로 형성된 제2 도우핑 반도체 영역들을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 배선과 연결되도록 하는 것이 바람직하다.
전술한 제7 내지 제10 특징에 따른 상기 셀 스택 어레이는 주변 회로인 MOS 소자와 동일한 반도체 기판에 집적되는 것이 바람직하다.
본 발명의 제11 특징에 따른 플래시 메모리 셀 스택의 제조 방법은, (a) 반도체 기판에 희생 반도체층과 제2 도우핑 반도체 영역을 번갈아 형성하는 단계; (b) (a) 결과물의 일정 영역에 마스크 패턴을 형성하고 식각한 후, 상기 식각 영역의 내부 표면에 게이트 스택을 형성하는 단계; (c) 게이트 스택이 형성된 상기 식각 영역에 제어전극을 형성하는 단계; (d) 마스크 패턴을 형성하고 상기 희생 반도체층과 제2 도우핑 반도체 영역의 일부를 식각하는 단계; (e) 상기 희생 반도체층을 선택적으로 식각하고, 상기 희생 반도체층이 식각된 영역에 제1 절연막을 형성하는 단계; (f) 상기 제2 도우핑 반도체 영역의 측면에 제1 도우핑 반도체 영역을 형성하는 단계;를 구비하며, 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도우핑되어 형성된다.
전술한 특징을 갖는 제조 방법의 상기 (a) 단계는, (a1) 반도체 기판의 표면에 제5 절연막을 형성하고 마스크 패턴을 형성하는 단계; (a2) 상기 반도체 기판을 식각하되 상기 제5 절연막의 하부의 일부의 반도체 기판도 "undercut" 형태로 식각하는 단계; (a3) 상기 식각된 반도체 기판의 표면에 "L"모양의 희생반도체층과 제2 도우핑 반도체 영역을 번갈아 성장하는 단계;로 이루어지는 것이 바람직하다.
전술한 특징을 갖는 제조 방법의 상기 (b)단계는 트렌치 형태로 식각하는 것을 특징으로 하며, 상기 (c) 단계는 상기 트렌치 형태로 식각된 영역에 제어전극용 물질을 채우고, 제어전극 이외의 영역을 선택적 식각한 후 식각된 영역에 제4 절연막을 채우는 것이 바람직하다.
전술한 특징을 갖는 제조 방법의 상기 (e) 단계에서 희생 반도체층을 선택적으로 식각하는 단계는 희생 반도체층의 선택적 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 선택적으로 식각하는 단계를 더 구비하는 것이 바람직하다.
본 발명에 따른 셀 소자는, 플래시 메모리라는 특수성 하에서 기존의 MOS 트랜지스터 구조와 달리 간단한 다이오우드 구조를 갖도록 하고 이를 3차원으로 쌓아올려 스택으로 형성하였기 때문에 집적도가 크게 높아지는 장점이 있다.
본 발명에 따른 셀 스택의 셀 소자는 저장되는 전하의 양을 조절하면 전류를 약 1만배 이상까지 변화시킬 수 있어 다중레벨셀(MLC)이 가능하다.
이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
첫째, 기존의 MOS 트랜지스터 방식의 셀 소자는 축소화에 따라 그 제작공정이 매우 어려워지고 있는데 비해, 본 발명의 셀 소자 구조는 간단한 다이오우드 구조이므로 제작공정이 단순해진다.
둘째, 기존의 MOS 트랜지스터 방식에 비해, 공정이 단순하고 특성변화가 적은 구성 요소를 갖고 있기 때문에 소자의 특성 산포가 상대적으로 작다.
셋째, 특정 셀 소자를 읽는 동작에서 다른 셀에 통과(pass) 전압을 걸지 않거나 낮은 전압을 인가해도 되기 때문에 read disturb 문제가 없다.
도 1의 (a)는 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자에 대한 제어전극(6)과 교차하는 방향으로의 단면도이며, 도 1의 (b) 및 (c)는 도 1의 (a)에 보인 셀 소자의 심볼을 나타낸 것이다.
도 2는 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자에 대한 단면도로서, 읽기 동작 동안 셀 소자에서 상기 제1 및 제2 도우핑 반도체 영역 사이에 전류가 흘러가는 원리 및 방향을 설명하고 있다.
도 3은 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자들로 이루어지는 셀 스트링을 도시한 단면도 및 등가회로도이다.
도 4는 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자로 이루어지는 셀 스트링의 또 다른 일례를 도시한 단면도이다.
도 5의 (a)와 (b)는 본 발명의 제2 실시예에 따른 플래시 메모리 셀 스택 스트링의 변형 예에 대한 일부를 도시한 3차원 사시도이다.
도 6의 (a)와 (b)는 본 발명의 제3 실시예에 따른 플래시 메모리 셀 스택 스트링의 변형 예에 대한 일부를 도시한 3차원 사시도이다.
도 7 내지 도 10은 도 5와 도 6에 보인 플래시 메모리 셀 스택 또는 플래시 메모리 셀 스택 스트링을 다양한 형태로 변형하여 셀 스택 어레이로 배치하여 도시한 평면도들이다. 점선으로 표시된 영역은 도 5와 도 6에서 도시한 구조의 평면도에 해당한다.
도 11의 (a)와 (b)는 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스택 스트링의 변형 예에 대한 일부를 도시한 3차원 사시도이다.
도 12의 (a)와 (b)는 본 발명의 제5 실시예에 따른 플래시 메모리 셀 스택 스트링의 변형 예에 대한 일부를 도시한 3차원 사시도이다.
도 13은 도 11과 도 12에 보인 플래시 메모리 셀 스택 또는 플래시 메모리 셀 스택 스트링을 다양한 형태로 변형하여 셀 스택 어레이로 배치하여 도시한 평면도들이다. 점선으로 표시된 영역은 도 11과 도 12에서 도시한 구조의 평면도에 해당한다.
도 14의 (a)와 (b)는 셀 스택 스트링이 일렬로 배열된 셀 스택 어레이의 일부에 대하여 도시한 평면도들이며, 도 14의 (c)는 (b)의 X-X' 방향에 대하여 도시한 단면도이다.
도 15의 (a)는 도 11에 보인 셀 스택에 제3 절연막(19)을 형성한 후 금속 배선을 위한 접촉창(contact hole)을 형성한 후의 상태를 도시한 평면도이며, (b)는 (a)의 X-X' 방향에 대하여 도시한 단면도이다.
도 16은 본 발명의 도 11의 (a)에 보인 플래시 메모리 셀 스택 및 이를 이용한 플래시 메모리 셀 스택 스트링을 구현하기 위한 제조공정의 일례를 순차적으로 도시한 단면도들이다.
도 17은 도 16의 (a)에서 설명한 것과 같이 희생 반도체 층(21)과 제2 도우핑 반도체 영역(2)을 교대로 성장하는 에피층 공정 이전에 수행하는 공정에 대한 주요 공정단계를 보인다.
도 18은 도 17에서 언급한 반도체 기판(7)의 선택적 식각 공정에서 구현될 수 있는 상기 undercut의 대표적인 구조들을 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플래시 메모리 셀 스택 및 셀 스택 스트링의 구조 및 동작, 그리고 제조공정에 대하여 구체적으로 설명한다. 첨부된 도면들에서는 설명과 이해의 편의상, 수직으로 형성된 셀 스택의 상부를 제거하여 도시하였고, 일부의 도면에서는 제어전극(6)이나 MOS 소자의 게이트 전극(16)의 상부에서 절단하여 도시한다.
제1 실시예
이하, 도 1 내지 도 2를 참조하여 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자의 구조 및 동작을 설명한다. 도 1의 (a)는 플래시 메모리 셀 소자에 대한 제어전극(6)과 교차하는 방향으로의 단면도를 도시한 것이다. 도 1의 (a)를 참조하면, 본 발명의 제1 실시예에 따른 플래시 메모리 셀 소자는 반도체 기판위에 형성된 제1 도우핑 반도체 영역(2), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(1), 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 컨트롤 절연막(5) 및 제어전극(6)을 구비한다. 여기서 제1 도우핑 반도체 영역(2)과 제2 도우핑 반도체 영역(1)은 서로 다른 반도체 유형의 불순물로 도핑되어야 하며, 제2 도우핑 반도체 영역의 도핑 농도는 제1 도우핑 반도체 영역의 도핑 농도보다 고농도인 것이 바람직하다.
이 셀 소자의 주요 특징은, 기존의 MOS 트랜지스터를 기반으로 하는 셀 소자와는 달리, 소스/드레인이 없으며, 채널이 형성되지 않는 것이다. 기존의 축소화된 MOS 트랜지스터를 기반으로 하는 셀의 제조는 점차 어려워지고 있으며, 그에 따른 셀 소자의 특성 산포가 증가하는 추세이다. 도 1의 (b) 및 (c)는 도 1의 (a)에 보인 셀 소자의 심볼을 나타낸 것으로서, (b)는 제1 도우핑 반도체 영역(2)이 p형이고 제2 도우핑 반도체 영역(1)이 n형인 경우이고, (c)는 그 반대이다.
이하, 도 2를 참조하여 도 1의 플래시 메모리 셀 소자의 동작을 설명한다. 도 2는 도 1의 셀 소자의 동작을 설명하기 위하여 도시한 단면도로서, 읽기 동작 동안 셀 소자에서 상기 제1 및 제2 도우핑 반도체 영역 사이에 전류가 흘러가는 원리 및 방향을 설명하고 있다. 예를 들어, 제1 도우핑 반도체 영역(2)이 p형이고 제2 도우핑 반도체 영역(1)을 n+형인 경우를 상정한다. 제어전극(6)에 음의 전압을 인가하고 상기 제2 도우핑 반도체 영역에 양의 전압을 인가하면 상기 터널링 절연막(3)과 접촉하고 있는 상기 n+ 반도체 표면에서 밴드간(band-to-band) 터널링에 의해 전자-정공 쌍(Electron-Hole Pair; EHP)이 발생한다. 발생된 전자는 양의 전압이 인가된 제2 도우핑 반도체 영역(1)으로 이동하고, 발생된 정공은 소수 캐리어로서 확산하여 제1 도우핑 반도체 영역(2)으로 이동한다. 이렇게 하여 도 2에 보인 것과 같이 전류가 흐른다. 상기 전하저장노드(4)에 양의 전하가 있거나 음의 전하가 없는 상태에서는 상기 표면 영역에서 전자-정공쌍이 매우 적어 흐르는 전류는 매우 작다. 그러나 프로그램을 통해 상기 전하저장노드에 음의 전하를 저장하면 상기 읽기 동작에서 훨씬 많은 전자-정공쌍이 발생하고 이는 지워져 있는 경우에 비해 훨씬 큰 전류이므로 쉽게 구별이 가능하다. 이러한 원리를 이용하여 메모리 셀을 구성할 수 있다.
이하, 도 1의 플래시 메모리 셀 소자를 이용하여 구현된 셀 스트링의 구조 및 동작을 설명한다. 도 3은 도 1의 셀 소자들로 이루어지는 셀 스트링의 일례로서, 도 1에 도시된 셀 소자를 이용하여 구현된 셀 스트링을 도시한 단면도 및 등가회로도이다. 도 3의 (b)는 셀 스트링에 대한 심볼로서, 심볼의 왼쪽에 보이는 다이오드의 방향은 임의로 표시한 것이며, 상기 제1 및 제2 도우핑 반도체 영역의 도우핑 유형이 바뀌면 그 방향이 바뀔 수 있다. 도 3을 참조하면, 셀 스트링은, 반도체 기판위에 형성된 제1 도우핑 반도체 영역(2), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(1), 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 블록킹 절연막(5) 및 제어전극(6)을 구비한 플래시 메모리 셀 소자들이 일렬로 배열되어 있다. 여기서 제1 도우핑 반도체 영역(2)은 반도체 기판(7)과 같은 반도체 유형의 불순물로 도핑되어 있으므로, 도 3에서는 반도체 기판(7)과 분리하여 별도로 표시되어 있지 않다.
상기 셀 스트링은 상기 각 셀 소자의 제어전극들(6)의 사이에 형성된 제2 절연막(11)을 구비하여, 셀 소자들의 제어전극들을 전기적으로 서로 분리되도록 한다. 상기 셀 스트링은 상기 각 셀 소자의 제1 도우핑 반도체 영역들(2)이 서로 연결되며, 상기 각 셀 소자의 제2 도우핑 반도체 영역들(1)도 서로 연결되며, 서로 연결된 제1 및 제2 도우핑 반도체 영역들에 대한 전기적 접촉을 위한 접촉창을 포함하고 있다. 상기 셀 스트링에 있어 제2 도우핑 반도체 영역의 전기적 접촉창(25)은 스트링의 오른쪽 끝 부분에서 형성되어 있다. 제1 도우핑 반도체 영역(2)의 전기적 접촉창(24)은 왼쪽 반도체 기판의 표면에서 이루어진다. 여기서 제1 도우핑 반도체 영역(2)은 반도체 기판(7)과 같은 유형의 불순물로 도우핑되어 있어, 제1 도우핑 반도체 영역의 전기적인 접촉은 기판 콘택과 공유하고 있다.
도 4는 도 1의 플래시 메모리 셀 소자로 이루어지는 셀 스트링의 또 다른 일례로서, 셀 소자 및 스위칭 소자로 이루어지는 셀 스트링을 도시한 단면도이다. 도 4의 (a)를 참조하면, 셀 스트링은 일렬로 배열된 다수 개의 셀 소자들과 상기 연결된 셀 소자의 양 끝단에 연결된 하나 또는 둘 이상의 스위칭 소자(50)를 구비하며, 상기 셀 소자의 제어전극(6)은 제2 절연막(11)으로 서로 분리된다. 도 4에서는 상기 스위칭 소자가 셀 스트링의 한쪽 끝 부분에 형성되어 있다. 상기 셀 소자는 반도체 기판(7)위에 형성된 제1 도우핑 반도체 영역(2), 상기 제1 도우핑 반도체 영역 위에 형성된 제2 도우핑 반도체 영역(1), 상기 제2 도우핑 반도체 영역 위에 형성된 터널링 절연막(3), 상기 터널링 절연막 위에 순차적으로 형성된 전하 저장 노드(4), 블록킹 절연막(5) 및 제어전극(6)을 구비한다. 상기 스위칭 소자는 반도체 기판(7)위에 형성된 제1 도우핑 반도체 영역(2), 게이트 절연막, 게이트 전극(16), 소스 또는 드레인(17)을 구비한다. 상기 스위칭 소자는 셀 소자와 연결되지 않는 쪽의 소스 또는 드레인(17)에 전기적 접촉창(27)을 형성하여 전극을 연결할 수 있다. 또한 연결된 제1 도우핑 반도체 영역에 한쪽에 전기적 접촉창(26)을 형성하고 전극을 연결할 수 있다. 도 4의 (b)는 도 4의 (a)에 있는 셀 스트링 구조에 대한 등가 회로 다이어그램들이며, 여기서도 다이오드의 방향은 임의로 표시된 것이다.
제2 실시예: 플래시 메모리 셀 스택 및 셀 스트링
이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 플래시 메모리 셀 스택 및 이를 이용한 플래시 메모리 셀 스택 스트링의 구조를 설명한다. 이하, 도 5의 (a)를 이용하여 본 발명의 제2 실시예에 따른 셀 스택(stack) 및 셀 스택 스트링의 구조를 설명한다. 본 명세서에 있어서, '셀 스택'이란 용어는 셀 소자들을 수직으로 쌓아 올린 것을 의미하고, '셀 스택 스트링'이란 용어는 이러한 셀 스택들을 일렬로 배열하여 형성한 것을 의미한다. 구조의 핵심부분을 잘 보이도록 하기 위해 셀 스택 및 셀 스택 스트링의 상부에 있을 수 있는 구조물은 모두 제거하여 표시하였다. 도 5의 (a)와 (b)는 상기 셀 스택 스트링의 일부를 나타낸 것이며, 도면의 상부에 사각형 모양의 파선으로 표시된 영역이 상기 셀 스택을 나타낸다.
도 5의 (a)를 참조하면, 본 발명의 제2 실시예에 따른 셀 스택은, 반도체 기판(7), 상기 반도체 기판의 표면에 형성되는 제어전극(6), 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막(31), 상기 제어전극의 측면에 형성되는 게이트 스택(3, 4, 5), 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막(9), 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역(2), 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 y 축 측면에 형성되는 제1 도우핑 반도체 영역(1)을 구비한다. 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다. 상기 절연막(31)은 상기 반도체 기판(7)과 제어전극(6)의 사이에 형성되며, 게이트 스택(3,4,5)과 동일하게 형성될 수도 있다. 도 5의 (a)에서 제1 도우핑 반도체 영역(1)의 하부면은 반도체 기판(7)과 접촉하여 전기적으로 연결되어 있다.
도 5의 (b)는 제2 실시예에 따른 플래시 메모리 셀 스택의 변형예로서, 반도체 기판(7)과 제1 도우핑 반도체 영역(1)의 사이에 웰(12)을 더 구비하는 것을 특징으로 한다. 제1 도우핑 반도체 영역(1)이 상기 웰(12)위에 형성되며, 웰(12)은 제1 도우핑 반도체 영역(1)과는 반대 유형의 불순물로 도핑되며, 웰(12)에 의해 제1 도우핑 반도체 영역(1)과 반도체기판(7)이 전기적으로 분리된다.
상기 셀 스택에 있어서, 상기 게이트 스택은 터널링 절연막(3), 전하저장노드(4), 블록킹 절연막(6)으로 구성되거나, 터널링 절연막(3)과 전하저장노드(4)로 구성되거나, 또는 전하저장노드(4)와 블록킹 절연막(5)으로 구성될 수 있다.
상기 전하저장노드(4)는 제어전극(6)의 모든 측면에 형성되거나 상기 제어전극(6)과 제2 도우핑 반도체 영역(2)이 겹치는 위치에만 형성될 수 있다.
상기 터널링 절연막(3)은 한층 또는 다층으로 구현될 수 있으며, 상기 터널링 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다.
상기 게이트 스택의 상기 블록킹 절연막(5)은 한층 또는 다층으로 구현될 수 있으며, 상기 블록킹 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다.
상기 전하 저장노드(4)는 도전성 물질로 이루어진 도전성 박막으로 형성되거나, 절연 물질로 이루어진 절연성 박막으로 형성되거나, 절연성 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연성 박막과 나노 크기의 도트가 결합된 형태로 형성될 수 있다. 상기 전하 저장노드(4)가 도전성 박막으로 형성되는 경우 상기 도전성 박막은 반도체, 금속, 금속질화막, 다원계 금속, 실리사이드 중 하나 또는 둘 이상을 포함하며, 상기 전하 저장 노드가 절연성 박막으로 형성되는 경우 상기 절연성 박막은 질화막과 금속산화막 중 하나 또는 둘 이상을 포함하며, 상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어질 수 있다.
상기 셀 스택의 제어전극(6)은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나 또는 2개 이상의 조합으로 이루어질 수 있다. 상기 플래시 메모리 셀 스택의 셀 소자는 상기 제어전극(6), 게이트 스택(3, 4, 5), 제2 도우핑 반도체영역(2), 제1 반도체 도우핑 영역(1)으로 구성된다.
상기 제1 도우핑 반도체 영역(1)과 제2 도우핑 반도체 영역(2)은 서로 반대 유형의 불순물로 도핑된다. 예를 들어, 상기 제1 도우핑 반도체 영역(1)이 p형 반도체인 경우 상기 제2 도우핑 반도체 영역(2)은 n형 반도체이며, 상기 제1 도우핑 반도체 영역이 n형 반도체인 경우 상기 제2 도우핑 반도체 영역은 p형 반도체가 된다.
상기 게이트 스택과 접하는 제2 도우핑 반도체 영역(2)의 표면은 상기 제어전극(6)과 나란한 방향이나 교차하는 방향을 따라 가운데가 볼록하게 형성되거나 상기 제어전극(6)과 겹치는 영역의 중심 부분이 볼록하게 형성될 수 있다.
상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극(6), 게이트 스택, 제2 도우핑 반도체 영역(2) 및 제1 도우핑 반도체 영역(1)을 포함하며, 상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택의 측면에 있는 제2 도우핑 반도체 영역(2)에서 발생하는 GIDL (Gate Inducd Drain Leakage)에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지할 수 있다. 상기 플래시 메모리 셀 스택의 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 2 이상을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하다.
상기 제2 도우핑 반도체 영역(2)과 제1 도우핑 반도체 영역(1) 사이에서 생기는 접합(junction)은 상기 제1 절연막(9)의 상부에 형성되는 것이 바람직하다.
상기 플래시 메모리 셀 스택을 일렬로 배치하여 플래시 메모리 셀 스택 스트링을 구현할 수 있다. 도 5는 이와 같은 셀 스택 스트링의 일부를 보이고 있다. 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 각 셀 스택의 상기 제2 도우핑 반도체 영역(2)은 각 층에서 서로 연결되게 형성되고, 또한 상기 제1 절연막(9)도 각 층에서 서로 연결되게 형성되며, 상기 제1 도우핑 반도체 영역(1)은 상기 제2 도우핑 반도체 영역(2) 및 상기 제1 절연막의 측면(9)에 연결되어 형성된다.
상기 셀 스택 스트링에 있어서, 상기 제1 절연막(9)과 상기 제2 도우핑 반도체 영역(2)의 y 축 측면은 2개이며, 하나의 측면에서는 상기 제1 도우핑 반도체 영역(1)이 형성되고, 다른 하나의 측면에는 격리 절연막(8)이 형성될 수 있다.
상기 셀 스택 스트링에 있어서, 상기 제1 도우핑 반도체 영역(1)은 상기 반도체 기판(7)과 접촉하여 전기적으로 연결될 수 있다.
상기 셀 스택 스트링에 있어서, 상기 제1 도우핑 반도체 영역(1)과 상기 반도체 기판(7) 사이에 웰(12)을 더 구비할 수 있다. 상기 플래시 메모리 셀 스택 스트링에서 각 셀 스택의 웰(12)이 인접한 셀 스택의 웰들과 서로 연결된다.
상기 셀 스택 스트링은 다음과 같이 변형될 수 있다. 상기 셀 스택 스트링에 있어서, 상기 제어전극(7)은 사각형 모양을 하고 그 둘레에 상기 게이트 스택이 형성되며, 상기 게이트 스택이 형성된 사각형 모양의 4 측면 중 하나의 측면에 격리 절연막(8)이 형성되되 인접한 셀 스택 사이에도 연결되게 형성될 수 있다.
또한 상기 셀 스택 스트링은 다음과 같이 변형될 수 있다. 상기 셀 스택 스트링에 있어서, 상기 사각형 모양의 제어전극(6)의 4 측면 중 하나의 측면에는 상기 게이트 스택이 형성되지 않고, 이 측면에 격리 절연막(8)이 형성되되 인접한 셀 스택 사이에도 연결되게 형성될 수 있다.
상기 셀 스택 스트링은 다수의 셀 스택으로 구성되며, 이 셀 스택에 대한 설명은 이전에 언급한 것과 같다.
제3 실시예 : 플래시 메모리 셀 스택 및 셀 스트링
이하 도 6을 참조하여 본 발명의 제3 실시예에 따른 플래시 메모리 셀 스택 및 이를 이용한 플래시 메모리 셀 스택 스트링의 구조를 설명한다. 도 6의 (a)는 제3 실시예에 따른 플래시 메모리 셀 스택을 도시한 사시도이며, (b)는 제3 실시예에 대한 변형예를 도시한 사시도이다. 도 6의 (a)와 (b)는 상기 셀 스택 스트링의 일부를 나타낸 것이며, 도면의 상부에 사각형 모양의 파선으로 표시된 영역이 상기 셀 스택을 나타낸다. 제3 실시예는 제2 실시예와 유사하므로 중복되는 설명은 생략하고 차이점만을 설명한다.
도 6의 (a)를 참조하면, 본 발명의 제3 실시예에 따른 플래시 메모리 셀 스택은, 반도체 기판(7), 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극(6), 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막(31), 상기 제어전극의 측면에 형성되는 게이트 스택(3, 4, 5), 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막(9), 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역(2), 제1 도우핑 반도체 영역(1), 격리 절연막(8)을 구비한다. 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다. 상기 절연막(31)은 상기 반도체 기판(7)과 제어전극(6)의 사이에 형성되며, 게이트 스택(3,4,5)과 동일하게 형성될 수도 있다.
제1 도우핑 반도체 영역(1)은 상기 제1 절연막 및 제2 도우핑 반도체 영역의 y축의 제1 측면에 형성된다. 격리 절연막(8)은 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성된다. 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다.
전술한 구조를 갖는 플래시 메모리 셀 스택들로 이루어지는 플래시 메모리 셀 스택 스트링은 다수 개의 플래시 메모리 셀 스택들이 일렬로 배치된다. 상기 셀 스택 스트링의 각 셀 스택은 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 y 축의 2개 측면을 구비하며, 하나의 측면에서는 상기 제1 도우핑 반도체 영역이 형성되고, 다른 하나의 측면에는 격리 절연막이 형성된다.
상기 셀 스택을 일렬로 배치하여 셀 스택 스트링을 구현하는데 있어, 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되게 형성되고, 또한 상기 제1 절연막도 각 층에서 서로 연결되게 형성되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 y 축의 한쪽 측면에 연결되고, 상기 격리 절연막은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 y 축의 다른 쪽 측면에 연결되어 형성될 수 있다.
도 6의 (a)에서 제1 도우핑 반도체 영역(1)의 하부면은 반도체 기판(7)과 접촉하여 전기적으로 연결되어 있다.
도 6의 (b)는 제3 실시예에 따른 플래시 메모리 셀 스택의 변형예로서, 반도체 기판(7)과 제1 도우핑 반도체 영역(1)의 사이에 웰(12)을 더 구비하는 것을 특징으로 한다. 제1 도우핑 반도체 영역이 상기 웰(12)위에 형성되며, 웰(12)은 제1 도우핑 반도체 영역(1)과는 반대 유형의 불순물로 도핑되며, 웰(12)에 의해 제1 도우핑 반도체 영역(1)과 반도체기판(7)이 전기적으로 분리된다. 변형된 셀 스택을 이용한 플래시 메모리 셀 스택 스트링은 각 셀 스택의 웰(12)이 인접한 셀 스택의 웰들과 서로 연결된다.
제2 내지 제3 실시예에 따른 플래시 메모리 셀 스택 또는 셀 스택 스트링에 있어서, 제1 도우핑 반도체 영역(1)이 반도체 기판(7)과 전기적으로 연결되거나, 제1 도우핑 반도체 영역을 반도체 기판에 형성된 웰(12)의 상부에 형성하여 제1 도우핑 반도체 영역과 반도체 기판을 전기적으로 분리시킬 수도 있다.
셀 스택 어레이의 구조
제2 내지 제3 실시예에 따른 플래시 메모리 셀 스택들이 일렬로 배열되어 이루어진 플래시 메모리 셀 스택 스트링들을 좌우로 배치하여 셀 스택 어레이로 구현할 수 있다. 도 7은 본 발명의 제2 실시예에 따른 셀 스택 또는 셀 스택 스트링을 이용하여 구현한 셀 어레이의 일례를 도시한 평면도이다. 셀 스택은 y 축 방향으로 일렬로 배열되어 셀 스택 스트링이 되고, 셀 스택 스트링을 x 축 방향으로 배열하여 셀 어레이를 형성하고 있다. 도 7의 (a)와 (b)에서 오른쪽 하단의 파선으로 형성된 사각형 영역은 도 5에 보인 3차원 사시도의 평면도이다.
셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지며, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어진다. 상기 플래시 메모리 셀 스택 및 플래시 메모리 셀 스택 스트링은 전술한 제2 또는 제3 실시예의 그것들과 동일하다.
상기 셀 스택 어레이는, 서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역(1)을 서로 공유하거나, 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 격리 절연막(8)을 형성하여 공유한다. 도 7의 (a)는 상기 제1 도우핑 반도체 영역(1)을 공유하도록 배치된 셀 스택 어레이를 도시한 평면도이며, 도 7의 (b)는 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 형성된 격리 절연막(8)을 공유하도록 배치된 셀 스택 어레이를 도시한 평면도이다.
도 8의 (a)를 참조하면, 셀 스택 어레이는 상기 제2 도우핑 반도체 영역(2) 및 격리 절연막(8)의 y 축의 2개 측면 중 하나의 측면에는 제1 도우핑 반도체 영역(1)이 형성되고 다른 하나의 측면에 격리 절연막(8)이 형성된 셀 스택 스트링들이 배치되어 구현된다. 여기서, 각 셀 스택 스트링의 제1 도우핑 반도체 영역(1) 또는 격리 절연막(8)은 인접한 셀 스택 스트링과 공유하도록 배치된다.
도 8의 (b)를 참조하면, 셀 스택 어레이는 상기 제2 도우핑 반도체 영역(2) 및 격리 절연막(8)의 y 축의 2개 측면 중 하나의 측면에는 제1 도우핑 반도체 영역(1)이 형성되고 다른 하나의 측면에는 격리 절연막(8)이 형성된 셀 스택 스트링들이 배치되어 구현된다. 여기서, 각 셀 스택 스트링의 제1 도우핑 반도체 영역은 인접한 셀 스택 스트링의 격리 절연막(8)과 접하도록 배치된다.
도 9를 참조하면, 셀 스택 어레이는 상기 제2 도우핑 반도체 영역(2) 및 격리 절연막(8)의 y 축의 2개 측면 중 하나의 측면에는 제1 도우핑 반도체 영역(1)이 형성되고 다른 하나의 측면에 격리 절연막(8)이 형성된 셀 스택 스트링들이 배치되어 구현된다. 여기서, 각 셀 스택 스트링은 제1 도우핑 반도체 영역(1)의 한쪽 측면에 격리 절연막(8)을 더 포함하고, 인접한 2개의 셀 스택 스트링이 격리 절연막(8)은 서로 공유하도록 배치된다.
도 10의 (a)를 참조하면, 셀 스택 어레이는 각 플래시 메모리 셀 스택의 제어전극(6)이 사각형 모양을 하고 그 둘레에 상기 게이트 스택이 형성되며, 상기 게이트 스택이 형성된 사각형 모양의 4 측면 중 하나의 측면에 격리 절연막(8)이 형성된다. 상기 격리 절연막(8)은 인접한 셀 스택의 격리 절연막(8)과 연결되도록 형성된다. 서로 인접한 셀 스택 스트링은 상기 격리 절연막(8) 또는 제1 도우핑 반도체 영역(1)을 서로 공유하도록 배치된다.
도 10의 (b)를 참조하면, 셀 스택 어레이의 플래시 메모리 셀 스택은 상기 사각형 모양의 제어전극의 4 측면 중 하나의 측면에는 격리 절연막이 형성되고, 제어 전극의 나머지 3개의 측면에는 게이트 스택이 형성되며, 각 셀 스택의 격리 절연막(8)은 인접한 셀 스택의 격리 절연막(8)과 연결된다. 여기서, 셀 스택 어레이의 서로 인접한 셀 스택 스트링은 상기 제1 도우핑 반도체 영역(1) 또는 격리 절연막(8)을 서로 공유하도록 배치된다.
제4 실시예: 플래시 메모리 셀 스택 및 셀 스택 스트링
이하, 첨부된 도면을 참조하여 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스택 및 이를 이용한 플래시 메모리 셀 스택 스트링의 구조를 설명한다. 도 11의 (a)와 (b)는 본 발명의 변형에 따른 일례에 해당하는 3차원 사시도이다. 도 11의 (a)와 (b)는 상기 셀 스택 스트링의 일부를 나타낸 것이며, 도면의 상부에 사각형 모양의 파선으로 표시된 영역이 상기 셀 스택을 나타낸다. 이하, 도 11의 (a)를 이용하여 본 발명의 제4 실시예에 따른 셀 스택(stack) 및 셀 스택 스트링의 구조를 설명한다. 구조의 핵심부분을 잘 보이도록 하기 위해 셀 스택 및 셀 스택 스트링의 상부에 있을 수 있는 구조물은 모두 제거하여 표시하였다.
도 11의 (a)를 참조하면, 본 발명의 제4 실시예에 따른 셀 스택은, 반도체 기판(7), 상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극(6), 상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막(31), 상기 제어전극의 y 축의 측면에 형성되는 게이트 스택(3, 4, 5), 상기 제어전극의 x 축의 측면에 형성되는 제4 절연막(22), 상기 게이트 스택의 y축의 측면에 층으로 형성되는 다수 개의 제1 절연막(9), 상기 게이트 스택의 y축의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역(2), 상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 y 축 측면에 형성되는 제1 도우핑 반도체 영역(1)을 구비한다. 상기 제1 절연막(9)과 상기 제2 도우핑 반도체 영역(2)은 상기 게이트 스택의 측면에 층으로 번갈아 형성된다. 상기 절연막(31)은 상기 반도체 기판(7)과 제어전극(6)의 사이에 형성되며, 게이트 스택(3,4,5)과 동일하게 형성될 수도 있다. 도 11의 (a)에서 제1 도우핑 반도체 영역(1)의 하부면은 반도체 기판(7)과 접촉하여 전기적으로 연결되어 있다.
도 11의 (b)는 제4 실시예에 따른 플래시 메모리 셀 스택의 변형예로서, 도 11의 (a)와의 차이점으로 반도체 기판(7)과 제1 도우핑 반도체 영역(1)의 사이에 웰(12)을 더 구비하는 것을 특징으로 한다. 제1 도우핑 반도체 영역(1)이 상기 웰(12)위에 형성되며, 웰(12)은 제1 도우핑 반도체 영역(1)과는 반대 유형의 불순물로 도핑되며, 웰(12)에 의해 제1 도우핑 반도체 영역(1)과 반도체기판(7)이 전기적으로 분리된다.
도 11의 (a)와 (b)에서는 상기 전하 저장노드(4)는 상기 제어전극(6)과 제2 도우핑 반도체 영역(2)이 겹치는 부분에만 형성되어 있지만, 상기 제어전극(6)의 전면에 형성될 수도 있다. 상기 게이트 스택은 터널링 절연막(3), 전하저장노드(4), 블록킹 절연막(6)으로 구성되거나, 터널링 절연막(3)과 전하저장노드(4)로 구성되거나, 또는 전하저장노드(4)와 블록킹 절연막(5)으로 구성될 수 있다. 상기 전하저장노드(4)는 제어전극(6)의 모든 측면에 형성되거나 상기 제어전극(6)과 제2 도우핑 반도체 영역(2)이 겹치는 위치에만 형성될 수 있다.
상기 터널링 절연막(3)은 한층 또는 다층으로 구현될 수 있으며, 상기 터널링 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다. 상기 게이트 스택의 상기 블록킹 절연막(5)은 한층 또는 다층으로 구현될 수 있으며, 상기 블록킹 절연막이 다층으로 구현되는 경우 서로 인접한 층은 서로 다른 밴드갭을 갖는 물질로 이루어질 수 있다. 상기 전하 저장노드(4)는 도전성 물질로 이루어진 도전성 박막으로 형성되거나, 절연 물질로 이루어진 절연성 박막으로 형성되거나, 절연성 나노 크기의 도트(dot) 또는 나노 크기의 크리스탈로 형성되거나, 절연성 박막과 나노 크기의 도트가 결합된 형태로 형성될 수 있다. 상기 전하 저장노드(4)가 도전성 박막으로 형성되는 경우 상기 도전성 박막은 반도체, 금속, 금속질화막, 다원계 금속, 실리사이드 중 하나 또는 둘 이상을 포함하며, 상기 전하 저장 노드가 절연성 박막으로 형성되는 경우 상기 절연성 박막은 질화막과 금속산화막 중 하나 또는 둘 이상을 포함하며, 상기 전하 저장 노드가 나노 크기의 도트로 형성되는 경우 상기 도트는 반도체 물질, 금속 산화물, 금속, 금속질화물, 실리사이드 물질 중 하나 또는 그 이상으로 이루어질 수 있다.
상기 셀 스택의 제어전극(6)은 고농도 도우핑된 Si, 폴리 Si, Ge, 폴리 Ge, SiGe, 폴리 SiGe, 아몰퍼스 Si, 아몰퍼서 Ge, 아몰퍼스 SiGe, 금속질화물, 금속, 실리사이드 중의 하나 또는 2개 이상의 조합으로 이루어질 수 있다. 상기 플래시 메모리 셀 스택의 셀 소자는 상기 제어전극(6), 게이트 스택(3, 4, 5), 제2 도우핑 반도체영역(2), 제1 반도체 도우핑 영역(1)으로 구성된다.
상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극(6), 게이트 스택, 제2 도우핑 반도체 영역(2) 및 제1 도우핑 반도체 영역(1)을 포함하며, 상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택의 측면에 있는 제2 도우핑 반도체 영역(2)에서 발생하는 GIDL (Gate Inducd Drain Leakage)에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지할 수 있다.
상기 플래시 메모리 셀 스택의 셀 소자는 프로그램 또는 이레이져 전압이나 시간을 조절하여 하나의 셀에 2 비트 이상의 다중 레벨이 가능하다.
상기 제2 도우핑 반도체 영역(2)과 제1 도우핑 반도체 영역(1) 사이에서 생기는 접합(junction)은 상기 제1 절연막(9)의 상부에 형성될 수 있다.
상기 플래시 메모리 셀 스택을 일렬로 배치하여 플래시 메모리 셀 스택 스트링을 구현할 수 있다. 도 11은 이와 같은 셀 스택 스트링의 일부를 보이고 있다. 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 각 셀 스택의 상기 제2 도우핑 반도체 영역(2)은 각 층에서 서로 연결되게 형성되고, 또한 상기 제1 절연막(9)도 각 층에서 서로 연결되게 형성되며, 인접한 제어전극 사이에 상기 제4 절연막(22)이 형성되고, 상기 제1 도우핑 반도체 영역(1)은 상기 제2 도우핑 반도체 영역(2) 및 상기 제1 절연막(9)의 측면에 연결되어 형성된다.
상기 셀 스택 스트링에 있어서, 상기 제1 도우핑 반도체 영역(1)은 상기 반도체 기판(7)과 접촉하여 전기적으로 연결될 수 있다.
상기 셀 스택 스트링에 있어서, 상기 제1 도우핑 반도체 영역(1)과 상기 반도체 기판(7) 사이에 웰(12)을 더 구비할 수 있다. 상기 플래시 메모리 셀 스택 스트링에서 각 셀 스택의 웰(12)이 인접한 셀 스택의 웰들과 서로 연결된다.
상기 셀 스택 스트링은 다수의 셀 스택으로 구성되며, 이 셀 스택에 대한 설명은 이전에 언급한 것과 같다.
도 12는 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스택의 구조에 대한 변형예들을 도시한 사시도들이다. 도 12의 (a)에 도시된 변형예는 도 11의 (a)에 도시된 제4 실시예와 유사한 구조이나 다만 제2 도우핑 반도체 영역(2)과 제1 도우핑 반도체 영역(1)의 접합이 제1 절연막(9)의 끝 부분에 정렬되어 있다는 점에서 차이가 있다. 도 12의 (b)에 도시된 변형예는 제4 실시예와 유사한 구조이나 상기 전하저장노드(4)가 상기 제어전극(6) 측면과 제2 도우핑 반도체 영역(2)의 사이에만 국한되어 형성된 것이 아니라 제어전극(6)의 측면을 따라 전체적으로 형성되어 있다는 점이 다르다.
셀 스택 어레이의 구조
제4 실시예에 따른 플래시 메모리 셀 스택들이 일렬로 배열되어 이루어진 플래시 메모리 셀 스택 스트링들을 좌우로 배치하여 셀 스택 어레이로 구현할 수 있다. 도 13에 보인 본 발명의 셀 스택 또는 셀 스택 스트링을 이용하여 구현한 셀 어레이의 일례를 보이고 있다. 셀 스택은 y 축 방향으로 일렬로 배열되어 셀 스택 스트링이 되고, 셀 스택 스트링을 x 축 방향으로 배열하여 셀 어레이를 형성하고 있다. 도 13의 (a)와 (b)에서 오른쪽 하단의 파선으로 형성된 사각형 영역은 도 13에 보인 3차원 사시도의 평면도이다.
셀 스택 어레이는 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지며, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어진다. 상기 플래시 메모리 셀 스택의 구조는 전술한 제4 실시예의 플래시 메모리 셀 스택의 구조와 동일하므로, 반복되는 설명은 생략한다.
상기 셀 스택 어레이는 서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역(1)을 서로 공유하거나 상기 제1 도우핑 반도체 영역의 측면에 격리 절연막(8)을 추가로 구비하여 공유한다. 도 13의 (a)에서는 상기 제1 도우핑 반도체 영역(1)을 공유하여 어레이로 배치된 평면도를 보이고 있다. 도 13의 (b)에서는 상기 제1 도우핑 반도체 영역(1)의 y 축 2개의 측면에 추가로 형성된 격리 절연막(8)을 공유하여 어레이로 배치된 평면도를 보이고 있다.
전기적 접촉 및 집적을 고려한 플래시 메모리 셀 스택 스트링
도 14 내지 도 15를 참조하여 본 발명에 따른 셀 스택을 이용한 플래시 메모리 셀 스택 스트링의 구조를 설명한다. 본 발명에 따른 플래시 메모리 셀 스택 스트링은 다수개의 플래시 메모리 셀 스택들이 일렬로 배치되어 있는 것을 특징으로 한다.
도 14의 (a)와 (b)는 셀 스택 스트링이 배열된 셀 스택 스트링 또는 셀 스택 어레이의 일부에 대하여 도시한 평면도들이며, 도 14의 (c)는 도 14의 (a)와 (b)의 X-X' 방향을 따라 잘라서 도시한 단면도이다. 도 14는 셀 스택 스트링의 가장자리 구조를 설명하기 위하여 도시한 것이다. 도 14의 (a)는 도 5 내지 도 10에서 보인 셀 스택 스트링 또는 셀 스택 어레이의 일부를 적용한 경우에 대한 평면도이고, 도 14의 (b)는 도 11 내지 도 13에서 보인 셀 스택 스트링 또는 셀 스택 어레이의 일부를 적용한 경우에 대한 평면도이다. 도 14의 (c)에서 제2 도우핑 반도체 영역(2)이 6층으로 형성된 것을 예시적으로 도시한 것이며, 그 외에도 다양한 층이 형성될 수 있음은 당연하다. 도 14의 (a)와 (b)에 표시한 제1 접촉창(17)은 도 14의 (c)에서 보인 단면에서 표시되어 있지 않은 것으로 이후의 공정에서 형성될 위치를 표시하기 위해 준비한 것이다. 도 14는 다수의 층으로 형성된 제2 도우핑 반도체 영역(2)을 반도체 표면에서 서로 전기적으로 격리되도록 제1 접촉창(17)을 형성하여 임의의 금속배선에 연결할 수 있음을 보이기 위한 것이다.
도 15의 (a)는 도 11에 보인 셀 스택에 제3 절연막(19)을 형성하고 금속 배선을 위한 접촉창(contact hole)을 형성한 후의 상태를 도시한 평면도이며, 도 (b)는 도(a)의 X-X' 방향을 따라 잘라서 도시한 단면도이다. 도 15에서는 셀 스택 스트링 및 셀 스택 스트링의 가장자리 그리고 플래시 메모리의 구동을 위한 주변회로에 사용되는 MOS 소자의 단면을 일례로서 동시에 보이고 있다. 도 15에서 메모리를 위한 제1 접촉창(17)과 MOS 소자를 위한 제2 접촉창(18)이 표시되어 있는데, 이들 접촉창은 동시에 형성되거나 따로 형성될 수 있다. 상기 메모리 셀 스택 스트링을 셀 스택 어레이로 배열되었을 때, 상기 셀 스택 어레이는 주변 회로인 MOS 소자와 동일한 반도체 기판에 집적될 수 있다.
본 발명에 따른 셀 스택을 이용한 다양한 형태의 셀 스택 어레이에서, 상기 각 층별로 전기적으로 분리되어 형성된 제2 도우핑 반도체 영역(2)의 전기적 접촉창(17) 형성은 다층의 "L" 모양의 에피층 성장을 통해 표면에서 형성될 수 있다. 즉, 상기 셀 스택 스트링에서 상기 층으로 격리되어 형성된 제2 도우핑 반도체 영역(2)의 전기적인 접촉을 위해 "L" 형태의 구조를 도입하여 층으로 형성된 각 제2 도우핑 반도체 영역(2)을 수직 구조로 바꾸고, 상기 수직 구조물의 상부에 제1 접촉창(17)을 형성하고 금속 배선에 연결될 수 있도록 한다.
셀 스트링 제조 공정
도 16은 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스택 및 이를 이용한 플래시 메모리 셀 스택 스트링을 구현하기 위한 제조공정의 일례를 순차적으로 도시한 단면도들이다. 도 16에서는 설명의 편의를 위하여 제조공정 중 주요단계들만을 도시하고 있으며, 제조 공정을 분명하게 보이기 위해 스택 구조의 상부를 자른 구조를 보이고 그에 따른 설명을 한다. 이하, 도 16을 참조하여 본 발명의 제4 실시예에 따른 플래시 메모리 셀 스택의 제조 공정을 설명한다.
먼저, 도 16의 (a)를 참조하면, 반도체 기판(7)에 반복적인 에피택셜 성장을 수행하여, 반도체 기판의 표면에 희생 반도체 층(21)과 제2 도우핑 반도체 영역(2) 층을 번갈아 형성한다(a 단계). 여기서 상기 희생 반도체 층(21)이나 제2 도우핑 반도체 영역(2) 또는 두 층 모두 n 형이나 p 형으로 도우핑될 수 있다. 상기 희생 반도체층(21)은 후공정에 의해 제1 절연막(9)으로 치환된다. 상기 다층의 에피층을 형성하는 (a) 단계는 반도체 기판(7)에 제5 절연막(23)을 형성하고 패터닝하는 단계와 상기 반도체 기판(7)을 식각하되 상기 제5 절연막(23)의 아래의 일부에도 식각되도록 하는 단계와 상기 드러난 반도체 기판의 표면에 "L" 모양의 희생 반도체 층(21)과 제2 도우핑 반도체 영역(2) 층을 번갈아 에피층으로 성장하는 단계로 구성될 수 있다.
다음, 도 16의 (b)를 참조하면, 상기 (a) 단계의 결과물에 마스크 패턴을 형성한 후 식각하여 반도체 기판(7)이 노출되는 트렌치를 형성한 후, 상기 트렌치의 내부 측벽과 하부 표면에 게이트 스택을 형성한다(b 단계). 상기 식각 공정에서, 제2 도우핑 반도체 영역(2)과 희생 반도체 층(21)은 같은 식각 조건에서 쉽게 식각될 수 있다.
다음, 도 16의 (c)를 참조하면, 상기 게이트 스택이 형성된 트렌치의 내부에 제어전극용 물질을 채우고, 마스크 공정을 통해 불필요한 제어전극용 물질을 제거한 후 그 영역에 절연물질을 채움으로써, 제어전극(6) 및 제4 절연막(22)이 형성된다(c 단계). 상기 제4 절연막(22)에 의해 일렬로 배치된 기둥 형태의 제어전극(6)이 전기적으로 격리될 수 있다.
다음, 도 16의 (d)를 참조하면, 상기 성장된 다층의 희생 반도체 층(21)과 제2 도우핑 반도체 영역(2) 층에 마스크 패턴을 형성한 후 식각하고 드러난 희생 반도체 층(21)을 선택적으로 식각한다(d 단계). 상기 (d) 단계의 희생 반도체 층(21)을 선택적으로 식각하는 단계 후 노출된 게이트 스택의 일부 또는 전부를 선택적으로 식각하는 공정을 더 구비할 수 있다.
다음, 도 16의 (e)를 참조하면, 상기 식각된 희생 반도체 층(21)의 공간에 제1 절연막(9)을 형성한다(e 단계). 다음, 도 15의 (f)를 참조하면, 상기 결과물에서 드러난 제2 도우핑 반도체 영역(2)에 선택적 에피층 성장을 통해 제1 도우핑 반도체 영역(1)을 형성한다(f 단계). 상기 (f) 단계에서 상기 선택적 에피층 성장을 하기 전에 식각 공정을 통해 상기 노출된 제2 도우핑 반도체 영역(2)의 측면을 일부 식각하고 에피층 성장을 수행할 수 있다. 상기 (f) 단계 후에, 절연막을 형성하고 접촉창(contact hole)이 필요한 곳에 접촉창을 형성하고 금속층을 순차적으로 형성할 수 있다.
도 17은 도 16의 (a)에서 설명한 것과 같이 희생 반도체 층(21)과 제2 도우핑 반도체 영역(2)을 교대로 성장하는 에피층 공정 이전에 수행하는 공정에 대한 주요 공정단계를 보인다. 먼저, 도 17의 (a)를 참조하면, 반도체 기판(7)에 제5 절연막을 형성하고 패터닝 한 후, 상기 패터닝된 제5 절연막(23)을 마스크로 하여 상기 반도체 기판(7)을 선택적으로 식각한다. 이때 반도체 기판을 등방성 식각하는 경우, 수직 방향뿐만 아니라 수평방향으로도 식각이 이루어져 도 17의 (a)에서 보인 것과 같은 "undercut"이 형성된다. 여기서 에피층의 품질을 개선하기 위해 표면처리를 하고, 도 17의 (b)에 도시된 것과 같이 상기 희생 반도체 층(21)과 제2 도우핑 반도체 영역(2)을 교대로 성장하여, 도 16의 (a)와 같은 형상을 구현하게 된다.
도 18은 도 17에서 언급한 반도체 기판(7)의 선택적 식각 공정에서 구현될 수 있는 상기 undercut의 대표적인 구조들을 도시한 단면도들이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
본 발명에 따른 셀 스택, 셀 스택 스트링 및 셀 스택 어레이는 고집적 비휘발성 반도체 메모리 분야에 널리 적용될 수 있다.

Claims (36)

  1. 반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극;
    상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  2. 반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극;
    상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어 전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역;
    상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  3. 반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극;
    상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택;
    상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막;
    상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면들에 층으로 번갈아 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역의 하부면은 상기 반도체 기판과 접촉하여 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 플래시 메모리 셀 스택은 상기 제1 도우핑 반도체 영역과 상기 반도체 기판 사이에 웰(well)을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스택.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  7. 제6항에 있어서, 상기 전하저장노드는 제어전극의 모든 측면에 형성되거나, 제어전극과 제2 도우핑 반도체 영역이 겹치는 영역에만 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 반대 유형의 불순물로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 게이트 스택과 접하는 제2 도우핑 반도체 영역의 표면은 상기 제어전극과 나란한 방향이나 교차하는 방향을 따라 가운데가 볼록하게 형성되거나 상기 제어전극과 겹치는 영역의 중심 부분이 볼록하게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극, 게이트 스택, 제2 도우핑 반도체 영역 및 제1 도우핑 반도체 영역을 포함하며,
    상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택 측면에 있는 제2 도우핑 반도체 영역에서 발생하는 GIDL에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지하는 것을 특징으로 하는 플래시 메모리 셀 스택.
  11. 제10항에 있어서, 상기 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 두 가지 이상을 조절하여 하나의 셀 소자에 2비트 이상의 다중 레벨 저장이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 스택.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 도우핑 반도체 영역과 제1 도우핑 반도체 영역의 사이에 형성되는 접합(junction)은 상기 제1 절연막의 상부에 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택.
  13. 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극;
    상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  14. 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극;
    상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어 전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역;
    상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  15. 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지는 플래시 메모리 셀 스택 스트링에 있어서, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극;
    상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택;
    상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막;
    상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 상기 제1 절연막도 각 층에서 서로 연결되며, 인접한 제어전극들의 사이에 상기 제4 절연막이 배치되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 제1 도우핑 반도체 영역은 상기 반도체 기판과 접촉하여 전기적으로 연결되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  17. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 플래시 메모리 셀 스택 스트링의 각 플래시 메모리 셀 스택은, 상기 제1 도우핑 반도체 영역과 상기 반도체 기판 사이에 웰(well)을 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  18. 제13항에 있어서, 상기 제어전극은 사각형 모양으로 이루어지며 그 둘레에 상기 게이트 스택이 형성되며, 상기 게이트 스택이 형성된 사각형 모양의 4 측면 중 하나의 측면에 격리 절연막이 형성되되 인접한 셀 스택 사이에도 연결되게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  19. 제18항에 있어서, 상기 사각형 모양의 제어전극의 4 측면 중 하나의 측면에는 상기 게이트 스택이 형성되지 않고, 이 측면에 격리 절연막이 형성되되 인접한 셀 스택 사이에도 연결되게 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  20. 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 상기 게이트 스택은 터널링 절연막, 전하저장노드 및 블록킹 절연막으로 구성되거나, 터널링 절연막과 전하저장노드로 구성되거나, 전하저장노드와 블록킹 절연막으로 구성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  21. 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 상기 전하저장노드는 제어전극의 모든 측면에 형성되거나, 제어전극과 제2 도우핑 반도체 영역이 겹치는 영역에만 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  22. 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 반대 유형의 불순물로 도핑되는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  23. 제13항 내지 제15항, 제18항, 제19항 중 어느 한 항에 있어서, 상기 셀 스택은 다수 개의 셀 소자로 구성되며, 각 셀 소자는 상기 제어전극, 게이트 스택, 제2 도우핑 반도체 영역 및 제1 도우핑 반도체 영역으로 구성되며,
    상기 셀 소자는 프로그램(program) 또는 이레이져(erase) 상태에 따라 게이트 스택 측면에 있는 제2 도우핑 반도체 영역에서 발생하는 GIDL에 의한 전류의 크기를 감지하고, 감지된 전류의 크기에 따라 프로그램 또는 이레이져 상태나 정도를 감지하는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  24. 제23항에 있어서, 상기 셀 소자는 프로그램 전압, 이레이져 전압, 프로그램 시간 및 이레이져 시간 중 하나 또는 두 가지 이상을 조절하여 하나의 셀 소자에 2비트 이상의 다중 레벨 저장이 가능하도록 하는 것을 특징으로 하는 플래시 메모리 셀 스택 스트링.
  25. 제13항 내지 제15항, 제18항 및 제19항 중 어느 한 항에 있어서, 상기 셀 스택 스트링은 상기 층으로 형성된 제2 도우핑 반도체 영역들을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 배선과 연결되도록 하는 것을 특징으로 하는 셀 스택 스트링.
  26. 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극;
    상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면 중 일부에 형성되되 제1 방향을 따라 서로 대향되는 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며,
    서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역을 서로 공유하거나 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 형성된 격리 절연막을 더 구비하는 것을 특징으로 하는 셀 스택 어레이.
  27. 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극;
    상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어 전극의 서로 대향되는 제1 측면 및 제2 측면에 형성되는 게이트 스택;
    상기 제어 전극의 제1 측면과 제2 측면을 제외한 나머지 측면들에 형성되는 제4 절연막;
    상기 제어 전극의 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제어 전극의 상기 제1 측면 및 제2 측면과 대향되는 상기 제1 절연막과 제2 도우핑 반도체 영역의 측면들에 형성되는 제1 도우핑 반도체 영역;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 상기 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 상기 제1 절연막도 각 층에서 서로 연결되며, 인접한 제어전극들의 사이에 상기 제4 절연막이 배치되며,
    서로 인접한 플래시 메모리 셀 스택 스트링의 제1 도우핑 반도체 영역을 서로 공유하거나 서로 인접한 플래시 메모리 셀 스택 스트링들의 제1 도우핑 반도체 영역들의 사이에 형성된 격리 절연막을 추가로 구비하는 것을 특징으로 하는 셀 스택 어레이.
  28. 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어 전극;
    상기 제어 전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어 전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면에 형성되는 제1 도우핑 반도체 영역;
    상기 제1 절연막 및 제2 도우핑 반도체 영역의 제1 측면과 대향되는 상기 제1 절연막 및 제2 도우핑 반도체 영역의 제2 측면에 형성되는 격리 절연막;
    을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며,
    서로 인접한 셀 스택 스트링 사이에서 제1 도우핑 반도체 영역 또는 격리 절연막이 배치되는 것을 특징으로 하는 셀 스택 어레이.
  29. 일렬로 배열된 다수개의 플래시 메모리 셀 스택 스트링으로 이루어지는 셀 스택 어레이에 있어서, 상기 플래시 메모리 셀 스택 스트링은 일렬로 배열된 다수개의 플래시 메모리 셀 스택으로 이루어지며, 상기 플래시 메모리 셀 스택은,
    반도체 기판;
    상기 반도체 기판의 표면에 수직형 기둥 형태로 형성되는 제어전극;
    상기 제어전극과 상기 반도체 기판의 사이에 형성되는 절연막;
    상기 제어전극의 측면에 형성되는 게이트 스택;
    상기 게이트 스택의 제1 측면에 형성된 격리 절연막;
    상기 게이트 스택의 제1 측면을 제외한 나머지 측면에 층으로 형성되는 다수 개의 제1 절연막;
    상기 게이트 스택의 제1 측면을 제외한 나머지 측면에 층으로 형성되는 다수 개의 제2 도우핑 반도체 영역;
    상기 게이트 스택의 제1 측면과 대향되는 제1 절연막과 상기 제2 도우핑 반도체 영역의 측면에 형성되는 제1 도우핑 반도체 영역;을 구비하고, 상기 제1 절연막과 상기 제2 도우핑 반도체 영역은 상기 게이트 스택의 측면에 층으로 번갈아 형성되며,
    상기 셀 스택 스트링을 구성하는 각 셀 스택의 제2 도우핑 반도체 영역은 각 층에서 서로 연결되고, 각 셀 스택의 제1 절연막도 각 층에서 서로 연결되며, 상기 제1 도우핑 반도체 영역은 상기 제2 도우핑 반도체 영역 및 상기 제1 절연막의 측면에 연결되어 형성되며,
    서로 인접한 플래시 메모리 셀 스택 스트링의 격리 절연막은 서로 연결되며, 제1 도우핑 반도체 영역도 서로 연결되며, 서로 인접한 플래시 메모리 셀 스택 스트링은 제1 도우핑 반도체 영역 또는 격리 절연막을 서로 공유하는 것을 특징으로 하는 셀 스택 어레이.
  30. 제29항에 있어서, 상기 제어 전극과 격리 절연막의 사이에 게이트 스택이 형성되지 않는 것을 특징으로 하는 셀 스택 어레이.
  31. 26항 내지 제30항 중 어느 한 항에 있어서, 상기 셀 스택 스트링은 상기 층으로 형성된 제2 도우핑 반도체 영역들을 "L" 형태의 구조로 형성하고, 상기 "L" 형태의 구조의 상부 표면에 제1 접촉창을 형성하고, 상기 제1 접촉창이 금속 배선과 연결되도록 하는 것을 특징으로 하는 셀 스택 어레이.
  32. 제26항 내지 제30항 중 어느 한 항에 있어서, 상기 셀 스택 어레이는 주변 회로인 MOS 소자와 동일한 반도체 기판에 집적되는 것을 특징으로 하는 셀 스택 어레이.
  33. (a) 반도체 기판에 희생 반도체층과 제2 도우핑 반도체 영역을 번갈아 형성하는 단계;
    (b) (a) 결과물의 일정 영역에 마스크 패턴을 형성하고 식각한 후, 상기 식각 영역의 내부 표면에 게이트 스택을 형성하는 단계;
    (c) 게이트 스택이 형성된 상기 식각 영역에 제어전극을 형성하는 단계;
    (d) 마스크 패턴을 형성하고 상기 희생 반도체층과 제2 도우핑 반도체 영역의 일부를 식각하는 단계;
    (e) 상기 희생 반도체층을 선택적으로 식각하고, 상기 희생 반도체층이 식각된 영역에 제1 절연막을 형성하는 단계;
    (f) 상기 제2 도우핑 반도체 영역의 측면에 제1 도우핑 반도체 영역을 형성하는 단계;
    를 구비하며, 상기 제1 도우핑 반도체 영역과 제2 도우핑 반도체 영역은 서로 다른 반도체 유형으로 도우핑되어 형성되는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법.
  34. 제33항에 있어서, 상기 (a) 단계는
    (a1) 반도체 기판의 표면에 제5 절연막을 형성하고 마스크 패턴을 형성하는 단계;
    (a2) 상기 반도체 기판을 식각하되 상기 제5 절연막의 하부의 일부의 반도체 기판도 "undercut" 형태로 식각하는 단계;
    (a3) 상기 식각된 반도체 기판의 표면에 "L"모양의 희생반도체층과 제2 도우핑 반도체 영역을 번갈아 성장하는 단계;로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법.
  35. 제33항에 있어서, 상기 (b)단계는 트렌치 형태로 식각하는 것을 특징으로 하며,
    상기 (c) 단계는 상기 트렌치 형태로 식각된 영역에 제어전극용 물질을 채우고, 제어전극 이외의 영역을 선택적 식각한 후 식각된 영역에 제4 절연막을 채우는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법.
  36. 제33항에 있어서, 상기 (e) 단계에서 희생 반도체층을 선택적으로 식각하는 단계는 희생 반도체층의 선택적 식각에 의해 노출된 게이트 스택의 일부 또는 전부를 선택적으로 식각하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 셀 스택 어레이 제조 방법.
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