CN101320702B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，可以提高具有三维地层叠的多个半导体芯片的半导体器件的制造成品率。形成有从半导体基板(1)的第2面(1b)到达焊盘(3)的贯通电极(17)。贯通电极(17)的内部的贯通空间是由第1孔(7)以及孔径小于第1孔(7)的第2孔(11)构成的。从半导体基板(1)的第2面(1b)贯通半导体基板(1)直到层间绝缘膜(2)的途中地形成有第1孔(7)。另外，形成有从第1孔(7)的底部贯通层间绝缘膜(2)到达焊盘(3)的第2孔(11)。此时，形成在半导体基板(1)的第1面(1a)上的层间绝缘膜(2)反映第1孔(7)的底面与半导体基板(1)的第1面(1a)造成的台阶而成为台阶形状。即，存在于第1孔(7)的底面与焊盘(3)间的层间绝缘膜(2)的膜厚比其他位置的层间绝缘膜(2)的膜厚薄。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造技术，特别涉及适用于具有三维地层叠了的多个半导体芯片的半导体器件及其制造技术的有效的技术。
背景技术
在日本特开平11-204720号公报(专利文献1)中，记载有在三维层叠型的SiP(System in Package，***级封装)中，使用引线键合(Wire Bonding)来实施所层叠的半导体芯片间的电连接的技术。
在日本特开2000-260934号公报(专利文献2)中，记载有在所层叠的上下半导体芯片上形成利用电解镀法或非电解镀法对形成于半导体芯片内的贯通电极埋入了焊锡或低熔点金属的电极的技术。在加热后，通过利用熔融接合来连接埋入到上下半导体芯片的贯通孔中的电极，从而进行所层叠的上下半导体芯片间的电连接。
在日本特开2005-340389号公报(专利文献3)中，记载有在所层叠的半导体芯片中的配置于上侧的半导体芯片上形成短柱型凸起电极，并在配置于下侧的半导体芯片上形成贯通电极的技术。将形成在上侧的半导体芯片上的短柱型凸起电极压接在形成在下侧的半导体芯片上的贯通电极上进行变形注入，将短柱型凸起电极和贯通电极在几何学上铆接来进行上下半导体芯片间的电连接。
在日本特开2005-93486号公报(专利文献4)中，记载有形成从在硅基板的表面隔着层间绝缘膜形成的焊盘电极向硅基板的背面引出的电极的技术。在该技术中，从硅基板的背面以硬质掩模作为掩模对硅基板进行蚀刻，从而形成以层间绝缘膜为底面的开口部(专利文献4的图4(C))。然后，在去除了硬质掩模之后(专利文献4的图5(A))，在包括开口部内的硅基板的背面整体形成绝缘膜(专利文献4的图5(B))。之后，以覆盖开口部的侧壁和开口部以外的抗蚀剂膜(专利文献4的图5(C))为掩模对层间绝缘膜进行蚀刻，从而在开口部的底面上使焊盘电极露出(专利文献4的图6(A))。由此，可以形成从硅基板的背面到达焊盘电极的贯通孔。然后，通过向贯通孔埋入金属材料，从而可以形成与焊盘电极电连接、并且到达硅基板的背面的电极。此处，当去除在对硅基板进行蚀刻时使用的硬质掩模时，从开口部的底面露出的层间绝缘膜也多少会被蚀刻一些而产生被减薄。
在日本特开2006-32699号公报中，记载有以下所示的半导体器件的制造技术。即，在半导体基板的表面上形成第1绝缘膜，将从半导体基板的表面一侧开始的第1绝缘膜的一部分的部位选择性地进行蚀刻直到其厚度的途中为止来薄膜化。利用该蚀刻，形成具有第1绝缘膜被薄膜化而成的底面的凹部。之后，在包括凹部内的第1绝缘膜上形成焊盘电极(专利文献5的图16)。接下来，在半导体基板的背面形成了第2绝缘膜之后，进行蚀刻以使与第1绝缘膜的凹部对应的位置上的第2绝缘膜以及半导体基板开口得比凹部大。利用该蚀刻，形成具有开口直径大于凹部的直径且贯通第2绝缘膜以及半导体基板的通孔(via hole)(专利文献5的图17)。接下来，在包括通孔内的第2绝缘膜上形成了第3绝缘膜之后(专利文献5的图18)，从半导体基板的背面进行蚀刻。利用该蚀刻，去除形成在第2绝缘膜上的第3绝缘膜、形成在通孔的底面上的第3绝缘膜和被薄膜化的第1绝缘膜。由此，将焊盘电极在通孔的底面露出(专利文献5的图19)。然后，通过向贯通孔埋入金属材料，从而可以形成与焊盘电连接、并且到达硅基板的背面的电极。
在日本特开2007-53149号公报(专利文献6)中，记载有在层叠多个半导体芯片的情况下，从半导体基板的背面对与焊盘连接的接触电极(贯通电极)进行加工的技术。具体而言，在从半导体基板的背面形成了开口部为研钵状的贯通孔之后，在包括贯通孔的内部的半导体基板的背面形成绝缘膜。然后，在去除了贯通孔的底面的绝缘膜之后，在贯通孔的壁面上形成导体膜并进行图案化，从而形成接触电极。
在日本特开2006-222138号公报(专利文献7中)，记载有以下所示的半导体器件的制造技术。具体而言，记载有沿着半导体基板的厚度方向贯通的贯通电极的形成方法。在该技术中，在半导体基板的表面上形成第1绝缘膜，并在半导体基板的背面形成第2绝缘膜(专利文献7的图1(a))。然后，在第2绝缘膜上形成由蚀刻速率与半导体基板不同的导电性部件构成的第1蚀刻停止层(专利文献7的图1(b))。接下来，对于贯通电极的形成部位，贯通第1绝缘膜、半导体基板以及第2绝缘膜来形成到达第1蚀刻停止层的凹部(专利文献7的图1(c))。之后，利用以第1蚀刻停止层为晶种层的镀敷法来向凹部内埋入导电材料，从而形成贯通电极(专利文献7的图1(d)～图1(f))。
专利文献1：日本特开平11-204720号公报
专利文献2：日本特开2000-260934号公报
专利文献3：日本特开2005-340389号公报
专利文献4：日本特开2005-93486号公报
专利文献5：日本特开2006-32699号公报
专利文献6：日本特开2007-53149号公报
专利文献7：日本特开2006-222138号公报
近年来，进行着高密地安装多个半导体芯片来以短时间实现高功能的***的SiP(System in Package)的开发，各公司提出了多种安装结构。特别是三维地层叠多个芯片的SiP在安装面积方面是优良的。
如日本特开平11-204720号公报(专利文献1)所示，在三维层叠型的SiP中，一般是利用引线键合的半导体芯片间连接。但是，利用引线键合的半导体芯片间连接需要使布线落在安装基板上并进行重新布线。其结果，半导体芯片间的布线变长，安装基板的布线密度变高。由此，布线间的电感增加而难以实现高速传输，并且由于形成在安装基板上的布线的高密度化而使成品率恶化，存在引起半导体器件的成本上升的问题点。
针对这些引线键合的课题，提出了形成贯通半导体芯片内部的电极来层叠多个芯片的方法。例如，在日本特开2000-260934号公报(专利文献2)中，记载有在所层叠的上下半导体芯片上形成利用电解镀法或非电解镀法对形成于半导体芯片内的贯通孔埋入了焊锡或低熔点金属的电极的技术。在加热后，利用熔融接合来连接埋入到上下半导体芯片的贯通孔中的电极，从而进行所层叠的上下半导体芯片间的电连接。
另外，在日本特开2005-340389号公报(专利文献3)中，记载有在所层叠的半导体芯片中的配置于上侧的半导体芯片上形成短柱型凸起电极，并在配置于下侧的半导体芯片上形成贯通电极的技术。将形成在上侧的半导体芯片上的短柱型凸起电极压接在形成在下侧的半导体芯片上的贯通电极上进行变形注入，将短柱型凸起电极和贯通电极在几何学上铆接来进行上下半导体芯片间的电连接。
例如，在日本特开2005-340389号公报(专利文献3)所示的技术中，形成从半导体晶片背面到达形成在半导体晶片的表面上的焊盘的贯通电极。在微控制器那样的搭载有大规模集成电路的半导体晶片中，由于布线层是跨多层形成的，所以在半导体晶片的表面存在厚的层间绝缘膜。因此，在形成从半导体晶片的背面到达形成在半导体晶片的表面上的焊盘的电极时，必须使孔通过厚的层间绝缘膜来进行加工。如果如在日本特开2005-340389号公报(专利文献3)中提出的工艺那样以与贯通电极同径的直径来形成到达焊盘的孔，则焊盘的大部分将丧失所邻接的层间绝缘膜的支持，发生焊盘强度降低的问题。
因此，为了抑制焊盘强度降低，考虑了在孔的加工途中变更孔径，而在与焊盘邻接的层间绝缘膜中形成小口径的孔(第2孔)的技术。在该技术中，通过直到层间绝缘膜露出为止对半导体基板进行蚀刻，从而形成大口径的孔(第1孔)，接下来对层间绝缘膜进行加工来形成小口径的孔(第2孔)。此时，需要在大口径的孔(第1孔)的内部形成抗蚀剂掩模。此时，以所形成的抗蚀剂掩模作为掩模掩模对层间绝缘膜进行蚀刻，但在层间绝缘膜的蚀刻中，抗蚀剂掩模掩模也易于被蚀刻。即，造成抗蚀剂掩模与层间绝缘膜相比被选择性地加工，造成抗蚀剂掩模在层间绝缘膜的加工完成之前消失。其结果，在层间绝缘膜中最终形成小口径的孔(第2孔)之前需要多次进行抗蚀剂掩模的形成。
但是，由于孔(第2孔)的直径为小，所以无法利用洗净来完全地去除孔(第2孔)内部的抗蚀剂掩模，进而由于多次抗蚀剂掩模的对准偏差而使孔(第2孔)的底面在层间绝缘膜的加工中变得粗糙而无法顺利地进行光刻工序的曝光，难以在大口径的孔(第1孔)的内部形成第2次以后的抗蚀剂掩模。其结果，在小口径的孔(第2孔)中层间绝缘膜的加工状态变得不均匀，发生半导体器件的制造成品率降低的问题。
发明内容
本发明的目的在于提供一种可以提高具有三维地层叠的多个半导体芯片的半导体器件的制造成品率的技术。
根据本说明书的记述以及附图，本发明的上述以及其他目的和新的特征将更加明确。
本申请中公开的发明中的代表性的发明的概要进行简单说明如下。
本发明提供一种半导体器件的制造方法，其特征在于，具备如下步骤：a.在形成于半导体基板的第1面上的半导体元件上形成层间绝缘膜，在上述层间绝缘膜的表面形成经由形成于上述层间绝缘膜的内部的布线与上述半导体元件电连接的焊盘；b.在上述半导体基板的与上述第1面相反一侧的第2面上形成第1抗蚀剂膜；c.对上述第1抗蚀剂膜进行图案化，以在与上述焊盘对置的位置处具有第1开口部；d.以形成有上述第1开口部的上述第1抗蚀剂膜作为掩模对上述半导体基板进行蚀刻，从而在上述半导体基板上形成在底面上使上述层间绝缘膜露出的第1孔；e.去除上述第1抗蚀剂膜；f.对在上述第1孔的底面上露出的上述层间绝缘膜进行蚀刻，从而在上述层间绝缘膜上且比上述半导体基板和上述层间绝缘膜的边界更接近于上述焊盘的位置处形成上述第1孔的底面；g.在包括上述第1孔的内壁的上述半导体基板的上述第2面上形成绝缘膜；h.在上述绝缘膜上形成第2抗蚀剂膜；i.对上述第2抗蚀剂膜进行图案化，以在上述第1孔的底面上具有直径比上述第1孔的直径小的第2开口部；j.以形成有上述第2开口部的上述第2抗蚀剂膜作为掩模对上述绝缘膜以及上述层间绝缘膜进行蚀刻，从而形成在底面上使上述焊盘露出的第2孔；以及k.在包括上述第1孔的内壁以及上述第2孔的内壁的上述半导体基板的上述第2面上形成导体膜，并对上述导体膜进行图案化，从而形成从上述半导体基板的上述第2面达到上述第1面、并且与上述焊盘电连接的贯通电极，其中，上述层间绝缘膜在上述半导体基板一侧的面反映由上述第1孔的底面与上述半导体基板的上述第1面造成的台阶而成为台阶形状，上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶而成为台阶形状。
另外，本发明提供一种半导体器件，其特征在于，具备：a.半导体基板；
b.形成在上述半导体基板的第1面上的半导体元件；c.形成在上述半导体基板的上述第1面上的层间绝缘膜；d.形成在上述层间绝缘膜上的焊盘；e.形成在上述焊盘上的凸起电极；以及f.从上述半导体基板的与上述第1面相反的一侧的第2面到达上述焊盘的贯通电极，其中，上述贯通电极具有：f1.从上述半导体基板的与上述第1面相反的一侧的上述第2面到达上述层间绝缘膜的第1孔，上述第1孔的底面形成得直到比上述层间绝缘膜与上述半导体基板的边界更接近于上述焊盘的位置处；f2.从上述第1孔的底面到达上述焊盘的第2孔，该第2孔的直径被形成得小于上述第1孔的直径；f3.形成在上述第1孔的底面以及侧面和上述半导体基板的上述第2面上的绝缘膜；以及f4.形成在上述第2孔的底面以及侧面上、和隔着上述绝缘膜形成在上述第1孔的底面以及侧面和上述半导体基板的上述第2面上、且与上述焊盘电连接的导体膜，其中，上述层间绝缘膜的在上述半导体基板一侧的面反映由上述第1孔的底面与上述半导体基板的上述第1面造成的台阶而成为台阶形状，上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶而成为台阶形状。
对利用本申请中公开的发明中的代表性的发明取得的效果简单说明如下。
可以提高具有三维地层叠的多个半导体芯片的半导体器件的制造成品率。
附图说明
图1是示出本发明的实施方式1中的半导体芯片的一部分的俯视图。
图2是示出在图1的A-A线处切断的剖面的剖面图。
图3是示出实施方式1中的半导体器件的制造工序的剖面图。
图4是示出接着图3的半导体器件的制造工序的剖面图。
图5是示出接着图4的半导体器件的制造工序的剖面图。
图6是示出接着图5的半导体器件的制造工序的剖面图。
图7是示出接着图6的半导体器件的制造工序的剖面图。
图8是示出接着图7的半导体器件的制造工序的剖面图。
图9是示出接着图8的半导体器件的制造工序的剖面图。
图10是示出接着图9的半导体器件的制造工序的剖面图。
图11是示出接着图10的半导体器件的制造工序的剖面图。
图12是示出接着图11的半导体器件的制造工序的剖面图。
图13是示出接着图12的半导体器件的制造工序的剖面图。
图14是示出接着图13的半导体器件的制造工序的剖面图。
图15是示出接着图14的半导体器件的制造工序的剖面图。
图16是示出接着图15的半导体器件的制造工序的剖面图。
图17是示出接着图16的半导体器件的制造工序的剖面图。
图18是示出接着图17的半导体器件的制造工序的剖面图。
图19是示出接着图18的半导体器件的制造工序的剖面图。
图20是示出接着图19的半导体器件的制造工序的剖面图。
图21是示出接着图20的半导体器件的制造工序的剖面图。
图22是示出接着图21的半导体器件的制造工序的剖面图。
图23是示出接着图22的半导体器件的制造工序的剖面图。
图24是示出接着图23的半导体器件的制造工序的剖面图。
图25是示出接着图24的半导体器件的制造工序的剖面图。
图26是示出实施方式1中的半导体芯片的剖面图，是将预定部位的尺寸作为变量而表示的图。
图27是使用了图26所示的尺寸的预定关系的曲线图。
图28是示出包含在图27所示的区域I中时的半导体芯片的结构的剖面图。
图29是示出包含在图27所示的区域II中时的半导体芯片的结构的剖面图。
图30是示出包含在图27所示的区域III中时的半导体芯片的结构的剖面图。
图31是示出包含在图27所示的区域IV中时的半导体芯片的结构的剖面图。
图32是示出实施方式1的变形例中的半导体器件的剖面图。
图33是示出实施方式2中的半导体芯片的一部分的俯视图。
图34是示出在图33的A-A线处切断的剖面的剖面图。
图35是示出实施方式2中的半导体器件的制造工序的剖面图。
图36是示出接着图35的半导体器件的制造工序的剖面图。
图37是示出实施方式2的变形例中的半导体器件的制造工序的剖面图。
图38是示出实施方式3中的半导体器件的制造工序的剖面图。
图39是示出接着图38的半导体器件的制造工序的剖面图。
图40是示出接着图39的半导体器件的制造工序的剖面图。
图41是示出接着图40的半导体器件的制造工序的剖面图。
图42是示出实施方式4中的半导体器件的剖面图。
(附图标记说明)
1：半导体基板    1a：第1面    1b：第2面    2：层间绝缘膜
3：焊盘    4：粘接层    5：支撑基板    6：抗蚀剂膜
6a：开口部    7：第1孔    8：绝缘膜    8a：感光性绝缘膜
9：铝膜    10：抗蚀剂膜    10a：开口部    11：第2孔
12：晶种层    13：抗蚀剂膜    14：镀敷层    15：导体膜
16：抗蚀剂膜    17：贯通电极    17a：贯通电极
17b：贯通电极    17c：贯通电极    18：短柱型凸起电极
18a：短柱型凸起电极    18b：短柱型凸起电极
18c：短柱型凸起电极    19：裂缝    20a：半导体芯片
20b：半导体芯片    20c半导体芯片    21：布线基板
22：电极    23：焊锡凸起电极    24：密封用粘接材料
具体实施方式
在以下的实施方式中，为便于说明，分割成多个部分或实施方式来进行了说明，但除了特别明示的情况以外，这些并非相互无关系，而一方处于另一方的一部分或全部的变形例、详细、补充说明等有关系。
另外，在以下的实施方式中，在言及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况以及原理上明显地限定于特定的数量的情况等之外，不限于该特定的数量，也可以是特定的数量以上或以下。
另外，在以下的实施方式中，其结构要素(还包括要素步骤等)除了特别明示的情况以及考虑为原理上明显地必须的情况等之外，当然并非一定是必须的。
同样地，在以下的实施方式中，当言及结构要素等的形状、位置关系等时，除了特别明示的情况以及考虑为原理上并非明显地成立的情况等之外，包括实质上近似或类似于该形状等的参数等。该情况对于上述数值以及范围也相同。
另外，在用于说明实施方式的所有图中，作为原则对相同部件附加相同附图标记，省略其重复的说明。另外，为了易于理解附图，即使是平面图有时也附加影线。
(实施方式1)
在本实施方式1中，参照附图，以像微控制器芯片那样搭载有大规模集成电路的半导体器件为例进行说明。
图1是示出本实施方式1中的半导体芯片的俯视图。该图1是从半导体基板1的第2面(背面)1b一侧的上方观察半导体芯片的一部分的图。如图1所示，半导体芯片由矩形形状的半导体基板1构成，在半导体基板1的第2面1b上形成有多个贯通电极17。多个贯通电极17分别与由导体膜15构成的布线连接，利用这些布线在半导体基板1的第2面1b上形成了布线图案。如上所述，在本实施方式1中，在半导体芯片上形成有多个贯通电极17，但如图1所示，该贯通电极17是以平面地形成2重环的方式构成的。其原因为，如后所述，利用大口径的第1孔和比第1孔的直径小的第2孔来形成基于贯通电极17的贯通空间。
图2是示出在图1的A-A线处切断的剖面的剖面图。如图2所示，半导体基板1呈现平板形状，具有第1面(表面)1a和第2面(背面)1b。在半导体基板1的第1面1a上形成有构成大规模集成电路的半导体元件(MISFET(MetalInsulator Semiconductor Field EffectTransistor，金属绝缘体半导体场效应晶体管)等)(未图示)，在形成有该半导体元件的半导体基板1的第1面1a上形成有层间绝缘膜2。在层间绝缘膜2上，跨多层形成有连接多个半导体元件间的布线，利用形成在半导体基板1的第1面1a上的多个半导体元件和连接这些半导体元件的布线，在半导体基板1的第1面1a上形成了大规模集成电路。此处，在本实施方式1中，作为半导体芯片以如微控制器芯片那样的形成有大规模集成电路的部件为对象，但其特征在于布线层变多这一点。因此，存在形成跨多层的布线层的层间绝缘膜2的膜厚变厚的倾向。这样，在本实施方式1中，以层间绝缘膜2的膜厚变得比较厚的半导体器件为对象。
接下来，在作为层间绝缘膜2的最上层的表面上形成有焊盘(电极)3。该焊盘3经由形成在层间绝缘膜2内的布线与半导体元件电连接，焊盘3起到外部端子的作用以用于取得形成在半导体基板1上的大规模集成电路与半导体芯片的外部的接口。在焊盘3上形成有短柱型凸起电极18。
另一方面，以从半导体基板1的第2面1b向半导体基板1的第1面1a贯通、进而贯通层间绝缘膜2而与焊盘3电连接的方式形成了贯通电极17。该贯通电极17是在三维地层叠多个半导体芯片来进行封装化时所需的电极。即，在本实施方式1中，以层叠半导体芯片来进行封装化的SiP结构为前提，是为了在层叠半导体芯片时电连接上下配置的半导体芯片间而使用的。这样在各个半导体芯片上，在焊盘3的一侧形成有短柱型凸起电极18，在焊盘3的另一侧形成有贯通电极17。在层叠多个半导体芯片时，向，将另一方的半导体芯片的短柱型凸起电极18压接在一方的半导体芯片的贯通电极17上来进行变形注入以在几何学上铆接，从而将两方的半导体芯片上下层叠并电连接起来。这样在本实施方式1中，以使用贯通电极17和短柱型凸起电极18来层叠半导体芯片为前提。另外，在形成有贯通电极17的区域，没有形成构成大规模集成电路的半导体元件。即，在半导体基板1的第1面1a上形成有半导体元件，但在与形成有贯通电极17的区域分离的区域上没有形成半导体元件。
接下来，对贯通电极17的结构进行说明。如图2所示，贯通电极17的贯通空间由第1孔7和第2孔11形成。即，从半导体基板1的第2面1b形成第1孔7，在该第1孔7的底面形成有孔径小于第1孔7的第2孔11。焊盘3在第2孔11的底面露出。在第1孔7的底面以及侧面和半导体基板1的第2面1b上形成有绝缘膜8，进而在第2孔11的底面以及侧面、隔着绝缘膜8的第1孔7的底面以及侧面、以及隔着绝缘膜8的半导体基板1的第2面1b上，层叠并形成有晶种层12和镀敷层14。将该晶种层12和镀敷层14合起来称为导体膜15。形成在半导体基板1的第2面1b上的导体膜15形成图1所示的布线图案。这样构成了贯通电极17，但为了向贯通电极17中***在所层叠的其他半导体芯片上形成的短柱型凸起电极18，贯通电极17内部成为空洞而形成了贯通空间。因此，构成贯通电极17的导体膜15反映由半导体基板1的第2面1b与第1孔7的底面造成的台阶以及由第1孔7的底面与第2孔11的底面造成的台阶而成为台阶形状。换言之，根据本实施方式1的贯通电极17，没有构成为用导体膜15完全埋入第1孔7以及第2孔11内部的结构，而构成为在内部形成有贯通空间的结构。即，如果用导体膜15完全填充贯通电极17的内部，则导体膜15的表面与半导体基板1的第2面1b一致而不产生台阶。相反，采取在贯通电极17的内部存在空洞的结构的结果是，构成贯通电极17的导体膜15反映由半导体基板1的第2面1b与第1孔7的底面造成的台阶以及由第1孔7的底面与第2孔11的底面造成的台阶而成为台阶形状。
接下来，对利用第1孔7和孔径小于该第1孔7的第2孔11来形成贯通电极17的理由进行说明。例如，与***到内部的短柱型凸起电极18的大小对应地形成了第1孔7的孔径，但如果仅由孔径大的第1孔7来构成贯通电极17，则产生以下所示的不合适的情况。贯通电极17是以从半导体基板1的第2面1b贯通到焊盘3的方式构成的，但在使用第1孔7来形成从半导体基板1的第2面1b贯通到焊盘3的贯通空间的情况下，由于形成第1孔而去除的半导体基板1以及层间绝缘膜2变多。焊盘3形成在层间绝缘膜2的表面，但在该情况下，焊盘3的大部分所接触的层间绝缘膜2被去除，其结果，焊盘3失掉了由层间绝缘膜2的支持而使焊盘3的强度降低的问题变得显著化。因此，并非仅使用孔径大的第1孔7来构成贯通电极17，而是在第1孔7与焊盘3之间形成有孔径小于第1孔7的第2孔11。即，通过在层间绝缘膜2中形成孔径小于第1孔7的第2孔11，可以减少由于形成贯通电极17而被去除的层间绝缘膜2。由此，可以确保支持焊盘3的层间绝缘膜2，可以抑制焊盘3的强度降低。这样，通过由第1孔7和孔径小于第1孔7的第2孔11来构成贯通电极17，可以抑制焊盘3的强度降低。此时，由于形成贯通电极17而造成的焊盘3的强度降低是特别在贯通电极17的内部存在空洞的情况下产生的问题。例如，在用导体膜15埋入贯通电极17的内部的情况下，利用在贯通电极17的内部埋入的导体膜15来支持焊盘3，所以无需利用孔径不同的孔来形成贯通电极17。即，可知利用孔径大的第1孔和孔径小于该第1孔7的第2孔11来构成贯通电极17、且在第2孔11的底面使焊盘3露出的结构在贯通电极17的内部成为空洞的结构时是有用的。换言之，在使用导体膜15来埋入贯通电极17的内部的结构的情况下，可以说不存在利用孔径大的第1孔7和孔径小于该第1孔7的第2孔11来构成贯通电极17的有用性。
使贯通电极17的内部成为空洞，并且使用第1孔7和孔径小于第1孔7的第2孔11来形成贯通电极17的结构是成为本发明的前提的结构。
此处，在哪个区域上切换构成贯通电极17的第1孔7和第2孔11成为问题。实际上，半导体基板1由硅形成，层间绝缘膜2由氧化硅膜形成。因此，一般考虑从半导体基板1的第2面1b直到作为半导体基板1与层间绝缘膜2的边界的半导体基板1的第1面1a为止，对硅进行蚀刻来形成第1孔7，之后，从作为半导体基板1与层间绝缘膜2的边界的半导体基板1的第1面1a直到焊盘3露出为止，对由氧化硅膜形成的层间绝缘膜2进行蚀刻来形成第2孔11。另外，向第1孔7中***在另一个半导体芯片上形成的短柱型凸起电极18。但是，通常，半导体基板1的厚度比短柱型凸起电极18的高度厚，所以在从半导体基板1的第2面1b直到作为半导体基板1与层间绝缘膜2的边界的半导体基板1的第1面1a为止形成第1孔7的情况下，不存在问题。
这样，在从半导体基板1的第2面1b直到作为半导体基板1与层间绝缘膜2的边界的半导体基板1的第1面1a为止，对硅进行蚀刻来形成第1孔7，之后，从作为半导体基板1与层间绝缘膜2的边界的半导体基板1的第1面1a直到焊盘3露出为止，对由氧化硅膜形成的层间绝缘膜2进行蚀刻来形成第2孔11的情况下，产生以下所示的不合适的情况。在本实施方式1中，作为半导体芯片以微控制器芯片那样的形成有大规模集成电路的芯片为对象，但其特征在于布线层变多这一点。因此，存在形成跨多层的布线层的层间绝缘膜2的膜厚变厚的倾向。这样难以在膜厚厚的层间绝缘膜2中形成第2孔11。对该理由进行说明。
在形成第2孔11时，首先，在对由硅构成的半导体基板1进行蚀刻来形成了第1孔之后，在包括该第1孔7的底面的半导体基板1的第2面1b上形成绝缘膜8。之后，隔着绝缘膜8在包括第1孔7的底面的半导体基板1的第2面1b上形成抗蚀剂膜。然后，对抗蚀剂膜进行图案化而在第1孔7的底面形成孔径小于第1孔7的开口部。然后，以图案化后的抗蚀剂膜作为掩模对绝缘膜8以及由氧化硅膜构成的层间绝缘膜2进行蚀刻而形成第2孔11。此处，在对绝缘膜8以及由氧化硅膜构成的层间绝缘膜2进行蚀刻时，作为掩模使用的抗蚀剂膜也易于被蚀刻。因此，如果层间绝缘膜2的膜厚厚，则会造成抗蚀剂膜在形成于层间绝缘膜2上的第2孔11贯通层间绝缘膜2而到达焊盘3之前消失。因此，需要在再次进行了新的抗蚀剂膜的形成以及图案化之后，进行由氧化硅膜构成的层间绝缘膜2的蚀刻。即，由于抗蚀剂膜也在第2孔11的形成时被蚀刻，所以在层间绝缘膜2的膜厚厚的情况下，在第2孔11贯通层间绝缘膜2而达到焊盘3之前，需要多次形成基于抗蚀剂膜的掩模。
此时，由于第2孔11的孔径小而无法利用洗净来完全去除第2孔11内部的抗蚀剂膜、进而由于多次的掩模的对准偏差而使第2孔11的底面在层间绝缘膜2的加工中变得粗糙而成为无法顺利地进行光刻工序的曝光的原因，难以在第1孔的底面上形成第2次以后的掩模。其结果，在第2孔11中层间绝缘膜2的加工状态变得不均匀，产生焊盘3不能在第2孔11的底面上正常地露出的情况。由此，发生无法正常地形成贯通电极7而造成半导体器件的制造成品率降低的问题。
因此，在本实施方式1中，如图2所示，直到比作为半导体基板1与层间绝缘膜2的边界的半导体基板1的第1面1a深的位置为止形成第1孔。即，不仅在由硅构成的半导体基板1中、而且是直到层间绝缘膜2的途中为止形成第1孔7。由此，处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄。另外，在膜厚变薄了的层间绝缘膜2中形成第2孔11。即，本实施方式1的特征之一在于，在形成第1孔7时，不仅对由硅构成的半导体基板1、而且还对层间绝缘膜2进行蚀刻，从而在层间绝缘膜2上且直到比半导体基板1与层间绝缘膜2的边界(半导体基板1的第1面1a)更接近于焊盘3的位置为止形成第1孔。由此，例如，即使是形成有大规模集成电路的微控制器芯片那样层间绝缘膜2的膜厚厚的半导体器件，也可以使为了形成第2孔11而蚀刻的层间绝缘膜2的膜厚变薄。
通过直到层间绝缘膜2的途中为止形成第1孔7，可以使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄，所以在形成从该第1孔7的底面达到焊盘3的第2孔11时，可以仅通过使用1次抗蚀剂膜的掩模来形成达到焊盘3的第2孔11。即，可以使将残存于第1孔7的底面与焊盘3之间的层间绝缘膜2和第1孔7的底面上形成的绝缘膜8合起来的膜厚作为当形成第2孔11时在作为掩模使用的第1个抗蚀剂膜消失之前形成第2孔11的膜厚。由此，可以改善由于第2孔11的底面因多次的掩模的对准偏差而在层间绝缘膜2的加工中变得粗糙而无法顺利地进行光刻工序的曝光而造成的第2孔11的加工不良。因此，可以提高贯通电极17的可靠性，可以提高半导体器件的制造成品率。另外，可以抑制由于层间绝缘膜2的加工不良引起的第2孔11与焊盘3的连接偏差，所以可以抑制贯通电极17与焊盘3的连接电阻的偏差。
本实施方式1的特征之一在于，通过直到层间绝缘膜2的途中为止形成第1孔7，可以使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄，作为本实施方式1中的半导体器件的结构，成为层间绝缘膜2的与半导体基板1相接触的面反映由第1孔7的底面与半导体基板1的第1面1a造成的台阶而成为台阶形状的结构而显著化。即，在没有形成第1孔7的区域中，半导体基板1的第1面1a成为半导体基板1与层间绝缘膜2的边界，在形成有第1孔7的区域中，第1孔7的底面成为与层间绝缘膜2的边界。在当前的情况下，由于第1孔7的底面跨半导体基板1的第1面1a而直到层间绝缘膜2的途中为止形成，所以层间绝缘膜2的与半导体基板1相接触的面成为台阶形状。
本实施方式1中的半导体芯片如上述那样构成，以下，参照附图对其制造方法进行说明。
首先，准备半导体基板1。此时，半导体基板1成为大致圆盘状的半导体晶片的状态，在该半导体晶片中形成有多个芯片区域。在以下所示的工序中，以半导体晶片的状态对半导体基板1进行加工。
如图3所示，在半导体基板1的第1面1a上使用通常的MISFET形成技术来形成多个半导体元件(未图示)，在形成有半导体元件的该半导体基板1的第1面1a上形成层间绝缘膜2。层间绝缘膜2例如由氧化硅膜形成。在该层间绝缘膜2中跨多层形成布线(未图示)并使用布线连接多个半导体元件间。然后，在层间绝缘膜2的表面形成经由形成于层间绝缘膜2的内部的布线与半导体元件电连接的焊盘3。焊盘3例如由铝膜形成。
如果将半导体基板1减薄到例如10μm～50μm左右，则在后述的工序中形成的贯通电极的深度变浅而加工难易度降低，但会产生由于伴随半导体基板1的薄型化的半导体基板1的强度降低以及半导体基板1的弯曲而引起的成品率降低。
因此，在本实施方式1中，如图4所示，在形成有焊盘3的层间绝缘膜2的表面涂敷粘接层4，例如将由石英或玻璃、硅基板等构成的支撑基板5与半导体基板1相贴合。通过将支撑基板5贴合到半导体基板1上，可以抑制由于半导体基板1的薄型化引起的强度降低以及半导体基板1的弯曲。另外，粘接层4具有粘接支撑基板5和半导体基板1的功能，并且具有保护形成在半导体基板1上的集成电路的功能。
接下来，如图5所示，对半导体基板1的第2面1b实施背面磨削(back-grind)处理，使半导体基板1的厚度变薄。背面磨削处理可以利用磨削或抛光来实施。由于背面磨削处理后的平坦性对形成在半导体基板1的第2面1b上的贯通电极的精度产生影响，所以优选在实施了背面磨削处理之后，实施基于干法抛光(dry polish)、蚀刻或CMP(Chemical Mechanical Polishing，化学机械抛光)法的抛光来使半导体基板1的第2面1b平坦化。
接下来，如图6所示，在半导体基板1的第2面1b上涂敷抗蚀剂膜6。然后，使用光刻技术，对抗蚀剂膜6进行图案化。以在抗蚀剂膜6上的与焊盘3相对置的位置形成开口部6a的方式进行图案化。作为在半导体基板1的第2面1b上涂敷抗蚀剂膜6的方法，例如可以使用旋转涂敷法。另外，利用红外显微镜确认形成在半导体基板1的第1面1a上的半导体元件的图案(器件图案)，从而确定在抗蚀剂膜6的图案化时形成开口部6a的位置。然后，以图案化后的抗蚀剂膜6为掩模对由硅构成的半导体基板1进行蚀刻。
即，如图7所示，形成从由硅构成的半导体基板1的第2面1b到达层间绝缘膜2的第1孔7。该蚀刻是各向异性蚀刻，例如利用ICP-RIE(Inductively coupled plasma Reactive ion etching，感应耦合等离子体反应性离子蚀刻)来进行。作为蚀刻气体，使用SF6和C4H8。通常，在硅的干法蚀刻中，氧化硅膜成为蚀刻停止层(Etchingstopper)。因此，在基于SF6和C4H8的蚀刻中，蚀刻在以氧化硅膜为主成分的层间绝缘膜2处停止。此时的第1孔7的深度根据半导体基板1的厚度来确定。
接下来，如图8所示，在去除了图案化了的抗蚀剂膜6之后，不形成基于新的抗蚀剂膜的掩模而将蚀刻气体从SF6和C4H8改为使用C3F8、Ar、CHF4的混合气体以对在第1孔7的底面露出的层间绝缘膜2直到途中为止进行蚀刻。即，以由硅构成的半导体基板1以及形成在半导体基板1上的第1孔7为掩模对在第1孔7的底面露出的层间绝缘膜2进行蚀刻。由此，可以使存在于第1孔7的底面与焊盘3间的层间绝缘膜2的膜厚薄膜化。即，有意图地实施以由硅构成的半导体基板1以及形成在半导体基板1上的孔7为掩模对在第1孔7的底面露出的层间绝缘膜2进行蚀刻的工序是本实施方式1的特征之一。通过以第1孔7为掩模对层间绝缘膜2有意图地进行蚀刻，以与形成在由硅构成的半导体基板1上的第1孔7的底面中的孔径(参照图7)相等的孔径进行层间绝缘膜2的蚀刻。因此，如图8所示，对层间绝缘膜2进行蚀刻而形成的第1孔的底面成为与图7所示的对硅进行蚀刻而形成的第1孔7的底面大致相等的孔径。另外，通过实施该工序，在没有形成第1孔7的区域中，半导体基板1的第1面1a成为半导体基板1与层间绝缘膜2的边界，在形成有第1孔7的区域中，第1孔7的底面成为与层间绝缘膜2的边界。在当前的情况下，由于第1孔7的底面跨半导体基板1的底面1a而直到层间绝缘膜2的途中为止地形成，所以层间绝缘膜2的与半导体基板1上相接处的面成为台阶形状。
通过对从第1孔7露出的层间绝缘膜2有意图地直到途中为止进行蚀刻，取得了可以使存在于第1孔7的底面与焊盘3间的层间绝缘膜2的膜厚薄膜化的效果，并且还取得了以下所示的效果。
在对由硅构成的半导体基板1进行蚀刻来形成第1孔7的工序中，为了使第1孔7的底面完全地露出，进行了过蚀刻(over etching)。即，在半导体基板1上形成多个第1孔7，但此时，有时根据形成第1孔7的场所地不同而会产生蚀刻速率上的差异。例如，在形成于某个区域上的第1孔7中蚀刻充分地进行而使层间绝缘膜2在第1孔7的底面露出，但在形成于其他区域的第1孔7中发生蚀刻不充分且层间绝缘膜2没有露出的状况。在该情况下，如果不进行过蚀刻，则造成在硅的蚀刻不充分的第1孔7的底面上残存硅。于是，之后，有可能无法形成正常的贯通电极。因此，通过进行过蚀刻，即使在蚀刻不充分的区域的第1孔7的底面也完全地去除硅而使层间绝缘膜2在第1孔7的底面露出。
但是，如果进行过蚀刻，则会发生在充分地进行了蚀刻的第1孔7中发生凹口(notch)的问题点。即，如果在充分地进行了蚀刻的第1孔7中进一步进行硅的蚀刻，则在第1孔7的底面中成为蚀刻停止层的层间绝缘膜2露出，所以无法在深度方向上进行蚀刻。但是，硅从第1孔7的底面沿着横向(侧向)被侵蚀而发生凹口。如果发生凹口，则导致半导体器件的不良。
此处，在本实施方式1中，在对由硅构成的半导体基板1进行蚀刻来形成了第1孔7之后，以该第1孔作为掩模进行层间绝缘膜2的蚀刻，从而形成同口径的第1孔7。因此，即使没有进行由硅构成的半导体基板1的过蚀刻，也可以利用以第1孔7为掩模的层间绝缘膜2的蚀刻，来去除在硅的蚀刻不充分的第1孔7的底面上残存的硅。即，在以氧化硅膜为主成分的层间绝缘膜2的蚀刻时，在第1孔7的底面上少量残存的硅也被去除。因此，可以抑制在对由硅构成的半导体基板1进行蚀刻来形成第1孔7的工序中的过蚀刻。这样根据本实施方式1，可以抑制过蚀刻，所以可以抑制在充分地进行了蚀刻的第1孔7中发生凹口的情况。
另外，根据本实施方式1，还可以取得其他的效果。例如，如果对半导体基板1进行加工，则易于发生在半导体1上发生应力而在半导体基板1上发生弯曲等问题。但是，在本实施方式1中，有意图地实施不将抗蚀剂膜使用为掩模而以在硅中形成的第1孔7作为掩模对在第1孔7的底面上露出的层间绝缘膜2进行蚀刻的工序。如果这样不使用抗蚀剂膜而以硅露出的状态进行干法蚀刻，则可以缓和在半导体基板1上发生的应力(应力缓和效果)。
接下来，如图9所示，在包括第1孔7内的半导体基板1的第2面1b上，例如利用CVD(Chemical Vapor Deposition，化学气相沉积)法，形成绝缘膜8。该绝缘膜8以沿着第1孔7的底面以及侧面和半导体基板1的第2面1b并覆盖这些面的方式形成。绝缘膜8具有后述的将贯通电极与半导体基板1绝缘的功能。作为绝缘膜8，例如使用氧化硅膜、氮化硅膜或聚酰亚胺树脂等。
接下来，如图10所示，在形成于包括第1孔7内的半导体基板1的第2面1b上的绝缘膜8上形成铝膜9。该铝膜9是为了保护绝缘膜8而设置的膜，例如可以利用溅射法或蒸镀法来形成。
接下来，如图11所示，在形成于包括第1孔7内的半导体基板1的第2面1b上的铝膜9上涂敷抗蚀剂膜10。例如，作为抗蚀剂膜的涂敷方法，有利用旋涂机的涂敷法和利用喷涂的涂敷法。在利用旋涂机的涂敷法的情况下，为了沿着第1孔7的底面以及侧面涂敷抗蚀剂膜10，优选使用可以涂敷成5μm～30μm的膜厚的抗蚀剂膜10。另外，如果在抗蚀剂膜10中残留气泡，则难以进行光刻技术中的曝光处理而发生图案化不良。因此，优选利用真空脱泡来去除存在于抗蚀剂膜10中的气泡。在利用喷涂的涂敷法的情况下，与利用旋涂机的涂敷法不同，沿着第1孔7涂敷抗蚀剂膜10。
之后，如图12所示，使用光刻技术来进行抗蚀剂膜10的图案化；抗蚀剂膜10的图案化是以在第1孔7的底面形成开口部10a的方式进行的。该开口部10a的直径形成为小于第1孔7的孔径。另外，铝膜9从开口部10a露出。
接下来，如图13所示，利用蚀刻来去除从形成在抗蚀剂膜10上的开口部10a露出的铝膜9。由此，形成于铝膜9的下层的绝缘膜8在开口部10a中露出。在铝膜9的蚀刻中，例如可以使用以磷酸为主成分的蚀刻液或稀氢氟酸等。
接下来，如图14所示，利用蚀刻来去除所有从开口部10a露出的绝缘膜8以及形成在绝缘膜8的下层的层间绝缘膜2。由此，可以在第1孔7的底面上形成具有比第1孔7的孔径小的直径的第2孔11。焊盘3在该第2孔11的底面露出。在绝缘膜8以及层间绝缘膜2的蚀刻中，作为蚀刻气体使用以CHF3、C4H8为主成分的混合气体。在该蚀刻工序中，抗蚀剂膜10也多少被蚀刻。
此处，在本实施方式1中，通过如图8所示那样直到层间绝缘膜8的途中为止形成第1孔7，使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄。因此，在形成从该第1孔7的底面到达焊盘3的第2孔11时，可以仅使用1次抗蚀剂膜10的掩模来形成到达焊盘3的第2孔11。即，可以使将残存于第1孔7的底部与焊盘3之间的层间绝缘膜2和在第1孔7的底面上形成的绝缘膜8合起来的膜厚作为当形成第2孔11时在作为掩模使用的第1个抗蚀剂膜10消失之前形成第2孔11的膜厚。由此，可以改善由于第2孔11的底面因多次的掩模的对准偏差在层间绝缘膜2的加工中变得粗糙而无法顺利地进行光刻工序的曝光造成的第2孔11的加工不良。
接下来，如图15所示，去除图案化了的抗蚀剂膜10。抗蚀剂膜10的去除例如通过利用有机溶剂或氧灰化来进行。然后，如图16所示，去除形成在抗蚀剂膜10的下层的绝缘膜保护用的铝膜9。此时，在第2孔11的底部形成有由铝膜构成的焊盘3，但在焊盘3的表面通常形成有钛/氮化钛膜等阻挡(barrier)导体膜，所以焊盘3不会被蚀刻。
接下来，如图17所示，在第2孔11的底面以及侧面上、隔着绝缘膜8的第1孔7的底面以及侧面上、进而在隔着绝缘膜8的半导体基板1的第2面1b上形成晶种层12。晶种层12例如可以通过使用溅射法来形成。作为晶种层12，例如考虑由钛膜(Ti膜)和金膜(Au膜)构成的层叠膜。此时，为了确保绝缘膜8和金膜的密接性，以0.02μm～0.3μm左右的厚度形成钛膜，金膜作为镀敷膜的基底膜(电极膜)厚度是0.3μm～2μm左右即可。作为晶种层12，除了钛膜和金膜的层叠膜之外，例如还可以使用铬膜(Cr膜)和金膜的层叠膜。
接下来，如图18所示，在涂敷了抗蚀剂膜13之后，使用光刻技术，对抗蚀剂膜13进行图案化。以使第1孔7以及第2孔11内、进而半导体基板1的第2面1b上的布线形成区域露出的方式进行图案化。
接下来，如图19所示，在从图案化了的抗蚀剂膜13露出的晶种层12上形成镀敷膜14。镀敷膜14例如可以利用电解镀法来形成。由此，可以在第1孔7以及第2孔11内、进而在半导体基板1的第2面1b上的布线形成区域形成由晶种层12和镀敷膜14构成的导体膜15。镀敷膜14的膜厚考虑电阻而优选设为1μm以上，但由于贯通电极的内径由镀敷膜14的膜厚所确定，所以以使贯通电极的内径成为预定的直径的方式来调整镀敷膜14的膜厚。镀敷膜14例如由金膜形成，除了电解镀法之外还可以利用非电解镀法或溅射法来形成。另外，作为镀敷膜14除了金膜之外还考虑金膜和铜膜(Cu膜)的层叠膜，但从层叠半导体芯片的SiP结构的观点来看，镀敷膜14的表面优选为金膜。
之后，如图20所示，通过利用有机溶剂或氧灰化来去除抗蚀剂膜13。然后，如图21所示，在半导体基板1的第2面1b上涂敷了抗蚀剂膜16之后，利用光刻技术来对抗蚀剂膜16进行图案化。抗蚀剂膜16的图案化以覆盖第1孔7、第2孔11以及半导体基板1的第2面1b上形成的布线形成区域的方式而被实施。
接下来，如图22所示，去除从图案化了的抗蚀剂膜16露出的晶种层12。晶种层12由于是由钛膜和金膜的层叠膜构成的，所以使用钛膜用的蚀刻溶液和金膜用的蚀刻溶液来分别去除各个膜。作为金膜用的蚀刻溶液，例如考虑碘和碘化铵的混合液，作为钛膜用的蚀刻溶液，例如考虑氢氟酸，但只要可以进行蚀刻，则也可以是其他蚀刻溶液。
接下来，如图23所示，通过去除图案化了的抗蚀剂膜16，完成以半导体基板1在半导体晶片状态下的加工。由此，可以形成与焊盘3连接的贯通电极17。然后，如图24所示，剥离支撑半导体基板1的支撑基板5。例如，如果粘接半导体基板1和支撑基板5的粘接层4具有热塑性的性质，则通过对半导体1进行加热来剥离半导体基板1和支撑基板5。在从支撑基板5剥离了半导体基板1之后，利用切割使处于半导体晶片状态的半导体基板1个体化成半导体芯片。个体化为半导体芯片还可以以将半导体基板1贴附到支撑基板5上的状态进行，但将造成每个支撑基板5切断，由此无法实现支撑基板5的再利用。因此，虽然从支撑基板5剥离半导体基板1会因半导体基板1较薄而难以操作(搬运)，但通过剥去支撑基板5并进行切割，可以实现支撑基板5的再利用。
最后，如图25所示，在个体化了的半导体芯片的层间绝缘膜2的表面上形成的焊盘3上，例如利用短柱型凸起法来形成短柱型凸起电极18。作为凸起电极18的形成方法，还可以使用焊料膏(solderpaste)凸起法、镀敷法或蒸镀法等。
这样，可以形成本实施方式1中的半导体芯片。根据本实施方式1，通过跨由硅构成的半导体基板1直到层间绝缘膜2的途中为止地形成第1孔7，使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄。因此，在形成从第1孔7的底面到达焊盘3的第2孔11时，层间绝缘膜2的膜厚变薄，所以加工工序变得容易。具体而言，在层间绝缘膜2中形成从第1孔7的底面到达焊盘3的第2孔11时，可以降低对层间绝缘膜2进行开口的抗蚀剂掩模的形成次数。因此，可以降低由于多次的掩模的对准偏差引起的层间绝缘膜2的加工不良，在使第1孔7以及第2孔11成为贯通空间的多个贯通电极17中，可以利用层间绝缘膜2的薄膜化实现贯通电极17的均匀加工。
据此，可以提高贯通电极17的可靠性，可以提高半导体器件的制造成品率。另外，可以抑制由于层间绝缘膜2的加工不良引起的第2孔11与焊盘3的连接偏差，所以可以抑制贯通电极17与焊盘3的连接电阻发生偏差的情况。
另外，在贯通电极17的形成工序中，可以降低加工偏差，所以工艺裕度(process margin)增加，半导体器件的制造成品率提高。
另外，由于不是形成为使大口径的第1孔7到达焊盘3而是形成孔径小于第1孔7的第2孔11并与焊盘3连接，所以还可以使支持焊盘3的层间绝缘膜2残留得较多，可以抑制焊盘3的强度降低。即，可以提高向焊盘3上形成短柱型凸起电极18时的可靠性。
在本实施方式1中，在形成从第1孔7的底面达到焊盘3的第2孔11时，使层间绝缘膜2的膜厚变薄，所以加工工序变得容易。因此，取得了在第2孔11的形成工序中可以提高制造成品率的优点。另一方面，由于使存在于第1孔7与焊盘3间的层间绝缘膜2的膜厚变薄，所以有支撑焊盘3的层间绝缘膜2的强度降低的疑虑。但是，即使如本实施方式1那样使层间绝缘膜2的膜厚变薄，通过使在第2孔11的底面以及侧面上形成的导体膜15的膜厚、层间绝缘膜2与在第1孔7的底部上形成的绝缘膜8合起来的膜厚、第2孔11的孔径满足预定的关系，可以抑制焊盘3的强度降低，可以在焊盘3上正常地形成短柱型凸起电极18，以下对该情况进行说明。
图26是示出本实施方式1中的半导体芯片的剖面图，将预定的部位的尺寸作为变量来表示。具体而言，设形成在第2孔11的底面以及侧面上的导体膜15(将镀敷膜14和晶种层12合起来的膜)的膜厚为a，设存在于第1孔7与焊盘3间的层间绝缘膜2的膜厚和形成在第1孔7的底面上的绝缘膜8的膜厚合起来的膜(称为底部绝缘膜)的膜厚为b。另外，设第2孔11的孔径为c。
图27是示出图26所示的变量a、b、c的关系的曲线图。在图27中，横轴表示相对于全部膜厚(a+b)的导体膜15的膜厚(a)。另外，纵轴(左侧)表示相对于全部膜厚(a+b)的底部绝缘膜(层间绝缘膜2和绝缘膜8)的膜厚(b)，纵轴(右侧)表示相对于全部膜厚(a+b)的第2孔11的孔径(c)。如图27所示，可知可以利用变量a、b、c来分类成包括可以在焊盘3上正常地形成短柱型凸起电极18的区域和无法在焊盘3上正常地形成短柱型凸起电极18的区域在内的4个区域(区域I～IV)。另外，在图27中焊盘3的膜厚是由设计规则决定的，所以可以考虑为固定的膜厚。
首先，对区域I进行说明。图28是示出变量a、b、c的关系包含在区域I时的半导体芯片的结构的图。图28示出相对于第2孔11的孔径c使导体膜15的膜厚a充分地变厚，并且底部绝缘膜的膜厚b可以充分维持焊盘3的强度的情况。因此，可知在包含于区域I的结构中，可以在焊盘3上正常地形成短柱型凸起电极18。
接下来，对区域II进行说明。图29是示出变量a、b、c的关系包含在区域II时的半导体芯片的结构的图。在图29所示的半导体芯片的结构中，底部绝缘膜的膜厚b成为可以充分地维持焊盘3的强度的膜厚，但相对于第2孔11的孔径c使导体膜15的膜厚a变薄。因此，当在焊盘3上按压短柱型凸起电极18时，造成导体膜15变形而短柱型凸起电极18和导体膜15的电连接变得不良。因此，可知在包含于区域II的结构中，无法在焊盘3上正常地形成短柱型凸起电极18。
接下来，对区域III进行说明。图30是示出变量a、b、c的关系包含在区域III时的半导体芯片的结构的图。在图30所示的半导体芯片的结构中，相对于第2孔11的孔径c使导体膜15的膜厚a充分地变厚，但使底部绝缘膜的膜厚b变薄。因此，当在焊盘3上按压短柱型凸起电极18时，底部绝缘膜对焊盘3的支撑不充分，而在构成底部绝缘膜的层间绝缘膜2上发生裂纹19。因此，可知在包含于区域III的结构中，无法在焊盘3上正常地形成短柱型凸起电极18。
接下来，对区域IV进行说明。图31是示出变量a、b、c的关系包含在区域IV时的半导体芯片的结构的图。在图31所示的半导体芯片的结构中，相对于第2孔11的孔径c使导体膜15的膜厚a变薄，进而使底部绝缘膜的膜厚b也变薄。因此，当在焊盘3上按压短柱型凸起电极18时，造成导体膜15变形而短柱型凸起电极18和导体膜15的电连接变得不良，并且底部绝缘膜对焊盘3的支撑不充分，在构成底部绝缘膜的层间绝缘膜2上发生裂纹19。因此，可知在包含于区域IV的结构中，无法在焊盘3上正常地形成短柱型凸起电极18。
由此，可知为了在焊盘3上正常地形成短柱型凸起电极18，必须使变量a、b、c的关系包含在区域I中。因此，在本实施方式1中，采取通过跨由硅构成的半导体基板1而直到层间绝缘膜2的途中为止形成第1孔7，从而使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄的结构，另一方面规定各个部位的尺寸以使变量a、b、c的关系包含在区域I中。由此，可以容易地进行第2孔11的形成工序，并且可以充分保持焊盘3的强度而在焊盘3上正常地形成短柱型凸起电极18。具体而言，从图27可知，当设形成在作为第2孔11的底面的焊盘3上的导电膜15的膜厚为a，并设形成在第1孔7的底面与焊盘3间的层间绝缘膜2的膜厚和形成在第1孔7的底面上的绝缘膜8的膜厚合起来的膜厚为b时，通过构成为至少使得a/(a+b)的值大于等于0.11，可以充分确保焊盘3的强度。
此处，在本实施方式1中，如图26所示，对在第2孔11的底面以及侧面上形成有导体膜15，并且在第2孔11的内部存在空洞的结构进行了说明。但是，如图32所示，可以将导体膜15形成为使导体膜15的膜厚变厚并填充孔径小的第2孔11的内部。在该情况下，焊盘3与层间绝缘膜2一起由埋入在第2孔11的内部的导体膜15来支撑，所以可以进一步抑制焊盘3的强度降低。此时，当然为了向孔径大于第2孔11的第1孔7的内部***形成在其他的半导体芯片上的短柱型凸起电极18，第1孔7的内部成为空洞。
(实施方式2)
在上述实施方式1中，对如微控制器芯片那样形成有大规模集成电路的半导体芯片进行了说明，但在本实施方式2中对如内插(interposer)芯片那样用于进行重新布线的半导体芯片进行说明。
例如，在三维地层叠多个半导体芯片的情况下，在配置于下方的半导体芯片上形成的贯通电极内，变形***形成于配置于上方的其他半导体芯片上的短柱型凸起电极，从而电连接上下半导体芯片。此时，配置于上方的半导体芯片和配置于下方的半导体芯片在多数情况下分别形成有不同的集成电路且具有不同的功能。因此，上下半导体芯片分别具有不同的布局图案。因此，配置于下方的半导体芯片的贯通电极的位置和配置于上方的半导体芯片的短柱型凸起电极的位置有时不对齐。在该情况下，***在上下半导体芯片间的半导体芯片是内插芯片。即，对于内插芯片，贯通电极形成为与配置于上方的半导体芯片的短柱型凸起电极的形成位置对准，连接配置于上方的半导体芯片和内插芯片。另外，在内插芯片内，形成有与上述的贯通电极连接的布线，将与该布线连接的短柱型凸起电极形成为与下方的半导体芯片的贯通电极的形成位置对准。由此，连接形成在内插芯片上的短柱型凸起电极和形成在下方的半导体芯片上的贯通电极。这样，即使在配置于上方的半导体芯片上形成的短柱型凸起电极的配置位置和配置于下方的半导体芯片上形成的贯通电极的配置位置错开的情况下，也可以通过在上下半导体芯片间夹入内插芯片来电连接上下半导体芯片。
接下来参照附图对内插芯片的结构进行说明。本实施方式2中的内插芯片和上述实施方式1中的半导体芯片的结构大致相同。图33是示出本实施方式2中的半导体芯片的俯视图。该图33是从半导体基板1的第2面(背面)1b侧的上方观察半导体芯片的一部分的图。如图33所示，半导体芯片由矩形形状的半导体基板1构成，在半导体基板1的第2面1b上形成有多个贯通电极17。多个贯通电极17分别与由导体膜15构成的布线连接，利用这些布线在半导体基板1的第2面1b上形成了布线图案。
图34是示出在图33的A-A线处切断的剖面的剖面图。如图34所示本实施方式2中的半导体芯片和图2所示的上述实施方式1中的半导体芯片的不同点在于，在本实施方式2中，贯通电极17的形成位置和短柱型凸起电极18的形成位置不是相对置的位置。其原因在于，即使在形成于配置于上方的半导体芯片上的短柱型凸起电极的配置位置和形成于配置于下方的半导体芯片上的贯通电极的配置位置错开的情况下，也可以通过在上下半导体芯片之间夹入本实施方式2中的内插芯片来电连接上下半导体芯片。贯通电极17和短柱型凸起电极18利用焊盘3以及布线而电连接。但是，也有贯通电极17的形成位置和短柱型凸起电极18的形成位置相同的情况。
另外，诸如微控制器芯片那样形成有大规模集成电路的半导体芯片和内插芯片的不同点是层间绝缘膜2的膜厚。诸如微控制器芯片那样形成有大规模集成电路的半导体芯片的布线多且层间绝缘膜2的膜厚也厚。相反，本实施方式2中的内插芯片以重新布线为目的，所以具有形成于层间绝缘膜2的内部的布线是单层，且层间绝缘膜2的膜厚比较薄的特征。其他结构与上述实施方式1大致相同。
本实施方式2中的内插芯片如上述那样构成，以下对其制造方法进行说明。本实施方式2中的制造方法也与上述实施方式1相同，主要对特征点进行说明。如图3～图7所示那样形成从半导体基板1的第2面1b到达层间绝缘膜2的第1孔7。之后，如图35所示，去除形成在半导体基板1的第2面1b上的抗蚀剂膜6。此处，在本实施方式2中，与上述实施方式1相比，层间绝缘膜2的膜厚薄，但进而从易于进行第2孔的加工工序的观点来看，也可以例如如图36所示，以由硅构成的半导体基板1以及形成在半导体基板1上的第1孔7为掩模对在第1孔7的底面露出的层间绝缘膜2直到途中为止进行蚀刻。即，即使在本实施方式2中也可以具有与上述实施方式1相同的工序。
另一方面，在本实施方式2中，如果层间绝缘膜2的膜厚充分薄并成为即使在第2孔的加工工序中也无问题的程度，则也可以如图37所示那样不进行层间绝缘膜2的蚀刻。
之后，实施从图9至图24所示的工序。然后，如图34所示，在和与贯通电极17相对的位置不同的位置上形成短柱型凸起电极18。但是，也有在与贯通电极17相对置的位置上形成短柱型凸起电极18的情况。这样，可以形成本实施方式2中的内插芯片。根据本实施方式2，由于层间绝缘膜2的膜厚充分薄，所以在由硅构成的半导体基板1上形成了第1孔7之后，不必对在该第1孔7的底面露出的层间绝缘膜2进行蚀刻。但是，从易于进行第2孔11的加工的观点来看，即在层间绝缘膜具有无法通过1次光刻技术来形成第2孔11的程度的膜厚的情况下，优选通过直到途中为止对在第1孔7的底面上露出的层间绝缘膜2进行蚀刻，从而进一步使层间绝缘膜2的膜厚变薄。如上所述，本申请发明可以按照形成在半导体基板1上的层间绝缘膜2的膜厚而灵活地对应。另外，即使在本实施方式2中也可以取得与上述实施方式1相同的效果。
(实施方式3)
在上述实施方式1中对使用绝缘膜8的例子进行了说明，但在本实施方式3中对代替绝缘膜8而使用感光性绝缘膜的例子进行说明。以下，对本实施方式3中的半导体芯片的制造方法进行说明。
通过实施图3至图7所示的工序，形成从半导体基板1的第2面1b到达层间绝缘膜2的第1孔7。然后，如图38所示，在去除了抗蚀剂膜6之后，以由硅构成的半导体基板1以及形成在半导体基板1上的第1孔7为掩模对在第1孔7的底面上露出的层间绝缘膜2直到途中为止进行蚀刻。
接下来，如图39所示，在包括第1孔7内的半导体基板1的第2面1b上，形成感光性绝缘膜8a。该感光性绝缘膜8a沿着第1孔7的底面以及侧面和半导体基板1的第2面1b形成并覆盖这些面。感光性绝缘膜8a具有后述的将贯通电极与半导体基板1绝缘的功能。
接下来，如图40所示，使用光刻技术，对感光性绝缘膜8a进行图案化。以在第1孔7的底面上形成开口部10a的方式进行图案化。作为光刻技术中的曝光装置，使用步进曝光机(stepper)或激光曝光装置等。
之后，如图41所示，通过蚀刻来去除全部从开口部10a露出的层间绝缘膜2。由此，可以在第1孔7的底面形成具有比第1孔7的孔径小的直径的第2孔11。焊盘3在该第2孔11的底面露出。
此处，在本实施方式3中，通过如图38所示直到层间绝缘膜2的途中为止形成第1孔，使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄。因此，在形成从该第1孔7的底面到达焊盘3的第2孔11时，可以仅使用1次感光性绝缘膜8a的掩模来形成到达焊盘3的第2孔11。即，可以使残存于第1孔7的底部与焊盘3之间的层间绝缘膜2的膜厚成为当形成第2孔11时在作为掩模使用的感光性绝缘膜8a消失之前可以形成第2孔11的膜厚。
之后，通过实施图17～图25所示的工序，可以制造本实施方式3中的半导体芯片。
本实施方式3的特征在于使用了感光性绝缘膜8a。在上述实施方式1中，在第1孔7的内部形成了绝缘膜8以及铝膜9之后，在铝膜9上形成抗蚀剂膜10。然后，在抗蚀剂膜10上形成了开口部10a之后，对从开口部10a露出的铝膜9、绝缘膜8以及层间绝缘件2进行蚀刻，从而形成从第1孔7的底面到达焊盘3为止的第2孔11。此处，绝缘膜8具有将贯通电极17与半导体基板1绝缘的功能，抗蚀剂膜10具有形成开口部10a的功能。因此，在本实施方式3中，作为同时具有上述的绝缘膜8的功能和抗蚀剂膜10的功能的膜，使用了感光性绝缘膜8a。在上述实施方式1中，需要形成绝缘膜8和抗蚀剂膜10的工序，但在本实施方式3中，可以将这些工序置换成感光性绝缘膜8a的形成工序。即，根据本实施方式3，具有可以对半导体芯片的制造工序进行简化的优点。通过使用感光性绝缘膜8a可以对工序进行简化的优点可以通过与作为本发明的特征之一的使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄的工序并用来实现。
即，虽然感光性绝缘膜8a的抗蚀刻性低，但由于使处于第1孔7的底面与焊盘3之间的层间绝缘膜2的膜厚变薄，所以可以在感光性绝缘膜8a消失之前在层间绝缘膜2中形成第2孔11。
感光性绝缘膜8a是代替绝缘膜8的膜，需要即使在形成了第2孔11之后也使其残存于半导体基板1上。即，需要在以感光性绝缘膜8a为掩模的层间绝缘膜2的蚀刻中不使感光性绝缘膜8a消失。如果考虑该点，则通过追加本申请发明的特征之一的使处于第1孔7的底面和焊盘3之间的层间绝缘膜2的膜厚变薄的工序，产生使用感光性绝缘膜8a的有用性。例如，在为了对工序进行简化而使用感光性绝缘膜8a的情况下，如果不实施作为本申请发明的特征之一的使处于第1孔7的底面和焊盘3之间的层间绝缘膜2的膜厚变薄的工序，则由于对厚的层间绝缘膜2进行蚀刻，从而造成抗蚀刻性低的感光性绝缘膜8a在对该厚的层间绝缘膜2进行蚀刻的途中消失，使用感光性绝缘膜8a的优点丧失。
因此，通过使用感光性绝缘膜8a而产生的工序的简化的优点是通过实施作为本申请发明的特征之一的使处于第1孔7的底面和焊盘3之间的层间绝缘膜2的膜厚变薄的工序而取得的。进而使用感光性绝缘膜8a的优点在于，在形成第2孔11时，仅对层间绝缘膜2进行蚀刻即可。即，在上述实施方式1的情况下，需要对将存在于抗蚀剂膜10的下层的绝缘膜8和层间绝缘膜2合起来的膜的部分进行蚀刻，但在本实施方式3中，感光性绝缘膜8a本身成为掩模，所以在形成第2孔11时，仅对形成在感光性绝缘膜8a的下层的层间绝缘膜2进行蚀刻即可。因此，由于在对第2孔11进行加工时去除的膜的膜厚变薄，所以第2孔11的加工工序进一步变得容易。另外，即使在本实施方式3中也可以取得与上述实施方式1相同的效果。
(实施方式4)
在本实施方式4中，例如对将在上述实施方式1～3中制造出的半导体芯片三维地层叠形成的SiP结构的半导体器件进行说明。
图42是示出本实施方式4中的半导体器件的剖面图。如图42所示，例如隔着成为进行重新布线的内插芯片的半导体芯片20b三维地层叠由微控制器芯片构成的半导体芯片20a和由SDRAM构成的半导体芯片20c。然后，层叠后的3个半导体芯片20a～20c被搭载于布线基板21上。
由微控制器芯片构成的半导体芯片20a是形成有大规模集成电路的半导体芯片，形成有贯通电极17a和短柱型凸起电极18a。同样地，由SDRAM构成的半导体芯片20c是形成有大规模集成电路的半导体芯片，形成有贯通电极17c和短柱型凸起电极18c。另一方面，半导体芯片20b是内插芯片，形成有贯通电极17b和短柱型凸起电极18b。另外，在布线基板21上搭载有半导体芯片20a，以电连接形成在半导体芯片20a上的短柱型凸起电极18a和形成在布线基板21上的电极22。另外，在半导体芯片20a上搭载有半导体芯片20b。此时，半导体芯片20a与半导体芯片20b的电连接是通过向形成在半导体芯片20a上的贯通电极17a中***形成在半导体芯片20b上的短柱型凸起电极18b来进行的。另外，在半导体芯片20b上，搭载有半导体芯片20c。半导体芯片20b与半导体芯片20c的电连接是通过向形成在半导体芯片20b上的贯通电极17b中***形成在半导体芯片20c上的短柱型凸起电极18c来进行的。
在布线基板21的与搭载有半导体芯片20a～20c的面相反一侧的面上，形成有焊锡凸起电极23。该焊锡凸起电极23经由布线基板的内部与电极22电连接。焊锡凸起电极23具有作为用于进行与半导体器件的外部电连接的外部端子的功能。
另外，形成了密封用粘接材料24，以掩埋布线基板21以及半导体芯片20a  20c的间隙。密封用粘接材料24具有提高半导体器件的机械性强度、提高半导体器件的组装工序中的操作性、并且从外部保护半导体器件的功能。
本实施方式4中的半导体器件如上述那样构成，以下对半导体芯片20a 20c的层叠方法进行说明。
例如，作为半导体基板使用第1半导体晶片，对第1半导体晶片上的各个芯片区域实施上述实施方式1中说明的处理，从而形成与形成在第1半导体晶片的各个芯片区域上的第1焊盘电连接的贯通电极17a(第1贯通电极)。之后，使第1半导体晶片个体化成多个半导体芯片来得到半导体芯片20a(第1半导体芯片)。然后，在半导体芯片20a上，在与贯通电极17a连接一侧的相反一侧的第1焊盘上形成短柱型凸起电极18a。
同样地，作为半导体基板使用第2半导体晶片，对第2半导体晶片上的各个芯片区域实施上述实施方式2中说明的处理，从而形成与形成在第2半导体晶片的各个芯片区域上的第2焊盘电连接的贯通电极17b(第2贯通电极)。之后，使第2半导体晶片个体化成多个半导体芯片来得到半导体芯片20b(第2半导体芯片)。然后，在半导体芯片20b中，在与贯通电极17b连接一侧的相反一侧的第2焊盘上形成短柱型凸起电极18b。
接下来，在半导体芯片20a上层叠半导体芯片20b并电连接。该工序是通过将形成在半导体芯片20b上的短柱型凸起电极18b向形成在半导体芯片20a上的贯通电极17a压接来变形注入而进行的。在这样分别形成了半导体芯片20a以及半导体芯片20b之后，可以通过进行层叠来形成半导体器件。另外，在半导体芯片20上层叠半导体芯片20c的情况也相同。
接下来，对层叠半导体芯片20a～20c的其他方法进行说明。例如，通过对第1半导体晶片上的各个芯片区域实施在上述实施方式1中说明的处理来形成了与第1半导体晶片的各个芯片区域上形成的第1焊盘电连接的贯通电极17a之后，在与贯通电极17a连接一侧的相反一侧的上述第1焊盘上形成短柱型凸起电极18a。这样还可以以半导体晶片的状态形成短柱型凸起电极18a。
同样地，通过对第2半导体晶片上的各个芯片区域实施在上述实施方式2中说明的处理来形成了与第2半导体晶片的各个芯片区域上形成的第2焊盘电连接的贯通电极17b之后，在与贯通电极17b连接一侧的相反一侧的第2焊盘上形成短柱型凸起电极18b。
之后，在第1半导体晶片上层叠上述第2半导体晶片并电连接。该工序是通过将形成在第2半导体晶片上的短柱型凸起电极18b向形成在第1半导体晶片上的贯通电极17a压接来变形注入而进行的。这样还可以以半导体晶片的状态进行层叠。
接下来，使第1半导体晶片与第2半导体晶片以层叠化的状态个体化成半导体芯片。由此，可以得到半导体芯片20a与半导体芯片20b的层叠结构。另外，在半导体芯片20b上层叠半导体芯片20c的情况也相同。
以上，基于实施方式对由本发明者完成的发明进行了具体说明，但本发明不限于上述实施方式，当然可以在不脱离其要旨的范围内进行各种变更。
最后，对专利文献4(日本特开2005-93486号公报)和本申请发明进行比较。在专利文献4和本申请发明中，利用第1孔和比第1孔口径小的第2孔来形成贯通电极这一点和对在第1孔的底面露出的层间绝缘膜进行蚀刻这一点上是类似的。但是，在专利文献4中，使用导体膜来完全地填充贯通电极的内部；而相反，在本申请发明中，在贯通电极的内部形成有空洞，在这一点上是不同的。该不同点是大的不同点。即，在本申请发明中，采用了通过在贯通电极的内部变形注入短柱型凸起电极来层叠多个半导体芯片的结构。因此，在贯通电极的内部必须有注入短柱型凸起电极的空间。因此，形成有向贯通电极中***短柱型凸起电极的第1孔。此时，还可以以从贯通电极到达焊盘的方式形成第1孔。但是，如果将孔径大的第1孔形成为到达焊盘，则支持焊盘的层间绝缘膜被去除而焊盘的强度降低显著化。因此，在本申请发明中，直到半导体基板的途中为止形成第1孔；作为从该第1孔的底面到达焊盘的孔，形成了孔径小于第1孔的第2孔。由此，可以在第2孔的周围充分地残留层间绝缘膜，可以防止焊盘的强度降低。这样使用第1孔和第2孔来形成贯通电极的技术性思想作为解决从贯通电极的内部是空洞的情况发生的焊盘强度的降低这样的问题是有效的。另外，焊盘强度的降低的问题当在焊盘上形成短柱型凸起电极时成为问题。即，本发明的结构以在焊盘上形成短柱型凸起电极的结构为前提。
与其相对，在专利文献4中，虽然利用第1孔和孔径小于第1孔的第2孔来形成了贯通电极，但使用导体膜填充了贯通电极的内部。因此，焊盘的强度由填充于贯通电极的内部的导体膜来支撑，所以焊盘的强度降低那样的问题不会发生。另外，由于也不是在焊盘上形成短柱型凸起电极的结构，所以不存在焊盘强度的问题。即，虽然利用第1孔和孔径小于第1孔的第2孔来形成了贯通电极，但对于其目的和效果在专利文献4中没有进行记载和启示。在专利文献4中，在第1孔的侧面形成有绝缘膜，之后，对第2孔进行加工，所以只不过是仅对形成在第1孔的侧面上的绝缘膜的膜厚部分使第2孔的孔径变小。即，在本申请发明中，与形成在第1孔的侧面上的绝缘膜的膜厚无关地，作为从第1孔的底面到达焊盘的孔有意图地形成孔径小于第1孔的第2孔。因此，在专利文献4中不存在成为容易地想到本申请发明的动机的记载。
接下来，本申请发明的特征在于，以对在第1孔的底面露出的层间绝缘膜进行蚀刻来有意图地使层间绝缘膜的膜厚减小的方式进行控制。通过这样以减小存在于第1孔与焊盘间的层间绝缘膜的膜厚的方式进行控制，获得了可以易于执行对层间绝缘膜进行蚀刻而形成的第2孔的加工工序来提高形成第2孔的可靠性的优点。
与其相对，在专利文献4中，在第1孔的底面露出的层间绝缘膜被蚀刻这一点是类似的，但在专利文献4中，当去除在形成第1孔时使用的硬质掩模时附带地也对在第1孔的底面露出的层间绝缘膜进行蚀刻。即，在专利文献4中，没有记载和启示对在第1孔的底面露出的层间绝缘膜有意图地进行蚀刻来控制膜厚这样的技术性思想，不存在成为容易地想到本申请发明的动机的记载。
这样，虽然在专利文献4中公开有与本申请发明初步类似的结构，但如果详细研究，则可知本申请发明和专利文献4是完全不同的技术性思想，且在专利文献4中不存在成为容易地想到本申请发明的动机的记载。因此，本领域技术人员难以从专利文献4的记载容易地想到本申请发明。
产业上的可利用性
本发明可以广泛利用于制造半导体器件的制造业。

Claims (18)

1.一种半导体器件的制造方法，其特征在于，具备如下步骤：
a.在形成于半导体基板的第1面上的半导体元件上形成层间绝缘膜，在上述层间绝缘膜的表面形成经由形成于上述层间绝缘膜的内部的布线与上述半导体元件电连接的焊盘；
b.在上述半导体基板的与上述第1面相反一侧的第2面上形成第1抗蚀剂膜；
c.对上述第1抗蚀剂膜进行图案化，以在与上述焊盘对置的位置处具有第1开口部；
d.以形成有上述第1开口部的上述第1抗蚀剂膜作为掩模对上述半导体基板进行蚀刻，从而在上述半导体基板上形成在底面上使上述层间绝缘膜露出的第1孔；
e.去除上述第1抗蚀剂膜；
f.对在上述第1孔的底面上露出的上述层间绝缘膜进行蚀刻，从而在上述层间绝缘膜上且比上述半导体基板和上述层间绝缘膜的边界更接近于上述焊盘的位置处形成上述第1孔的底面；
g.在包括上述第1孔的内壁的上述半导体基板的上述第2面上形成绝缘膜；
h.在上述绝缘膜上形成第2抗蚀剂膜；
i.对上述第2抗蚀剂膜进行图案化，以在上述第1孔的底面上具有直径比上述第1孔的直径小的第2开口部；
j.以形成有上述第2开口部的上述第2抗蚀剂膜作为掩模对上述绝缘膜以及上述层间绝缘膜进行蚀刻，从而形成在底面上使上述焊盘露出的第2孔；以及
k.在包括上述第1孔的内壁以及上述第2孔的内壁的上述半导体基板的上述第2面上形成导体膜，并对上述导体膜进行图案化，从而形成从上述半导体基板的上述第2面达到上述第1面、并且与上述焊盘电连接的贯通电极，
其中，上述层间绝缘膜在上述半导体基板一侧的面反映由上述第1孔的底面与上述半导体基板的上述第1面造成的台阶而成为台阶形状，
上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶而成为台阶形状。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶以及由上述第1孔的底面与上述第2孔的底面造成的台阶而成为台阶形状。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，
在上述步骤f中，以形成在上述半导体基板上的上述第1孔作为掩模对在上述第1孔的底面上露出的上述层间绝缘膜进行蚀刻。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，
在上述步骤f中，不使用基于新的抗蚀剂膜的掩模；上述步骤d中的蚀刻中使用的蚀刻气体与上述步骤f中的蚀刻中使用的蚀刻气体不同。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述步骤d后的上述第1孔的底面的直径与上述步骤f后的上述第1孔的底面的直径相等。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，
在上述步骤g后，将残存于上述第1孔的底面与上述焊盘之间的上述层间绝缘膜和形成于上述第1孔的底面上的上述绝缘膜合起来的膜厚是在上述步骤j中作为掩模使用的上述第2抗蚀剂膜消失之前形成上述第2孔的膜厚。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，
在上述步骤c中，使用红外显微镜对上述第1抗蚀剂膜进行图案化，以在与上述焊盘对置的位置处具有上述第1开口部。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，还具备如下步骤：
l.在与上述贯通电极连接的一侧相反的一侧的上述焊盘上形成凸起电极。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述贯通电极的内部为空洞。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，具备如下的步骤：
m.在对第1半导体晶片上的各个芯片区域实施从上述步骤a到上述步骤k的处理来形成了与形成于上述第1半导体晶片的各个芯片区域上的第1焊盘电连接的第1贯通电极之后，在与上述第1贯通电极连接的一侧相反的一侧的上述第1焊盘上形成第1凸起电极；
n.在对第2半导体晶片上的各个芯片区域实施从上述步骤a到上述步骤k的处理来形成了与形成于上述第2半导体晶片的各个芯片区域上的第2焊盘电连接的第2贯通电极之后，在与上述第2贯通电极连接的一侧相反的一侧的上述第2焊盘上形成第2凸起电极；以及
o.在上述第1半导体晶片上层叠上述第2半导体晶片并电连接，
其中，在上述步骤o中，将形成在上述第2半导体晶片上的上述第2凸起电极压接在形成在上述第1半导体晶片上的上述第1贯通电极来进行变形注入，从而将上述第1半导体晶片与上述第2半导体晶片电连接。
11.根据权利要求1所述的半导体器件的制造方法，其特征在于，具备如下的步骤：
p.使用第1半导体晶片作为上述半导体基板，在对上述第1半导体晶片上的各个芯片区域实施从上述步骤a到上述步骤k的处理来形成了与形成于上述第1半导体晶片的各个芯片区域上的第1焊盘电连接的第1贯通电极之后，使上述第1半导体晶片个体化成多个半导体芯片来得到第1半导体芯片；
q.在上述第1半导体芯片中，在与上述第1贯通电极连接的一侧相反的一侧的上述第1焊盘上形成第1凸起电极；
r.使用第2半导体晶片作为上述半导体基板，在对上述第2半导体晶片上的各个芯片区域实施从上述步骤a到上述步骤k的处理来形成了与形成于上述第2半导体晶片的各个芯片区域上的第2焊盘电连接的第2贯通电极之后，使上述第2半导体晶片个体化成多个半导体芯片来得到第2半导体芯片；
s.在上述第2半导体芯片中，在与上述第2贯通电极连接的一侧相反的一侧的上述第2焊盘上形成第2凸起电极；以及
t.在上述第1半导体芯片上层叠上述第2半导体芯片并电连接，
其中，在上述步骤t中，将形成在上述第2半导体芯片上的上述第2凸起电极压接在形成在上述第1半导体芯片上的上述第1贯通电极上来进行变形注入，从而将上述第1半导体芯片与上述第2半导体芯片电连接。
12.一种半导体器件的制造方法，其特征在于，具备如下的步骤：
a.在形成于半导体基板的第1面上的半导体元件上形成层间绝缘膜，在上述层间绝缘膜的表面形成经由形成于上述层间绝缘膜内部的布线与上述半导体元件电连接的焊盘；
b.在上述半导体基板的与上述第1面相反的一侧的第2面上形成第1抗蚀剂膜；
c.对上述第1抗蚀剂膜进行图案化，以在与上述焊盘对置的位置具有第1开口部；
d.以形成有上述第1开口部的上述第1抗蚀剂膜作为掩模对上述半导体基板进行蚀刻，从而在上述半导体基板上形成在底面使上述层间绝缘膜露出的第1孔；
e.去除上述第1抗蚀剂膜；
f.对在上述第1孔的底面上露出的上述层间绝缘膜进行蚀刻，从而在上述层间绝缘膜上且比上述半导体基板与上述层间绝缘膜的边界更接近于上述焊盘的位置上形成上述第1孔的底面；
g.在包括上述第1孔的内壁的上述半导体基板的上述第2面上形成感光性绝缘膜；
h.对上述感光性绝缘膜进行图案化，以在上述第1孔的底面上具有直径比上述第1孔的直径小的第2开口部；
i.以形成有上述第2开口部的感光性绝缘膜作为掩模对上述层间绝缘膜进行蚀刻，从而形成在底面上使上述焊盘露出的第2孔；以及
j.在包括上述第1孔的内壁以及上述第2孔的内壁的上述半导体基板的上述第2面上形成导体膜，并对上述导体膜进行图案化，从而形成从上述半导体基板的上述第2面达到上述第1面、并且与上述焊盘电连接的贯通电极，
其中，上述层间绝缘膜的上述半导体基板侧的面反映由上述第1孔的底面与上述半导体基板的上述第1面造成的台阶而成为台阶形状，
上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶而成为台阶形状。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于，
上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶以及由上述第1孔的底面与上述第2孔的底面造成的台阶而成为台阶形状。
14.根据权利要求12所述的半导体器件的制造方法，其特征在于，
在上述步骤f后，残存于上述第1孔的底面与上述焊盘之间的上述层间绝缘膜的膜厚是在上述步骤i中作为掩模使用的上述感光性绝缘膜消失之前形成上述第2孔的膜厚。
15.根据权利要求12所述的半导体器件的制造方法，其特征在于，
上述贯通电极的内部为空洞。
16.一种半导体器件，其特征在于，具备：
a.半导体基板；
b.形成在上述半导体基板的第1面上的半导体元件；
c.形成在上述半导体基板的上述第1面上的层间绝缘膜；
d.形成在上述层间绝缘膜上的焊盘；
e.形成在上述焊盘上的凸起电极；以及
f.从上述半导体基板的与上述第1面相反的一侧的第2面到达上述焊盘的贯通电极，
其中，上述贯通电极具有：
f1.从上述半导体基板的与上述第1面相反的一侧的上述第2面到达上述层间绝缘膜的第1孔，上述第1孔的底面形成得直到比上述层间绝缘膜与上述半导体基板的边界更接近于上述焊盘的位置处；
f2.从上述第1孔的底面到达上述焊盘的第2孔，该第2孔的直径被形成得小于上述第1孔的直径；
f3.形成在上述第1孔的底面以及侧面和上述半导体基板的上述第2面上的绝缘膜；以及
f4.形成在上述第2孔的底面以及侧面上和隔着上述绝缘膜形成在上述第1孔的底面以及侧面和上述半导体基板的上述第2面上且与上述焊盘电连接的导体膜，
其中，上述层间绝缘膜的在上述半导体基板一侧的面反映由上述第1孔的底面与上述半导体基板的上述第1面造成的台阶而成为台阶形状，
上述导体膜的表面反映由上述半导体基板的上述第2面与上述第1孔的底面造成的台阶以及由上述第1孔的底面与上述第2孔的底面造成的台阶而成为台阶形状，
设作为第2孔的底面的、在上述焊盘上形成的上述导电膜的膜厚为a，设形成在上述第1孔的底面与上述焊盘之间的上述层间绝缘膜的膜厚以及形成在上述第1孔的底面上的上述绝缘膜的膜厚合起来的膜厚为b，则a/(a+b)的值大于等于0.11。
17.根据权利要求16所述的半导体器件，其特征在于，
上述贯通电极的内部为空洞。
18.根据权利要求16所述的半导体器件，其特征在于，
当从上述半导体基板的上述第2面一侧观察上述贯通电极时，则在俯视图上，由上述第1孔形成的环和由比上述第1孔小的上述第2孔形成的环成为2重环。
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