WO2021149979A1

WO2021149979A1 - 회로기판

Info

Publication number: WO2021149979A1
Application number: PCT/KR2021/000610
Authority: WO
Inventors: 정동헌; 권순규; 황정호; 김민지; 안대규
Original assignee: 엘지이노텍 주식회사
Priority date: 2020-01-22
Filing date: 2021-01-15
Publication date: 2021-07-29
Also published as: US20230049806A1; EP4096373A4; CN115245057A; KR20210094873A; EP4096373A1; JP2023511399A

Abstract

실시 예에 따른 인쇄회로기판은 제1 비아 홀을 포함하는 절연층; 상기 절연층의 상기 제1 비아 홀 내에 배치되는 제1 비아를 포함하고, 상기 제1 비아는, 상기 제1 비아 홀의 제1 영역 내에 배치된 제1 비아 파트; 및 상기 제1 비아 홀의 상기 제1 영역 이외의 제2 영역 내에 배치된 제2 비아 파트를 포함하고, 상기 제2 영역은 상기 제1 비아 홀의 중앙 영역이고, 상기 제1 영역은 상기 제2 영역을 주위의 외곽 영역이며, 상기 제1 비아 파트 및 제2 비아 파트는 다른 비아 파트와 접촉하는 제1 표면 및 상기 절연층 위로 노출되는 상기 제1 표면 이외의 제2 표면을 포함하고, 상기 제1 표면은 제1 표면 거칠기를 가지고, 상기 제2 표면은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가진다.

Description

회로기판

실시 예는 회로기판에 관한 것이다.

전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.

회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.

이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.

한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5 ^th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.

그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.

이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.

한편, 최근에는 방열 특성이나 차폐 특성을 향상시키기 위해 대면적 비아를 포함하는 회로기판이 개발되고 있다. 대면적 비아는 대구경의 비아 홀 내에 금속 물질을 채우는 것에 의해 형성될 수 있다. 그러나, 상기 대구경의 비아 홀 내부를 금속 물질로 채우는 것이 쉽지 않으며, 이에 따라 종래의 대면적 비아는 일면에 비아 홀 내부 방향으로 오목하게 함몰된 딤플 영역을 포함하고 있다. 그리고, 상기 딤플 영역은 추가 적층 진행시 비아 홀 가공에 영향을 줄 수 있으며, 이에 따른 회로기판의 신뢰성에 영향을 주게 된다.

실시 예에서는 새로운 구조의 비아를 포함하는 회로기판 및 이의 제조 방법을 제공하도록 한다.

또한, 실시 예에서는 비아 홀 내부에 다층구조를 이루며 배치되는 복수의 비아 파트로 구성된 비아를 포함하는 회로기판 및 이의 제조 방법을 제공하도록 한다.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

실시 예에 따른 회로기판은 제1 비아 홀을 포함하는 절연층; 상기 절연층의 상기 제1 비아 홀 내에 배치되는 제1 비아를 포함하고, 상기 제1 비아는, 상기 제1 비아 홀의 제1 영역 내에 배치된 제1 비아 파트; 및 상기 제1 비아 홀의 상기 제1 영역 이외의 제2 영역 내에 배치된 제2 비아 파트를 포함하고, 상기 제2 영역은 상기 제1 비아 홀의 중앙 영역이고, 상기 제1 영역은 상기 제2 영역을 주위의 외곽 영역이며, 상기 제1 비아 파트 및 제2 비아 파트는 다른 비아 파트와 접촉하는 제1 표면 및 상기 절연층 위로 노출되는 상기 제1 표면 이외의 제2 표면을 포함하고, 상기 제1 표면은 제1 표면 거칠기를 가지고, 상기 제2 표면은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가진다.

또한, 상기 제1 표면 거칠기는 상기 제2 표면 거칠기보다 작다.

또한, 상기 제1 비아 파트 및 상기 제2 비아 파트 각각은, 상기 제1 비아 홀 내에 배치되는 제1 부분과, 상기 절연층의 상면 위로 돌출되는 상기 제1 부분 위의 제2 부분을 포함하고, 상기 제1 표면은, 상기 제1 비아 파트의 제1 부분과 상기 제2 비아 파트의 제1 부분 사이의 계면을 포함하고, 상기 제2 표면은, 상기 제1 비아 파트의 제2 부분의 상면 및 상기 제2 비아 파트의 제2 부분의 상면을 포함한다.

또한, 상기 제1 표면의 높이는, 에지에서 중심으로 갈수록 낮아진다.

또한, 상기 제1 비아 파트의 제2 부분의 상면으로부터 상기 제1 비아 파트의 제1 부분의 상면의 최하점까지는, 상기 제1 비아의 두께의 30% 내지 70%에 대응하는 거리를 가진다.

또한, 상기 제2 비아 파트의 제2 부분의 상면으로부터 상기 제2 비아 파트의 제1 부분의 하면의 최하점까지는, 상기 제1 비아의 두께의 30% 내지 70%에 대응하는 거리를 가진다.

또한, 상기 제1 비아 파트의 상면은, 상기 제2 비아 파트의 상면과 동일 평면 상에 위치한다.

또한, 상기 절연층의 하면에 배치되고, 상기 제1 비아 홀을 통해 노출된 제1 패드를 포함하고, 상기 제1 비아 파트의 제1 부분은, 상기 제1 비아 홀을 통해 노출된 상기 제1 패드 위에 배치되고, 상기 제2 비아 파트의 제1 부분은, 상기 제1 비아 파트의 제1 부분 위에 배치된다.

또한, 상기 절연층은 제1 절연층 및 상기 제1 절연층 위에 제2 절연층을 포함하고, 상기 제1 비아 홀은, 상기 제1 절연층 및 상기 제2 절연층을 공통으로 관통하여 형성된다.

또한, 상기 제1 절연층 또는 제2 절연층을 관통하며 형성된 제2 비아 홀 내에 배치된 제2 비아를 포함하고, 상기 제2 비아의 사이즈는, 상기 제1 비아의 사이즈보다 작으며, 상기 제2 비아 홀 내에는 단일 파트의 상기 제2 비아가 배치된다.

또한, 상기 제2 비아 파트는, 상기 제1 비아 파트와 접촉하고, 상기 제1 비아 홀의 제2 영역의 일부를 채우는 제1 서브 제2 비아 파트와, 상기 제1 서브 제2 비아 파트와 접촉하고, 상기 제1 비아 홀의 제2 영역의 나머지 일부를 채우는 제2 서브 제2 비아 파트를 포함한다.

한편, 실시 예에 따른 회로기판은 복수의 절연층; 상기 복수의 절연층을 공통으로 관통하며 형성되는 제1 비아 홀 내에 배치되는 제1 비아; 상기 복수의 절연층 중 어느 하나의 절연층을 관통하며 형성되는 제2 비아 홀 내에 배치되는 제2 비아; 상기 복수의 절연층 중 최하층의 하면에 배치되고 상기 제1 비아와 연결되는 제1 패드; 및 상기 최하층의 하면에 배치되고, 상기 제2 비아와 연결되는 제2 패드를 포함하고, 상기 제1 비아는, 상기 제1 비아 홀 내에 배치되며 계면을 통해 상호 구분되는 제1 비아 파트 및 제2 비아 파트를 포함하고, 상기 제2 비아는, 상기 제2 비아 홀 내에 단일 파트를 가지고 배치되며, 상기 제1 비아의 사이즈는, 상기 제2 비아의 사이즈보다 크다.

또한, 상기 제1 비아 파트 및 제2 비아 파트는 다른 비아 파트와 접촉하는 제1 표면 및 상기 복수의 절연층 중 최상층의 상면 위로 노출되는 상기 제1 표면 이외의 제2 표면을 포함하고, 상기 제1 표면은 제1 표면 거칠기를 가지고, 상기 제2 표면은 상기 제1 표면 거칠기보다 큰 제2 표면 거칠기를 가진다.

또한, 상기 제1 비아 파트 및 상기 제2 비아 파트 각각은, 상기 제1 비아 홀 내에 배치되는 제1 부분과, 상기 절연층의 상면 위로 돌출되는 상기 제1 부분 위의 제2 부분을 포함하고, 상기 제1 표면은, 상기 제1 비아 파트의 제1 부분과 상기 제2 비아 파트의 제1 부분 사이의 계면을 포함하고, 상기 제2 표면은, 상기 제1 비아 파트의 제2 부분의 상면 및 상기 제2 비아 파트의 제2 부분의 상면을 포함하고, 상기 제1 표면의 높이는, 에지에서 중심으로 갈수록 낮아진다.

또한, 상기 제1 비아 파트의 제2 부분의 상면으로부터 상기 제1 비아 파트의 제1 부분의 상면의 최하점까지는, 상기 제1 비아의 두께의 30% 내지 70%에 대응하는 거리를 가지고, 상기 제2 비아 파트의 제2 부분의 상면으로부터 상기 제2 비아 파트의 제1 부분의 하면의 최하점까지는, 상기 제1 비아의 두께의 30% 내지 70%에 대응하는 거리를 가진다.

한편, 실시 예에 따른 회로기판의 제조 방법은 절연층을 준비하고, 상기 절연층의 하면에 제1 패드를 형성하고, 상기 절연층에 상기 제1 패드의 상면을 노출하는 제1 비아 홀을 형성하고, 상기 절연층의 상면에 상기 제1 비아 홀 및 상기 제1 비아 홀로부터 연장되는 상기 절연층의 상면의 일부를 노출하는 제1 개구부를 가지는 제1 마스크를 배치하고, 상기 제1 마스크의 제1 개구부를 통해 노출된 상기 제1 절연층의 상면 및 상기 제1 비아 홀 내에 1차 도금 공정을 진행하여, 상기 제1 비아 홀의 일부를 채우는 제1 비아 파트를 형성하고, 상기 제1 비아 파트의 상면을 1차 그라인딩하고, 상기 제1 마스크 위에 상기 제1 개구부의 일부를 노출하면서, 상기 제1 개구부보다 작은 폭을 가지는 제2 개구부를 가진 제2 마스크를 형성하고, 상기 제2 마스크의 상기 제2 개구부를 통해 노출된 상기 제1비아 파트 위에 상기 제1 비아 홀을 채우는 제2 비아 파트를 형성하고, 상기 제2 마스크를 제거하고, 상기 제2 비아 파트의 상면을 제2 그라인딩하고, 상기 제3 마스크를 제거하고, 상기 제1 비아 파트의 상면 및 상기 제2 비아 파트의 상면을 3차 그라인딩하여 상기 제1 비아 홀을 채우는 제1 비아를 형성하는 것을 포함한다.

또한, 상기 제1 비아 파트 및 제2 비아 파트는 다른 비아 파트와 접촉하는 제1 표면 및 상기 절연층의 위로 노출되는 상기 제1 표면 이외의 제2 표면을 포함하고, 상기 제1 표면은 제1 표면 거칠기를 가지고, 상기 제2 표면은 상기 제1 표면 거칠기와 큰 제2 표면 거칠기를 가진다.

또한, 상기 제1 비아를 구성하는 상기 제1 비아 파트 및 상기 제2 비아 파트 각각은, 상기 제1 비아 홀 내에 배치되는 제1 부분과, 상기 절연층의 상면 위로 돌출되는 상기 제1 부분 위의 제2 부분을 포함하고, 상기 제1 표면은, 상기 제1 비아 파트의 제1 부분과 상기 제2 비아 파트의 제1 부분 사이의 계면을 포함하고, 상기 제2 표면은, 상기 제1 비아 파트의 제2 부분의 상면 및 상기 제2 비아 파트의 제2 부분의 상면을 포함하며, 상기 제1 표면의 높이는, 에지에서 중심으로 갈수록 낮아진다.

또한, 상기 제2 비아 파트를 형성하는 것은, 상기 제1 비아 파트 위에 상기 제1 비아 홀의 일부를 채우는 제1 서브 제2 비아 파트를 형성하고, 상기 제1 서브 제2 비아 파트 위에 상기 제1 비아 홀을 채우는 제2 서브 제2 비아 파트를 형성하는 것을 포함한다.

또한, 상기 절연층을 준비하는 것은 제1 절연층 및 상기 제2 절연층 위에 배치된 제2 절연층을 준비하는 것을 포함하고, 상기 제1 패드 형성 시에 상기 제1 절연층의 상면에 상기 제1 패드와 이격되는 제2 패드를 형성하는 것을 포함하고, 상기 제1 비아 홀 형성 시에, 상기 제2 절연층을 관통하며 상기 제2 패드를 노출하는 제2 비아 홀을 형성하는 것을 포함하고, 상기 제1 마스크를 배치하는 것은 상기 제2 비아 홀을 노출하는 제3 개구부를 가진 제1 마스크를 배치하는 것을 포함하고, 상기 제1 비아 파트 형성 시에 상기 제3 개구부를 통해 노출된 상기 제2 비아 홀을 채우는 제2 비아를 형성하는 것을 포함하고, 상기 1차 그라인딩 시에 상기 제1 비아 파트의 상면과 함께 상기 제2 비아의 상면을 그라인딩하는 것을 포함하고, 상기 제2 마스크는 상기 제2 비아의 상면을 덮으며 형성되고, 상기 3차 그라인딩 하는 것은 상기 제1 비아 파트의 상면 및 상기 제2 비아 파트의 상면과 함께 상기 제2 비아의 상면을 그라인딩하는 것을 포함한다.

본 실시 예에 의하면, 종래의 대면적 비아의 경우에는 대구경 비아 홀의 도금에 대한 제약이 발생하나, 이에 대한 도금 공법 변경을 통해 대면적 비아의 대구경 비아홀 도금에 대한 제약을 파괴할 수 있으며, 이에 따른 대구경 비아 홀의 도금을 안정적으로 구현할 수 있다. 또한, 본 실시 예에 의하면, 기존 방식 대비 비아 도금의 균일성을 확보할 수 있으며, 추가 적층 후 레이저 품질 향상에 따른 품질 신뢰성을 확보할 수 있다.

또한, 종래에는 절연층의 두께와 바아 홀의 사이즈 간에 비아 홀 내부의 도금을 안정적으로 구현하기 위한 공법 상의 한계 비율이 존재하였으나, 본 실시 예에 의하면, 비아 홀 내부의 신뢰성 높은 도금 상태 구현을 위한 디자인적 제약을 파괴할 수 있으며, 이에 따른 디자인 자유도를 향상시킬 수 있다. 또한, 실시 예에 의하면, 비아의 사이즈를 증가시킴에 따라 이를 이용하여 회로가 집속된 영역에서 발생하는 회로 간의 간섭을 완벽하게 차폐할 수 있으며, 방열의 역할이 요구되는 영역에서의 방열 특성을 향상시킬 수 있다.

구체적으로, 비교 예에서는 수평 방향으로 일정 간격 이격된 복수의 방열 비아를 이용하여 방열 기능을 수행하고 있으나, 실시 예에서는 하나의 대면적 비아를 이용하여 방열 기능을 수행하면서 이의 도금의 균일성을 확보할 수 있도록 하여, 비교 예 대비 비아의 면적 증가로 인한 방열 성능을 향상시킬 수 있다.

도 1은 제1 비교 예에서의 노멀 스택 비아의 구조를 보여준다.

도 2는 제2 비교 예에서의 로드 타입의 비아 구조를 보여준다.

도 3은 제3 비교 예에서의 피라미드 타입의 비아 구조를 보여준다.

도 4는 비교 예에 의해 형성되는 비아를 보여준다.

도 5는 제1 실시 예에 따른 회로기판을 나타낸 도면이다.

도 6a는 도 5에서의 제1 비아를 확대한 도면이다.

도 6b는 도 5의 제1 비아의 평면도를 나타낸 도면이다.

도 7 및 도 8은 실시 예에 따른 제1 비아의 표면 거칠기를 나타낸 도면이다.

도 9 내지 도 18은 제1 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.

도 19는 제2 실시 예에 따른 회로기판을 나타낸 도면이다.

도 20a는 도 19에 도시된 제1 비아의 각 파트의 계면을 설명하기 위한 도면이다.

도 20b는 도 19에 도시된 제1 비아의 평면도이다.

도 21 내지 도 24는 제2 실시 예에 따른 회로기판의 제조 방법을 공정 순으로 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.

본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예에 대해 설명하기로 한다.

도 1 내지 도 3은 비교 예에서의 회로기판의 비아 구조를 설명하기 위한 단면도이다. 도 1은 제1 비교 예에서의 노멀 스택 비아의 구조를 보여주고, 도 2는 제2 비교 예에서의 로드 타입의 비아 구조를 보여주며, 도 3은 제3 비교 예에서의 피라미드 타입의 비아 구조를 보여준다.

도 1을 참조하면, 회로기판은 서로 연결되는 다수의 절연층(1), 서로 다른 절연층 사이에 형성되는 내층 패드(2), 최상층의 절연층과 최하층의 절연층의 표면에 형성된 외층 패드(3)와, 상기 다수의 절연층(1) 내에 각각 형성된 복수의 비아를 포함한다.

제1 비교 예에서의 복수의 비아는 일정 간격을 두고 서로 이격되어 있는, 제 1 비아(4), 제 2 비아(5), 제 3 비아(6), 제 4 비아(7)를 포함한다. 상기 제 1 내지 4 비아(4, 5, 6, 7)는 상기 내층 패드(2) 및 외층 패드(3)에 각각 공통 연결된다.

도 2를 참조하면, 제2 비교 예에서의 회로기판은 서로 연결되는 다수의 절연층(11), 서로 다른 절연층 사이에 형성되는 내층 패드(12), 최상층의 절연층과 최하층의 절연층의 표면에 형성된 외층 패드(13)와, 상기 다수의 절연층(11) 내에 각각 형성된 비아(14)를 포함한다.

상기 비아(14)는 일반적인 비아보다 넓은 폭을 가지며 형성된다. 예를 들어, 상기 비아(14)는 도 1에 도시된 제 1 내지 4 비아(4, 5, 6, 7)가 각각 가지는 폭의 총 합에 상응하는 폭을 가질 수 있다.

상기와 같은 비아(14)는 도 2의 아래에 도시된 바와 같이 좌우 폭이 넓은 원 기둥 형상의 비아 홀 내를 금속 물질로 도금함으로써, 상기 비아 홀에 대응하는 형상을 갖는다.

도 3을 참조하면, 제3 비교 예에서의 회로기판은 서로 연결되는 다수의 절연층(21), 서로 다른 절연층 사이에 형성되는 내층 패드(22), 최상층의 절연층과 최하층의 절연층의 표면에 형성된 외층 패드(23)와, 상기 다수의 절연층(21) 내에 각각 형성된 비아(24)를 포함한다.

이때, 각 절연층(21) 내에 형성되는 상기 비아(24)는 서로 다른 폭을 가진다. 예를 들어, 중심이 되는 절연층에 형성된 비아는 제1 폭을 가지며, 상기 중심이 되는 절연층으로부터 상부 절연층으로 갈수록 상기 제1 폭보다 넓은 제2 폭을 가지는 비아가 형성되며, 이와 같이 상기 중심이 되는 절연층으로부터 하부 절연층으로 갈수록 상기 제1 폭보다 넓은 제3 폭을 가지는 비아가 형성된다. 이때, 상기 제3 폭은 제2 폭보다 더 넓다.

그러나, 비교 예에서와 같이 로드 타입 또는 피라미드 타입의 비아는 일반적인 스택 비아에 비해 상대적으로 체적이 크고 긴 형태를 하고 있어서, 도금시 딤플이 발생할 가능성이 매우 높다.

도 4는 비교 예에 의해 형성되는 비아를 보여준다.

도 4를 참조하면, 비아는 가장자리 영역보다 중앙 영역의 높이가 낮은 오목 형상(D)을 가질 수 있으며, 이러한 오목 형상을 딤플(dimple) 현상이라 한다.

이에 따라, 비교 예에서는 상기와 같은 딤플 현상을 최소화하기 위해 비아의 면적을 제한하고 있다. 즉, 비교 예에서는 딤플 현상이 발생하지 않는 수준의 면적으로 비아의 사이즈를 제한하고 있으며, 이는 비아의 방열 특성을 낮추는 요인으로 작용하고 있다.

특히, 비아 홀의 사이즈가 직경 100㎛ 이상으로 가공될 경우, 비아 필(fill) 도금이 원활히 이루어지지 않아, 상기와 같은 오목한 딤플 영역(D)이 발생한다.

예를 들어, 비교 예에서는 비아 홀의 직경이 100㎛를 초과하는 경우, 비아 필 도금이 원활히 이루어지지 않아, 비아의 상부에 하측 방향으로 오목한 딤플 영역(D)이 존재하게 된다.

그리고, 상기 딤플 영역(D)의 깊이가 10㎛ 이상일 경우, 불량으로 판정되어 사용이 불가능하거나, 회로기판의 코어층 형상 후에 추가 적층 진행 시 해당 영역에서의 비아 홀의 가공이 원활하게 진행되지 않는 문제가 발생한다.

한편, 최근에는 방열, 차폐 및 신호 전달 역할을 하는 비아의 성능을 향상시키기 위해, 비아 홀의 사이즈를 크게 증가시키고 있으며, 이에 따라 비아 홀이나 비아의 사이즈도 커지고 있는 추세이다. 실시 예에서는 상기와 같은 10㎛ 이상의 대면적 비아에서도, 비아 홀의 전체 영역에 대해 균일한 도금이 이루어질 수 있도록 하고, 이에 따라 비아의 딤플 영역을 제거할 수 있는 새로운 구조의 회로기판 및 이의 제조 방법을 제공하고자 한다.

도 5는 제1 실시 예에 따른 회로기판을 나타낸 도면이고, 도 6a는 도 5에서의 제1 비아를 확대한 도면이며, 도 6b는 도 5의 제1 비아의 평면도를 나타낸 도면이다.

도 5, 도 6a 및 도 6b를 참조하면, 회로기판은 절연층(110), 상기 절연층(110)의 표면에 배치된 제1 패드(140) 및 제2 패드(120), 그리고 상기 절연층(110)을 관통하며 배치되는 제1 비아(170) 및 제2 비아(130)를 포함할 수 있다.

상기에서, 제1 패드(140)는 제1 비아(170)와 직접 접촉하고, 그에 따라 상기 제1 비아(170)와 연결되는 회로 패턴의 일부일 수 있다. 또한, 제2 패드(120)는 상기 제2 비아(130)와 접촉하고, 그에 따라 상기 제2 비아(130)와 연결되는 회로 패턴의 일부일 수 있다. 이때, 제1 비아(170)는 제1 단면적을 가지고, 제2 비아(130)는 상기 제1 단면적보다 작은 제2 단면적을 가질 수 있다. 예를 들어, 제1 비아(170)는 방열 기능을 하는 방열 비아일 수 있고, 제2 비아(130)는 신호 전달 기능을 하는 신호 비아일 수 있으나 이에 한정되는 것은 아니다. 바람직하게, 상기 제1 비아(170) 및 제2 비아(130)는 서로 다른 단면적을 가지며, 이에 따라 상기 제1 비아(170)와 제2 비아(130)는 서로 다른 형상을 가질 수 있다. 여기에서, 서로 다른 형상이라는 것은 상기 제1 비아(170)의 전체 형상과 제2 비아(130)의 전체 형상을 의미하는 것이 아니라, 상기 제1 비아(130)를 구성하는 각 비아 파트의 형상과, 제2 비아(130)를 구성하는 각 비아 파트의 형상이 다르다는 것을 의미할 수 있다.

이에 대해, 상세히 설명하기로 한다.

회로기판은 절연층(110)을 포함한다. 바람직하게, 회로기판은 복수의 절연층을 포함한다. 예를 들어, 회로기판은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 회로기판은 4층보다 작은 층수를 가질 수 있으며, 이와 다르게 4층보다 큰 층수를 가질 수도 있을 것이다. 다만, 회로기판은 적어도 2층의 절연층을 포함할 수 있다.

상기 절연층(110)은 평판 구조를 가질 수 있다. 상기 절연층(110)은 회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연층(110)은 상기 설명한 바와 같이 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.

그리고, 절연층(110)의 표면에는 회로 패턴이 배치될 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)의 각각의 표면에는 회로 패턴이 배치될 수 있다. 이때, 회로 패턴은 비아와 연결되는 비아 패드, 외부 기판과 연결되는 연결 패드, 전자 부품이 실장되는 실장 패드 및 상기 패드들 사이의 신호 전달 라인인 트레이스를 포함할 수 있다. 그리고, 실시 예에서의 도 5에서는 절연층(110)의 표면에 배치된 회로 패턴 중 비아와 연결되는 비아 패드 부분을 나타낸 것일 수 있다.

상기 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 절연층의 표면에 회로 패턴을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.

상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 유리섬유를 포함하는 프리프레그(prepreg)를 포함할 수 있다. 자세하게, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 에폭시 수지 및 상기 에폭시 수지에 유리 섬유 및 실리콘계 필러(Si filler)가 분산된 물질을 포함할 수 있다.

또한, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.

또한, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.

또한, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 예를 들어, 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.

또한, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다.

또한, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다.

상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)은 각각 20㎛ 내지 500㎛ 사이의 두께를 가질 수 있다. 바람직하게, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 40㎛ 내지 400㎛ 사이의 두께를 가질 수 있다. 더욱 바람직하게, 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나는 60㎛ 내지 250㎛ 사이의 두께를 가질 수 있다. 상기 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나의 두께가 20㎛ 미만인 경우, 절연층의 표면에 회로 패턴을 형성하기 어려울 수 있다. 상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 적어도 하나의 두께가 500㎛를 초과하는 경우, 회로기판의 전체적인 두께가 증가할 수 있다.

상기 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 표면에는 각각 회로 패턴이 배치될 수 있으며, 예를 들어 제1 패드(140) 및 제2 패드(120)가 배치될 수 있다. 제1 패드(140) 및 제2 패드(120)는 회로 패턴의 일 부분일 수 있으며, 실질적으로 각각의 절연층의 표면에 배치된 회로 패턴의 전체 영역 중 비아와 연결되는 부분을 의미할 수 있다.

상기 제1 패드(140) 및 제2 패드(120)는 전기적 신호를 전달하는 패턴일 수 있고, 이와 다르게 방열 목적으로 형성되어 열을 전달하는 패턴일 수 있다.

이를 위해, 상기 제1 패드(140) 및 제2 패드(120) 중 적어도 하나는 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.

또한, 상기 제1 패드(140) 및 제2 패드(120) 중 적어도 하나는 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 패드(140) 및 제2 패드(120) 중 적어도 하나는 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.

상기 제1 패드(140) 및 제2 패드(120)는 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.

상기 제1 패드(140)는 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114) 중 어느 하나의 절연층의 표면에 배치될 수 있다. 다시 말해서, 상기 제1 패드(140)는 복수의 절연층을 공통으로 관통하는 대면적의 제1 비아(170)와 연결될 수 있다. 이에 따라, 상기 제1 패드(140)는 복수의 절연층 중 중앙에 배치된 특정 절연층의 표면에 배치될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 패드(140)는 제1 절연층(111)의 하면에 배치될 수 있으나 이에 한정되지는 않는다. 다만 상기 제1 패드(140)는 복수의 절연층 사이의 계면에 배치되어, 일단이 이의 상부에 배치된 제1 비아(170)와 연결되고, 타단이 이의 하부에 배치된 다른 제1 비아(170)와 연결될 수 있다.

상기 제1 패드(140)는 제1 단면적을 가질 수 있다. 바람직하게, 상기 제1 패드(140)는 제1 비아(170)의 상부 단면적 또는 하부 단면적보다 큰 제1 단면적을 가질 수 있다.

제2 패드(120)는 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)의 표면에 각각 배치될 수 있다. 다시 말해서, 제2 패드(120)는 각각의 절연층을 관통하는 노멀 사이즈의 제2 비아(130)와 연결될 수 있다. 이에 따라, 상기 제2 패드(120)는 복수의 절연층의 각각의 표면에 배치될 수 있다.

상기 제2 패드(120)는 제2 단면적을 가질 수 있다. 바람직하게, 제2 패드(120)는 상기 제2 비아(130)의 상부 단면적 또는 하부 단면적보다 큰 제2 단면적을 가질 수 있다. 이때, 상기 제2 패드(120)가 가지는 제2 단면적은 상기 제1 패드(140)가 가지는 제1 단면적보다 작을 수 있다. 즉, 상기 제2 패드(120)의 사이즈는 상기 제1 패드(140)의 사이즈보다 작을 수 있다.

제1 패드(140) 및 제2 패드(120)는 5㎛ 내지 50㎛ 범위의 두께를 가질 수 있다. 예를 들어, 제1 패드(140) 및 제2 패드(120)는 10㎛ 내지 40㎛ 범위의 두께를 가질 수 있다. 예를 들어, 제1 패드(140) 및 제2 패드(120)는 15㎛ 내지 35㎛ 범위의 두께를 가질 수 있다. 제1 패드(140) 및 제2 패드(120)의 두께가 5㎛보다 작은 경우, 이의 형성에 어려움이 있을 수 있다. 또한, 제1 패드(140) 및 제2 패드(120)의 두께가 50㎛를 초과하는 경우, 회로기판의 전체 두께가 증가할 수 있다. 또한, 제1 패드(140) 및 제2 패드(120)의 두께가 5㎛ 내지 50㎛ 범위의 벗어나는 경우, 신호 전달 시에 손실이 발생할 수 있다.

제1 비아(170) 및 제2 비아(130)는 절연층(110)을 관통하며 배치될 수 있다. 이때, 상기 제1 비아(170) 및 제2 비아(130)는 이를 구성하는 각각의 파트가 서로 다른 형상을 가질 수 있다. 이는, 상기 제1 비아(170)가 가지는 사이즈와 상기 제2 비아(130)가 가지는 사이즈가 서로 다르기 때문에 나타날 수 있다.

바람직하게, 제1 비아(170)의 사이즈는 제2 비아(130)의 사이즈보다 클 수 있다. 예를 들어, 제1 비아(170)의 직경은 100㎛보다 클 수 있다. 그리고, 제2 비아(130)의 직경은 100㎛보다 작을 수 있다. 예를 들어, 제1 비아(170)의 제1 방향으로의 직경은 500㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제1 방향으로의 직경은 1000㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제1 방향으로의 직경은 2000㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제1 방향으로의 직경은 2500㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제2 방향으로의 직경은 500㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제2 방향으로의 직경은 1000㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제2 방향으로의 직경은 2000㎛보다 클 수 있다. 예를 들어, 제1 비아(170)의 제1 방향으로의 직경은 2500㎛보다 클 수 있다.

이때, 상기 제1 비아(170)의 제1 방향으로의 직경은 이의 제2 방향으로의 직경과 동일할 수 있으나 이에 한정되지 않는다. 즉, 제1 비아(170)의 제1 방향으로의 직경과 제2 방향으로의 직경은 서로 다를 수 있다.

제2 비아(130)는 일반적인 회로기판에 포함되는 신호 전달용 비아일 수 있으며, 이에 따라 이에 대한 상세한 설명은 생략한다.

다만, 실시 예에서는 제1 비아(170)와 함께 제2 비아(130)를 형성할 수 있도록 하며, 이때 제1 비아(170)는 복수의 공정을 거쳐 형성된 복수의 비아 파트를 포함하는 반면에, 제2 비아(130)는 단일 파트를 포함하는 것에 차이가 있다.

제1 비아(170) 및 제2 비아(130)는 상기 복수의 절연층 중 적어도 하나의 절연층을 관통하는 비아 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.

상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO ₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO ₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO ₂ 레이저는 절연층만 가공할 수 있는 레이저이다.

상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 제1 비아(170) 및 제2 비아(130)를 형성할 수 있다. 상기 제1 비아(170) 및 제2 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

이하에서는 제1 비아(170)의 구조에 대해 구체적으로 설명하기로 한다.

제1 비아(170)는 복수의 절연층을 공통으로 관통하는 제1 비아 홀의 일부를 채우는 제1 비아 파트(150) 및 상기 제1 비아 홀의 나머지 일부를 채우며 배치되는 제2 비아 파트(160)를 포함할 수 있다.

제1 비아 파트(150)는 제1 비아 홀의 제1 영역에 형성될 수 있다. 그리고, 제2 비아 파트(160)는 제1 비아 홀의 상기 제1 영역을 제외한 제2 영역에 형성될 수 있다. 상기 제2 영역은 제1 비아 홀의 하부 영역을 제외한 상부 영역의 중앙 영역일 수 있다. 그리고, 상기 제1 영역은 상기 제2 영역을 제외한 나머지 영역일 수 있다. 바람직하게, 상기 제1 영역은 제1 비아 홀의 하부 영역 및 상부 영역의 외곽 영역일 수 있다.

즉, 제1 실시 예에서, 복수의 절연층을 공통으로 관통하며 형성되는 제1 비아 홀 내부의 일부는 제1 비아 파트(150)에 의해 채워지고, 이의 나머지 일부는 제2 비아 파트(160)에 의해 채워질 수 있다.

제1 비아 파트(150) 및 제2 비아 파트(160) 각각은 상기 제1 비아 홀 내에 배치되는 부분과, 상기 제1 비아 홀 내에 배치되는 부분 위에 배치되고 절연층(110)의 표면 위로 돌출되는 부분을 포함할 수 있다.

즉, 제1 비아 파트(150)는 상기 제1 비아 홀의 제1 영역에 배치되는 제1 부분(151)을 포함한다. 상기 제1 부분(151)은 제1 비아 홀 내에 위치하는 연결부라고도 할 수 있다. 예를 들어, 제1 비아 파트(150)의 상기 제1 부분(151)은 상기 제1 비아(170)의 연결부의 일부를 형성할 수 있다.

제1 비아 파트(150)는 상기 제1 부분(151) 위에 배치되고, 상기 절연층(110)의 상면 위로 돌출되는 제2 부분(152)을 포함할 수 있다. 상기 제2 부분(152)은 제1 비아(170)의 연결부를 중심으로 상기 제1 패드(140)의 반대면에 위치하여, 상기 연결부와 연결되는 비아 패드라고 할 수 있다. 예를 들어, 상기 제1 비아 파트(150)의 상기 제2 부분(152)은 상기 제1 비아(170)의 패드의 일부를 형성할 수 있다.

상기 제1 비아 파트(150)의 상기 제1 부분(151)은 상기 제1 비아 홀의 전체 영역이 아닌 일부 영역에 대응하는 제1 영역만을 채우며 형성될 수있다.

따라서, 상기 제1 비아 파트(150)의 상기 제1 부분(151)의 상면은 평면이 아닌 곡면을 가질 수 있다. 바람직하게, 상기 제1 비아 파트(150)의 상기 제1 부분(151)의 상면은 하측 방향으로 오목한 형상을 포함할 수 있다. 이에 따라, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면의 길이는 상기 제1 비아 홀의 상부 폭보다 클 수 있다. 즉, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면의 길이는 상기 제1 비아 홀의 상부 영역의 직선 거리에 대응하는 상부폭보다 클 수 있다.

상기 제1 비아 파트(150)의 제1 부분(151)의 상면의 일부는 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 여기에서, 절연층(110)은 제1 비아 홀이 형성되는 복수의 절연층 중 최상부에 위치한 절연층을 의미할 수 있다. 예를 들어, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면의 중심점은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면은 외곽에서 중심으로 갈수록 점점 낮아질 수 있다. 따라서, 제1 비아 파트(150)의 제1 부분(151)의 상면 중 중심점이 가장 낮게 위치할 수 있고, 외곽의 에지점이 가장 높게 위치할 수 있다. 이에 따라, 상기 제1 비아 파트(150)의 제1 부분(151)은 상면에 오목부가 형성될 수 있다. 한편, 상기 제1 비아(170)의 제1 부분(151)의 하면의 길이는 상기 제1 비아 홀의 하부 폭과 동일할 수 있다.

상기 제1 비아 파트(150)의 제2 부분(152)은 상기 제1 부분(151) 위에 위치할 수 있다. 즉, 상기 제1 비아 파트(150)의 제2 부분(152)은 제1 부분(151)과 일체로 형성된다. 즉, 상기 제1 비아 파트(150)의 제2 부분(152)은 상기 제1 부분(151)으로부터 연장되어 상기 절연층(110)의 상면 위로 돌출될 수 있다.

한편, 제1 비아(170)는 제1 두께(H1)를 가질 수 있다. 상기 제1 비아(170)가 가지는 제1 두께(H1)는 제1 비아 파트(150)의 제1 부분(151)의 하면으로부터 상기 제2 부분(152)의 상면까지의 수직 직선 거리를 의미할 수 있다.

이때, 상기 제1 비아 파트(150)의 오목부의 두께는 제2 두께(H2)를 가질 수 있다. 여기에서, 상기 제1 비아 파트(150)의 오목부가 가지는 제2 두께(H2)는 상기 제1 비아 파트(150)의 상기 제2 부분(152)의 상면으로부터 상기 제1 부분(151)의 상면 중 가장 낮은 지점까지의 수직 직선 거리를 의미할 수 있다.

상기 제2 두께(H2)는 제1 두께(H1)의 30% 내지 70% 수준일 수 있다. 예를 들어, 제2 두께(H2)는 제1 두께(H1)의 40%내지 65% 수준일 수 있다. 예를 들어, 제2 두께(H2)는 제1 두께(H1)의 50% 내지 60% 수준일 수 있다. 상기 제2 두께(H2)가 상기 제1 두께(H1)의 30%보다 작은 경우, 상기 제1 비아 파트(150) 및 제2 비아 파트(160)의 형성 과정에서 연마 공정으로 제거될 영역의 두께가 증가하고, 이에 따라 제조 공정이 복잡해질 수 있다. 또한, 상기 제2 두께(H2)가 상기 제1 두께(H1)의 70%보다 큰 경우, 상기 제2 비아 파트(160)를 형성한 이후에도 제2 비아 파트(160)의 상부에 딤플 영역이 발생할 수 있다.

한편, 상기 제1 비아 홀은 제1 폭(W1)을 가질 수 있다.

바람직하게, 상기 제1 비아 홀의 제1 폭(W1)은 상기 제1 비아 홀의 제1 방향으로의 폭과 제2 방향으로의 폭을 포함할 수 있다. 그리고, 상기 제1 비아 홀의 제1 방향으로의 폭은 500㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제1 방향으로의 폭은 1000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제1 방향으로의 폭은 2000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제1 방향으로의 폭은 2500㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제2 방향으로의 폭은 500㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제2 방향으로의 폭은 1000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제2 방향으로의 폭은 2000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀의 제1 방향으로의 폭은 2500㎛보다 클 수 있다.

이때, 상기 제1 비아 홀의 제1 방향으로의 폭은 이의 제2 방향으로의 폭과 동일할 수 있으나 이에 한정되지 않는다. 즉, 제1 비아 홀의 제1 방향으로의 직경과 제2 방향으로의 직경은 서로 다를 수 있으며, 이에 따라 바(bar) 또는 타원 형상을 가질 수 있다.

한편, 상기 제1 비아 홀의 폭이 상기 범위보다 작은 경우는 실질적으로 상기 제2 비아(130)에 대응되는 사이즈일 수 있으며, 이에 따라 이의 내부에는 하나의 단일 비아 파트만이 형성될 수 있다. 즉, 비아 홀의 폭이 상기 기재된 제1 비아 홀의 폭의 범위보다 작은 경우는 해당 비아 홀 내부를 한번의 공정으로 채워도 딤플 영역이 발생하지 않는다.

한편, 제2 비아 파트(160)는 상기 제1 비아 홀의 제2 영역에 배치되는 제1 부분(161)을 포함한다. 상기 제1 부분(161)은 제1 비아 홀 내에 위치하는 연결부라고도 할 수 있다. 예를 들어, 제2 비아 파트(160)의 상기 제1 부분(161)은 상기 제1 비아(170)의 연결부의 일부를 형성할 수 있다.

즉, 제2 비아 파트(160)의 제1 부분(161)은 상기 제1 비아 파트(150)의 제1 부분(151)과 함께 제1 비아(170)의 연결부를 형성할 수 있다.

제2 비아 파트(160)는 상기 제1 부분(161) 위에 배치되고, 상기 절연층(110)의 상면 위로 돌출되는 제2 부분(162)을 포함할 수 있다. 상기 제2 부분(162)은 제1 비아(170)의 연결부를 중심으로 상기 제1 패드(140)의 반대면에 위치하여, 상기 연결부와 연결되는 비아 패드라고 할 수 있다. 예를 들어, 상기 제2 비아 파트(160)의 상기 제2 부분(162)은 상기 제1 비아(170)의 패드의 일부를 형성할 수 있다. 즉, 상기 제2 비아 파트(160)의 제2 부분(162)은 상기 제1 비아 파트(150)의 제2 부분(152)과 함께 제1 비아 파트(150)의 패드(명확하게는, 상부 패드)를 형성할 수 있다.

상기 제2 비아 파트(160)의 상기 제1 부분(161)은 상기 제1 비아 홀의 전체 영역이 아닌 일부 영역에 대응하는 제2 영역만을 채우며 형성될 수있다. 구체적으로, 상기 제2 비아 파트(160)의 상기 제1 부분(161)은 상기 제1 비아 파트(150)의 제1 부분(151)의 상면에 형성되는 오목부를 채우며 형성될 수 있다.

따라서, 상기 제2 비아 파트(160)의 상기 제1 부분(161)의 하면은 평면이 아닌 곡면을 가질 수 있다. 바람직하게, 상기 제2 비아 파트(160)의 상기 제1 부분(161)의 하면은 하측 방향으로 볼록한 형상을 포함할 수 있다. 이에 따라, 상기 제2 비아 파트(160)의 제1 부분(161)의 하면의 길이는 상기 제1 비아 홀의 상부 폭 및 하부 폭 각각보다 클 수 있다. 즉, 상기 제2 비아 파트(160)의 제1 부분(161)의 하면의 길이는 상기 제1 비아 홀의 상부 영역의 직선 거리에 대응하는 상부폭보다 클 수 있다.

상기 제2 비아 파트(160)의 제1 부분(161)의 하면의 일부는 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 여기에서, 절연층(110)은 제1 비아 홀이 형성되는 복수의 절연층 중 최상부에 위치한 절연층을 의미할 수 있다. 예를 들어, 상기 제2 비아 파트(160)의 제1 부분(161)의 하면의 중심점은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제2 비아 파트(160)의 제1 부분(161)의 하면은 외곽에서 중심으로 갈수록 점점 낮아질 수 있다. 따라서, 제2 비아 파트(160)의 제1 부분(161)의 하면 중 중심점이 가장 낮게 위치할 수 있고, 외곽의 에지점이 가장 높게 위치할 수 있다. 이에 따라, 상기 제2 비아 파트(160)의 제1 부분(161)은 하면에 볼록부가 형성될 수 있다.

상기 제2 비아 파트(160)의 제2 부분(162)은 상기 제1 부분(161) 위에 위치할 수 있다. 즉, 상기 제2 비아 파트(160)의 제2 부분(162)은 제1 부분(161)과 일체로 형성된다. 즉, 상기 제2 비아 파트(160)의 제2 부분(162)은 상기 제1 부분(161)으로부터 연장되어 상기 절연층(110)의 상면 위로 돌출될 수 있다.

이때, 상기 제2 비아 파트(160)의 볼록부의 두께는 제2 두께(H2)를 가질 수 있다. 여기에서, 상기 제2 비아 파트(160)의 볼록부가 가지는 제2 두께(H2)는 상기 제2 비아 파트(150)의 상기 제2 부분(162)의 상면으로부터 상기 제1 부분(161)의 하면 중 가장 낮은 지점까지의 수직 직선 거리를 의미할 수 있다.

다시 말해서, 제1 비아 파트(150)의 제1 부분(151)은 제1 비아 홀의 제2 영역에 배치된 제2 비아 파트(160)의 제1 부분(161)의 주위를 둘러싸며 배치될 수 있다. 또한, 도 6b에서와 같이 상기 제1 비아 파트(150)의 제2 부분(152)은 절연층(110)의 상면 위로 돌출된 제2 비아 파트(160)의 제2 부분(162)의 주위를 둘러싸며 배치될 수 있다.

한편, 제1 비아 파트(150) 및 제2 비아 파트(160)는 각각 표면의 포인트별로 서로 다른 표면 거칠기를 가질 수 있다.

제1 비아 파트(150)는 제1 부분(151)의 상면(S1) 및 제2 부분(152)의 상면(S2)을 포함할 수 있다. 그리고, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)의 표면 거칠기는 상기 제1 비아 파트(150)의 제2 부분(152)의 상면(S2)의 표면 거칠기와 다를 수 있다.

이때, 도 7에 도시된 바와 같이 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)의 표면 거칠기(Ra)는 150nm 내지 180nm를 가질 수 있다. 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)의 표면 거칠기(Ra)의 평균 값은 165.41nm일 수 있다. 도 7의 (a), (b) 및 (c)는 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)의 서로 다른 포인트에 대한 표면 거칠기(Ra)를 나타낸 것이다.

또한, 상기 제1 비아 파트(150)의 제2 부분(152)의 상면(S2)의 표면 거칠기(Ra)는 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)의 표면 거칠기(Ra)보다 클 수 있다. 즉, 도 8에 도시된 바와 같이 상기 제1 비아 파트(150)의 제2 부분(152)의 상면(S2)의 표면 거칠기(Ra)는 170nm 내지 205nm를 가질 수 있다. 즉, 제1 비아 파트(150)의 제2 부분(152)의 상면(S2)의 표면 거칠기(Ra)의 평균 값은 193.53nm일 수 있다. 도 8의 (a), (b) 및 (c)는 상기 제1 비아 파트(150)의 제2 부분(152)의 상면(S2)의 서로 다른 포인트에 대한 표면 거칠기(Ra)를 나타낸 것이다.

이때, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)은 상기 제2 비아 파트(160)의 제1 부분(161)의 하면에 대응되며, 이에 따라 동일 부호(S1)를 부여하였다. 다시 말해서, 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1) 또는 상기 제2 비아 파트(160)의 제1 부분(161)의 하면은 상기 제1 비아 파트(150)의 제1 부분(151)의 상면(S1)과 상기 제2 비아 파트(160)의 제1 부분(161)의 하면 사이의 경계면을 의미할 수 있다.

제2 비아 파트(160)는 제1 부분(161)의 하면(S1) 및 제2 부분(162)의 상면(S3)을 포함할 수 있다. 그리고, 상기 제2 비아 파트(160)의 제1 부분(161)의 하면(S1)의 표면 거칠기는 상기 제2 비아 파트(160)의 제2 부분(162)의 상면(S3)의 표면 거칠기와 다를 수 있다.

이때, 도 7에 도시된 바와 같이 상기 제2 비아 파트(160)의 제1 부분(161)의 하면(S1)의 표면 거칠기(Ra)는 150nm 내지 180nm를 가질 수 있다. 상기 제2 비아 파트(160)의 제1 부분(161)의 하면(S1)의 표면 거칠기(Ra)의 평균 값은 165.41nm일 수 있다. 도 7의 (a), (b) 및 (c)는 상기 제2 비아 파트(160)의 제1 부분(161)의 하면(S1)의 서로 다른 포인트에 대한 표면 거칠기(Ra)를 나타낸 것으로도 볼 수 있다.

또한, 상기 제2 비아 파트(160)의 제2 부분(162)의 상면(S3)의 표면 거칠기(Ra)는 상기 제2 비아 파트(160)의 제1 부분(161)의 하면(S1)의 표면 거칠기(Ra)보다 클 수 있다. 즉, 도 8에 도시된 바와 같이 상기 제2 비아 파트(160)의 제2 부분(162)의 상면(S3)의 표면 거칠기(Ra)는 170nm 내지 205nm를 가질 수 있다. 즉, 제2 비아 파트(160)의 제2 부분(162)의 상면(S3)의 표면 거칠기(Ra)의 평균 값은 193.53nm일 수 있다. 도 8의 (a), (b) 및 (c)는 상기 제2 비아 파트(160)의 제2 부분(162)의 상면(S3)의 서로 다른 포인트에 대한 표면 거칠기(Ra)를 나타낸 것이다.

상기와 같은 본 실시 예에 의하면, 종래의 대면적 비아의 경우에는 대구경 비아 홀의 도금에 대한 제약이 발생하나, 이에 대한 도금 공법 변경을 통해 대면적 비아의 대구경 비아홀 도금에 대한 제약을 파괴할 수 있으며, 이에 따른 대구경 비아 홀의 도금을 안정적으로 구현할 수 있다. 또한, 본 실시 예에 의하면, 기존 방식 대비 비아 도금의 균일성을 확보할 수 있으며, 추가 적층 후 레이저 품질 향상에 따른 품질 신뢰성을 확보할 수 있다.

이하에서는 도 5에 도시된 제1 실시 예에 따른 회로기판의 제조 방법에 대해 구체적으로 설명하기로 한다.

도 9를 참조하면, 먼저 회로기판의 제조를 위한 기초 적층 공정을 진행할 수 있다. 여기에서, 기초 적층 공정은, 제1 비아(170)가 형성되기 전의 절연층 적층 공정 및 회로 패턴 형성 공정 등을 포함할 수 있다.

이를 위해, 먼저 제1 절연층(111)을 준비하고, 상기 제1 절연층(111)에 제2 비아(130)의 형성을 위한 비아 홀(VH1)을 형성하는 공정을 진행할 수 있다.

이후, 상기 비아 홀(VH1)이 형성되면, 상기 비아 홀(VH1)의 내부를 채우는 제2 비아(130)를 형성하고, 이와 함께 상기 제1 절연층(111)의 표면에 제1 패드(140) 및 제2 패드(120)를 형성하는 공정을 진행할 수 있다.

또한, 상기 제1 절연층(111)의 하면에 제2 절연층(112)을 형성하고, 제2 절연층(112)의 하면에 제4 절연층(114)을 형성하고, 제1 절연층(111)의 상면에 제3 절연층(113)을 형성하는 적층 공정을 진행할 수 있다. 한편, 이전에 설명한 바와 같이 절연층(110)을 구성하는 층수는 실시 예에 따라 변경될 수 있으며, 이의 적층 순서도 변경될 수 있을 것이다.

실시 예에서의 절연층(110)은 제1 절연층(111), 제2 절연층(112), 제3 절연층(113) 및 제4 절연층(114)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 회로기판은 4층보다 작은 층수를 가질 수 있으며, 이와 다르게 4층보다 큰 층수를 가질 수도 있을 것이다. 다만, 회로기판은 적어도 2층의 절연층을 포함할 수 있다.

그리고, 실시 예에서는 절연층(110)의 표면에 회로 패턴을 형성하는 공정을 진행할 수 있다. 예를 들어, 우선적으로 제1 절연층(111) 및 제2 절연층(112)의 표면에 회로 패턴을 형성하는 공정을 진행할 수 있다. 이때, 회로 패턴은 비아와 연결되는 비아 패드, 외부 기판과 연결되는 연결 패드, 전자 부품이 실장되는 실장 패드 및 상기 패드들 사이의 신호 전달 라인인 트레이스를 포함할 수 있다.

예를 들어, 상기 제1 절연층(111) 및 제2 절연층(112)의 표면에 회로 패턴을 형성하는 공정을 진행할 수 있으며, 이는 제1 패드(140) 및 제2 패드(120)를 포함할 수 있다. 제1 패드(140) 및 제2 패드(120)는 제1 절연층(111) 및 제2 절연층(112)의 표면에 형성된 회로 패턴의 일 부분일 수 있으며, 실질적으로 각각의 절연층의 표면에 배치된 회로 패턴의 전체 영역 중 비아와 연결되는 부분을 의미할 수 있다.

상기 제1 패드(140)는 제1 절연층(111)의 하면에 배치될 수 있으나 이에 한정되는 것은 아니다. 다시 말해서, 상기 제1 패드(140)는 복수의 절연층을 공통으로 관통하는 대면적의 제1 비아(170)와 연결될 수 있다. 다만 상기 제1 패드(140)는 복수의 절연층 사이의 계면에 배치되어, 일단이 이의 상부에 배치된 제1 비아(170)와 연결되고, 타단이 이의 하부에 배치된 다른 제1 비아(170)와 연결될 수 있다.

제2 패드(120)는 제1 절연층(111) 및 제2 절연층(112)의 표면에 각각 배치될 수 있다. 다시 말해서, 제2 패드(120)는 각각의 절연층을 관통하는 노멀 사이즈의 제2 비아(130)와 연결될 수 있다. 이에 따라, 상기 제2 패드(120)는 복수의 절연층의 각각의 표면에 배치될 수 있다.

다음으로, 도 10에 도시된 바와 같이 절연층(110)을 관통하는 공정을 진행하여 상기 절연층(110) 내에 비아 홀을 형성할 수 있다. 이때, 상기 비아 홀은 제1 비아 홀 및 제2 비아 홀을 포함할 수 있다. 상기 제1 비아 홀은 제1 면적을 가질 수 있고, 제2 비아 홀은 제2 면적을 가질 수 있다. 그리고, 상기 제1 면적과 제2 면적은 서로 다를 수 있다. 예를 들어, 상기 비아 홀은 제1 비아(170)의 형성을 위한 제1 비아 홀(VH2)과, 제2 비아의 형성을 위한 제2 비아 홀(VH1)을 포함할 수 있다.

상기 제1 비아 홀(VH2)은 복수의 절연층을 공통으로 관통하며 형성될 수 있다. 그리고, 제2 비아 홀(VH1)은 복수의 절연층 중 어느 하나의 절연층만을 관통하며 형성될 수 있다.

즉, 상기 제1 비아 홀(VH2)은 제1 폭(W1)을 가질 수 있다. 바람직하게, 상기 제1 비아 홀(VH2)이 가지는 제1 폭(W1)은 상기 제1 비아 홀(VH2)의 제1 방향으로의 폭과 제2 방향으로의 폭을 포함할 수 있다. 그리고, 상기 제1 비아 홀(VH2)의 제1 방향으로의 폭은 500㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제1 방향으로의 폭은 1000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제1 방향으로의 폭은 2000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제1 방향으로의 폭은 2500㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제2 방향으로의 폭은 500㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제2 방향으로의 폭은 1000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제2 방향으로의 폭은 2000㎛보다 클 수 있다. 예를 들어, 제1 비아 홀(VH2)의 제1 방향으로의 폭은 2500㎛보다 클 수 있다.

이때, 상기 제1 비아 홀(VH2)의 제1 방향으로의 폭은 이의 제2 방향으로의 폭과 동일할 수 있으나 이에 한정되지 않는다. 즉, 제1 비아 홀(VH2)의 제1 방향으로의 직경과 제2 방향으로의 직경은 서로 다를 수 있으며, 이에 따라 바(bar) 또는 타원 형상을 가질 수 있다.

한편, 상기 제1 비아 홀(VH2)의 폭이 상기 범위보다 작은 경우, 실질적으로 이는, 제2 비아 홀(VH1)에 대응되는 사이즈일 수 있다.

여기에서, 상기 제1 비아 홀을 VH2라 하고, 제2 비아 홀을 VH1으로 한 것은, 각각의 비아 홀이 가지는 사이즈가 작은 순으로 부호를 부여하였기 때문이며, 이에 따라 상대적으로 사이즈가 큰 제1 비아 홀이 VH2로 네이밍되었다.

다음으로, 도 11에 도시된 바와 같이 절연층(110)의 표면에 제1 마스크(M1)를 형성하는 공정을 진행할 수 있다.

상기 제1 마스크(M1)는 복수의 개구부를 포함할 수 있다.

구체적으로, 제1 마스크(M1)는 상기 절연층(110)에 형성된 제1 비아 홀(VH2)을 노출하는 제1 개구부(OR2)와, 상기 제2 비아 홀(VH1)을 노출하는 제2 개구부(OR1)를 포함할 수 있다.

이때, 상기 제1 개구부(OR2)는 상기 제1 비아 홀(VH2)의 상부 폭보다 큰 폭을 가질 수 있다. 다시 말해서, 제1 개구부(OR2)는 상기 제1 비아 홀(VH2)의 상부 폭과 동일 폭 또는 이보다 작은 폭으로 형성되는 것이 아니라, 상기 제1 비아 홀(VH2)의 상부 폭보다 큰 폭을 가질 수 있다. 이에 따라, 상기 제1 개구부(OR2)는 상기 제1 비아 홀(VH2)의 상부 영역뿐 아니라, 상기 제1 비아 홀(VH2)의 상부 영역의 주위의 절연층(110)의 상면을 노출할 수 있다. 즉, 상기 제1 개구부(OR2)는 제1 비아(170)의 연결부가 형성될 영역 및 상기 제1 비아(170)의 패드가 형성될 영역을 각각 노출할 수 있다. 여기에서, 상기 연결부가 형성될 영역은 상기 제1 비아 홀(VH2)일 수 있으며, 상기 패드가 형성될 영역은 상기 제1 비아 홀(VH2)의 상부 영역 및 이와 인접한 절연층(110)의 상면 영역일 수 있다.

상기 제2 개구부(OR1)는 상기 제2 비아 홀(VH1)의 상부 폭보다 큰 폭을 가질 수 있다. 다시 말해서, 제2 개구부(OR1)는 상기 제2 비아 홀(VH1)의 상부 폭과 동일 폭 또는 이보다 작은 폭으로 형성되는 것이 아니라, 상기 제2 비아 홀(VH1)의 상부 폭보다 큰 폭을 가질 수 있다. 이에 따라, 상기 제2 개구부(OR1)는 상기 제2 비아 홀(VH1)의 상부 영역뿐 아니라, 상기 제2 비아 홀(VH1)의 상부 영역의 주위의 절연층(110)의 상면을 노출할 수 있다. 즉, 상기 제2 개구부(OR1)는 제2 비아(130)의 연결부가 형성될 영역 및 상기 제2 비아(130)의 패드가 형성될 영역을 각각 노출할 수 있다. 여기에서, 상기 제2 비아(130)의 연결부가 형성될 영역은 상기 제2 비아 홀(VH1)일 수 있으며, 상기 제2 비아(130)의 패드가 형성될 영역은 상기 제2 비아 홀(VH1)의 상부 영역 및 이와 인접한 절연층(110)의 상면 영역일 수 있다.

다음으로, 도 12에 도시된 바와 같이 상기 제1 비아 홀(VH2) 및 제2 비아 홀(VH1)이 형성되면, 상기 제1 비아 홀(VH2) 및 제2 비아 홀(VH1) 내부를 전도성 물질로 충진하여 제1 비아(170) 및 제2 비아(130)를 형성할 수 있다.

상기 제1 비아(170) 및 제2 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.

이때, 상기 제1 비아 홀(VH2)과 제2 비아 홀(VH1)의 사이즈는 다르다. 또한, 제1 비아 홀(VH2)은 대면적 비아이다. 따라서, 상기 제2 비아 홀(VH1)에 대해서는 한번의 공정으로 이를 모두 채우는 제2 비아를 형성할 수 있지만, 제1 비아 홀(VH2)에 대해서는 한 번의 공정만으로는 이를 모두 채우는 제1 비아를 형성하기 어렵다.

따라서, 1차 도금 공정을 진행하여, 상기 제1 비아 홀(VH2)의 일부를 채우는 제1 비아(170)의 제1 비아 파트(150)를 형성함과 동시에, 제2 비아 홀(VH1)을 모두 채우는 제2 비아(130a)를 형성한다.

이때, 상기 제2 비아(130a)는 제2 비아 홀(VH1) 내에 배치되는 연결 부분(131) 및 상기 연결 부분(131) 위로 돌출되는 패드 부분(132)을 포함한다.

그리고, 상기 패드 부분(132)의 상면은 평면이 아닐 수 있다. 즉, 상기 제1 비아 홀(VH2)의 도금 공정과 함께 상기 제2 비아 홀(VH1)의 도금 공정이 진행된다. 그리고, 상기 제2 비아 홀(VH1)의 도금 공정은 상기 제1 비아 홀(VH2) 내에 제1 비아(170)의 제1 비아 파트(150)를 형성하기 위한 조건으로 진행될 수 있다. 따라서, 이때 형성된 상기 제2 비아(130a)의 패드 부분(132)은 제1 마스크(M1) 위로 돌출되면서 상면이 굴곡을 가질 수 있다.

상기와 같은 1차 도금 공정에서, 상기 제1 비아 홀(VH2) 내에는 제1 비아(170)의 제1 비아 파트(150)가 형성될 수 있다.

상기 제1 비아 파트(150)는 상기 제1 비아 홀(VH2) 내에 배치되는 제1 부분(151)과, 상기 제1 부분(151) 상에 배치되어 상기 절연층(110)의 상면 위로 돌출되는 제2 부분(152)을 포함할 수 있다. 그리고, 상기 제2 부분(152)의 상면은 상기 제2 비아(130a)의 패드 부분(132)과 같이 굴곡을 가질 수 있다.

상기 제1 비아 파트(150)는 제1 비아 홀의 제1 영역에 형성될 수 있다. 상기 제1 영역은 중앙 영역을 제외한 외곽 영역일 수 있다. 바람직하게, 상기 제1 영역은 제1 비아 홀의 하부 영역 및 상부 영역의 외곽 영역일 수 있다.

즉, 제1 실시 예에서, 복수의 절연층을 공통으로 관통하며 형성되는 제1 비아 홀 내부의 일부는 제1 도금 공정에 의해 제1 비아 파트(150)에 의해 채워질 수 있다.

또한, 상기 형성된 제1 비아 파트(150)의 제1 부분(151)은 제1 비아 홀 내에 위치하는 연결부라고도 할 수 있다. 예를 들어, 제1 비아 파트(150)의 상기 제1 부분(151)은 상기 제1 비아(170)의 연결부의 일부를 형성할 수 있다.

제1 비아 파트(150)의 제2 부분(152)은 제1 비아(170)의 연결부를 중심으로 상기 제1 패드(140)의 반대면에 위치하여, 상기 연결부와 연결되는 비아 패드라고 할 수 있다. 예를 들어, 상기 제1 비아 파트(150)의 상기 제2 부분(152)은 상기 제1 비아(170)의 패드의 일부를 형성할 수 있다.

다음으로, 도 13에 도시된 바와 같이 1차 그라인딩 공정을 진행할 수 있다.

1차 그라인딩 공정은 상기 1차 도금 공정을 통해 형성된 제1 비아(170)의 제1 비아 파트(150)의 제2 부분(152)의 상면을 평탄화하는 공정일 수 있다. 또한, 1차 그라인딩 공정은 상기 1차 도금 공정을 통해 진행된 제2 비아(130a)의 패드 부분(132)의 상면을 평탄화하는 공정일 수 있다.

다음으로, 도 14에 도시된 바와 같이, 상기 제1 마스크(M1) 위에 제2 마스크(M2)를 형성하는 공정을 진행할 수 있다.

상기 제2 마스크(M2)는 제3 개구부(OR3)를 포함할 수 있다. 바람직하게, 삭이 제2 마스크(M2)는 상기 제1 마스크(M1)의 상면, 제2 비아(130a)의 패드 부분(132)을 덮으며 배치되고, 그에 따라 상기 제1 비아 홀(VH2)을 노출하는 제3 개구부(OR3)를 가질 수 있다.

상기 제3 개구부(OR3)는 상기 제1 개구부(OR2)보다 작은 사이즈를 가질 수 있다. 이에 따라 상기 제2 마스크(M2)는 상기 1차 도금 공정에서 형성된 제1 비아 파트(150)의 제2 부분(152)의 상면의 일부를 덮으며 배치될 수 있다. 이는, 상기 제3 개구부(OR3)의 크기가 상기 제1 마스크(M1)의 제1 개구부(OR2)의 크기와 동일할 경우, 이후의 2차 도금 공정에서 상기 제1 비아 홀(VH2)의 내부에 도금이 진행됨과 함께 상기 제1 비아 파트(150)의 상기 제2 부분(152) 위에 도금이 진행되고, 이에 따라 상기 제1 비아 홀(VH2)의 내부의 전체를 채우는데 많은 시간이 소요될 뿐 아니라, 추후 그라인딩 공정에서 많은 시간이 소요되기 때문이다.

다음으로, 도 15에 도시된 바와 같이 상기 제2 마스크(M2)의 제3 개구부(OR3)를 통해 노출된 제1 비아 홀(VH2) 내에 2차 도금 공정을 진행하여 제1 비아(170)의 제2 비아 파트(160)를 형성하는 공정을 진행할 수 있다.

상기 제2 비아 파트(160)는 상기 제1 비아 홀의 제2 영역에 배치되는 제1 부분(161)을 포함한다. 상기 제1 부분(161)은 제1 비아 홀 내에 위치하는 연결부라고도 할 수 있다. 예를 들어, 제2 비아 파트(160)의 상기 제1 부분(161)은 상기 제1 비아(170)의 연결부의 일부를 형성할 수 있다.

이때, 2차 도금 공정을 통해 진행된 상기 제2 비아 파트(160)의 제2 부분(162)은 상기 제1 부분(161) 위에 위치할 수 있다. 즉, 상기 제2 비아 파트(160)의 제2 부분(162)은 제1 부분(161)과 일체로 형성된다. 즉, 상기 제2 비아 파트(160)의 제2 부분(162)은 상기 제1 부분(161)으로부터 연장되어 상기 절연층(110)의 상면 위로 돌출될 수 있다.

이때, 상기 제2 비아 파트(160)의 제2 부분(162)의 상면은 굴곡을 가질 수 있으며, 특정 영역에 딤플 현상이 발생할 수 있다.

다음으로, 도 16에 도시된 바와 같이, 상기 제2 마스크(M2)를 제거하고, 그에 따라 상기 제2 비아 파트(160)의 제2 부분(162)의 상면을 평탄화하는 2차 그라인딩 공정을 진행할 수 있다.

2차 그라인딩 공정에 의해, 상기 제2 비아 파트(160)의 제2 부분(162)의 상면은 평탄화될 수 있고, 이에 따라 제2 비아(130a)의 패드 부분(132)의 상면과 동일 평면 상에 위치할 수 있다.

다음으로, 도 17에 도시된 바와 같이 상기 제1 비아 파트(150)의 제2 부분(152)의 상면, 상기 제2 비아 파트(160)의 제2 부분(162)의 상면 및 제2 비아(130a)의 패드 부분(132)의 상면을 연마하는 3차 그라운딩 공정을 진행할 수 있다.

즉, 이전 공정에서 형성된 상기 제1 비아 파트(150)의 제2 부분(152), 상기 제2 비아 파트(160)의 제2 부분(162) 및 제2 비아(130a)의 패드 부분(132)은 실제 설계치의 두께보다 더 큰 두께를 가지고 있다. 이는, 상기 2차 도금 공정에서 발생할 수 있는 도금 편차를 개선하기 위함이며, 나아가 상기 2차 도금 공정에서 발생할 수 있는 딤플 영역이 제1 비아의 유효부가 아닌 비유효부가 위치하도록 하기 위함이다. 상기 제1 비아의 비유효부는 상기 2차 및 3차 그라인딩 공정에서 제거되는 부분을 의미할 수 있다.

그리고, 상기 3차 그라인딩 공정을 진행하여, 상기 제1 비아 파트(150)의 제2 부분(152), 상기 제2 비아 파트(160)의 제2 부분(162) 및 제2 비아(130a)의 패드 부분(132)의 각 두께를 상기 제1 패드(140)의 두께 또는 제2 패드(120)의 두께와 동일한 수준으로 맞출 수 있다.

다음으로, 도 18에 도시된 바와 같이 상기 제1 마스크(M1)를 제거하는 공정을 진행하여, 서로 다른 구조적 형상을 가지는 제1 비아 및 제2 비아를 포함하는 회로기판을 형성할 수 있다.

도 19는 제2 실시 예에 따른 회로기판을 나타낸 도면이고, 도 20a는 도 19에 도시된 제1 비아의 각 파트의 계면을 설명하기 위한 도면이며, 도 20b는 도 19에 도시된 제1 비아의 평면도이다.

도 19, 도 20a 및 도 20b를 참조하면, 제2 실시 예에 따른 회로기판은 도 5에 도시된 제1 실시 예에 따른 회로기판과 제1 비아의 제2 비아 파트를 제외한 부분은 실질적으로 동일한 구조를 가지고 있다. 따라서, 이하에서는 제2 실시 예에 따른 회로기판에서, 제1 비아의 제2 비아 파트의 구조적 특징을 중심으로 설명하기로 한다.

제2 실시 예에 따른 회로기판은 절연층(210), 상기 절연층(210)의 표면에 배치된 제1 패드(240) 및 제2 패드(220), 그리고 상기 절연층(210)을 관통하며 배치되는 제1 비아(270) 및 제2 비아(230)를 포함할 수 있다.

여기에서, 절연층, 제1 패드, 제2 패드 및 제1 비아는 도 5를 참조하여 설명한 제1 실시 예에 따른 회로기판에서의 절연층, 제1 패드, 제2 패드, 및 제1 비아아 동일한 구조를 가지고 있으며, 이에 따라 이에 대한 설명은 생략하기로 한다.

제1 비아(270)는 복수의 절연층을 공통으로 관통하는 제1 비아 홀의 일부를 채우는 제1 비아 파트(250) 및 상기 제1 비아 홀의 나머지 일부를 채우며 배치되는 제2 비아 파트(260)를 포함할 수 있다.

제1 비아 파트(250)는 제1 비아 홀의 제1 영역에 형성될 수 있다. 그리고, 제2 비아 파트(260)는 제1 비아 홀의 상기 제1 영역을 제외한 제2 영역에 형성될 수 있다. 상기 제2 영역은 제1 비아 홀의 하부 영역을 제외한 상부 영역의 중앙 영역일 수 있다. 그리고, 상기 제1 영역은 상기 제2 영역을 제외한 나머지 영역일 수 있다. 바람직하게, 상기 제1 영역은 제1 비아 홀의 하부 영역 및 상부 영역의 외곽 영역일 수 있다.

즉, 제2 실시 예에서, 복수의 절연층을 공통으로 관통하며 형성되는 제1 비아 홀 내부의 일부는 제1 비아 파트(250)에 의해 채워지고, 이의 나머지 일부는 제2 비아 파트(260)에 의해 채워질 수 있다.

제1 비아 파트(250) 및 제2 비아 파트(260) 각각은 상기 제1 비아 홀 내에 배치되는 부분과, 상기 제1 비아 홀 내에 배치되는 부분 위에 배치되고 절연층(210)의 표면 위로 돌출되는 부분을 포함할 수 있다.

즉, 제1 비아 파트(250)는 상기 제1 비아 홀의 제1 영역에 배치되는 제1 부분(251)을 포함한다. 상기 제1 부분(251)은 제1 비아 홀 내에 위치하는 연결부라고도 할 수 있다. 예를 들어, 제1 비아 파트(250)의 상기 제1 부분(251)은 상기 제1 비아(270)의 연결부의 일부를 형성할 수 있다.

제1 비아 파트(250)는 상기 제1 부분(251) 위에 배치되고, 상기 절연층(210)의 상면 위로 돌출되는 제2 부분(252)을 포함할 수 있다. 상기 제2 부분(252)은 제1 비아(270)의 연결부를 중심으로 상기 제1 패드(240)의 반대면에 위치하여, 상기 연결부와 연결되는 비아 패드라고 할 수 있다. 예를 들어, 상기 제1 비아 파트(250)의 상기 제2 부분(252)은 상기 제1 비아(270)의 패드의 일부를 형성할 수 있다.

상기 제1 비아 파트(250)의 상기 제1 부분(251)은 상기 제1 비아 홀의 전체 영역이 아닌 일부 영역에 대응하는 제1 영역만을 채우며 형성될 수 있다.

여기에서, 제1 비아 파트(250)는 제1 실시 예에서 설명한 제1 비아 파트(150)와 실질적으로 동일한 구조를 가지고 있으며, 이에 따라 이에 대한 상세한 설명은 생략하기로 한다.

상기 제1 비아(270)의 제2 비아 파트(160)는 상기 제1 비아 홀의 제2 영역에 배치된다.

이때, 제1 실시 예에서는 상기 제1 비아 홀의 제2 영역을 한 번의 도금 공정을 진행하여 형성하였다. 이에 따라, 제1 실시 예에서의 제2 비아 파트(160)는 단일 개의 파트로 구성되었다.

이와 다르게, 제2 실시 예에서는 상기 제2 비아 파트(260)를 형성할 때, 한 번의 도금 공정이 아닌 적어도 두 번의 도금 공정을 진행하여 형성한다.

이에 따라, 상기 제2 비아 파트(260)는 외면이 상기 제1 비아 파트(250)와 접촉하며, 상기 제1 비아 홀의 제2 영역의 일부를 채우는 제1 서브 제2 비아 파트(260a)를 포함한다. 또한, 제2 비아 파트(260)는 외면이 상기 제1 서브 제2 비아 파트(260a)의 내면과 접촉하는 제2 서브 제2 비아 파트(260b)를 포함한다.

즉, 제2 실시 예에서는 상기 제1 비아 홀의 제1 영역을 복수 회 도금을 진행하여 형성하고, 이에 따라 상기 제2 비아 파트(260)는 계면이 서로 구분되는 제1 서브 제2 비아 파트(260a) 및 제2 서브 제2 비아 파트(260b)를 포함할 수 있다.

이에 따라, 상기 제1 서브 제2 비아 파트(260a)는 제1 비아 홀 내에 배치되는 제1 부분(261a) 및 상기 제1 부분(261a) 상에 배치되고 절연층의 상면 위로 돌출되는 제2 부분(262a)을 포함할 수 있다.

또한, 상기 제2 서브 제2 비아 파트(260b)도 상기 제1 비아 홀 내에 배치되는 제1 부분(261b) 및 상기 제1 부분(261b) 상에 배치되고 절연층의 상면 위로 돌출되는 제2 부분(262b)을 포함할 수 있다.

이에 따라, 제1 실시 예에서 제1 비아를 구성하는 비아 파트의 계면은 제1 비아 파트와 제2 비아 파트 사이의 하나의 계면만을 포함하였다.

이와 다르게, 제2 실시 예에서의 제1 비아를 구성하는 비아 파트의 계면은 제1 비아 파트와 제1 서브 제2 비아 파트(260a) 사이의 제1 계면(BS1) 및, 상기 제1 서브 제2 비아 파트(260a)와 제2 서브 제2 비아 파트(260b) 사이의 제2 계면(BS2)을 포함할 수 있다.

여기에서, 상기 제1 비아의 제2 비아 파트(260)를 복수 회 나누어 도금 공정을 진행하는 이유는, 도금 공정에 의해 발생하는 도금 편차를 최소화하기 위함이다. 더 나아가 상기 제2 비아 파트(260)를 한번의 공정으로 형성하기 위해서는 도금 조건에서의 전류 조건이 일반적인 도금 장비의 제한 전류보다 클 수 있으며, 이에 따라 제한 전류보다 낮은 전류 조건으로 복수 회 나누어 상기 제2 비아 파트(260)를 형성하도록 한다.

이에 따라, 상기 제1 서브 제2 비아 파트(260a)의 외면은 상기 제1 실시 예에서의 제2 비아 파트(160)의 외면에 대응하는 특징을 가진다.

또한, 상기 제1 서브 제2 비아 파트(260a)의 내면의 일부는 상기 절연층(210)의 상면보다 낮게 위치할 수 있다. 여기에서, 절연층(210)은 제1 비아 홀이 형성되는 복수의 절연층 중 최상부에 위치한 절연층을 의미할 수 있다. 예를 들어, 상기 제1 서브 제2 비아 파트(260a)의 내면의 중심점은 상기 절연층(210)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제1 서브 제2 비아 파트(260a)의 제1 부분(261a)의 내면은 외곽에서 중심으로 갈수록 점점 낮아질 수 있다. 따라서, 제1 서브 제2 비아 파트(260a)의 제1 부분(261a)의 내면 중 중심점이 가장 낮게 위치할 수 있고, 외곽의 에지점이 가장 높게 위치할 수 있다. 이에 따라, 상기 1 서브 제2 비아 파트(260a)의 외면은 볼록부를 형성할 수 있고, 이의 내면은 오목부를 형성할 수 있다.

이에 따라, 도 20b에서와 같이 상기 제1 서브 제2 비아 파트(260a)의 제2 부분(261b)는 제2 서브 제2 비아 파트(260b)의 제2 부분(262b)의 주위를 둘러싸며 배치될 수 있다. 또한, 제1 비아 파트(250)의 제2 부분(252)은 상기 제1 서브 제2 비아 파트(260a)의 제2 부분(261b)의 주위를 둘러싸며 배치될 수 있다.

도 21을 참조하면, 우선적으로 도 9 내지 도 14에 도시된 공정을 진행할 수 있다.

이후, 제1 실시 예에서는 한번에 상기 제1 비아 홀의 나머지 부분을 모두 채우는 2차 도금 공정을 진행하였으나, 제2 실시 예에서는 상기 제1 비아 홀의 나머지 부분의 일부만을 채우는 제1 서브 2차 도금 공정을 우선 진행하여 상기 제1 서브 제2 비아 파트(260a)를 형성할 수 있다.

다음으로, 도 22를 참조하면, 상기 제1 서브 제2 비아 파트(260a) 상에 상기 제1 비아 홀의 나머지 부분을 모두 채우는 제2 서브 2차 도금 공정을 진행하여 제2 서브 제2 비아 파트(260b)를 형성할 수 있다.

다음으로, 제2 마스크(M2)를 제거하면서, 상기 제1 서브 제2 비아 파트(260a) 및 제2 서브 제2 비아 파트(260b)의 각각의 제2 부분의 상면을 평탄화 하는 공정을 진행할 수 있다.

그리고, 이후에는 도 24에 도시된 바와 같이 제1 비아, 제2 비아이 패드 부분(제1 비아 파트의 제2 부분, 제1 서브 제2 비아 파트의 제2 부분 및 제2 서브 제2 비아 파트의 제2 부분)을 그라인딩하여 실제 설계치에 대응하는 두께의 패드를 가진 제1 비아 및 제2 비아를 형성할 수 있다.

Claims

제1 비아 홀을 포함하는 절연층;

상기 절연층의 상기 제1 비아 홀 내에 배치되는 제1 비아를 포함하고,

상기 제1 비아는,

상기 제1 비아 홀의 제1 영역 내에 배치된 제1 비아 파트; 및

상기 제1 비아 홀의 상기 제1 영역 이외의 제2 영역 내에 배치된 제2 비아 파트를 포함하고,

상기 제2 영역은 상기 제1 비아 홀의 중앙 영역이고, 상기 제1 영역은 상기 제2 영역을 주위의 외곽 영역이며,

상기 제1 비아 파트 및 제2 비아 파트는

서로 접촉하는 제1 표면 및 상기 절연층 위로 노출되는 상기 제1 표면 이외의 제2 표면을 포함하고,

상기 제1 표면은 제1 표면 거칠기를 가지고,

상기 제2 표면은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가지며,

상기 제1 표면 거칠기는 상기 제2 표면 거칠기보다 작은

회로기판.
제1항에 있어서,

상기 제1 비아 파트 및 상기 제2 비아 파트 각각은,

상기 제1 비아 홀 내에 배치되는 제1 부분과, 상기 절연층의 상면 위로 돌출되는 상기 제1 부분 위의 제2 부분을 포함하고,

상기 제1 표면은,

상기 제1 비아 파트의 제1 부분과 상기 제2 비아 파트의 제1 부분 사이의 계면을 포함하고,

상기 제2 표면은,

상기 제1 비아 파트의 제2 부분의 상면 및 상기 제2 비아 파트의 제2 부분의 상면을 포함하는

회로기판.
제2항에 있어서,

상기 제1 표면의 높이는,

에지에서 중심으로 갈수록 낮아지는

회로기판.
제2항에 있어서,

상기 제1 비아 파트의 제2 부분의 상면으로부터 상기 제1 비아 파트의 제1 부분의 상면의 최하점까지는,

상기 제1 비아의 두께의 30% 내지 70%에 대응하는 거리를 가지는

회로기판.
제2항에 있어서,

상기 제2 비아 파트의 제2 부분의 상면으로부터 상기 제2 비아 파트의 제1 부분의 하면의 최하점까지는,

상기 제1 비아의 두께의 30% 내지 70%에 대응하는 거리를 가지는

회로기판.
제1항에 있어서,

상기 제1 비아 파트의 상면은,

상기 제2 비아 파트의 상면과 동일 평면 상에 위치하는

회로기판.
제2항에 있어서,

상기 절연층의 하면에 배치되고, 상기 제1 비아 홀을 통해 노출된 제1 패드를 포함하고,

상기 제1 비아 파트의 제1 부분은,

상기 제1 비아 홀을 통해 노출된 상기 제1 패드 위에 배치되고,

상기 제2 비아 파트의 제1 부분은,

상기 제1 비아 파트의 제1 부분 위에 배치되는

회로기판.
제1항에 있어서,

상기 절연층은 제1 절연층 및 상기 제1 절연층 위에 제2 절연층을 포함하고,

상기 제1 비아 홀은,

상기 제1 절연층 및 상기 제2 절연층을 공통으로 관통하여 형성되는

회로기판.
제8항에 있어서,

상기 제1 절연층 또는 제2 절연층을 관통하며 형성된 제2 비아 홀 내에 배치된 제2 비아를 포함하고,

상기 제2 비아의 사이즈는, 상기 제1 비아의 사이즈보다 작으며,

상기 제2 비아 홀 내에는 단일 파트의 상기 제2 비아가 배치되는

회로기판.
제1항에 있어서,

상기 제2 비아 파트는,

상기 제1 비아 파트와 접촉하고, 상기 제1 비아 홀의 제2 영역의 일부를 채우는 제1 서브 제2 비아 파트와,

상기 제1 서브 제2 비아 파트와 접촉하고, 상기 제1 비아 홀의 제2 영역의 나머지 일부를 채우는 제2 서브 제2 비아 파트를 포함하는

회로기판.