WO2021242012A1 - 패키지기판 - Google Patents

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WO2021242012A1
WO2021242012A1 PCT/KR2021/006562 KR2021006562W WO2021242012A1 WO 2021242012 A1 WO2021242012 A1 WO 2021242012A1 KR 2021006562 W KR2021006562 W KR 2021006562W WO 2021242012 A1 WO2021242012 A1 WO 2021242012A1
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WO
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circuit pattern
insulating layer
disposed
connection part
layer
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PCT/KR2021/006562
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남일식
이동근
조혜진
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엘지이노텍 주식회사
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Priority to US17/927,797 priority patent/US20230217593A1/en
Priority to EP21812665.4A priority patent/EP4161222A1/en
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    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components

Definitions

  • the embodiment relates to a package substrate.
  • the line width of circuits is getting smaller.
  • the circuit line width of a package substrate or circuit board on which the semiconductor chip is mounted is reduced to several micrometers or less.
  • 'ETS' Embedded Trace Substrate
  • the ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency bands
  • 5G communication systems integrate technologies such as beamforming, massive MIMO, and array antennas. are being developed Considering that these frequency bands can consist of hundreds of active antennas of wavelengths, the antenna system becomes relatively large.
  • antennas and AP modules are patterned or mounted on a circuit board, low loss of the circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
  • a package substrate having a new structure and a manufacturing method thereof are provided.
  • the embodiment provides a package substrate and a method for manufacturing the same, which is easy to respond to a fine pitch.
  • the embodiment provides a package substrate capable of minimizing the occurrence of warpage by maintaining the balance of both sides of the circuit board and a method of manufacturing the same.
  • the embodiment provides a package substrate capable of improving the reliability of the connection part and a method of manufacturing the same.
  • a circuit board including a post bump directly connected to a device buried in an insulating layer and a package board including the same are provided.
  • the embodiment provides a circuit board that is easy to respond to a fine pitch and a package board including the same.
  • the embodiment provides a circuit board capable of minimizing the occurrence of warpage by maintaining the balance of upper and lower portions, and a package substrate including the same.
  • a package substrate includes an insulating layer; a first outer circuit pattern disposed on the insulating layer; a second outer circuit pattern disposed on a lower surface of the insulating layer; a first connection part disposed on an upper surface of the 1-1 circuit pattern of the first outer circuit pattern; a first connection part disposed on the first connection part; a first element disposed on the first connection part through the first connection part; a second connection part disposed on a lower surface of the 2-1 circuit pattern of the second outer circuit pattern; a second element attached to the 2-1 circuit pattern through the second connection part; and a second connection part disposed on a lower surface of a 2-2 circuit pattern of the second outer circuit pattern, wherein the first connection part has a first width and a first interval, and the second connection part includes the second connection part It has a second width greater than one width and a second gap greater than the first gap.
  • a seed metal layer disposed between the 1-1 circuit pattern and the first connection part, wherein the seed metal layer includes a first portion disposed between the 1-1 circuit pattern and the first connection part; and a second portion disposed between the first-second circuit pattern and the first solder resist.
  • the seed metal layer is a seed layer of the 1-1 circuit pattern, the 1-2 circuit pattern, and the first connection part.
  • the first molding layer is disposed on the insulating layer, for molding the first device; and a second molding layer disposed under the insulating layer, for molding the second device, and including an opening exposing a lower surface of the second connection part.
  • connection portion a first post bump; and a second post bump spaced apart from the first post bump and having a width different from that of the first post bump.
  • the upper surface of the first outer circuit pattern is located on the same plane as the upper surface of the insulating layer or is located lower than the upper surface of the insulating layer, and the side surface of the first outer circuit pattern is covered with the insulating layer all.
  • the first molding layer includes an open area, and the open area exposes the first device.
  • the first outer circuit pattern protrudes above the upper surface of the insulating layer and is exposed through the open area of the first molding layer, and the bottom surface of the first open area of the first molding layer has the 1 It is located higher than the lower surface of the outer circuit pattern.
  • the first open region of the first molding layer includes a first portion adjacent to the first outer circuit pattern and a second portion other than the first portion, and the height of the first portion is determined by the 2 different from the height of the part.
  • the first connection part is formed on the first circuit pattern of the circuit board, not on the UBM (Under Bump Metal) of the first device.
  • the first connection part may be formed by electroplating the seed metal layer formed for the electroplating of the first circuit pattern as the seed layer.
  • bonding strength between the seed metal layer, the first circuit pattern, and the first connection part may be improved.
  • since the first connection part is formed on the first circuit pattern there is an effect that it is not necessary to manage the embedding depth of the first circuit pattern having an ETS (Embedded Trace Substrate) structure.
  • ETS embedded Trace Substrate
  • the embodiment since it is not necessary to manage the embedding depth of the first circuit pattern, it is possible to reduce the interval between the first connection parts or the interval between the first circuit patterns, and thus it is possible to cope with the fine pitch. In addition, in the embodiment, it can be used for a fine bump product according to a decrease in the size width or interval of the first connection part, and thus design freedom can be secured by securing space.
  • the first connection part is disposed on the upper side of the insulating layer and the second connection part is disposed on the bottom side of the insulating layer, so that the upper and lower parts of the package substrate can be equally balanced, and thus the package substrate is bent characteristics can be improved.
  • the device or the main board is attached by the first connection part and the second connection part, and thus, the product volume can be reduced because it is not necessary to secure the collapse height of the solder ball compared to the solder ball bonding method.
  • the attachment of the device or the main board is performed using the first and second connectors having higher thermal conductivity than the solder balls. Accordingly, in the embodiment, it is possible to increase the heat transfer characteristics generated by the device or the main board, thereby improving the heat dissipation characteristics.
  • the embodiment by forming the first post bump constituting the second connection part on the circuit board, and attaching the main board using the post bump to manufacture the package board, it is possible to cope with the fine pitch, and accordingly, the manufacturer can maximize productivity.
  • the balance of the upper and lower portions of the printed circuit board can be maintained compared to the conventional single-sided molding structure, and the circuit according to this It is possible to minimize the occurrence of warpage of the substrate.
  • the lower surface of the molding part to which the main board is attached is placed on the same plane as the lower surface of the element mounted on the lower part of the circuit board, thereby improving the reliability of the connection between the main board and the circuit board.
  • the device embedded in the circuit board and the main board are connected by using the second post bump constituting the second connection part. Accordingly, in the embodiment, a plurality of second post bumps corresponding to the pitch of the terminals of the buried device is used, thereby corresponding to the fine pitch.
  • the device and the main board are connected through the second post bump, and thus heat dissipation characteristics may be improved.
  • the signal transmission distance between the buried device and the main board can be reduced, thereby improving the noise characteristics, The transmission speed can be improved.
  • the height of the first post bump can be adjusted as much as the height of the device, and thus the design of the package design is easy.
  • the post bumps can be formed using the seed layer of the pad without separately forming a seed layer for electroplating the first and second post bumps constituting the second connection part. Accordingly, it is not necessary to form a separate seed layer for forming the post bumps, thereby simplifying the manufacturing process, solving cracks between the seed layers of the post bumps, and thus product reliability and durability can improve
  • 1 is a view showing a package substrate of a comparative example.
  • FIG. 2 is a view showing a package substrate of a first type according to the first embodiment.
  • FIG 3 is a view showing a package substrate of a second type according to the first embodiment.
  • FIG. 4 is a view showing a package substrate of a third type according to the first embodiment.
  • 5 to 15 are views showing the manufacturing method of the manufacturing substrate shown in FIG. 4 in order of process.
  • 16 is a view showing a printed circuit board according to a second embodiment.
  • FIG. 17 is a view showing an open area of the first molding layer of FIG. 16 according to the first embodiment.
  • FIG. 18 is a view showing an open area of the first molding layer of FIG. 16 according to the second embodiment.
  • 19 to 29 are views showing the manufacturing method of the printed circuit board shown in FIG. 1 in order of process.
  • FIG. 30 is a view showing a package substrate according to the second embodiment.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or one or more) of A and (and) B, C", it is combined with A, B, C It can contain one or more of all possible combinations.
  • terms such as first, second, A, B, (a), (b), etc. may be used.
  • top (above) or under (below) is one as well as when two components are in direct contact with each other. Also includes a case in which another component as described above is formed or disposed between two components.
  • upper (upper) or lower (lower) when expressed as "upper (upper) or lower (lower)", the meaning of not only an upper direction but also a lower direction based on one component may be included.
  • 1 is a view showing a package substrate of a comparative example.
  • the package substrate of the comparative example includes an insulating layer 10 , a first circuit pattern 20 , a second circuit pattern 25 , a via 30 , a first solder resist 40 , and a second solder resist. 45 , a first connection part 50 , a second connection part 55 , an element 60 , an under bump metal (UBM) 65 , and a connection part 70 .
  • UBM under bump metal
  • the package substrate of the comparative example includes a circuit board manufactured by the ETS method.
  • the package substrate includes an insulating layer 10 and circuit patterns respectively disposed on both surfaces of the insulating layer 10 .
  • the circuit pattern includes a first circuit pattern 20 disposed on one surface of the insulating layer 10 and a second circuit pattern 25 disposed on the other surface of the insulating layer 10 .
  • one of the first circuit pattern 20 and the second circuit pattern 25 has a structure buried in the insulating layer 10 .
  • a via 30 electrically connecting the first circuit pattern 20 and the second circuit pattern 25 is formed in the insulating layer 10 .
  • a first solder resist 40 and a second solder resist for protecting the surface of the insulating layer 10 and the first circuit pattern 20 or the second circuit pattern 25 are formed on the upper and lower surfaces of the insulating layer 10 . (45) is arranged.
  • first solder resist 40 includes an opening (not shown) exposing the upper surface of the first circuit pattern 20
  • second solder resist 45 covers the lower surface of the second circuit pattern 25 . It includes an opening (not shown) to expose.
  • the package substrate of the comparative example includes the device 60 mounted on the first circuit pattern 20 .
  • an under bump metal (UBM) 65 is formed on the lower surface of the element 60 .
  • a connection part 70 is formed under the UBM (Under Bump Metal, 65).
  • the connection part 70 is generally referred to as a copper pillar.
  • a first connection part is formed between the first circuit pattern 20 and the connection part 70 in a state in which the connection part 70 is formed in the device 60 . by forming (50).
  • connection part 70 is formed on the UBM (Under Bump Metal, 65) of the device 60, not the circuit board, and the connection part of the device 60 through the device attachment process. 70 and the first circuit pattern 20 of the circuit board are interconnected by soldering.
  • connection part included in the package substrate of this comparative example can reduce the thickness of the package, but there are many restrictions on the device mounting space during design design, and the problem of weak bending characteristics is avoided.
  • the connection part 70 is formed in the device 60 .
  • the connection portion 70 as described above is formed only on one side of the package substrate, and the connection portion corresponding thereto is not formed on the other side. That is, the package substrate of the comparative example as described above has an asymmetric structure in which the connection part is disposed on only one side around the insulating layer 10 , which has a weak bending characteristic due to a balance problem between the upper and lower portions of the package substrate.
  • the package substrate of the comparative example has a smaller contact area depending on the degree of embedding of the first circuit pattern 20 during soldering with the device, and thus there is a problem in connection reliability with the first connection part 50 . can occur
  • FIG. 2 is a view showing a package substrate of a first type according to an embodiment.
  • the package substrate 100 of the first form includes an insulating layer 110 , a first circuit pattern 120 , a second circuit pattern 125 , a via 130 , a seed metal layer 140 , and a second It includes a first solder resist 160 , a second solder resist 165 , a first connection part 170 , a second connection part 175 , a first connection part 180 , and a second connection part 185 .
  • the package substrate 100 of the first type includes a first device 200 and a second device 300 having an under bump metal (UBM) 210 formed thereon.
  • UBM under bump metal
  • the package substrate according to the embodiment may have a multilayer structure based on the insulating layer of the circuit board. That is, although the circuit board in FIG. 2 is illustrated as including a single insulating layer, the present invention is not limited thereto.
  • the package substrate in the embodiment may include a circuit board having a stacked structure of a plurality of insulating layers.
  • the insulating layer 110 in the package substrate 100 may have a multilayer structure.
  • the first circuit pattern 120 may be disposed on an upper surface of the uppermost insulating layer among the multi-layered insulating layers, and the second circuit pattern 125 may have a multi-layered structure.
  • the first circuit pattern 120 may be referred to as a first outer circuit pattern disposed on the uppermost side or the first outermost side of the circuit board.
  • the second circuit pattern 125 may be referred to as a second outer circuit pattern disposed on the lowermost side or the second outermost side of the circuit board.
  • the insulating layer 110 is formed in one layer.
  • a circuit pattern may be disposed on the surface of the insulating layer 110 .
  • the first circuit pattern 120 may be formed on the upper surface of the insulating layer 110 .
  • a second circuit pattern 125 may be formed on the lower surface of the insulating layer 110 .
  • the first circuit pattern 120 may be formed by being buried in the insulating layer 110 .
  • the first circuit pattern 120 may have an Embedded Trace Substrate (ETS) structure.
  • ETS Embedded Trace Substrate
  • a side surface of the first circuit pattern 120 may be surrounded by the insulating layer 110 .
  • the top surface of the first circuit pattern 120 may be disposed on the same plane as the top surface of the insulating layer 110 or may be disposed lower than the top surface of the insulating layer 110 .
  • a lower surface of the first circuit pattern 120 may be positioned lower than an upper surface of the insulating layer 110 .
  • the second circuit pattern 125 may be disposed to protrude under the lower surface of the insulating layer 110 . That is, the upper surface of the second circuit pattern 125 may directly contact the lower surface of the insulating layer 110 .
  • the embodiment is not limited thereto, and a seed metal layer (not shown) of the second circuit pattern 125 may be disposed between the upper surface of the second circuit pattern 125 and the lower surface of the insulating layer 110 . There will be.
  • the package substrate in the embodiment is manufactured by the ETS method. Accordingly, the first circuit pattern 120 may have a structure buried in the insulating layer 110 , and the second circuit pattern 125 may be formed by the insulating layer. It may have a structure protruding above the surface of 110 .
  • the first circuit pattern 120 and the second circuit pattern 125 are wires that transmit electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the first circuit pattern 120 and the second circuit pattern 125 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu) and It may be formed of at least one metal material selected from zinc (Zn).
  • the first circuit pattern 120 and the second circuit pattern 125 have excellent bonding strength of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper ( Cu) and zinc (Zn) may be formed of a paste or solder paste including at least one metal material selected from the group consisting of.
  • the first circuit pattern 120 and the second circuit pattern 125 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • each of the first circuit pattern 120 and the second circuit pattern 125 is configured in plurality.
  • the first circuit pattern 120 may be referred to as a 1-1 circuit pattern connected to the first connection unit 170 .
  • the first circuit pattern 120 may include a 1-2 circuit pattern covered by the first solder resist 160 .
  • the second circuit pattern 125 may include a 2-1 circuit pattern in which the second connection part 185 is disposed and the second device 300 is mounted.
  • the second circuit pattern 125 may include a 2-2 circuit pattern in which the second connection part 175 is disposed.
  • a via 130 may be disposed in the insulating layer 110 .
  • the via 130 is disposed in the insulating layer 110 , and accordingly, circuit patterns disposed on different layers may be electrically connected to each other.
  • the via 130 may be disposed in the insulating layer 110 , and an upper surface thereof may be connected to a lower surface of the first circuit pattern 120 , and a lower surface thereof may be connected to an upper surface of the second circuit pattern 125 .
  • the via 130 may be formed by filling an inside of a via hole (not shown) formed in the insulating layer 110 with a metal material.
  • the metal material forming the via 130 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd).
  • the conductive material may be filled using any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing.
  • a seed metal layer 140 is disposed on the upper surface of the insulating layer 110 .
  • the seed metal layer 140 may be a seed layer used to form the first circuit pattern 120 by electroplating.
  • the seed metal layer 140 may be a seed layer used to form the first connection part 170 to be described later by electroplating. That is, the seed metal layer 140 may be a seed layer of the first circuit pattern 120 and a seed layer of the first connection unit 170 .
  • the seed metal layer 140 may be disposed between the first circuit pattern 120 and the first connection part 170 .
  • the first circuit pattern 120 may be formed by performing electroplating using the seed metal layer 140 .
  • the first connection part 170 may be formed by performing electroplating using the seed metal layer 140 , which is the same seed layer as the first circuit pattern 120 .
  • the seed metal layer 140 may be formed by a chemical copper plating process.
  • the seed metal layer 140 may have a thin film shape and be formed on the upper surface of the insulating layer 110 .
  • the embodiment is not limited thereto, and the seed metal layer 140 may be a copper foil layer (not shown) included in a carrier board (not shown) used for manufacturing the circuit board.
  • the seed metal layer 140 includes a first portion disposed between the first circuit pattern 120 and the first connection part 170 .
  • a lower surface and an upper surface of the first portion of the seed metal layer 140 may have the same width.
  • the lower surface of the first portion of the seed metal layer 140 may have the same width as the upper surface of the first circuit pattern 120 .
  • an upper surface of the first portion of the seed metal layer 140 may have the same width as a lower surface of the first connecting portion 170 .
  • the first circuit pattern 120 , the first portion of the seed metal layer 140 , and the first circuit pattern 120 have a columnar shape and are formed to protrude from the inside of the insulating layer 110 to the outside. can be
  • the seed metal layer 140 may include a second portion disposed between the first circuit pattern 120 and the first solder resist 160 .
  • the width of the general seed metal layer has the same width as the width of the circuit pattern. This is because the seed metal layer is formed by electroplating the circuit pattern, and is removed when the electroplating process of the circuit pattern is completed. That is, the circuit pattern is disposed on the seed metal layer, and when the formation of the circuit pattern is completed, the seed metal layer in the region where the circuit pattern is not disposed is removed, so that the circuit pattern and the seed metal layer have the same width.
  • the first connection part 170 is formed using the seed metal layer 140 .
  • the first solder resist 160 and the seed metal layer in the region where the first connection part 170 is not formed are removed.
  • the second portion of the seed metal layer 140 in the embodiment may have a width different from that of the second circuit pattern 125 . That is, the lower surface of the second portion of the seed metal layer 140 is in direct contact with the first circuit pattern 120 .
  • the top surface of the second portion of the seed metal layer 140 is in direct contact with the first solder resist 160 .
  • the second portion of the seed metal layer 140 may have a width greater than the width of the contacting first circuit pattern 120 .
  • the second portion of the seed metal layer 140 may have the same width as the contacting first solder resist 160 , or may have a smaller width than this.
  • the second portion of the seed metal layer 140 may be formed to be larger than the width of the contacting first circuit pattern 120 and smaller than the contacting width of the first solder resist 160 . .
  • the first circuit pattern 120 and the first connection part 170 are formed using the seed metal layer 140 . Accordingly, in the embodiment, the formation of a separate seed layer for forming the first connection part 170 and the removal process thereof are unnecessary, and thus the manufacturing process can be simplified.
  • the bonding strength between the first circuit pattern 120 and the first connection part 170 may be improved. That is, in the embodiment, after the seed metal layer 140 is formed, an electroplating process is performed to form the first circuit pattern 120 . Accordingly, the first connection part 170 is formed using the seed metal layer 140 as it is as a seed layer. In this case, in the comparative example, an additional seed metal layer is formed by performing a chemical copper plating process on the first circuit pattern. In this case, the bonding strength of the seed metal layer formed by the additional process is lower than the bonding strength between the first circuit pattern 120 and the seed metal layer 140 in the embodiment. In the embodiment, the first circuit pattern 120 having a thicker thickness than this is formed after the seed metal layer 140 is formed, whereas in the comparative example, after the circuit pattern is formed, the seed metal layer having a thinner thickness than this is formed. because it is formed.
  • a first connection part 170 is formed on the upper surface of the first part of the seed metal layer 140 .
  • a plurality of first connection parts 170 may be formed on the seed metal layer 140 to be spaced apart from each other at regular intervals.
  • the first connection part 170 may be a copper pillar.
  • the first connection unit 170 may be connected to an under bump metal (UBM) 210 of the first device 200 .
  • UBM under bump metal
  • the first connection part 170 may be formed on the seed metal layer 140 to have a first width and a first interval.
  • the first width may be the same as the width and spacing of the first circuit pattern 120 .
  • the first connection part 170 may have a first width of 10 ⁇ m or less and a first interval of 10 ⁇ m or less, and may be disposed on the top surface of the seed metal layer 140 .
  • the second connection part 175 may be formed under the lower surface of the second circuit pattern 125 .
  • the second connection part 175 may be disposed in an opening (not shown) of the second solder resist 165 formed on the lower surface of the insulating layer 110 .
  • the second connection part 175 may be formed to have a structure protruding below the lower surface of the second solder resist 165 .
  • a plurality of the second connection parts 175 may be formed to be spaced apart from each other at regular intervals.
  • the second connection part 175 may be disposed to have a second width and a second interval.
  • the second width may be greater than the first width of the first connector 170 .
  • the second interval may be greater than the first interval of the first connection unit 170 .
  • a first connection part 180 may be disposed on an upper surface of the first connection part 170 .
  • a second connection part 185 may be disposed on a lower surface of the second circuit pattern 125 .
  • the first connection part 180 and the second connection part 185 may have a circular or elliptical shape, but are not limited thereto.
  • the first connecting portion 180 and the second connecting portion 185 are silver copper (Cu), tin (Sn), aluminum (Al), zinc (Zn), indium (In), lead (Pb), and antimony (Sb). ), bismuth (bi), silver (Ag), and may include at least one of nickel (Ni).
  • the first connection part 180 and the second connection part 185 may be solder bumps.
  • the first connecting portion 180 and the second connecting portion 185 may be solder balls, and thus may be melted at the temperature of the reflow process.
  • a first device 200 may be attached on the first connection unit 180 .
  • the second device 300 may be attached under the second connection part 185 .
  • an under bump metal (UBM) 210 may be formed between the first connection part 180 and the contact surface of the first device 200 . That is, an under bump metal (UBM) 210 is formed on the lower surface of the first element 200 .
  • the first device 200 performs a soldering process in a state in which the positions of the under bump metal (UBM) 210 are aligned on the first connection unit 180 , and is formed on the first connection unit 170 . can be attached.
  • the first connection part is formed on the first circuit pattern of the circuit board, not on the UBM (Under Bump Metal) of the first device.
  • the first connection part may be formed by electroplating the seed metal layer formed for the electroplating of the first circuit pattern as the seed layer.
  • bonding strength between the seed metal layer, the first circuit pattern, and the first connection part may be improved.
  • since the first connection part is formed on the first circuit pattern there is an effect that it is not necessary to manage the embedding depth of the first circuit pattern having an ETS (Embedded Trace Substrate) structure.
  • ETS embedded Trace Substrate
  • the embodiment since it is not necessary to manage the embedding depth of the first circuit pattern, it is possible to reduce the interval between the first connection parts or the interval between the first circuit patterns, and thus it is possible to cope with the fine pitch. In addition, in the embodiment, it can be used for a fine bump product according to a decrease in the size width or interval of the first connection part, and thus design freedom can be secured by securing space.
  • the first connection part is disposed on the upper side of the insulating layer and the second connection part is disposed on the bottom side of the insulating layer, so that the upper and lower parts of the package substrate can be equally balanced, and thus the package substrate is bent characteristics can be improved.
  • the device or the main board is attached by the first connection part and the second connection part, and thus, the product volume can be reduced because it is not necessary to secure the collapse height of the solder ball compared to the solder ball bonding method.
  • the attachment of the device or the main board is performed using the first and second connectors having higher thermal conductivity than the solder balls. Accordingly, in the embodiment, it is possible to increase the heat transfer characteristics generated by the device or the main board, thereby improving the heat dissipation characteristics.
  • FIG 3 is a view showing a package substrate of a second type according to the embodiment.
  • the package substrate may further include a molding layer as compared with FIG. 2 .
  • the package substrate 100B of the second type includes a first molding layer 190 and a second molding layer 195 .
  • the first molding layer 190 may be formed on the upper surface of the insulating layer 110 and the upper surface of the first solder resist 160 .
  • the first molding layer 190 may be disposed to cover the components disposed on the upper side of the insulating layer 110 . That is, the first molding layer 190 includes the seed metal layer 140 disposed on the upper surface of the insulating layer 110 , the first solder resist 160 , the first connection part 170 , the first connection part 180 , and the first It may be formed by embedding the device 200 and an under bump metal (UBM) 210 .
  • UBM under bump metal
  • the first molding layer 190 may be formed by filling the first solder resist 160 .
  • the second molding layer 195 may be disposed to cover the components disposed below the insulating layer 110 . That is, the second molding layer 195 may be formed by filling the second connection part 175 , the second connection part 185 , and the second device 300 disposed under the lower surface of the insulating layer 110 . However, the second molding layer 195 may include an opening (not shown) exposing the lower surface of the second connection part 175 .
  • FIG. 4 is a view showing a package substrate of a third type according to the embodiment.
  • the package substrate may further include a lower substrate as compared with FIG. 3 .
  • the package substrate 100C of the third type may include the third connection part 410 and the lower substrate 400 .
  • the third connection part 410 may be a solder ball.
  • the third connection part 410 may be formed under the lower surface of the second connection part 175 exposed through the opening of the second molding layer 195 .
  • a lower substrate 400 may be attached under the third connection part 410 .
  • the lower substrate 400 may be a main board, but is not limited thereto.
  • the lower substrate 400 may be any one of several substrates constituting an active antenna system in the 5G package substrate, that is, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate.
  • 5 to 15 are views showing the manufacturing method of the manufacturing substrate shown in FIG. 4 in order of process.
  • the embodiment first prepares a carrier board (CB), which is a basic material, for manufacturing a circuit board.
  • the carrier board CB may include a carrier insulating layer CB1 and a carrier metal layer CB2 disposed on one surface of the carrier insulating layer CB1.
  • the carrier metal layer CB2 is disposed only on one surface of the carrier insulating layer CB1 in the drawing, the present invention is not limited thereto. That is, the carrier metal layer may be formed on the upper and lower surfaces of the carrier insulating layer CB1, respectively, and accordingly, in the embodiment, a plurality of circuit boards may be simultaneously manufactured on both sides of the carrier insulating layer CB1.
  • the seed metal layer 140 is formed under the carrier metal layer CB2 .
  • the seed metal layer 140 may be formed by a chemical copper plating process, but is not limited thereto.
  • a first mask M1 is formed on the seed metal layer 140 . And, in the embodiment, by exposing and developing the first mask M1, an open portion (not shown) is formed in the first mask M1.
  • the open part may be formed by exposing a lower surface of the seed metal layer 140 at a position where the first circuit pattern 120 is to be formed.
  • the first mask M1 When the first mask M1 is formed, in an embodiment, electroplating the seed metal layer 140 as a seed layer to form a first circuit pattern 120 filling the open portion of the first mask M1 . do.
  • the first mask M1 is removed, and accordingly, an insulating layer 110 covering the first circuit pattern 120 is formed under the seed metal layer 140 . do.
  • the via 130 is formed in the insulating layer 110 .
  • a second circuit pattern 125 connected to the via 130 is formed on the lower surface of the insulating layer 110 .
  • the second circuit pattern 125 may be disposed to protrude under the lower surface of the insulating layer 110 . That is, the upper surface of the second circuit pattern 125 may directly contact the lower surface of the insulating layer 110 .
  • the embodiment is not limited thereto, and a seed metal layer (not shown) of the second circuit pattern 125 may be disposed between the upper surface of the second circuit pattern 125 and the lower surface of the insulating layer 110 . There will be.
  • the package substrate in the embodiment is manufactured by the ETS method. Accordingly, the first circuit pattern 120 may have a structure buried in the insulating layer 110 , and the second circuit pattern 125 may be formed by the insulating layer. It may have a structure protruding above the surface of 110 .
  • the via 130 may be disposed in the insulating layer 110 , and an upper surface thereof may be connected to a lower surface of the first circuit pattern 120 , and a lower surface thereof may be connected to an upper surface of the second circuit pattern 125 .
  • the via 130 may be formed by filling an inside of a via hole (not shown) formed in the insulating layer 110 with a metal material.
  • a second solder resist 165 is formed under the lower surface of the insulating layer 110 .
  • the second solder resist 165 may have an opening for opening a portion to be exposed among the lower surface of the second circuit pattern 125 .
  • a second mask M2 is formed under the lower surface of the second solder resist 165 .
  • the second mask M2 may include an open part (not shown) exposing the lower surface of the second circuit pattern 125 at the position where the second connection part 175 is to be formed through an exposure and development process. .
  • a process of removing the second mask M2 and a process of removing the carrier board CB may be performed. After the removal process of the carrier board CB is performed, the top surface of the seed metal layer 140 used as the seed layer of the first circuit pattern 120 may be exposed.
  • the first solder resist 160 may include an open portion (not shown) for opening a region to be exposed among the top surface of the seed metal layer 140 .
  • a process of forming a third mask M3 on the first solder resist 160 and the seed metal layer 140 may be performed.
  • the third mask M3 may include an open part (not shown) exposing the top surface of the seed metal layer 140 at the position where the first connection part 170 is to be formed through an exposure and development process. .
  • the first connection portion 170 may be formed by performing electroplating on the upper surface of the seed metal layer 140 exposed through the open portion.
  • the first connection part 170 may be formed by electroplating the seed metal layer 140 as a seed layer.
  • the seed metal layer 140 is also used as a seed layer of the first circuit pattern 120 as described above.
  • the seed metal layer 140 is a seed layer, and the first circuit pattern 120 and The first connecting portion 170 may be formed.
  • the third mask M3 is removed, and accordingly, the seed metal layer 140 in the region where the first solder resist 160 and the first connection part 170 are not formed. ) can be removed.
  • a process of attaching the first device 200 may be performed by disposing the first connection unit 180 on the first connection unit 170 .
  • a process of attaching the second device 300 is performed by disposing the second connection part 185 under the lower surface of the second circuit pattern 125 exposed through the opening of the second solder resist 165 .
  • a process of forming the first molding layer 190 and the second molding layer 195 may be performed.
  • the first molding layer 190 may be formed on the upper surface of the insulating layer 110 and the upper surface of the first solder resist 160 .
  • the first molding layer 190 may be disposed to cover the components disposed on the upper side of the insulating layer 110 . That is, the first molding layer 190 includes the seed metal layer 140 disposed on the upper surface of the insulating layer 110 , the first solder resist 160 , the first connection part 170 , the first connection part 180 , and the first It may be formed by embedding the device 200 and an under bump metal (UBM) 210 . As described above, the first molding layer 190 may be formed by filling the first solder resist 160 .
  • UBM under bump metal
  • the second molding layer 195 may be disposed to cover the components disposed below the insulating layer 110 . That is, the second molding layer 195 may be formed by filling the second connection part 175 , the second connection part 185 , and the second device 300 disposed under the lower surface of the insulating layer 110 . However, the second molding layer 195 may include an opening (not shown) exposing the lower surface of the second connection part 175 .
  • the third connection part 410 may be formed under the lower surface of the second connection part 175 , and the process of attaching the lower substrate 400 may be performed using the third connection part 410 .
  • 16 is a diagram illustrating a circuit board according to a second embodiment.
  • each circuit pattern disposed on the outermost side may have a structure protruding from the surface of the insulating layer.
  • the circuit board includes a first insulating layer 1101 , a second insulating layer 1102 , a third insulating layer 1103 , a first circuit pattern 1111 , and a second circuit pattern ( 1112 , third circuit pattern 1113 , fourth circuit pattern 1114 , first via 1121 , second via 1122 , third via 1123 , first device C1 , second device (C2), the third device (C3), the first post bump 1150, the second post bump 1160, the first connection part 1141, the second connection part 1142, the first molding layer 1131 and the second Two molding layers 1133 are included.
  • the first post bump 1150 and the second post bump 1160 may correspond to the second connection part 175 of the first embodiment.
  • the second connection part disposed on the lowermost side of the circuit board may include a plurality of post bumps having different widths.
  • the first insulating layer 1101 may be a core board.
  • the second insulating layer 1102 and the third insulating layer 1103 may be respectively disposed above and below the first insulating layer 1101 .
  • the number of the insulating layers is illustrated as having a three-layer structure, but the present invention is not limited thereto.
  • the number of insulating layers in the second embodiment may consist of one or two layers, or alternatively, the number of layers of four or more layers may be provided.
  • a circuit pattern may be disposed on the surfaces of the first insulating layer 1101 , the second insulating layer 1102 , and the third insulating layer 1103 .
  • the circuit pattern may include a first circuit pattern 1111 , a second circuit pattern 1112 , a third circuit pattern 1113 , and a fourth circuit pattern 1114 .
  • the first circuit pattern 1111 may be disposed on the upper surface of the first insulating layer 1101 .
  • the second circuit pattern 1112 may be disposed on the lower surface of the first insulating layer 1101 .
  • the third circuit pattern 1113 may be disposed on the upper surface of the second insulating layer 1102 .
  • the fourth circuit pattern 1114 may be disposed on the lower surface of the third insulating layer 1103 .
  • the third circuit pattern 1113 may refer to a circuit pattern disposed on the upper surface of the uppermost insulating layer in the stacked structure of the insulating layer of the circuit board.
  • the third circuit pattern 1113 may be referred to as a first outer circuit pattern.
  • the fourth circuit pattern 1114 may refer to a circuit pattern disposed on the lower surface of the lowermost insulating layer in the stacked structure of the insulating layer of the circuit board.
  • the fourth circuit pattern 1114 may be referred to as a second outer circuit pattern disposed on the lowermost insulating layer.
  • the third circuit pattern 1113 corresponding to the first outer circuit pattern may include a first pad 1113a on which the second device C2 is mounted.
  • the fourth circuit pattern 1114 may include a second pad (not shown) on which the third device C3 is mounted.
  • the fourth circuit pattern 1114 may include a 4-1 pattern disposed to overlap with the first terminal T1 of the first element C1 in a vertical direction and a 4-2 pattern other than this.
  • a first post bump 1150 to be described later is disposed under a lower surface of a 4-2 pattern among the fourth circuit patterns 1114
  • the second post bump 1160 is the fourth circuit pattern 1114 .
  • the first pad 1113a may correspond to the first circuit pattern 120 on which the device is mounted on the circuit board of the first embodiment.
  • the first connection unit 170 disposed on the upper surface of the first circuit pattern 120 in the first embodiment may be disposed on the upper surface of the first pad 1113a in the second embodiment. will be.
  • a via is disposed in each of the insulating layers. Specifically, a via may be formed in the first insulating layer 1101 , the second insulating layer 1102 , and the third insulating layer 1103 passing therethrough.
  • a first via 1121 is disposed in the first insulating layer 1101 .
  • the first via 1121 includes a first circuit pattern 1111 disposed on an upper surface of the first insulating layer 1101 and a second circuit pattern 1112 disposed on a lower surface of the first insulating layer 1101 . electrically connect to
  • a second via 1122 is disposed in the second insulating layer 1102 .
  • the second via 1122 includes a third circuit pattern 1113 disposed on the upper surface of the second insulating layer 1102 and a first circuit pattern 1111 disposed on the upper surface of the first insulating layer 1101 . electrically connect to
  • a third via 1123 is disposed in the third insulating layer 1103 .
  • the third via 1123 includes a second circuit pattern 1112 disposed on a lower surface of the first insulating layer 1101 and a fourth circuit pattern 1114 disposed on a lower surface of the third insulating layer 1103 . electrically connect to
  • the first device C1 is buried in the first insulating layer 1101 .
  • the first device C1 may be buried in the first insulating layer 1101 , and at least a portion thereof may be exposed under the lower surface of the first insulating layer 1101 .
  • the first device C1 includes a first terminal T1.
  • the first terminal T1 of the first device C1 may protrude below the lower surface of the first insulating layer 1101 . Accordingly, at least a portion of the first terminal T1 of the first device C1 may be covered by the third insulating layer 1103 .
  • a top surface of the first terminal T1 of the first device C1 may be disposed on the same plane as a top surface of the second circuit pattern 1112 .
  • the first terminal T1 of the first device C1 may be directly connected to the third via 1123 disposed in the third insulating layer 1103 .
  • the third via 1123 is directly connected to the first terminal T1 of the first device C1 without a separate connection pad connected to the first terminal T1 of the first device C1. Accordingly, in the embodiment, the wiring length of the electrical signal transmitted through the first element C1 may be minimized, and thus, the transmission speed and noise characteristics may be improved.
  • the first device C1 may be an electronic component such as a chip, and may be divided into an active device and a passive device.
  • an active element is an element that actively uses a non-linear part, and a passive element means an element that does not use a non-linear characteristic even though both linear and non-linear characteristics exist.
  • the active element may include a transistor, an IC semiconductor chip, and the like, and the passive element may include a capacitor, a resistor, an inductor, and the like.
  • the passive element may increase a signal processing speed of a semiconductor chip, which is an active element, or perform a filtering function.
  • a second device C2 is mounted on the second insulating layer 1102 .
  • the second device C2 is mounted on the first pad 1113a among the third circuit patterns 1113 disposed on the upper surface of the second insulating layer 1102 .
  • the second insulating layer 1102 may be referred to as a first outer insulating layer disposed on the first outermost or uppermost side of the plurality of insulating layers.
  • the second device C2 may be disposed on the first outer insulating layer.
  • the first connection part 1141 is disposed on the first pad 1113a of the third circuit pattern 1113 .
  • the second device C2 is electrically connected to the first pad 1113a through the first connection part 1141 .
  • the first connection part 1141 may be a solder ball.
  • a material of a heterogeneous component may be included in the solder.
  • the solder may be formed of at least one of SnCu, SnPb, and SnAgCu.
  • the heterogeneous material may include any one of Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd, and Fe.
  • a first molding layer 1131 is disposed on the second insulating layer 1102 .
  • the first molding layer 1131 is disposed to cover an upper surface of the second insulating layer 1102 .
  • the first molding layer 1131 is disposed to cover the entire area of the upper surface of the second insulating layer 1102 .
  • a portion of the upper surface of the second insulating layer 1102 is in contact with the third circuit pattern 1113 .
  • the remaining portion of the upper surface of the second insulating layer 1102 is in contact with the first molding layer 1131 .
  • the first molding layer 1131 may be formed of an epoxy molding compound (EMC), but is not limited thereto.
  • EMC epoxy molding compound
  • the first molding layer 1131 includes an open region 1132 .
  • the first molding layer 1131 includes an open region 1132 that opens a region in which the second device C2 is to be disposed among the upper regions of the second insulating layer 1102 .
  • the second device C2 may be mounted on the first pad 1113a of the third circuit pattern 1113 in the open region 1132 of the first molding layer 1131 .
  • a third element C3 is mounted under the third insulating layer 1103 .
  • the third device C3 is mounted on the second pad (not shown) of the fourth circuit patterns 1114 disposed on the lower surface of the third insulating layer 1103 .
  • the second connection part 1142 is disposed under the second pad of the fourth circuit pattern 1114 .
  • the third element C3 is electrically connected to the second pad through the second connection part 1142 .
  • the second connection part 1142 may be a solder ball.
  • the second connection part 1142 may include a material of a different component in solder.
  • a second molding layer 1133 is disposed under the third insulating layer 1103 .
  • the second molding layer 1133 is disposed to cover a lower surface of the third insulating layer 1103 .
  • the second molding layer 1133 may be formed of an epoxy molding compound (EMC), but is not limited thereto.
  • the second molding layer 1133 may be formed to expose a lower surface of the third device C3 . That is, the second molding layer 1133 may be disposed to cover the side surface and the top surface of the third device C3 . At this time, the terminal (not shown) of the third element C3 is disposed on the upper surface, and accordingly, the second connection part 1142 and the terminal of the third element C3 are connected to the second molding layer 1133 . can be covered by
  • the second molding layer 1133 may be disposed under the third insulating layer 1103 to have a predetermined thickness.
  • the lower surface of the second molding layer 1133 may be positioned on the same plane as the lower surface of the third device C3 . Accordingly, the lower surface of the third element C3 may be exposed to the outside. Accordingly, heat generated in the third element C3 may be radiated to the outside through the exposed portion.
  • a lower surface of the second molding layer 1133 may be positioned lower than lower surfaces of the first post bump 1150 and the second post bump 1160 .
  • the second molding layer 1133 is formed to expose lower surfaces of the first post bumps 1150 and the second post bumps 1160 . Accordingly, a seating portion that is an open area of the second molding layer 1133 may be formed on lower surfaces of the first post bump 1150 and the second post bump 1160 , so that it is later connected to the main boda. Reliability can be improved by being able to place the solder balls for precise positioning.
  • a first post bump 1150 and a second post bump 1160 are disposed under the lower surface of the fourth circuit pattern 1114 .
  • the first post bump 1150 and the second post bump 1160 may be a connection part for connection with an external main board.
  • the first post bump 1150 and the second post bump 1160 may be formed using a plating seed layer (not shown) used to form the fourth circuit pattern 1114 . Accordingly, in an embodiment, a separate seed layer for forming the first post bump 1150 and the second post bump 1160 may be omitted. Accordingly, the first post bump 1150 and the second post bump 1160 may be disposed in direct contact with the fourth circuit pattern 1114 disposed on the lower surface of the third insulating layer 1103 .
  • a seed layer formed on the fourth circuit pattern 1114 is formed without separately forming a seed layer for electroplating between the first and second post bumps 150 and 160 and the fourth circuit pattern 1114 .
  • a separate seed layer for the shape of the post bump may be omitted, and thus the manufacturing process may be simplified.
  • the problem of crack generation between the separate seed layer and the post bumps can be solved, thereby improving the reliability and durability of the product can do it
  • the second connection part includes only one post bump.
  • the second connection part of the circuit board according to the second embodiment may include the first post bump 1150 and the second post bump 1160 having different widths.
  • the first post bump 1150 may have a first width W1 .
  • the first width W1 of the first post bump 1150 may satisfy a range of 150 ⁇ m to 300 ⁇ m.
  • the first width W1 of the first post bump 1150 may satisfy a range of 170 ⁇ m to 280 ⁇ m.
  • the first width W1 of the first post bump 1150 may satisfy a range of 200 ⁇ m to 250 ⁇ m. If the width of the first post bump 1150 is less than 150 ⁇ m, it may not be possible to stably support the main board 1200 .
  • the width of the first post bump 1150 is greater than 300 ⁇ m, the volume of the circuit board in the longitudinal direction may increase.
  • the second post bump 1160 may have a second width W2 .
  • the second width W2 of the second post bump 1160 may satisfy a range of 50 ⁇ m to 120 ⁇ m.
  • the second width W2 of the second post bump 1160 may satisfy a range of 70 ⁇ m to 110 ⁇ m.
  • the second width W2 of the second post bump 1160 may satisfy a range of 80 ⁇ m to 100 ⁇ m.
  • the width of the second post bump 1160 is less than 50 ⁇ m, it may not be possible to stably support the main board by the adjacent second post bump.
  • the width of the second post bump 1160 is greater than 120 ⁇ m, the volume of the circuit board in the longitudinal direction may increase.
  • the first post bump 1150 and the second post bump 1160 having different widths are formed for the second connection part connected to the main board. That is, in the comparative example, only the first post bump was included in the second connection part, and thus the thickness of the circuit board in the longitudinal direction was increased. On the other hand, in the embodiment, not only the first post bump but also the second post bump is formed together with the first post bump, so that different main boards can be supported depending on the location, and accordingly the length of the circuit board to reduce the volume in the direction.
  • the second post bump 1160 may be a bump connected to the first device C1 buried in the first insulating layer 1101 .
  • the second post bump 1160 may be a bump directly connected to the first terminal T1 of the first device C1 through the fourth circuit pattern 1114 and the third via 1123 .
  • the second post bump 1160 may be a bump disposed to overlap the first element C1 in a vertical direction.
  • the second post bump 1160 may be disposed to overlap the first terminal T1 of the first device C1 in the vertical direction.
  • the first device C1 and the main board may be connected using the second post bump 1160 .
  • the first device and the main board were connected using a solder ball.
  • the solder balls due to the characteristics of the solder balls, there is a limit to corresponding fine pitches, and accordingly, a space for forming the solder balls has to be secured by using additional connecting wires.
  • the first device and the main board are connected using the second post bump 1160 .
  • a plurality of second post bumps 1160 corresponding to the pitch of the first terminal T1 of the first device C1 are used, and thus the fine pitch may be corresponded to.
  • the first device C1 and the main board are connected through the second post bump 1160 , and thus, heat dissipation characteristics can be improved compared to the comparative example.
  • the signal transmission distance between the first device C1 and the main board can be reduced, resulting in noise It is possible to improve the transmission speed while improving the characteristics.
  • FIG. 17 is a view showing an open area of the first molding layer of FIG. 2 according to the first embodiment
  • FIG. 18 is a view showing an open area of the first molding layer of FIG. 2 according to the second embodiment.
  • the structure of the first molding layer described below may be equally applicable to the first molding layer 190 illustrated in FIG. 3 .
  • the open region 1132 of the first molding layer 1131 may open a region in which the second device C2 is to be disposed among the upper regions of the second insulating layer 1102 .
  • the open region 1132 of the first molding layer 1131 may be formed while covering the upper surface of the second insulating layer 1102 and exposing the first pad 1113a.
  • the open region 1132 covers the upper surface of the second insulating layer 1102 and selectively exposes the first pad 1113a, thereby improving reliability.
  • the first molding layer 1131 includes a first portion forming the open region 1132 and a second portion other than the first portion.
  • the first portion may be formed by exposing the first pad 1113a on which the second device C2 is mounted.
  • An upper surface of the first part may have a step difference.
  • the first portion of the first molding layer 1131 may form steps having different heights according to positions.
  • the upper surface of the first portion of the first molding layer 1131 may have a predetermined surface roughness.
  • the surface roughness of the upper surface of the first portion of the first molding layer 1131 is not processed to have the corresponding roughness through an additional process, but is formed in the state in which the jig is disposed.
  • the upper surface of the first part can have a certain surface roughness.
  • the first portion of the first molding layer 1131 may include a first-first portion corresponding to an edge area and a first-second portion corresponding to an inner area.
  • the upper surface S1 of the 1-1 portion of the first molding layer 1131 may have a different height from the upper surface S2 of the 1-2 portion of the first molding layer 1131 .
  • the top surface of the first part of the first molding layer 1131 may change from the 1-1 part to the 1-2 part.
  • the height of the upper surface of the first portion of the first molding layer 1131 may decrease as it moves away from the inner wall of the open area 1132 .
  • the depth of the open region 1132 of the first molding layer 1131 may increase from the outside to the inside.
  • the inner wall of the open area 1132 may be perpendicular to the upper surface of the second insulating layer 1102 .
  • the upper width and lower width of the open region 1132 may be equal to each other.
  • the first-first portion of the first molding layer 1131 may have a second height H2.
  • a portion 1-2 of the first molding layer 1131 may have a third height H3 smaller than the second height H2 .
  • the first pad 1113a may be formed to have a first height H1 on the upper surface of the second insulating layer 1102 .
  • the 1-1 portion of the first molding layer 1131 needs to expose the top surface of the first pad 1113a, and thus is higher than the first height H1 of the first pad 1113a. It may have a small second height H2.
  • a portion 1-2 of the first molding layer 1131 may have a third height H3 smaller than the second height H2 .
  • the first-second portion having the third height H3 may be disposed closer to the first pad 1113a than the first-first portion having the second height H2 .
  • the upper surfaces S1 and S2 of each of the 1-1 and 1-2 parts of the first molding layer 1131 may have the same height in the entire area.
  • the upper surface S1 of the first-first portion of the first molding layer 1131 may be flat.
  • the upper surface S1 of the first-first portion of the first device C1 may have the same height in the entire area.
  • the upper surface S2 of the first-second portion of the first molding layer 1131 may be flat.
  • the top surface S2 of the first - 2 portions of the first device C1 may have the same height as each other in the entire area.
  • the upper surfaces S1 and S2 of each of the 1-1 and 1-2 parts of the first molding layer 1131 may change in height from the outside to the inside.
  • the second height H2 may have a level of 95% or less of the first height H1 .
  • the first upper surface S1 of the first portion and the second upper surface S2 of the first second portion of the first molding layer 1131 may have different heights for each location.
  • the second height H2 may mean an average height of the first upper surface S1 .
  • the second height H2 may mean the largest height value among the heights of the first upper surface S1 for each position.
  • the upper surface S1 of the 1-1 part may be lowered from the outside to the inside.
  • the upper surface S1 of the first-first portion may have the greatest height at a portion closest to the inner wall.
  • the upper surface S1 of the 1-1 part may have the smallest height in a portion adjacent to the upper surface S2 of the 1-2 th part.
  • the upper surface S2 of the first-second portion may have a height smaller than the upper surface S1 of the first-first portion and be positioned between the first pads 1113a.
  • the upper surface S2 of the first-second portion may have a smaller height than the upper surface S1 of the first-first portion. Furthermore, the upper surface S2 of the first-second portion may have different heights according to positions. That is, the third height H3 of the upper surface S2 of the first-second portion may have different values according to positions.
  • the height of the upper surface S2 of the part 1-2 may be lowered from the outside to the inside.
  • the upper surface S2 of the first-second portion may have the greatest height in a portion adjacent to the inner side of the first pad 1113a (or a portion adjacent to the upper surface of the first-first portion). have.
  • the upper surface S2 of the first-second portion may have the smallest height in the central portion. That is, the cross-section of the upper surface S2 of the first-second portion may have a V-shape in which the height gradually decreases from the outside to the inside.
  • a cross-sectional view of the upper surface S1 of the 1-1 part may have a V-shape in which the height decreases from the outside to the inside.
  • the surface of the first pad 1113a is not exposed, so that the connection defect of the second device C2 can be solved, and accordingly Reliability of an electrical connection between the first pad 1113a and the second device C2 may be improved.
  • 19 to 29 are views showing the manufacturing method of the circuit board shown in FIG. 16 in order of process.
  • a process of manufacturing the inner layer substrate may be preferentially performed.
  • the first insulating layer 1101 is prepared. And, in the embodiment, the process of forming the first circuit pattern 1111 on the upper surface of the first insulating layer 1101 and the second circuit pattern 1112 on the lower surface of the first insulating layer 1101 is performed. can proceed. Also, in an embodiment, a process of forming a first via 1121 connecting the first circuit pattern 1111 and the second circuit pattern 1112 in the first insulating layer 1101 may be performed.
  • a process of forming the carrier board CB under the first insulating layer 1101 may be performed. And, in the embodiment, a process of forming the cavity 1101a in the first insulating layer 1101 may be performed.
  • a process of burying the first device C1 in the cavity 1101a formed in the first insulating layer 1101 may be performed.
  • the first device C1 may be buried in the first insulating layer 1101 , and at least a portion thereof may be exposed under the lower surface of the first insulating layer 1101 .
  • the first device C1 includes a first terminal T1.
  • the first terminal T1 of the first device C1 may protrude below the lower surface of the first insulating layer 1101 .
  • the first terminal T1 of the first device C1 may be disposed in the carrier board CB.
  • a top surface of the first terminal T1 of the first device C1 may be disposed on the same plane as a top surface of the second circuit pattern 1112 .
  • a process of forming the second insulating layer 1102 on the upper surface of the first insulating layer 1101 may be performed.
  • An upper surface of the first device C1 may be covered by the formed second insulating layer 1102 .
  • a process of removing the carrier board CB disposed on the lower surface of the first insulating layer 1101 may be performed.
  • the carrier board ( CB) may be removed.
  • a process of forming a third circuit pattern 1113 on the upper surface of the second insulating layer 1102 may be performed. Also, in an embodiment, a process of forming a second via 1122 connecting the first circuit pattern 1111 and the third circuit pattern 1113 in the second insulating layer 1102 may be performed. In this case, the third circuit pattern 1113 formed on the upper surface of the second insulating layer 1102 may include a first pad 1113a for mounting the second device C2 .
  • a process of forming the fourth circuit pattern 1114 on the lower surface of the third insulating layer 1103 may be performed.
  • a process of forming a third via 1123 connecting the second circuit pattern 1112 and the fourth circuit pattern 1114 in the third insulating layer 1103 may be performed.
  • the third via 1123 may include a via directly connected to the first terminal T1 of the first device C1 buried in the first insulating layer 1101 .
  • the fourth circuit pattern 1114 may include a second pad (not shown) for mounting the third device C3 .
  • a process of arranging a mold chase (MC) on the second insulating layer 1102 may be performed.
  • the mold chase (MC) is disposed on the first pad 1113a connected to the second device C2 among the third circuit patterns 1113 disposed on the upper surface of the second insulating layer 1102 . It may include a protrusion (not shown). That is, the protrusion of the mold chase (MC) may be disposed on the first pad 1113a of the third circuit pattern 1113 .
  • the remaining regions except for the protrusions of the mold chase (MC) among the upper regions of the second insulating layer 1102 are filled, and the first molding layer 1131 is formed.
  • the forming process may proceed.
  • the first molding layer 1131 may have an open area 1132 corresponding to a protrusion of the mold chase (MC).
  • the first molding layer 1131 in the open region 1132 may be formed to fill a part of a space between the upper surfaces of the second insulating layer 1102 of the protrusion.
  • the first connection part 1141 is disposed on the first pad 1113a exposed through the open area 1132 of the first molding layer 1131 .
  • a process of mounting the second device C2 on the first pad 1113a using the first connection part 1141 may be performed.
  • the second connection part 1142 is disposed under the second pad among the fourth circuit patterns 1114 disposed on the lower surface of the third insulating layer 1103 , and the second connection part 1142 is used. Thus, a process of mounting the third device C3 may be performed.
  • the open region 1132 of the first molding layer 1131 may open a region in which the second device C2 is to be disposed among the upper regions of the second insulating layer 1102 .
  • the open region 1132 of the first molding layer 1131 may be formed while covering the upper surface of the second insulating layer 1102 and exposing the first pad 1113a.
  • the open region 1132 covers the upper surface of the second insulating layer 1102 and selectively exposes the first pad 1113a, thereby improving reliability.
  • a first post bump 1150 and a second post bump 1160 constituting a second connection part are formed under the lower surface of the fourth circuit pattern 1114 .
  • process can proceed.
  • the lower surface of the first post bump 1150 and the lower surface of the second post bump 1160 are exposed while covering the third device C3.
  • a process of forming the second molding layer 1133 may be performed.
  • FIG. 30 is a diagram illustrating a package substrate according to an embodiment.
  • the third connection part 1220 may be disposed under the first post bump 1150 and the second post bump 1160 of the circuit board shown in FIG. 16 . .
  • the main board 200 may be attached below the circuit board through the third connection part 1220 .
  • the upper surface of the main mode 200 may include a pad directly connected to the first post bump 1150 and a pad directly connected to the second post bump 1160 , respectively.
  • the second post bump 1160 is disposed to overlap the first device C1 buried in the first insulating layer 1101 of the circuit board in the vertical direction. That is, the second post bump 1160 may be directly connected to the first device C1 through the third via 1123 and the fourth circuit pattern 1114 .
  • the direct connection refers to connecting the third via 1123 and the fourth circuit pattern 1114 in a vertical direction instead of providing a signal line connected to the terminal T1 of the first device C1 in a horizontal direction. It may mean being directly connected to the second post bump 1160 through the

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Abstract

실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 상면에 배치되고, 제1 외측 회로 패턴; 상기 절연층의 하면에 배치되는 제2 외측 회로 패턴; 상기 제1 외측 회로 패턴의 제1-1 회로 패턴의 상면에 배치되는 제1 연결부; 상기 제1 연결부 상에 배치되는 제1 접속부; 상기 제1 접속부를 통해 상기 제1 연결부 상에 배치되는 제1 소자; 상기 제2 외측 회로 패턴의 제2-1 회로 패턴의 하면에 배치되는 제2 접속부; 상기 제2 접속부를 통해 상기 제2-1 회로 패턴에 부착되는 제2 소자; 및 상기 제2 외측 회로 패턴의 제2-2 회로 패턴의 하면에 배치되는 제2 연결부를 포함하고, 상기 제1 연결부는 제1 폭 및 제1 간격을 가지고 배치되고, 상기 제2 연결부는 상기 제1 폭보다 큰 제2 폭 및 상기 제1 간격보다 큰 제2 간격을 가지고 배치된다.

Description

패키지기판
실시 예는 패키지기판에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
실시 예에서는 새로운 구조의 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 미세 피치 대응에 용이한 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 회로기판의 양측의 밸런스를 유지하도록 하여 휨 발생을 최소화할 수 있는 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예는 연결부의 신뢰성을 향상시킬 수 있는 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 절연층 내부에 매립된 소자와 직접적으로 연결된 포스트 범프를 포함한 회로기판 및 이를 포함하는 패키지 기판을 제공하도록 한다.
또한, 실시 예에서는 미세 피치 대응에 용이한 회로기판 및 이를 포함하는 패키지 기판을 제공한다.
또한, 실시 예는 상하부의 밸런스를 유지함에 따라 휨 발생을 최소화할 수 있는 회로기판 및 이를 포함하는 패키지 기판을 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 상면에 배치되고, 제1 외측 회로 패턴; 상기 절연층의 하면에 배치되는 제2 외측 회로 패턴; 상기 제1 외측 회로 패턴의 제1-1 회로 패턴의 상면에 배치되는 제1 연결부; 상기 제1 연결부 상에 배치되는 제1 접속부; 상기 제1 접속부를 통해 상기 제1 연결부 상에 배치되는 제1 소자; 상기 제2 외측 회로 패턴의 제2-1 회로 패턴의 하면에 배치되는 제2 접속부; 상기 제2 접속부를 통해 상기 제2-1 회로 패턴에 부착되는 제2 소자; 및 상기 제2 외측 회로 패턴의 제2-2 회로 패턴의 하면에 배치되는 제2 연결부를 포함하고, 상기 제1 연결부는 제1 폭 및 제1 간격을 가지고 배치되고, 상기 제2 연결부는 상기 제1 폭보다 큰 제2 폭 및 상기 제1 간격보다 큰 제2 간격을 가지고 배치된다.
또한, 상기 절연층의 상면에 배치되고 상기 제1 연결부를 노출하는 제1 개구부를 포함하는 제1 솔더 레지스트; 및 상기 절연층의 하면에 배치되고, 상기 제2 접속부 및 상기 제2 연결부를 노출하는 제2 솔더 레지스트를 포함하고, 상기 제1 회로 패턴은 상기 제1 솔더 레지스트에 의해 덮이는 제1-2 회로 패턴을 포함한다.
또한, 상기 제1-1 회로 패턴과 상기 제1 연결부 사이에 배치되는 시드 금속층을 포함하고, 상기 시드 금속층은, 상기 제1-1 회로 패턴과 상기 제1 연결부 사이에 배치되는 제1 부분과, 상기 제1-2 회로 패턴과 상기 제1 솔더 레지스트 사이에 배치되는 제2 부분을 포함한다.
또한, 상기 시드 금속층은, 상기 제1-1 회로 패턴, 상기 제1-2 회로 패턴 및 상기 제1 연결부의 시드층이다.
또한, 상기 절연층 위에 배치되고, 상기 제1 소자를 몰딩하는 제1 몰딩층; 및 상기 절연층 아래에 배치되고, 상기 제2 소자를 몰딩하며, 상기 제2 연결부의 하면을 노출하는 개구부를 포함하는 제2 몰딩층을 포함한다.
또한, 상기 제2 연결부는, 제1 포스트 범프; 및 상기 제1 포스트 범프와 이격되고, 상기 제1 포스트 범프와 다른 폭을 가지는 제2 포스트 범프를 포함한다.
또한, 상기 제1 외측 회로 패턴의 상면은, 상기 절연층의 상면과 동일 평면 상에 위치하거나, 상기 절연층의 상면보다 낮게 위치하며, 상기 제1 외측 회로 패턴의 측면은, 상기 절연층으로 덮인다.
또한, 상기 제1 몰딩층은 오픈 영역을 포함하고, 상기 오픈 영역은 상기 제1 소자를 노출한다.
또한, 상기 제1 외측 회로 패턴은 상기 절연층의 상면 위로 돌출되어, 상기 제1 몰딩층의 상기 오픈 영역을 통해 노출되고, 상기 제1 몰딩층의 상기 제1 오픈 영역의 바닥면은, 상기 제1 외측 회로 패턴의 하면보다 높게 위치한다.
또한, 상기 제1 몰딩층의 상기 제1 오픈 영역은, 상기 제1 외측 회로 패턴과 인접한 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함하고, 상기 제1 부분의 높이는, 상기 제2 부분의 높이와 다르다.
실시 예에 의하면, 제1 연결부를 제1 소자의 UBM(Under Bump Metal)에 아닌, 회로기판의 제1 회로 패턴 상에 형성한다. 이때, 상기 제1 연결부는 상기 제1 회로 패턴의 전기 도금을 위해 형성되었던 시드 금속층을 시드층으로 전기 도금을 진행하여 형성될 수 있다. 이에 따르면 실시 예에서는 상기 제1 회로 패턴의 시드 금속층을 이용하여 상기 제1 연결부를 형성함에 따라, 상기 시드 금속층, 상기 제1 회로 패턴 및 상기 제1 연결부 사이의 접합 강도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 연결부를 상기 제1 회로 패턴 상에 형성함에 따라, ETS(Embedded Trace Substrate) 구조를 가지는 제1 회로 패턴의 매립 깊이를 관리하지 않아도 되는 효과가 있다. 또한, 실시 예에서는 제1 소자와 회로기판의 어셈블리 조립 시, 비교 예가 가지는 제1 회로 패턴의 매립 깊이가 변함에 따라 발생하는 넌 컨택(non-contact) 또는 넌-웨트 이슈(non-wet issue) 문제를 해결할 수 있다.
또한, 실시 예에서는 제1 회로 패턴의 매립 깊이를 관리하지 않아도 됨으로써, 제1 연결부의 간격 또는 제1 회로 패턴의 간격을 줄일 수 있으며, 이에 따른 미세피치에 대응이 가능하다. 또한, 실시 예에서는 제1 연결부의 사이즈 폭 또는 간격의 감소에 따른 파인 범프 제품에 활용 가능하며, 이에 따른 공간 확보를 통한 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서는 절연층의 상측에 제1 연결부가 배치되고, 절연층의 하측에 제2 연결부가 배치되며, 이에 따른 패키지 기판의 상하부의 밸런스를 동일하게 맞출 수 있으며, 이에 따른 패키지 기판의 휨 특성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 연결부 및 제2 연결부에 의한 소자나 메인 보드의 부착이 이루어지며, 이에 따른 솔더 볼 접착 방식 대비 솔더 볼의 붕괴 높이를 확보하지 않아도 됨에 따른 제품 부피를 줄일 수 있다. 또한, 실시 예에서는 솔더 볼에 비해 열전도도가 높은 제1 연결부 및 제2 연결부를 이용하여 소자나 메인 보드의 부착을 진행한다. 이에 따라, 실시 예에서는 소자나 메인보드에서 발생하는 열의 전달 특성을 높일 수 있고, 이에 따른 방열 특성을 향상시킬 수 있다.
또한, 실시 예에서는 회로 기판에 제2 연결부를 구성하는 제1 포스트 범프를 형성하고, 상기 포스트 범프를 이용하여 메인 보드를 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.
또한, 실시 예에서는 회로기판의 양면에 각각 소자를 실장하고, 상기 실장된 소자를 몰딩하는 몰딩부를 배치함으로써, 기존의 단면 몰딩 구조에 비해 인쇄회로기판의 상하부의 밸런스를 유지할 수 있으며, 이에 따른 회로기판의 휨 발생을 최소화할 수 있다.
또한, 실시 예에 의하면, 회로기판의 양면에 각각 소자를 실장하도록 함으로써, 기존의 상부 패키지에 실장되는 능동 또는 수동 소자들을 회로기판 상에 모두 실장시킬 수 있으며, 이에 따른 패키지 기판의 전체 두께를 낮출 수 있다.
또한, 본 실시 예에 의하면, 메인 보드가 부착되는 하부의 몰딩부의 하면이 상기 회로기판의 하부에 실장된 소자의 하면과 동일 평면 상에 놓이도록 함으로써, 상기 메인 보드와 회로기판 사이의 연결 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 제2 연결부를 구성하는 제2 포스트 범프를 이용하여 회로기판 내에 매립된 소자와 메인 보드 사이를 연결한다. 이에 따라, 실시 예에서는 상기 매립된 소자의 단자가 가지는 피치에 대응하는 복수의 제2 포스트 범프를 사용함에 따라, 미세 피치에 대응할 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프를 통해 상기 소자와 메인 보드 사이가 연결되며, 이에 따른 방열 특성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프를 통해 상기 매립된 소자와 메인 보드 사이가 연결됨에 따라, 상기 매립된 소자와 메인 보드 사이의 신호 전송 거리를 줄일 수 있으며, 이에 따른 노이즈 특성을 향상시키면서, 전송 속도를 향상시킬 수 있다.
또한, 본 실시 예에 의하면, 소자의 높이만큼 제1 포스트 범프의 높이 조절이 가능하며, 이에 따른 패키지 디자인 설계가 용이하다.
또한, 실시 예에 의하면, 제2 연결부를 구성하는 제1 및 제2 포스트 범프의 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드의 시드층을 이용하여 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 도면이다.
도 2는 제1 실시 예에 따른 제1 형태의 패키지 기판을 나타낸 도면이다.
도 3은 제1 실시 예에 따른 제2 형태의 패키지 기판을 나타낸 도면이다.
도 4는 제1 실시 예에 따른 제3 형태의 패키지 기판을 나타낸 도면이다.
도 5 내지 도 15는 도 4에 도시된 제조 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 16은 제2 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 17은 제1 실시 예에 따른 도 16의 제1 몰딩층의 오픈 영역을 나타낸 도면이다.
도 18은 제2 실시 예에 따른 도 16의 제1 몰딩층의 오픈 영역을 나타낸 도면이다.
도 19 내지 도 29는 도 1에 도시된 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 30은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1은 비교 예의 패키지 기판을 나타낸 도면이다.
도 1을 참조하면, 비교 예의 패키지 기판은 절연층(10), 제1 회로 패턴(20), 제2 회로 패턴(25), 비아(30), 제1 솔더 레지스트(40), 제2 솔더 레지스트(45), 제1 접속부(50), 제2 접속부(55), 소자(60), UBM(Under Bump Metal, 65) 및 연결부(70)를 포함한다.
비교 예의 패키지 기판은 ETS 공법으로 제조된 회로기판을 포함한다.
이에 따라, 패지기판은 절연층(10)과, 상기 절연층(10)의 양면에 각각 배치된 회로 패턴을 포함한다.
이때, 상기 회로 패턴은 절연층(10)의 일면에 배치된 제1 회로 패턴(20)과, 절연층(10)의 타면에 배치된 제2 회로 패턴(25)을 포함한다. 여기에서, 상기 제1 회로 패턴(20)과 제2 회로 패턴(25) 중 하나는 절연층(10) 내에 매립된 구조를 가진다.
절연층(10) 내에는 상기 제1 회로 패턴(20)과 상기 제2 회로 패턴(25)을 전기적으로 연결하는 비아(30)가 형성된다.
절연층(10)의 상면 및 하면에는 절연층(10)의 표면 및 제1 회로 패턴(20) 또는 제2 회로 패턴(25)의 표면을 보호하는 제1 솔더 레지스트(40) 및 제2 솔더 레지스트(45)가 배치된다.
그리고, 제1 솔더 레지스트(40)는 상기 제1 회로 패턴(20)의 상면을 노출하는 개구부(미도시)를 포함하고, 제2 솔더 레지스트(45)는 제2 회로 패턴(25)의 하면을 노출하는 개구부(미도시)를 포함한다.
한편, 비교 예의 패키지 기판은 제1 회로 패턴(20) 위에 실장되는 소자(60)를 포함한다. 이때, 상기 소자(60)는 하면에 UBM(Under Bump Metal, 65)이 형성된다. 또한, 상기 UBM(Under Bump Metal, 65) 아래에는 연결부(70)가 형성된다. 상기 연결부(70)는 일반적으로 구리 필러(Cu pillar)라고 한다.
상기 비교 예의 패키지 기판에서, 소자(60)이 실장은 상기 연결부(70)를 상기 소자(60)에 형성한 상태에서, 상기 제1 회로 패턴(20)과 상기 연결부(70) 사이에 제1 접속부(50)를 형성하는 것에 의해 이루어진다.
즉, 비교 예의 패키지 기판에서의 소자 실장은 회로기판이 아닌 소자(60)의 UBM(Under Bump Metal, 65)에 연결부(70)를 형성하고, 소자 부착 공정을 통해 상기 소자(60)의 상기 연결부(70)와 회로기판의 제1 회로 패턴(20)을 솔더링하여 상호 연결시킴에 의해 이루어진다.
그러나, 이와 같은 비교 예의 패키지 기판에 포함된 연결부의 구조는, 패키지의 두께를 낮출 수는 있으나, 디자인 설계 시 소자 실장 공간에 많은 제약이 발생하며, 휨 특성이 취약한 문제를
구체적으로, 비교 예의 패키지 기판은, 소자(60)에 연결부(70)가 형성되어 있다. 이때, 패키지 기판의 일측에만 상기와 같은 연결부(70)가 형성되어 있고, 타측에는 이에 대응하는 연결부가 형성되어 있지 않는다. 즉, 상기와 같은 비교 예의 패키지 기판은 절연층(10)을 중심으로 한쪽에만 연결부가 배치되는 비대칭구조를 가지고 있으며, 이는 패키지 기판의 상하부의 밸런스 문제로 인한 휨 특성이 취약한 문제를 가진다.
또한, 비교 예의 패키지 기판은 소자와의 솔더링 시에, 상기 제1 회로 패턴(20)의 매립 정도에 따라 상호 간의 접촉 면적이 작아지며, 이에 따른 상기 제1 접속부(50)와의 연결 신뢰성에 문제가 발생할 수 있다.
또한, 비교 예의 패키지 기판은 제1 회로 패턴(20)과 제1 접속부(50) 사이의 접촉 면적이 작은 경우, 열 스트레스나 물리적 데미지에 의한 크랙 발생 가능성이 증가하고, 이에 따른 신뢰성에 문제가 발생할 수 있다.
이에 따라, 실시 예에서는 비교 예의 패키지 기판이 가지는 신뢰성 문제를 해결할 수 있는 새로운 구조의 패키지 기판을 제공할 수 있도록 한다.
도 2는 실시 예에 따른 제1 형태의 패키지 기판을 나타낸 도면이다.
도 2를 참조하면, 제1 형태의 패키지 기판(100)은 절연층(110), 제1 회로 패턴(120), 제2 회로 패턴(125), 비아(130), 시드 금속층(140), 제1 솔더 레지스트(160), 제2 솔더 레지스트(165), 제1 연결부(170), 제2 연결부(175), 제1 접속부(180), 제2 접속부(185)를 포함한다.
또한, 제1 형태의 패키지 기판(100)은 하면에 UBM(Under Bump Metal, 210)이 형성된 제1 소자(200)와, 제2 소자(300)를 포함한다.
도 2의 설명에 앞서, 실시 예에 따른 패키지 기판은, 회로기판의 절연층을 기준으로 다층 구조를 가질 수 있다. 즉, 도 2에서의 회로기판은 단일 절연층을 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 실시 예에서의 패키지 기판은 다수의 절연층의 적층 구조를 가진 회로기판을 포함할 수 있다. 예를 들어, 패키지 기판(100)에서의 절연층(110)은 다층 구조를 가질 수 있다. 그리고, 절연층(110)이 다층 구조를 가지는 경우, 제1 회로 패턴(120)은 다층 구조의 절연층 중 최상층의 절연층의 상면에 배치될 수 있고, 제2 회로 패턴(125)은 다층 구조의 절연층 중 최하층의 절연층의 하면에 배치될 수 있다. 예를 들어, 제1 회로 패턴(120)은 회로 기판의 최상측 또는 제1 최외측에 배치된 제1 외측 회로 패턴이라고도 할 수 있다. 또한, 상기 제2 회로 패턴(125)은 회로 기판의 최하측 또는 제2 최외측에 배치된 제2 외측 회로 패턴이라고도 할 수 있다.
이하에서는, 설명의 편의를 위해 절연층(110)이 1층으로 형성되는 것으로 하여 설명하기로 한다.
절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
예를 들어, 절연층(110)의 상면에는 제1 회로 패턴(120)이 형성될 수 있다. 또한, 절연층(110)의 하면에는 제2 회로 패턴(125)이 형성될 수 있다.
상기 제1 회로 패턴(120)은 상기 절연층(110)에 매립되어 형성될 수 있다. 예를 들어, 상기 제1 회로 패턴(120)은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 제1 회로 패턴(120)의 측면은 상기 절연층(110)으로 둘러싸일 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 상면은 상기 절연층(110)의 상면과 동일 평면 상에 배치되거나, 상기 절연층(110)의 상면보다 낮게 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 하면은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다.
제2 회로 패턴(125)은 절연층(110)의 하면 아래에 돌출되어 배치될 수 있다. 즉, 상기 제2 회로 패턴(125)의 상면은 상기 절연층(110)의 하면과 직접 접촉할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 회로 패턴(125)의 상면과 상기 절연층(110)의 하면 사이에는 상기 제2 회로 패턴(125)의 시드 금속층(미도시)이 배치될 수 있을 것이다.
즉, 실시 예에서의 패키지 기판은 ETS 공법에 의해 제조되며, 이에 따라 제1 회로 패턴(120)은 절연층(110) 내에 매립된 구조를 가질 수 있고, 제2 회로 패턴(125)은 절연층(110)의 표면 위로 돌출된 구조를 가질 수 있다.
상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120) 및 상기 제2 회로 패턴(125)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 각각 복수 개로 구성된다. 예를 들어, 제1 회로 패턴(120)은 제1 연결부(170)와 연결되는 제1-1 회로 패턴이라고 할 수 있다. 또한, 제1 회로 패턴(120)은 제1 솔더 레지스트(160)에 의해 덮이는 제1-2 회로 패턴을 포함할 수 있다. 예를 들어, 제2 회로 패턴(125)은 제2 접속부(185)가 배치되어 제2 소자(300)가 실장되는 제2-1 회로 패턴을 포함할 수 있다. 예를 들어, 제2 회로 패턴(125)은 제2 연결부(175)가 배치되는 제2-2 회로 패턴을 포함할 수 있다.
상기 절연층(110) 내에는 비아(130)가 배치될 수 있다. 상기 비아(130)는 상기 절연층(110) 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로 전기적으로 연결할 수 있다.
즉, 비아(130)는 절연층(110) 내에 배치되어, 상면이 상기 제1 회로 패턴(120)의 하면과 연결될 수 있고, 하면이 상기 제2 회로 패턴(125)의 상면과 연결될 수 있다.
상기 비아(130)는 절연층(110) 내에 형성된 비아 홀(미도시)의 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 절연층(110)의 상면에는 시드 금속층(140)이 배치된다.
상기 시드 금속층(140)은 상기 제1 회로 패턴(120)을 전기 도금으로 형성하는데 사용된 시드층일 수 있다. 또한, 상기 시드 금속층(140)은 추후 설명할 제1 연결부(170)를 전기 도금으로 형성하는데 사용된 시드층일 수 있다. 즉, 상기 시드 금속층(140)은 상기 제1 회로 패턴(120)의 시드층이자, 상기 제1 연결부(170)의 시드층일 수 있다.
즉, 시드 금속층(140)은 제1 회로 패턴(120)과 상기 제1 연결부(170) 사이에 배치될 수 있다. 그리고, 상기 제1 회로 패턴(120)은 상기 시드 금속층(140)을 이용하여 전기 도금을 진행하여 형성될 수 있다. 또한, 상기 제1 연결부(170)는 상기 제1 회로 패턴(120)과 동일한 시드층인 상기 시드 금속층(140)을 이용하여 전기 도금을 진행하여 형성될 수 있다.
시드 금속층(140)은 화학동 도금 공정에 의해 형성될 수 있다. 시드 금속층(140)는 박막 형태를 가지고 절연층(110)의 상면에 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 시드 금속층(140)은 회로 기판의 제조에 사용된 캐리어 보드(미도시)에 포함된 동박층(미도시)일 수 있다.
이때, 시드 금속층(140)은 제1 회로 패턴(120)과 상기 제1 연결부(170) 사이에 배치되는 제1 부분을 포함한다. 상기 시드 금속층(140)의 상기 제1 부분은 하면 및 상면이 동일한 폭을 가질 수 있다. 예를 들어, 시드 금속층(140)의 상기 제1 부분의 하면은 상기 제1 회로 패턴(120)의 상면과 동일한 폭을 가질 수 있다. 예를 들어, 상기 시드 금속층(140)의 상기 제1 부분의 상면은 상기 제1 연결부(170)의 하면과 동일한 폭을 가질 수 있다. 이에 따라, 상기 제1 회로 패턴(120), 상기 시드 금속층(140)의 제1 부분 및 상기 제1 회로 패턴(120)는 기둥 형상을 가지며, 절연층(110)의 내측에서 외측으로 돌출되어 형성될 수 있다.
한편, 시드 금속층(140)은 제1 회로 패턴(120)과 제1 솔더 레지스트(160) 사이에 배치되는 제2 부분을 포함할 수 있다. 이때, 일반적인 시드 금속층의 폭은 회로 패턴의 폭과 동일한 폭을 가진다. 이는, 시드 금속층은 회로 패턴을 전기 도금하여 형성하기 위한 것으로, 상기 회로 패턴의 전기 도금 공정이 완료되면, 제거되기 때문이다. 즉, 회로 패턴은 시드 금속층 위에 배치되며, 상기 회로 패턴의 형성이 완료되면, 상기 회로 패턴이 배치되지 않은 영역의 시드 금속층을 제거하며, 이에 따라 회로 패턴과 시드 금속층은 동일한 폭을 가지게 된다.
이와 다르게, 실시 예에서는 제1 솔더 레지스트(160)를 형성한 후에, 상기 시드 금속층(140)을 이용하여 상기 제1 연결부(170)를 형성한다. 그리고, 상기 제1 연결부(170)가 형성된 후에, 상기 제1 솔더 레지스트(160) 및 상기 제1 연결부(170)가 형성되지 않은 영역에서의 시드 금속층은 제거된다. 이에 따라, 실시 예에서의 상기 시드 금속층(140)의 제2 부분은 제2 회로 패턴(125)와 다른 폭을 가질 수 있다. 즉, 상기 시드 금속층(140)의 제2 부분의 하면은 제1 회로 패턴(120)과 직접 접촉한다. 그리고, 상기 시드 금속층(140)의 제2 부분의 상면은 제1 솔더 레지스트(160)와 직접 접촉한다. 이때, 상기 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 회로 패턴(120)의 폭보다 큰 폭을 가질 수 있다. 또한, 상기 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 솔더 레지스트(160)와 동일 폭을 가지거나, 이보다 작은 폭을 가질 수 있다. 예를 들어, 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 회로 패턴(120)의 폭보다 크면서, 상기 접촉하고 있는 제1 솔더 레지스트(160)의 폭보다 작게 형성될 수 있다.
상기와 같이, 실시 예에서는 시드 금속층(140)을 이용하여 제1 회로 패턴(120) 및 제1 연결부(170)를 형성한다. 이에 따라, 실시 예에서는 상기 제1 연결부(170)를 형성하기 위한 별도의 시드층의 형성 및 이의 제거 공정이 불필요하며, 이에 따른 제조 공정을 간소화할 수 있다.
또한, 실시 예에서는 시드 금속층(140)을 이용하여 제1 연결부(170)를 형성함에 의해, 상기 제1 회로 패턴(120)과 상기 제1 연결부(170)의 접합 강도를 향상시킬 수 있다. 즉, 실시 예에서는 시드 금속층(140)이 형성된 이후에, 전기 도금 공정이 진행되어 상기 제1 회로 패턴(120)이 형성된다. 이에 따라, 제1 연결부(170)는 상기 시드 금속층(140)을 시드층으로 그대로 이용하여 형성된다. 이때, 비교 예에서는 제1 회로 패턴 위에 화학동도금 공정을 진행하여 추가적인 시드 금속층을 형성한다. 이때, 상기 추가적인 공정에 의해 형성된 시드 금속층의 접합강도는 실시 예에서의 제1 회로 패턴(120)과 시드 금속층(140) 사이의 접합 강도보다 낮다. 이는, 실시 예에서는 시드 금속층(140)이 형성된 이후에 이보다 두꺼운 두께를 가지는 제1 회로 패턴(120)이 형성되는 반면에, 비교 예에서는 회로 패턴이 형성된 이후에, 이보다 얇은 두께를 가지는 시드 금속층이 형성되기 때문이다.
상기 시드 금속층(140)의 제1 부분의 상면 위에는 제1 연결부(170)가 형성된다. 상기 제1 연결부(170)는 상기 시드 금속층(140) 상에 일정 간격으로 이격되어 복수 개 형성될 수 있다. 상기 제1 연결부(170)는 구리 필러(Cu pillar)일 수 있다. 상기 제1 연결부(170)는 제1 소자(200)의 UBM(Under Bump Metal, 210)과 연결될 수 있다. 이에 따라, 상기 제1 연결부(170)는 상기 시드 금속층(140) 상에 제1 폭 및 제1 간격을 가지고 형성될 수 있다. 상기 제1 폭은 상기 제1 회로 패턴(120)의 폭 및 간격과 동일할 수 있다. 예를 들어, 상기 제1 연결부(170)는 10㎛ 이하의 제1 폭과, 10㎛이하의 제1 간격을 가지고 시드 금속층(140)의 상면 위에 배치될 수 있다.
제2 연결부(175)는 상기 제2 회로 패턴(125)의 하면 아래에 형성될 수 있다. 상기 제2 연결부(175)는 상기 절연층(110)의 하면에 형성되는 제2 솔더 레지스트(165)의 개구부(미도시) 내에 배치될 수 있다. 또한, 제2 연결부(175)는 상기 제2 솔더 레지스트(165)의 하면 아래로 돌출된 구조를 가지고 형성될 수 있다.
상기 제2 연결부(175)는 상호 일정 간격 이격되며 복수 개 형성될 수 있다.
상기 제2 연결부(175)는 제2 폭 및 제2 간격을 가지며 배치될 수 있다. 예를 들어, 상기 제2 폭은 상기 제1 연결부(170)가 가지는 제1 폭보다 클 수 있다. 또한, 상기 제2 간격은 상기 제1 연결부(170)가 가지는 제1 간격보다 클 수 있다.
상기 제1 연결부(170)의 상면에는 제1 접속부(180)가 배치될 수 있다. 제2 회로 패턴(125)의 하면에는 제2 접속부(185)가 배치될 수 있다.
상기 제1 접속부(180) 및 상기 제2 접속부(185)는 원형 또는 타원 형상을 가질 수 있으나, 이에 한정되지는 않는다.
상기 제1 접속부(180) 및 상기 제2 접속부(185)는 는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 접속부(180) 및 상기 제2 접속부(185)는 솔더 범프일 수 있다. 예를 들어, 상기 제1 접속부(180) 및 상기 제2 접속부(185)는 솔더 볼일 수 있고, 이에 따라 리플로우 공정의 온도에서 용융될 수 있다.
상기 제1 접속부(180) 위에는 제1 소자(200)가 부착될 수 있다. 또한, 상기 제2 접속부(185) 아래에는 제2 소자(300)가 부착될 수 있다.
이때, 상기 제1 접속부(180)와 상기 제1 소자(200)의 접촉면 사이에는 UBM(Under Bump Metal, 210)이 형성될 수 있다. 즉, 상기 제1 소자(200)의 하면에는 UBM(Under Bump Metal, 210)이 형성된다. 그리고, 상기 제1 소자(200)는 상기 UBM(Under Bump Metal, 210)의 위치를 상기 제1 접속부(180) 상에 정렬시킨 상태에서 솔더링 공정을 진행하여, 상기 제1 연결부(170) 상에 부착될 수 있다.
실시 예에 의하면, 제1 연결부를 제1 소자의 UBM(Under Bump Metal)에 아닌, 회로기판의 제1 회로 패턴 상에 형성한다. 이때, 상기 제1 연결부는 상기 제1 회로 패턴의 전기 도금을 위해 형성되었던 시드 금속층을 시드층으로 전기 도금을 진행하여 형성될 수 있다. 이에 따르면 실시 예에서는 상기 제1 회로 패턴의 시드 금속층을 이용하여 상기 제1 연결부를 형성함에 따라, 상기 시드 금속층, 상기 제1 회로 패턴 및 상기 제1 연결부 사이의 접합 강도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 연결부를 상기 제1 회로 패턴 상에 형성함에 따라, ETS(Embedded Trace Substrate) 구조를 가지는 제1 회로 패턴의 매립 깊이를 관리하지 않아도 되는 효과가 있다. 또한, 실시 예에서는 제1 소자와 회로기판의 어셈블리 조립 시, 비교 예가 가지는 제1 회로 패턴의 매립 깊이가 변함에 따라 발생하는 넌 컨택(non-contact) 또는 넌-웨트 이슈(non-wet issue) 문제를 해결할 수 있다.
또한, 실시 예에서는 제1 회로 패턴의 매립 깊이를 관리하지 않아도 됨으로써, 제1 연결부의 간격 또는 제1 회로 패턴의 간격을 줄일 수 있으며, 이에 따른 미세피치에 대응이 가능하다. 또한, 실시 예에서는 제1 연결부의 사이즈 폭 또는 간격의 감소에 따른 파인 범프 제품에 활용 가능하며, 이에 따른 공간 확보를 통한 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서는 절연층의 상측에 제1 연결부가 배치되고, 절연층의 하측에 제2 연결부가 배치되며, 이에 따른 패키지 기판의 상하부의 밸런스를 동일하게 맞출 수 있으며, 이에 따른 패키지 기판의 휨 특성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 연결부 및 제2 연결부에 의한 소자나 메인 보드의 부착이 이루어지며, 이에 따른 솔더 볼 접착 방식 대비 솔더 볼의 붕괴 높이를 확보하지 않아도 됨에 따른 제품 부피를 줄일 수 있다. 또한, 실시 예에서는 솔더 볼에 비해 열전도도가 높은 제1 연결부 및 제2 연결부를 이용하여 소자나 메인 보드의 부착을 진행한다. 이에 따라, 실시 예에서는 소자나 메인보드에서 발생하는 열의 전달 특성을 높일 수 있고, 이에 따른 방열 특성을 향상시킬 수 있다.
도 3은 실시 예에 따른 제2 형태의 패키지 기판을 나타낸 도면이다.
도 3을 참조하면, 패키지 기판은 도 2와 비교하여, 몰딩층을 더 포함할 수 있다.
즉, 제2 형태의 패키지 기판(100B)은 제1 몰딩층(190) 및 제2 몰딩층(195)을 포함한다.
제1 몰딩층(190)은 절연층(110)의 상면 및 제1 솔더 레지스트(160)의 상면 위에 형성될 수 있다.
제1 몰딩층(190)은 상기 절연층(110)의 상측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제1 몰딩층(190)은 절연층(110)의 상면 위에 배치된 시드 금속층(140), 제1 솔더 레지스트(160), 제1 연결부(170), 제1 접속부(180), 제1 소자(200) 및 UBM(Under Bump Metal, 210)을 매립하여 형성될 수 있다.
상기와 같이, 제1 몰딩층(190)은 제1 솔더 레지스트(160)를 매립하여 형성될 수 있다.
제2 몰딩층(195)은 상기 절연층(110)의 하측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제2 몰딩층(195)은 절연층(110)의 하면 아래에 배치된 제2 연결부(175), 제2 접속부(185) 및 제2 소자(300)를 매립하며 형성될 수 있다. 다만, 상기 제2 몰딩층(195)은 상기 제2 연결부(175)의 하면을 노출하는 개구부(미도시)를 포함할 수 있다.
도 4는 실시 예에 따른 제3 형태의 패키지 기판을 나타낸 도면이다.
도 4를 참조하면, 패키지 기판은 도 3과 비교하여, 하부 기판을 더 포함할 수 있다.
즉, 제3 형태의 패키지 기판(100C)은 제3 접속부(410) 및 하부 기판(400)을 포함할 수 있다.
제3 접속부(410)는 솔더 볼일 수 있다. 제3 접속부(410)는 제2 몰딩층(195)의 개구부를 통해 노출된 제2 연결부(175)의 하면 아래에 형성될 수 있다.
상기 제3 접속부(410) 아래에는 하부 기판(400)이 부착될 수 있다. 상기 하부 기판(400)은 메인 보드일 수 있으나, 이에 한정되지는 않는다.
예를 들어, 하부 기판(400)은 5G 패키지 기판에서, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판 중 어느 하나일 수 있다.
이하에서는, 실시 예에 따른 패키지 기판의 제조 방법을 공정순으로 설명한다.
도 5 내지 도 15는 도 4에 도시된 제조 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 5를 참조하면, 실시 예는 우선적으로 회로기판의 제조를 위해, 기초 자재인 캐리어 보드(CB)를 준비한다. 캐리어 보드(CB)는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 일면에 배치되는 캐리어 금속층(CB2)을 포함할 수 있다. 이때, 도면 상에는 캐리어 금속층(CB2)이 캐리어 절연층(CB1)의 일면에만 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 즉, 캐리어 금속층은 캐리어 절연층(CB1)의 상면 및 하면에 각각 형성될 수 있으며, 이에 따라 실시 예에서는 캐리어 절연층(CB1)의 양측에서 복수의 회로기판을 동시에 제조할 수 있을 것이다.
다음으로, 도 6을 참조하면, 실시 예에서는 캐리어 금속층(CB2) 아래에 시드 금속층(140)을 형성한다. 상기 시드 금속층(140)은 화학동도금공정에 의해 형성될 수 있으나, 이에 한정되지는 않는다.
상기 시드 금속층(140)이 형성되면, 실시 예에서는 상기 시드 금속층(140) 상에 제1 마스크(M1)를 형성한다. 그리고, 실시 예에서는 상기 제1 마스크(M1)를 노광 및 현상을 진행하여, 상기 제1 마스크(M1)에 오픈부(미도시)를 형성한다. 상기 오픈부는 상기 시드 금속층(140)의 하면 중 제1 회로 패턴(120)이 형성될 위치의 하면을 노출하며 형성될 수 있다.
상기 제1 마스크(M1)가 형성되면, 실시 예에서는 상기 시드 금속층(140)을 시드층으로 전기도금을 진행하여, 상기 제1 마스크(M1)의 오픈부를 채우는 제1 회로 패턴(120)을 형성한다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 제1 마스크(M1)를 제거하고, 그에 따라 상기 시드 금속층(140) 아래에 상기 제1 회로 패턴(120)을 덮는 절연층(110)을 형성한다.
상기 절연층(110)이 형성되면, 실시 예에서는 절연층(110) 내에 비아(130)를 형성한다. 또한, 실시 예에서는 상기 절연층(110)의 하면에 상기 비아(130)와 연결되는 제2 회로 패턴(125)을 형성한다.
제2 회로 패턴(125)은 절연층(110)의 하면 아래에 돌출되어 배치될 수 있다. 즉, 상기 제2 회로 패턴(125)의 상면은 상기 절연층(110)의 하면과 직접 접촉할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 회로 패턴(125)의 상면과 상기 절연층(110)의 하면 사이에는 상기 제2 회로 패턴(125)의 시드 금속층(미도시)이 배치될 수 있을 것이다.
즉, 실시 예에서의 패키지 기판은 ETS 공법에 의해 제조되며, 이에 따라 제1 회로 패턴(120)은 절연층(110) 내에 매립된 구조를 가질 수 있고, 제2 회로 패턴(125)은 절연층(110)의 표면 위로 돌출된 구조를 가질 수 있다.
즉, 비아(130)는 절연층(110) 내에 배치되어, 상면이 상기 제1 회로 패턴(120)의 하면과 연결될 수 있고, 하면이 상기 제2 회로 패턴(125)의 상면과 연결될 수 있다. 상기 비아(130)는 절연층(110) 내에 형성된 비아 홀(미도시)의 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 절연층(110)의 하면 아래에 제2 솔더 레지스트(165)를 형성한다. 상기 제2 솔더 레지스트(165)는 제2 회로 패턴(125)의 하면 중 노출되어야 하는 부분을 오픈하는 개구부를 가질 수 있다.
다음으로, 도 9를 참조하면, 상기 제2 솔더 레지스트(165)의 하면 아래에 제2 마스크(M2)를 형성한다. 상기 제2 마스크(M2)는 노광 및 현상 공정을 통해, 제2 연결부(175)가 형성될 위치에서의 제2 회로 패턴(125)의 하면을 노출하는 오픈부(미도시)를 포함할 수 있다.
그리고, 상기 제2 마스크(M2)의 오픈부가 형성되면, 상기 오픈부를 통해 노출된 상기 제2 회로 패턴(125)의 하면 아래에 제2 연결부(175)를 형성한다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 제2 마스크(M2)를 제거하는 공정과, 상기 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다. 상기 캐릴어 보드(CB)의 제거 공정이 진행된 이후에는, 상기 제1 회로 패턴(120)의 시드층으로 사용되었던, 상기 시드 금속층(140)의 상면이 노출될 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 시드 금속층(140) 상에 제1 솔더 레지스트(160)를 형성하는 공정을 진행할 수 있다. 상기 제1 솔더 레지스트(160)는 상기 시드 금속층(140)의 상면 중 노출되어야 하는 영역을 오픈하는 오픈부(미도시)를 포함할 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 제1 솔더 레지스트(160) 및 상기 시드 금속층(140) 상에 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 그리고, 상기 제3 마스크(M3)는 노광 및 현상 공정을 통해, 제1 연결부(170)가 형성될 위치에서의 시드 금속층(140)의 상면을 노출하는 오픈부(미도시)를 포함할 수 있다.
그리고, 상기 제3 마스크(M3)의 오픈부가 형성되면, 상기 오픈부를 통해 노출된 시드 금속층(140)의 상면에 전기 도금을 진행하여 제1 연결부(170)를 형성할 수 있다. 이때, 상기 제1 연결부(170)는 상기 시드 금속층(140)을 시드층으로 전기 도금을 진행하여 형성할 수 있다. 상기 시드 금속층(140)은 상기 설명한 바와 같이 제1 회로 패턴(120)의 시드층으로도 사용되었으며, 실시 예에서는 시드 금속층(140)을 시드층으로, 이의 양측에 제1 회로 패턴(120) 및 제1 연결부(170)를 형성할 수 있도록 한다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제3 마스크(M3)를 제거하고, 그에 따라 제1 솔더 레지스트(160) 및 제1 연결부(170)가 형성되지 않은 영역에서의 시드 금속층(140)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 연결부(170) 상에 제1 접속부(180)를 배치하여 제1 소자(200)를 부착하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제2 솔더 레지스트(165)의 개구부를 통해 노출된 제2 회로 패턴(125)의 하면 아래에 제2 접속부(185)를 배치하여 제2 소자(300)를 부착하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 실시 예에서는 제1 몰딩층(190) 및 제2 몰딩층(195)을 형성하는 공정을 진행할 수 있다.
제1 몰딩층(190)은 절연층(110)의 상면 및 제1 솔더 레지스트(160)의 상면 위에 형성될 수 있다. 제1 몰딩층(190)은 상기 절연층(110)의 상측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제1 몰딩층(190)은 절연층(110)의 상면 위에 배치된 시드 금속층(140), 제1 솔더 레지스트(160), 제1 연결부(170), 제1 접속부(180), 제1 소자(200) 및 UBM(Under Bump Metal, 210)을 매립하여 형성될 수 있다. 상기와 같이, 제1 몰딩층(190)은 제1 솔더 레지스트(160)를 매립하여 형성될 수 있다.
제2 몰딩층(195)은 상기 절연층(110)의 하측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제2 몰딩층(195)은 절연층(110)의 하면 아래에 배치된 제2 연결부(175), 제2 접속부(185) 및 제2 소자(300)를 매립하며 형성될 수 있다. 다만, 상기 제2 몰딩층(195)은 상기 제2 연결부(175)의 하면을 노출하는 개구부(미도시)를 포함할 수 있다.
또한, 실시 예에서는 상기 제2 연결부(175)의 하면 아래에 제3 접속부(410)를 형성하고, 이를 이용하여 하부 기판(400)을 부착하는 공정을 진행할 수 있다.
도 16은 제2 실시 예에 따른 회로기판을 나타낸 도면이다.
제1 실시 예에서의 회로 기판은 ETS 공법을 이용하여 제조되었다. 이에 반하여, 도 16의 제2 실시 예에 따른 회로 기판은 MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 중 어느 하나의 공법을 이용하여 제조될 수 있다. 이에 따라, 제2 실시 예의 회로 기판에서, 최외측에 배치된 각각의 회로 패턴은 절연층의 표면 상으로 돌출된 구조를 가질 수 있다.
도 16을 참조하면, 실시 예에 따른 회로기판은 제1 절연층(1101), 제2 절연층(1102), 제3 절연층(1103), 제1 회로 패턴(1111), 제2 회로 패턴(1112), 제3 회로 패턴(1113), 제4 회로 패턴(1114), 제1 비아(1121), 제2 비아(1122), 제3 비아(1123), 제1 소자(C1), 제2 소자(C2), 제3 소자(C3), 제1 포스트 범프(1150), 제2 포스트 범프(1160), 제1 접속부(1141), 제2 접속부(1142), 제1 몰딩층(1131) 및 제2 몰딩층(1133)를 포함한다. 상기 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)는 제1 실시 예의 제2 연결부(175)에 대응될 수 있다. 예를 들어, 제2 실시 예에 따르면 상기 회로 기판의 최하측에 배치된 제2 연결부는 서로 다른 폭을 가지는 복수의 포스트 범프를 포함할 수 있다.
제2 실시 예의 회로 기판에서, 제1 절연층(1101)은 코어 기판일 수 있다. 그리고, 제2 절연층(1102) 및 제3 절연층(1103)은 상기 제1 절연층(1101)의 상하에 각각 배치될 수 있다. 이때, 제2 실시 예에서는 상기 절연층의 층수가 3층 구조를 가지는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 실시 예에서의 절연층의 층수는 1층 또는 2층으로 구성될 수도 있고, 이와 다르게 4층 이상의 층 수를 가질 수도 있을 것이다.
제1 절연층(1101), 제2 절연층(1102) 및 제3 절연층(1103)의 표면에는 회로 패턴이 배치될 수 있다. 회로 패턴은 제1 회로 패턴(1111), 제2 회로 패턴(1112), 제3 회로 패턴(1113) 및 제4 회로 패턴(1114)을 포함할 수 있다.
제1 회로 패턴(1111)은 제1 절연층(1101)의 상면에 배치될 수 있다. 제2 회로 패턴(1112)은 제1 절연층(1101)의 하면에 배치될 수 있다. 제3 회로 패턴(1113)은 제2 절연층(1102)의 상면에 배치될 수 있다. 제4 회로 패턴(1114)은 제3 절연층(1103)의 하면에 배치될 수 있다. 상기 제3 회로 패턴(1113)은 회로 기판의 절연층의 적층 구조에서, 최상측의 절연층의 상면에 배치된 회로 패턴을 의미할 수 있다. 예를 들어, 상기 제3 회로 패턴(1113)은 제1 외측 회로 패턴이라고도 할 수 있다. 또한, 제4 회로 패턴(1114)은 회로 기판의 절연층의 적층 구조에서, 최하측의 절연층의 하면에 배치된 회로 패턴을 의미할 수 있다. 예를 들어, 상기 제4 회로 패턴(1114)은 최하측의 절연층에 배치된 제2 외측 회로패턴이라고도 할 수 있다.
상기 제1 외측 회로 패턴에 대응하는 상기 제3 회로 패턴(1113)은 제2 소자(C2)가 실장되는 제1 패드(1113a)를 포함할 수 있다. 제4 회로 패턴(1114)은 제3 소자(C3)가 실장되는 제2 패드(미도시)를 포함할 수 있다. 또한, 제4 회로 패턴(1114)은 제1 소자(C1)의 제1 단자(T1)와 수직 방향 내에서 오버랩되게 배치된 제4-1 패턴과, 이 이외의 제4-2 패턴을 포함할 수 있다. 그리고, 추후 설명되는 제1 포스트 범프(1150)는 상기 제4 회로 패턴(1114) 중 제4-2 패턴의 하면 아래에 배치되고, 상기 제2 포스트 범프(1160)는 상기 제4 회로 패턴(1114) 중 제4-1 패턴 아래에 배치될 수 있다.
이때, 상기 제1 패드(1113a)는 제1 실시 예의 회로 기판에서 소자가 실장되는 제1 회로 패턴(120)에 대응될 수 있다. 예를 들어, 제2 실시 예에서의 상기 제1 패드(1113a)의 상면에는, 제1 실시 예에서의 제1 회로 패턴(120)의 상면에 배치된 제1 연결부(170)가 배치될 수 있을 것이다.
상기 각각의 절연층 내에는 비아가 배치된다. 구체적으로, 상기 제1 절연층(1101), 제2 절연층(1102) 및 제3 절연층(1103) 내에는 이를 관통하며 비아가 형성될 수 있다.
구체적으로, 제1 절연층(1101) 내에는 제1 비아(1121)가 배치된다. 상기 제1 비아(1121)는 상기 제1 절연층(1101)의 상면에 배치되는 제1 회로 패턴(1111)과, 상기 제1 절연층(1101)의 하면에 배치되는 제2 회로 패턴(1112)을 전기적으로 연결한다.
제2 절연층(1102) 내에는 제2 비아(1122)가 배치된다. 상기 제2 비아(1122)는 상기 제2 절연층(1102)의 상면에 배치된 제3 회로 패턴(1113)과, 상기 제1 절연층(1101)의 상면에 배치된 제1 회로 패턴(1111)을 전기적으로 연결한다.
제3 절연층(1103) 내에는 제3 비아(1123)가 배치된다. 상기 제3 비아(1123)는 상기 제1 절연층(1101)의 하면에 배치된 제2 회로 패턴(1112)과, 상기 제3 절연층(1103)의 하면에 배치된 제4 회로 패턴(1114)을 전기적으로 연결한다.
제1 절연층(1101) 내에는 제1 소자(C1)가 매립된다. 상기 제1 소자(C1)는 제1 절연층(1101) 내에 매립되어, 적어도 일부가 상기 제1 절연층(1101)의 하면 아래로 노출될 수 있다. 예를 들어, 상기 제1 소자(C1)는 제1 단자(T1)를 포함한다. 그리고, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 제1 절연층(1101)의 하면 아래로 돌출되어 배치될 수 있다. 이에 따라, 상기 제1 소자(C1)의 제1 단자(T1)의 적어도 일부는 제3 절연층(1103)에 의해 덮일 수 있다.
예를 들어, 상기 제1 소자(C1)의 제1 단자(T1)의 상면은 상기 제2 회로 패턴(1112)의 상면과 동일 평면 상에 위치할 수 있다.
이에 따라, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 제3 절연층(1103) 내에 배치된 제3 비아(1123)와 직접적으로 연결될 수 있다. 상기와 같이 제1 소자(C1)의 제1 단자(T1)와 연결되는 별도의 연결 패드 없이, 상기 제1 소자(C1)의 제1 단자(T1)와 직접적으로 제3 비아(1123)가 연결되도록 함에 따라, 실시 예에서는 상기 제1 소자(C1)를 통해 전달되는 전기적 신호의 배선 길이를 최소화할 수 있으며, 이에 따른 전송 속도 향상 및 노이즈 특성을 향상시킬 수 있다.
제1 소자(C1)는 칩과 같은 전자 부품일 수 있으며, 이는 능동 소자와 수동 소자로 구분될 수 있다. 그리고, 능동 소자는 비선형 부분을 적극적으로 이용한 소자이며, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 능동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행할 수 있다.
제2 절연층(1102) 상에는 제2 소자(C2)가 실장된다. 구체적으로, 제2 절연층(1102)의 상면에 배치된 제3 회로 패턴(1113) 중 제1 패드(1113a) 상에는 제2 소자(C2)가 실장된다. 상기 제2 절연층(1102)은 복수의 절연층 중 제1 최외측 또는 최상측에 배치된 제1 외측 절연층이라고도 할 수 있다. 그리고, 상기 제2 소자(C2)는 상기 제1 외측 절연층 상에 배치될 수 있다.
구체적으로, 제3 회로 패턴(1113)의 제1 패드(1113a) 위에는 제1 접속부(1141)가 배치된다. 그리고, 제2 소자(C2)는 상기 제1 접속부(1141)를 통해 상기 제1 패드(1113a)와 전기적으로 연결된다. 상기 제1 접속부(1141)는 솔더 볼일 수 있다. 상기 제1 접속부(1141)는 솔더에 이종 성분의 물질이 함유될 수 있다. 상기 솔더는 SnCu, SnPb, SnAgCu 중 적어도 어느 하나로 구성될 수 있다. 그리고, 상기 이종 성분의 물질은 Al, Sb, Bi, Cu, Ni, In, Pb, Ag, Sn, Zn, Ga, Cd 및 Fe 중 어느 하나를 포함할 수 있다.
상기 제2 절연층(1102) 상에는 제1 몰딩층(1131)이 배치된다. 상기 제1 몰딩층(1131)은 상기 제2 절연층(1102)의 상면을 덮으며 배치된다. 바람직하게, 상기 제1 몰딩층(1131)은 상기 제2 절연층(1102)의 상면의 전체 영역을 덮으며 배치된다. 예를 들어, 상기 제2 절연층(1102)의 상면 중 일부는 제3 회로 패턴(1113)과 접촉한다. 또한, 상기 제2 절연층(1102)의 상면 중 나머지 일부는 상기 제1 몰딩층(1131)과 접촉한다.
제1 몰딩층(1131)은 EMC(Epoxy molding compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 몰딩층(1131)은 오픈 영역(1132)을 포함한다. 바람직하게, 상기 제1 몰딩층(1131)은 상기 제2 절연층(1102)의 상부 영역 중 상기 제2 소자(C2)가 배치될 영역을 오픈하는 오픈 영역(1132)을 포함한다. 그리고, 상기 제2 소자(C2)는 상기 제1 몰딩층(1131)의 오픈 영역(1132) 내에서, 상기 제3 회로 패턴(1113)의 제1 패드(1113a) 위에 실장될 수 있다.
제3 절연층(1103)의 아래에는 제3 소자(C3)가 실장된다. 구체적으로, 제3 절연층(1103)의 하면에 배치된 제4 회로 패턴(1114) 중 제2 패드(미도시) 상에는 제3 소자(C3)가 실장된다.
구체적으로, 제4 회로 패턴(1114)의 제2 패드 아래에는 제2 접속부(1142)가 배치된다. 그리고, 제3 소자(C3)는 상기 제2 접속부(1142)를 통해 상기 제2 패드와 전기적으로 연결된다. 상기 제2 접속부(1142)는 솔더 볼일 수 있다. 상기 제2 접속부(1142)는 솔더에 이종 성분의 물질이 함유될 수 있다.
상기 제3 절연층(1103) 아래에는 제2 몰딩층(1133)이 배치된다. 상기 제2 몰딩층(1133)은 상기 제3 절연층(1103)의 하면을 덮으며 배치된다. 제2 몰딩층(1133)은 EMC(Epoxy molding compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 몰딩층(1133)은 상기 제3 소자(C3)의 하면을 노출하며 형성될 수 있다. 즉, 상기 제2 몰딩층(1133)은 제3 소자(C3)의 측면 및 상면을 덮으며 배치될 수 있다. 이때, 상기 제3 소자(C3)의 단자(미도시)는 상면에 배치되며, 이에 따라 상기 제2 접속부(1142) 및 상기 제3 소자(C3)의 단자는 상기 제2 몰딩층(1133)에 의해 덮일 수 있다.
또한, 상기 제2 몰딩층(1133)은 상기 제3 절연층(1103) 아래에 일정 두께를 가지고 배치될 수 있다. 이때, 상기 제2 몰딩층(1133)의 하면은 상기 제3 소자(C3)의 하면과 동일 평면 상에 위치할 수 있다. 따라서, 상기 제3 소자(C3)의 하면은 외부로 노출될 수 있다. 이에 따라 상기 제3 소자(C3)에서 발생한 열이 상기 노출된 부분을 통해 외부로 방출될 수 있다.
한편, 상기 제2 몰딩층(1133)의 하면은 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)의 하면보다 낮게 위치할 수 있다. 또한, 상기 제2 몰딩층(1133)은 상기 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)의 하면을 노출하며 형성된다. 이에 따라, 상기 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)의 하면에는, 상기 제2 몰딩층(1133)의 오픈 영역인 안착부가 형성될 수 있으며, 이에 따라 추후 메인 보다와의 연결을 위한 솔더 볼을 정확한 위치에 배치할 수 있음에 따라 신뢰성을 향상시킬 수 있다.
상기 제4 회로 패턴(1114)의 하면 아래에는 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)가 배치된다. 상기 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)는 외부의 메인 보드와의 연결을 위한 연결부일 수 있다.
상기 제1 포스트 범프(1150) 및 상기 제2 포스트 범프(1160)는 상기 제4 회로 패턴(1114)을 형성하는데 사용된 도금 시드층(미도시)을 이용하여 형성될 수 있다. 이에 따라, 실시 예에서, 상기 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)를 형성하기 위한 별도의 시드층은 생략될 수 있다. 이에 따라, 상기 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)는 상기 제3 절연층(1103)의 하면에 배치된 제4 회로 패턴(1114)과 직접 접촉하며 배치될 수 있다.
즉, 실시 예에서는 제1 및 제2 포스트 범프(150,160)와 제4 회로 패턴(1114) 사이에 전기도금을 위한 시드층을 별도로 형성하기 않고, 제4 회로 패턴(1114) 상에 형성된 시드층을 이용하여 상기 제4 회로 패턴(1114) 상에 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)를 형성하도록 한다. 이에 따르면, 실시 예에서는 포스트 범프의 형상을 위한 별도의 시드층을 생략할 수 있으며, 이에 따른 제조 공정을 간소화할 수 있다. 또한, 실시 예에서는 포스트 범프의 전기 도금을 위한 별도의 시드층을 형성하는 경우, 상기 별도의 시드층과 상기 포스트 범프 사이에서의 크랙 발생 문제를 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다.
즉, 제1 실시 예의 회로 기판에서 제2 연결부는 하나의 포스트 범프만을 포함하였다. 이에 반하여, 제2 실시 예의 회로 기판에서의 제2 연결부는 서로 다른 폭을 가지는 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)를 포함할 수 있다.
상기 제1 포스트 범프(1150)는 제1 폭(W1)을 가질 수 있다. 예를 들어, 상기 제1 포스트 범프(1150)가 가지는 제1 폭(W1)은 150㎛ 내지 300㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제1 포스트 범프(1150)가 가지는 제1 폭(W1)은 170㎛ 내지 280㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제1 포스트 범프(1150)가 가지는 제1 폭(W1)은 200㎛ 내지 250㎛ 범위를 만족할 수 있다. 상기 제1 포스트 범프(1150)의 폭이 150㎛보다 작으면, 메인 보드(1200)의 안정적인 지지가 불가능할 수 있다. 또한, 상기 제1 포스트 범프(1150)의 폭이 300㎛보다 크면, 회로 기판의 길이 방향으로의 부피가 증가할 수 있다.
제2 포스트 범프(1160)는 제2 폭(W2)을 가질 수 있다. 예를 들어, 상기 제2 포스트 범프(1160)가 가지는 제2 폭(W2)은 50㎛ 내지 120㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제2 포스트 범프(1160)가 가지는 제2 폭(W2)은 70㎛ 내지 110㎛ 범위를 만족할 수 있다. 예를 들어, 상기 제2 포스트 범프(1160)가 가지는 제2 폭(W2)은 80㎛ 내지 100㎛ 범위를 만족할 수 있다. 상기 제2 포스트 범프(1160)의 폭이 50㎛보다 작으면, 이웃하는 상기 제2 포스트 범프에 의한 메인 보드의 안정적인 지지가 불가능할 수 있다. 또한, 상기 제2 포스트 범프(1160)의 폭이 120㎛보다 크면, 회로 기판의 길이 방향으로의 부피가 증가할 수 있다.
실시 예에서는 상기와 같이, 메인 보드와 연결되는 제2 연결부에 대해, 서로 다른 폭을 가지는 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)를 형성한다. 즉, 비교 예에서는 상기 제2 연결부에 있어, 제1 포스트 범프만을 포함하였으며, 이에 따른 회로 기판의 길이 방향으로의 두께가 증가하였다. 이에 반하여, 실시 예에서는 상기 제1 포스트 범프뿐 아니라, 상기 제1 포스트 범프와 함께 상기 제2 포스트 범프도 형성하여, 위치에 따라 서로 다른 메인 보드의 지지가 가능하도록 하고, 이에 따른 회로 기판의 길이 방향으로의 부피를 감소시킬 수 있도록 한다.
상기 제2 포스트 범프(1160)는 상기 제1 절연층(1101) 내에 매립된 제1 소자(C1)와 연결되는 범프일 수 있다.
예를 들어, 제2 포스트 범프(1160)는 제4 회로 패턴(1114) 및 제3 비아(1123)를 통해 상기 제1 소자(C1)의 제1 단자(T1)와 직접 연결되는 범프일 수 있다. 예를 들어, 상기 제2 포스트 범프(1160)는 수직 방향 내에서, 상기 제1 소자(C1)와 오버랩되게 배치된 범프일 수 있다. 예를 들어, 상기 제2 포스트 범프(1160)는 수직 방향 내에서, 상기 제1 소자(C1)의 제1 단자(T1)와 오버랩되게 배치될 수 있다.
상기와 같이 실시 예에서는, 제2 포스트 범프(1160)를 이용하여 상기 제1 소자(C1)와 메인 보드 사이가 연결될 수 있도록 한다. 이때, 비교 예에서는 솔더 볼을 이용하여 상기 제1 소자와 메인 보드사이가 연결되었다. 그러나, 상기 솔더 볼은 특성 상, 미세 피치 대응에 한계가 있으며, 이에 따라 추가적은 연결 배선을 이용하여 상기 솔더 볼 형성을 위한 공간을 확보해야만 했다.
이와 다르게, 실시 예에서는 제2 포스트 범프(1160)를 이용하여 상기 제1 소자와 메인 보드 사이를 연결한다. 이에 따라, 실시 예에서는 상기 제1 소자(C1)의 제1 단자(T1)가 가지는 피치에 대응하는 복수의 제2 포스트 범프(1160)를 사용함에 따라, 미세 피치에 대응할 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프(1160)를 통해 상기 제1 소자(C1)와 메인 보드 사이가 연결되며, 이에 따른 비교 예 대비 방열 특성을 향상시킬 수 있다. 또한, 실시 예에서는 상기 제2 포스트 범프를 통해 상기 제1 소자(C1)와 메인 보드 사이가 연결됨에 따라, 제1 소자(C1)와 메인 보드 사이의 신호 전송 거리를 줄일 수 있으며, 이에 따른 노이즈 특성을 향상시키면서, 전송 속도를 향상시킬 수 있다.
이하에서는 실시 예에 따른 제1 몰딩층(1131)의 오픈 영역(1132)에 대해 구체적으로 설명하기로 한다.
도 17은 제1 실시 예에 따른 도 2의 제1 몰딩층의 오픈 영역을 나타낸 도면이고, 도 18는 제2 실시 예에 따른 도 2의 제1 몰딩층의 오픈 영역을 나타낸 도면이다.
이때, 이하에서 설명되는 제1 몰딩층의 구조는, 도 3에 도시된 제1 몰딩층(190)에도 동일하게 적용 가능할 것이다.
상기 제1 몰딩층(1131)의 오픈 영역(1132)은 상기 제2 절연층(1102)의 상부 영역 중 제2 소자(C2)가 배치될 영역을 오픈할 수 있다.
이때, 상기 제1 몰딩층(1131)의 오픈 영역(1132)은 상기 제2 절연층(1102)의 상면을 덮으면서, 상기 제1 패드(1113a)를 노출하며 형성될 수 있다.
이에 따라, 상기 오픈 영역(1132)에서도, 상기 제2 절연층(1102)의 상면은 덮일 수 있다. 즉, 일반적인 캐비티는 상기 제2 절연층의 상면도 노출하여 소자의 실장 영역을 확보하였다. 이와 다르게, 실시 예에서는 상기 오픈 영역(1132)이 상기 제2 절연층(1102)의 상면을 덮으면서 상기 제1 패드(1113a)를 선택적으로 노출하도록 하여, 이에 따른 신뢰성을 향상할 수 있도록 한다.
즉, 상기 제1 몰딩층(1131)은 상기 오픈 영역(1132)을 형성하는 제1 부분과, 상기 제1 부분 이외의 제2 부분을 포함한다.
그리고, 상기 제1 부분은 상기 제2 소자(C2)가 실장된 제1 패드(1113a)를 노출하며 형성될 수 있다.
상기 제1 부분의 상면은 단차를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(1131)의 제1 부분은 위치에 따라 서로 다른 높이를 가지는 단차를 형성할 수 있다. 예를 들어, 상기 제1 몰딩층(1131)의 제1 부분의 상면은 일정 표면 거칠기를 가질 수 있다. 이때, 상기 제1 몰딩층(1131)의 제1 부분의 상면이 가지는 표면 거칠기는, 추가적인 공정을 통해 해당 거칠기를 가지도록 가공하는 것이 아니라, 지그가 배치된 상태에서 상기 제1 몰딩층(1131)을 형성하는 것에 의해, 상기 제1 부분의 상면이 일정 표면 거칠기를 가지도록 할 수 있다.
상기 제1 몰딩층(1131)의 제1 부분은 가장자리 영역에 대응하는 제1-1 부분과, 내측 영역에 대응하는 제1-2 부분을 포함할 수 있다.
이때, 상기 제1 몰딩층(1131)의 제1-1 부분의 상면(S1)은 상기 제1 몰딩층(1131)의 제1-2 부분의 상면(S2)과 서로 다른 높이를 가질 수 있다.
예를 들어, 상기 제1 몰딩층(1131)의 제1 부분의 상면은, 상기 제1-1 부분에서 상기 제1-2 부분으로 갈수록 변화할 수 있다. 예를 들어, 상기 제1 몰딩층(1131)의 제1 부분의 상면은 오픈 영역(1132)의 내벽에서 멀어질수록 높이가 감소할 수 있다.
예를 들어, 제1 몰딩층(1131)의 오픈 영역(1132)의 깊이는, 외측에서 내측으로 갈수록 증가할 수 있다.
이때, 실시 예에서는 상기 오픈 영역(1132)을 형성함에 있어, 사각형의 지그를 사용하기 때문에, 상기 오픈 영역(1132)의 내벽은 상기 제2 절연층(1102)의 상면에 대해 수직할 수 있다. 바람직하게, 상기 오픈 영역(1132)의 상부 폭과 하부 폭은 서로 동일할 수 있다.
상기 제1 몰딩층(1131)의 제1-1 부분은 제2 높이(H2)를 가질 수 있다. 또한, 상기 제1 몰딩층(1131)의 제1-2 부분은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다.
즉, 상기 제1 패드(1113a)는 상기 제2 절연층(1102)의 상면에 제1 높이(H1)를 가지고 형성될 수 있다. 그리고, 상기 제1 몰딩층(1131)의 제1-1 부분은, 상기 제1 패드(1113a)의 상면을 노출해야 하며, 이에 따라 상기 제1 패드(1113a)가 가지는 제1 높이(H1)보다 작은 제2 높이(H2)를 가질 수 있다.
또한, 상기 제1 몰딩층(1131)의 제1-2 부분은 상기 제2 높이(H2)보다 작은 제3 높이(H3)를 가질 수 있다. 이때, 상기 제3 높이(H3)를 가지는 상기 제1-2 부분은, 상기 제2 높이(H2)를 가지는 상기 제1-1 부분보다 상기 제1 패드(1113a)에 인접하게 배치될 수 있다.
한편, 도 17에 도시된 바와 같이 상기 제1 몰딩층(1131)의 상기 제1-1 부분과 제1-2 부분 각각의 상면(S1, S2)은 전체 영역에서 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(1131)의 제1-1 부분의 상면(S1)은 편평할 수 있다. 예를 들어, 상기 제1 소자(C1)의 상기 제1-1 부분의 상면(S1)은 전체 영역에서 서로 동일한 높이를 가질 수 있다. 예를 들어, 상기 제1 몰딩층(1131)의 제1-2 부분의 상면(S2)은 편평할 수 있다. 예를 들어, 상기 제1 소자(C1)의 상기 제1-2 부분의 상면(S2)은 전체 영역에서 서로 동일한 높이를 가질 수 있다.
이와 다르게, 도 18에 도시된 바와 같이, 제1 몰딩층(1131)의 제1-1 부분과, 제1-2 부분의 각각의 상면(S1, S2)은 외측에서 내측으로 갈수록 높이가 변화할 수 있다.
한편, 상기 제2 높이(H2)는 상기 제1 높이(H1)의 95% 이하의 수준을 가질 수 있다. 이때, 상기 제1 몰딩층(1131)의 제-1 부분의 제1 상면(S1)과 제1-2 부분의 제2 상면(S2)은 위치 별로 서로 다른 높이를 가질 수 있다. 이에 따라, 상기 제2 높이(H2)는 상기 제1 상면(S1)의 평균 높이를 의미할 수 있다. 또한, 이와 다르게, 상기 제2 높이(H2)는 상기 제1 상면(S1)의 위치별 높이 중 가장 큰 높이 값을 의미할 수 있다.
상기 제1-1 부분의 상면(S1)은 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제1-1 부분의 상면(S1)은 상기 내벽과 가장 인접한 부분에서 가장 큰 높이를 가질 수 있다. 예를 들어, 상기 제1-1 부분의 상면(S1)은 상기 제1-2 부분의 상면(S2)과 인접한 부분에서 가장 작은 높이를 가질 수 있다.
또한, 상기 제1-2 부분의 상면(S2)은 상기 제1-1 부분의 상면(S1)보다 작은 높이를 가지면서, 상기 제1 패드(1113a) 사이에 위치할 수 있다.
이때, 상기 제1-2 부분의 상면(S2)은 상기 제1-1 부분의 상면(S1)보다 작은 높이를 가질 수 있다. 나아가, 상기 제1-2 부분의 상면(S2)은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 제1-2 부분의 상면(S2)이 가지는 제3 높이(H3)는 위치에 따라 서로 다른 값을 가질 수 있다.
바람직하게, 상기 제1-2 부분의 상면(S2)의 높이는 외측에서 내측으로 갈수록 낮아질 수 있다. 예를 들어, 상기 제1-2 부분의 상면(S2)은 상기 제1 패드(1113a)의 내측과 인접한 부분(또는, 상기 제1-1 부분의 상면과 인접한 부분)에서 가장 큰 높이를 가질 수 있다. 그리고, 상기 제1-2 부분의 상면(S2)은 중앙 부분에서 가장 작은 높이를 가질 수 있다. 즉, 상기 제1-2 부분의 상면(S2)의 단면은 외측에서 내측으로 갈수록 높이가 점차 낮아지는 V자 형상을 가질 수 있다. 또한, 상기 제1-1 부분의 상면(S1)의 단면도, 외측에서 내측으로 갈수록 높이가 낮아지는 V자 형상을 가질 수 있다. 이에 따라, 실시 예에서는 제2 소자(C2)의 실장 시에, 상기 제1 패드(1113a)의 표면이 노출되지 않음에 따라, 상기 제2 소자(C2)의 연결 불량을 해결할 수 있고, 이에 따른 상기 제1 패드(1113a)와 상기 제2 소자(C2) 사이의 전기적 연결 신뢰성을 향상시킬 수 있다.
도 19 내지 도 29는 도 16에 도시된 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 19를 참조하면, 실시 예에서는 우선적으로 내층 기판을 제조하는 공정을 진행할 수 있다.
내층 기판을 제조하기 위해, 실시 예에서는 제1 절연층(1101)을 준비한다. 그리고, 실시 예에서는 상기 제1 절연층(1101)의 상면에 제1 회로 패턴(1111)을 형성하고, 상기 제1 절연층(1101)의 하면에 제2 회로 패턴(1112)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제1 절연층(1101) 내에 상기 제1 회로 패턴(1111)과 상기 제2 회로 패턴(1112)을 연결하는 제1 비아(1121)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 20을 참조하면, 실시 예에서는 상기 제1 절연층(1101)의 하부에 캐리어 보드(CB)를 형성하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 제1 절연층(1101) 내에 캐비티(1101a)를 형성하는 공정을 진행할 수 있다.
다음으로, 도 21을 참조하면, 실시 예에서는 상기 제1 절연층(1101)에 형성된 캐비티(1101a) 내에 제1 소자(C1)를 매립하는 공정을 진행할 수 있다. 상기 제1 소자(C1)는 제1 절연층(1101) 내에 매립되어, 적어도 일부가 상기 제1 절연층(1101)의 하면 아래로 노출될 수 있다. 예를 들어, 상기 제1 소자(C1)는 제1 단자(T1)를 포함한다. 이때, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 제1 절연층(1101)의 하면 아래로 돌출되어 배치될 수 있다. 예를 들어, 상기 제1 소자(C1)의 제1 단자(T1)는 상기 캐리어 보드(CB) 내에 배치될 수 있다. 예를 들어, 상기 제1 소자(C1)의 제1 단자(T1)의 상면은 상기 제2 회로 패턴(1112)의 상면과 동일 평면 상에 위치할 수 있다.
다음으로, 도 22을 참조하면 실시 예에서는 상기 제1 절연층(1101)의 상면에 제2 절연층(1102)을 형성하는 공정을 진행할 수 있다. 상기 제1 소자(C1)의 상면은 상기 형성된 제2 절연층(1102)에 의해 덮일 수 있다.
다음으로, 도 23를 참조하면, 실시 예에서는 상기 제1 절연층(1101)의 하면에 배치된 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(1101)의 하면 아래로 돌출된 제2 회로 패턴(1112) 및 제1 소자(C1)의 제1 단자(T1)를 노출하도록, 상기 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 24을 참조하면, 실시 예에서는 상기 제2 절연층(1102)의 상면에 제3 회로 패턴(1113)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제2 절연층(1102) 내에 상기 제1 회로 패턴(1111)과 상기 제3 회로 패턴(1113)을 연결하는 제2 비아(1122)를 형성하는 공정을 진행할 수있다. 이때, 상기 제2 절연층(1102)의 상면에 형성된 제3 회로 패턴(1113)은 제2 소자(C2)의 실장을 위한 제1 패드(1113a)를 포함할 수 있다.
또한, 실시 예에서는 상기 제3 절연층(1103)의 하면에 제4 회로 패턴(1114)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(1103) 내에 상기 제2 회로 패턴(1112)과 상기 제4 회로 패턴(1114)을 연결하는 제3 비아(1123)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제3 비아(1123)는 상기 제1 절연층(1101) 내에 매립된 제1 소자(C1)의 제1 단자(T1)와 직접 연결되는 비아를 포함할 수 있다. 또한 상기 제4 회로 패턴(1114)은 제3 소자(C3)의 실장을 위한 제2 패드(미도시)를 포함할 수 있다.
다음으로, 도 25을 참조하면, 실시 예에서는 상기 제2 절연층(1102) 상에 몰드 체이스(mold chase, MC)를 배치하는 공정을 진행할 수 있다. 상기 몰드 체이스(mold chase, MC)는 상기 제2 절연층(1102)의 상면에 배치된 제3 회로 패턴(1113) 중 제2 소자(C2)와 연결되는 제1 패드(1113a) 상에 배치되는 돌기부(미도시)를 포함할 수 있다. 즉, 상기 몰드 체이스(mold chase, MC)의 돌기부는 상기 제3 회로 패턴(1113)의 제1 패드(1113a) 상에 배치될 수 있다.
다음으로, 도 26를 참조하면, 실시 예에서는 상기 제2 절연층(1102)의 상부 영역 중 상기 몰드 체이스(mold chase, MC)의 돌기부를 제외한 나머지 영역을 채우며, 제1 몰딩층(1131)을 형성하는 공정을 진행할 수 있다.
상기 제1 몰딩층(1131)은 상기 몰드 체이스(mold chase, MC)의 돌기부에 대응하는 오픈 영역(1132)을 가질 수 있다. 상기 오픈 영역(1132)에서의 상기 제1 몰딩층(1131)은 상기 돌기부의 제2 절연층(1102)의 상면 사이의 공간의 일부를 채우며 형성될 수 있다.
다음으로 도 27을 참조하면, 실시 예에서는 상기 제1 몰딩층(1131)의 오픈 영역(1132)을 통해 노출된 제1 패드(1113a) 상에 제1 접속부(1141)를 배치한다. 그리고, 실시 예에서는 상기 제1 접속부(1141)를 이용하여 상기 제1 패드(1113a) 상에 제2 소자(C2)를 실장하는 공정을 진행할 수 있다.
또한, 실시 예에서는 상기 제3 절연층(1103)의 하면에 배치된 제4 회로 패턴(1114) 중 제2 패드 아래에 제2 접속부(1142)를 배치하고, 상기 제2 접속부(1142)를 이용하여 제3 소자(C3)를 실장하는 공정을 진행할 수 있다.
구체적으로, 상기 제1 몰딩층(1131)의 오픈 영역(1132)은 상기 제2 절연층(1102)의 상부 영역 중 제2 소자(C2)가 배치될 영역을 오픈할 수 있다. 이때, 상기 제1 몰딩층(1131)의 오픈 영역(1132)은 상기 제2 절연층(1102)의 상면을 덮으면서, 상기 제1 패드(1113a)를 노출하며 형성될 수 있다.
이에 따라, 상기 오픈 영역(1132)에서도, 상기 제2 절연층(1102)의 상면은 덮일 수 있다. 즉, 일반적인 캐비티는 상기 제2 절연층의 상면도 노출하여 소자의 실장 영역을 확보하였다. 이와 다르게, 실시 예에서는 상기 오픈 영역(1132)이 상기 제2 절연층(1102)의 상면을 덮으면서 상기 제1 패드(1113a)를 선택적으로 노출하도록 하여, 이에 따른 신뢰성을 향상할 수 있도록 한다.
다음으로, 도 28 및 도 29를 참조하면, 실시 예에서는 상기 제4 회로 패턴(1114)의 하면 아래에 제2 연결부를 구성하는 제1 포스트 범프(1150) 및 제2 포스트 범프(1160)를 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제3 절연층(1103) 아래에, 상기 제1 포스트 범프(1150)의 하면과 상기 제2 포스트 범프(1160)의 하면을 노출하면서, 상기 제3 소자(C3)를 덮는 제2 몰딩층(1133)을 형성하는 공정을 진행할 수 있다.
도 30은 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 30을 참조하면, 실시 예에서의 패키지 기판은, 도 16에 도시된 회로기판의 제1 포스트 범프(1150) 및 제2 포스트 범프(1160) 아래에 제3 접속부(1220)가 배치될 수 있다.
또한, 상기 제3 접속부(1220)를 통해, 상기 회로기판의 아래에는 메인 보드(200)가 부착될 수 있다. 이때, 메인 모드(200)의 상면에는 상기 제1 포스트 범프(1150)와 직접 연결되는 패드와, 상기 제2 포스트 범프(1160)와 직접 연결되는 패드를 각각 포함할 수 있다.
상기 제2 포스트 범프(1160)는 상기 회로기판의 제1 절연층(1101) 내에 매립된 제1 소자(C1)와 수직 방향에서 오버랩되어 배치된다. 즉, 제2 포스트 범프(1160)는 제3 비아(1123)와 제4 회로 패턴(1114)을 통해 상기 제1 소자(C1)와 직접 연결될 수 있다. 여기에서, 직접 연결이란, 상기 제1 소자(C1)의 단자(T1)와 연결된 신호 라인이 수평 방향으로 제공되지 않고, 수직 방향으로 상기 제3 비아(1123) 및 제4 회로 패턴(1114)을 통해 상기 제2 포스트 범프(1160)에 직접 연결되는 것을 의미할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층의 상면에 배치되고, 제1 외측 회로 패턴;
    상기 절연층의 하면에 배치되는 제2 외측 회로 패턴;
    상기 제1 외측 회로 패턴의 제1-1 회로 패턴의 상면에 배치되는 제1 연결부;
    상기 제1 연결부 상에 배치되는 제1 접속부;
    상기 제1 접속부를 통해 상기 제1 연결부 상에 배치되는 제1 소자;
    상기 제2 외측 회로 패턴의 제2-1 회로 패턴의 하면에 배치되는 제2 접속부;
    상기 제2 접속부를 통해 상기 제2-1 회로 패턴에 부착되는 제2 소자; 및
    상기 제2 외측 회로 패턴의 제2-2 회로 패턴의 하면에 배치되는 제2 연결부를 포함하고,
    상기 제1 연결부는 제1 폭 및 제1 간격을 가지고 배치되고,
    상기 제2 연결부는 상기 제1 폭보다 큰 제2 폭 및 상기 제1 간격보다 큰 제2 간격을 가지고 배치되는,
    패키지 기판.
  2. 제1 항에 있어서,
    상기 절연층의 상면에 배치되고 상기 제1 연결부를 노출하는 제1 개구부를 포함하는 제1 솔더 레지스트; 및
    상기 절연층의 하면에 배치되고, 상기 제2 접속부 및 상기 제2 연결부를 노출하는 제2 솔더 레지스트를 포함하고,
    상기 제1 회로 패턴은 상기 제1 솔더 레지스트에 의해 덮이는 제1-2 회로 패턴을 포함하는,
    패키지 기판.
  3. 제2항에 있어서,
    상기 제1-1 회로 패턴과 상기 제1 연결부 사이에 배치되는 시드 금속층을 포함하고,
    상기 시드 금속층은,
    상기 제1-1 회로 패턴과 상기 제1 연결부 사이에 배치되는 제1 부분과,
    상기 제1-2 회로 패턴과 상기 제1 솔더 레지스트 사이에 배치되는 제2 부분을 포함하는,
    패키지 기판.
  4. 제3항에 있어서,
    상기 시드 금속층은,
    상기 제1-1 회로 패턴, 상기 제1-2 회로 패턴 및 상기 제1 연결부의 시드층인,
    패키지 기판.
  5. 제1항에 있어서,
    상기 절연층 위에 배치되고, 상기 제1 소자를 몰딩하는 제1 몰딩층; 및
    상기 절연층 아래에 배치되고, 상기 제2 소자를 몰딩하며, 상기 제2 연결부의 하면을 노출하는 개구부를 포함하는 제2 몰딩층을 포함하는,
    패키지 기판.
  6. 제1항에 있어서,
    상기 절연층 내에 매립된 제3 소자를 포함하고,
    상기 제2-2 회로 패턴은,
    상기 제3 소자와 두께 방향으로 오버랩되는 제1 패턴부와,
    상기 제1 패턴부 이외의 제2 패턴부를 포함하고,
    상기 제2 연결부는,
    상기 제1 패턴부 아래에 배치되는 제1 포스트 범프; 및
    상기 제2 패턴부 아래에 배치되고, 상기 제1 포스트 범프와 다른 폭을 가지는 제2 포스트 범프를 포함하는,
    패키지 기판.
  7. 제1항에 있어서,
    상기 제1 외측 회로 패턴의 상면은,
    상기 절연층의 상면과 동일 평면 상에 위치하거나, 상기 절연층의 상면보다 낮게 위치하며,
    상기 제1 외측 회로 패턴의 측면은,
    상기 절연층으로 덮이는,
    패키지 기판.
  8. 제5항에 있어서,
    상기 제1 몰딩층은 오픈 영역을 포함하고,
    상기 오픈 영역은 상기 제1 소자를 노출하는,
    패키지 기판.
  9. 제8항에 있어서,
    상기 제1 외측 회로 패턴은 상기 절연층의 상면 위로 돌출되어, 상기 제1 몰딩층의 상기 오픈 영역을 통해 노출되고,
    상기 제1 몰딩층의 상기 제1 오픈 영역의 바닥면은,
    상기 제1 외측 회로 패턴의 하면보다 높게 위치하는,
    패키지 기판.
  10. 제9항에 있어서,
    상기 제1 몰딩층의 상기 제1 오픈 영역은,
    상기 제1 외측 회로 패턴과 인접한 제1 부분과,
    상기 제1 부분 이외의 제2 부분을 포함하고,
    상기 제1 부분의 높이는, 상기 제2 부분의 높이와 다른,
    패키지 기판.
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