WO2021215879A1 - 회로기판 - Google Patents

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WO2021215879A1
WO2021215879A1 PCT/KR2021/005180 KR2021005180W WO2021215879A1 WO 2021215879 A1 WO2021215879 A1 WO 2021215879A1 KR 2021005180 W KR2021005180 W KR 2021005180W WO 2021215879 A1 WO2021215879 A1 WO 2021215879A1
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circuit pattern
insulating layer
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height
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PCT/KR2021/005180
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French (fr)
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라세웅
한정은
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board, and more particularly, to a circuit board including a supporting insulating layer for supporting a circuit pattern disposed on an outermost layer, and a method of manufacturing the same.
  • the line width of circuits is becoming smaller.
  • the circuit line width of the package substrate or circuit board on which the semiconductor chip is mounted is reduced to several micrometers or less.
  • 'ETS' Embedded Trace Substrate
  • the ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses ultra-high frequency (mmWave) bands (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency bands
  • antennas and AP modules are patterned or mounted on a circuit board, low loss of the circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
  • the circuit board applied to the 5G communication system as described above is manufactured in the trend of light, thin and compact, and accordingly, the circuit pattern is gradually becoming finer.
  • the circuit board including the conventional fine circuit pattern has a structure in which the outermost circuit pattern protrudes above the insulating layer, and thus the outermost circuit pattern easily collapses.
  • a circuit board having a new structure and a method for manufacturing the same are provided.
  • a circuit board capable of improving reliability by providing a structure in which a support insulating layer capable of supporting a circuit pattern disposed at the outermost portion is disposed, and a method of manufacturing the same.
  • the embodiment provides a circuit board capable of improving bonding strength between the supporting insulating layer and the solder resist by making the upper surface of the supporting insulating layer have a curved surface instead of a flat surface, and a method for manufacturing the same.
  • a circuit board includes an insulating layer; a circuit pattern disposed on the upper surface of the insulating layer; a support layer disposed to expose an upper surface of the circuit pattern on an upper surface of the insulating layer and in contact with a side surface of the circuit pattern; and a protective layer disposed on the support layer and an upper surface of the circuit pattern, wherein an upper region of the insulating layer includes a first region and a second region, and the protective layer includes a support layer disposed on the first region; and an open region exposing an upper surface of the circuit pattern, wherein the support layer includes a first upper surface positioned highest among upper surfaces of the support layer and a second upper surface positioned lowest among upper surfaces of the support layer, the protective layer comprising: , a first portion in contact with an upper surface of the circuit pattern in the second region and a second portion in contact with an upper surface of the support layer in the second region, wherein the second portion of the protective layer includes the support layer and a first lower surface in contact with the second upper surface of the circuit pattern
  • the first upper surface of the support layer is located closer to the circuit pattern than the second upper surface of the support layer.
  • the first upper surface of the support layer is located in an edge region of the upper surface of the support layer
  • the second upper surface of the support layer is located in a center region of the upper surface of the support layer
  • the upper surface of the support layer is located in the center region in the edge region The higher you go, the lower the height.
  • the first lower surface of the protective layer is positioned lower than the upper surface of the circuit pattern by a first height, and the first height satisfies the range of 20% to 50% of the height of the circuit pattern.
  • a height of the second upper surface of the support layer satisfies a range of 50% to 90% of a height of the circuit pattern.
  • the height of the first upper surface of the support layer satisfies the range of 90% to 100% of the height of the circuit pattern.
  • a difference value between the height of the first upper surface and the height of the second upper surface satisfies the range of 10% to 20% of the height of the circuit pattern.
  • the upper surface of the support layer has a concave shape in which the height of the edge region is higher than that of the center region
  • the lower surface of the second portion of the protective layer has a convex shape corresponding to the concave shape of the upper surface of the support layer.
  • the insulating layer is configured in plurality, and the circuit pattern is disposed to protrude above the surface of the insulating layer disposed at the uppermost or lowest side among the plurality of insulating layers.
  • it includes a primer layer disposed between the upper surface of the insulating layer, the lower surface of the support layer, and the lower surface of the circuit pattern.
  • forming a support layer on the primer layer and the circuit pattern removing an upper region of the support layer through a sand blasting process to expose an upper surface of the circuit pattern, and an upper surface of the support layer and the circuit pattern and forming a passivation layer thereon, wherein the upper region of the uppermost insulating layer comprises a first region and a second region, and forming the passivation layer includes: exposing the upper surface, and forming the protective layer on the upper surface of the support layer and the circuit pattern disposed in the second region, and exposing the upper surface of the circuit pattern to control the process conditions of the sand plus process and polishing the support layer so that a first upper surface adjacent to the circuit pattern among upper surfaces of the support layer has a height higher than a second upper surface, and forming the protective layer includes the circuit pattern in the second region.
  • a protective layer including a first portion in contact with an upper surface of the second region and a second portion in contact with an upper surface of the support layer in the second region, wherein the second portion of the protective layer comprises: and a first lower surface in contact with the second upper surface and positioned lower than the upper surface of the circuit pattern.
  • controlling the process conditions may include adjusting at least one of a moving speed of the circuit board and an ejection pressure of the abrasive.
  • the first lower surface of the protective layer is positioned lower than the upper surface of the circuit pattern by a first height, and the first height satisfies the range of 20% to 50% of the height of the circuit pattern.
  • a height of the second upper surface of the support layer satisfies a range of 50% to 90% of a height of the circuit pattern.
  • the height of the first upper surface of the support layer satisfies the range of 90% to 100% of the height of the circuit pattern.
  • a difference value between the height of the first upper surface and the height of the second upper surface satisfies the range of 10% to 20% of the height of the circuit pattern.
  • the circuit board in this embodiment is a circuit board having a multilayer structure of 8 or more layers, and is disposed on an outer insulating layer located at the top of the multilayered insulating layers and includes an external circuit pattern protruding from the surface of the outer insulating layer.
  • the outer layer circuit pattern includes a first outer layer circuit pattern located in a first area in which a solder resist (SR) is not disposed among an upper area of the outer insulating layer, and a second area in which the solder resist is disposed. and a second outer layer circuit pattern.
  • the second outer layer circuit pattern may be supported by the solder resist, but the first outer layer circuit pattern has a problem in that it may easily collapse due to various factors because there is no support layer capable of supporting it. Accordingly, in the embodiment, a support insulating layer capable of supporting the first outer layer circuit pattern positioned in the first region is formed.
  • a top surface of the support insulating layer has a height equal to or lower than that of the first and second external circuit patterns on the outer insulating layer.
  • a physical method such as sand blasting is used instead of a chemical method such as plasma. Accordingly, when the supporting insulating layer is removed by plasma, residual resin may remain on the surface of the outer circuit pattern, and accordingly, an additional process of removing the residual resin must be performed. In this case, in order to remove the residual resin, the surface of the outer layer circuit pattern must be etched, and thus the outer layer circuit pattern may be deformed. For example, when the outer circuit pattern is etched, a cross section of the outer circuit pattern may have a triangular shape.
  • the adhesive member when the cross-section of the outer layer circuit pattern has a triangular shape, the adhesive member cannot be stably disposed on the outer layer circuit pattern, and thus reliability problems may occur.
  • the surface of the outer circuit pattern in removing the supporting insulating layer, the surface of the outer circuit pattern is exposed through a physical method such as sand blasting or a sanding method.
  • the supporting insulating layer is removed by the sand blasting and sanding method, it is possible to align the upper surface of the supporting layer and the upper surface of the outer circuit pattern at substantially the same height, and furthermore, the shape of the upper surface of the supporting insulating layer is reduced You can control the shape you want.
  • the adhesive member can be stably disposed on the outer layer circuit pattern while maintaining the rectangular shape of the cross-sectional shape of the outer layer circuit pattern, and thus reliability can be improved.
  • the shape of the upper surface or the surface area of the upper surface of the supporting insulating layer may be controlled by adjusting the sand blasting process conditions for removing the supporting insulating layer.
  • the shape or surface area of the upper surface of the support insulating layer is determined by controlling at least one of the moving speed of the circuit board moving on the sand blasting device, the ejection pressure of the abrasive, and the moving speed of the nozzle that ejects the abrasive. You can control it. That is, in the embodiment, the outer region of the upper surface of the supporting insulating layer has a higher height than the inner region by adjusting the moving speed or the ejection pressure.
  • the upper surface of the supporting insulating layer in the embodiment may have a concave shape in which the outer region has a first height and the inner region has a second height that is lower than the first height. That is, the upper surface of the supporting insulating layer in the embodiment may have different heights depending on the location. That is, the upper surface of the supporting insulating layer may include the highest part having the highest height and the lowest part having the lowest height. In addition, the highest portion may be located adjacent to the outer layer circuit pattern, and the lowest portion may be located farther from the outer layer circuit pattern compared to the highest portion. Accordingly, in the embodiment, the upper surface of the supporting insulating layer may have a concave shape to increase the surface area of the upper surface of the supporting insulating layer. This increases the contact surface with the solder resist disposed on the supporting insulating layer, and thus may improve bonding strength between the supporting insulating layer and the solder resist.
  • the circuit board in the embodiment can be applied to the 5G communication system, thereby minimizing the transmission loss of the high frequency can further improve the reliability.
  • the circuit board in the embodiment can be used at a high frequency and can reduce propagation loss.
  • FIG. 2 is a view showing a circuit board manufactured by the ETS method in a comparative example.
  • FIG. 3 is a view showing a circuit board according to an embodiment.
  • 6 to 15 are views showing the manufacturing method of the circuit board shown in FIG. 3 in order of process.
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • the circuit board according to the comparative example includes a circuit pattern manufactured by a general SAP method.
  • the circuit board includes an insulating layer 10 , a circuit pattern 20 , and a protective layer 30 .
  • the circuit pattern 20 is disposed on the upper and lower surfaces of the insulating layer 10 , respectively.
  • At least one of the circuit patterns 20 disposed on the surface of the insulating layer 10 includes a fine circuit pattern.
  • the circuit pattern 20 disposed on the upper surface of the insulating layer 10 includes a fine circuit pattern.
  • the microcircuit pattern includes a trace 21 which is a signal transmission wiring line, and a pad 22 for mounting a chip and the like.
  • a protective layer 30 for protecting the circuit pattern 20 is disposed on the surface of the insulating layer 10 .
  • a part of the circuit pattern 20 disposed on the upper surface of the insulating layer 10 is covered by the passivation layer 30 , and the remaining part is exposed to the outside without being covered by the passivation layer 30 .
  • the trace 21 and the pad 22 corresponding to the microcircuit pattern as described above are disposed in the second region that is the open region of the protective layer 30 .
  • At least one of the trace 21 and the pad 22 has a width/interval of 15 ⁇ m/15 ⁇ m or less.
  • the circuit pattern formed in the open region of the protective layer 30 is a pattern having a width exceeding 15 ⁇ m rather than a fine circuit pattern, it may be strong against external impact.
  • the trace 21 corresponding to the microcircuit pattern of the outermost layer has an extremely fine pattern shape, and thus it is easily collapsed or swept even by a small external impact. occurs
  • FIG. 2 is a view showing a circuit board manufactured by the ETS method in a comparative example.
  • the circuit board includes an insulating layer 10A, a circuit pattern 20A, and a protective layer 30A.
  • the circuit pattern 20A is disposed on the upper and lower surfaces of the insulating layer 10A, respectively.
  • At least one of the circuit patterns 20A disposed on the surface of the insulating layer 10A includes a fine circuit pattern.
  • the first circuit pattern formed has a structure buried in the insulating layer 10A. Accordingly, when the first circuit pattern is formed as a micro circuit pattern, the micro circuit pattern may have a structure in which the micro circuit pattern is buried in the insulating layer 10A even in the comparative example.
  • the circuit board manufactured by the ETS method includes a fine circuit pattern having a structure buried in the surface of the insulating layer 10A. That is, the microcircuit pattern includes a trace 21A, which is a signal transmission wiring line, and a pad 22A for mounting a chip or the like.
  • the microcircuit pattern since the microcircuit pattern has a structure buried in the insulating layer, the microcircuit pattern can be protected from external impact.
  • the microcircuit pattern of the buried structure by the ETS method In addition, in order to manufacture the microcircuit pattern of the buried structure by the ETS method, the microcircuit pattern must be first formed during the manufacturing process of the multilayer circuit board. In addition, in order to be applied to an AP module of recent high integration/high specification, etc., circuit boards of 8 to 10 layers are required. At this time, in the process of forming the microcircuit pattern first during the ETS process and performing the subsequent multilayer lamination process, damage is applied to the microcircuit pattern due to the thermal stress, etc., There is a problem that is difficult to implement normally.
  • the embodiment is to provide a circuit board of a new structure capable of solving the reliability problem of the outermost fine pattern and a control method thereof.
  • the circuit board according to the embodiment may have a multilayer structure.
  • the circuit board according to the embodiment may have a structure of 10 or more layers based on the number of layers of the circuit pattern.
  • this is only an example, and is not limited thereto. That is, the circuit board according to the embodiment may have a number of layers smaller than 10 layers, or alternatively, may have a number of layers larger than 10 layers.
  • the circuit board in the embodiment is for solving the problem of the ETS method of the comparative example.
  • the ETS method in the comparative example has a problem in that it takes a lot of time to manufacture a circuit board having 8 or more layers.
  • FIG. 3 is a view showing a circuit board according to an embodiment
  • FIG. 4A is an enlarged view of area B of FIG. 3
  • FIG. 4B is an enlarged view of area C of FIG. 4A
  • FIG. 5 is an enlarged view of area C of FIG. It is a view showing a circuit board including a protective layer according to the
  • the sixth insulating layer 116 and the seventh insulating layer 117 may be internal insulating layers disposed inside in the laminated insulating layer structure, and the eighth insulating layer 118 may be an uppermost insulating layer disposed on the inner insulating layer. (first outermost insulating layer), and the ninth insulating layer 119 may be a lowermost insulating layer (second outermost insulating layer) disposed under the inner insulating layer.
  • At least one of the insulating layers 110 may be rigid or flexible.
  • at least one of the insulating layer 110 may include glass or plastic.
  • at least one of the insulating layers 110 may include chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or polyimide (PI), polyethylene terephthalate ( Reinforced or soft plastic such as polyethylene terephthalate, PET), propylene glycol (PPG), polycarbonate (PC), or the like, or sapphire may be included.
  • PI polyimide
  • PPG propylene glycol
  • PC polycarbonate
  • At least one of the insulating layers 110 may include an optical isotropic film.
  • at least one of the insulating layer 110 includes cyclic olefin copolymer (COC), cyclic olefin polymer (COP), optical isotropic polycarbonate (PC), or optical isotropic polymethyl methacrylate (PMMA). can do.
  • At least one of the insulating layers 110 may be bent while having a partially curved surface. That is, at least one of the insulating layers 110 may be partially curved and partially flat. In detail, at least one of the insulating layers 110 may have a curved end with a curved end, or may have a surface including a random curvature and may be bent or bent.
  • At least one of the insulating layers 110 may be a flexible substrate having a flexible characteristic. Also, at least one of the insulating layers 110 may be a curved or bent substrate. In this case, at least one of the insulating layers 110 may represent an electrical wiring connecting circuit components based on a circuit design as a wiring diagram, and an electrical conductor may be reproduced on the insulating material. In addition, at least one of the insulating layers 110 may form a wiring for mounting electrical components and circuitly connecting them, and may mechanically fix components other than the electrical connection function of the components.
  • a circuit pattern may be disposed on the surface of the insulating layer 110 .
  • circuit patterns may be disposed on respective surfaces of the first to ninth insulating layers 111 , 112 , 113 , 114 , 115 , 116 , 117 , 118 , and 119 constituting the insulating layer 110 .
  • the circuit pattern may include the inner layer circuit pattern 120 and the outer layer circuit patterns 130 and 140 .
  • the inner layer circuit pattern 120 is a circuit pattern disposed inside the insulating layer 110 in the laminated structure of the circuit board
  • the outer circuit patterns 130 and 140 are the insulating layer 110 in the laminated structure of the circuit board. It may be a circuit pattern disposed on the outermost side.
  • the inner layer circuit pattern 120 includes a first circuit pattern 121 , a second circuit pattern 122 , a third circuit pattern 123 , a fourth circuit pattern 124 , a fifth circuit pattern 125 , and a sixth circuit. It may include a pattern 126 and a seventh circuit pattern 127 .
  • the first circuit pattern 121 may be disposed on the upper surface of the first insulating layer 111 , and thus may be covered by the second insulating layer 112 .
  • the second circuit pattern 122 may be disposed on the lower surface of the first insulating layer 111 , and thus may be covered by the third insulating layer 113 .
  • the third circuit pattern 123 may be disposed on the upper surface of the second insulating layer 112 , and thus may be covered by the fourth insulating layer 114 .
  • the fourth circuit pattern 124 may be disposed on the lower surface of the third insulating layer 113 , and thus may be covered by the fifth insulating layer 115 .
  • the fifth circuit pattern 125 may be disposed on the upper surface of the fourth insulating layer 114 , and thus may be covered by the sixth insulating layer 116 .
  • the sixth circuit pattern 126 may be disposed on the lower surface of the fifth insulating layer 115 , and thus may be covered by the seventh insulating layer 117 .
  • the seventh circuit pattern 127 may be disposed on the upper surface of the sixth insulating layer 116 , and thus may be covered by the eighth insulating layer 118 .
  • the eighth circuit pattern 128 may be disposed on the lower surface of the seventh insulating layer 117 , and thus may be covered by the ninth insulating layer.
  • the outer circuit pattern may be disposed on the surface of the outermost insulating layer disposed on the outermost side of the insulating layer 110 .
  • the outer circuit pattern may include the first outer circuit pattern 130 disposed on the lower surface of the ninth insulating layer 119 disposed at the lowermost portion of the insulating layer 110 .
  • the outer circuit pattern may include the second outer circuit pattern 140 disposed on the upper surface of the eighth insulating layer 118 disposed on the uppermost portion of the insulating layer 110 .
  • At this time, at least one of the first outer layer circuit pattern 130 and the second outer layer circuit pattern 140 may be formed to protrude from the surface of the insulating layer.
  • the first outer layer circuit pattern 130 may be formed to protrude below the lower surface of the ninth insulating layer 119 .
  • the second outer layer circuit pattern 140 may be formed to protrude above the upper surface of the eighth insulating layer 118 .
  • the upper surface of the first outer layer circuit pattern 130 may be located on the same plane as the lower surface of the ninth insulating layer 119 .
  • the second outer layer circuit pattern 140 may have a lower surface positioned on the same plane as the upper surface of the primer layer 150 disposed on the eighth insulating layer 180 .
  • the primer layer 150 may be disposed on the upper surface of the eighth insulating layer 180 and the second outer layer circuit pattern 140 .
  • the second outer layer circuit pattern 140 may include a fine circuit pattern.
  • the second outer layer circuit pattern 140 may be a fine circuit pattern having a line width of 10 ⁇ m or less and an interval between the patterns of 10 ⁇ m or less. Accordingly, when the second outer circuit pattern 140 is directly disposed on the eighth insulating layer 118 , a contact area between the eighth insulating layer 118 and the second outer circuit pattern 140 . Since this is small, a situation in which the second outer layer circuit pattern 150 is separated from the eighth insulating layer 118 may occur.
  • the primer layer 150 is disposed between the second outer layer circuit pattern 140 and the eighth insulating layer 118 .
  • the primer layer 150 may improve adhesion between the second outer layer circuit pattern 140 and the eighth insulating layer 118 .
  • the primer layer 150 may be disposed to completely cover the upper surface of the eighth insulating layer 118 .
  • the second outer layer circuit pattern 140 may be partially disposed on the primer layer 150 .
  • the upper surface of the primer layer 150 in the first embodiment has a first portion in contact with the second outer layer circuit pattern 140 and a second portion in contact with the lower surface of the supporting insulating layer 160 to be described later. may include.
  • the primer layer 150 strengthens the bonding force between the eighth insulating layer 118 and the second outer layer circuit pattern 140 when the second outer layer circuit pattern 140 is formed by the SAP process. can play a role.
  • a primer layer 150 may include a polyurethane-based resin, an acrylic resin, or a silicone-based resin, but is not limited thereto.
  • the primer layer is not disposed between the ninth insulating layer 119 and the first outer layer circuit pattern 130 , but the primer layer is formed between the ninth insulating layer 119 and the first outer layer circuit pattern 130 . It may also be disposed between the first outer layer circuit patterns 130 . However, the first outer layer circuit pattern 130 may not be a fine circuit pattern, and accordingly, the primer layer between the ninth insulating layer 119 and the first outer circuit pattern 130 may be selectively omitted. There will be.
  • the primer layer when the microcircuit pattern is disposed on the inner layer, the primer layer may be omitted as it is covered by at least one of the insulating layers 110 .
  • the primer layer 150 when the microcircuit pattern is disposed on the outermost layer, since there is no insulating layer covering the microcircuit pattern, the primer layer 150 is used to improve bonding strength between the microcircuit pattern and the insulating layer. to place the
  • the second outer layer circuit pattern 140 is formed as a fine circuit pattern.
  • the embodiment is not limited thereto, and the first outer layer circuit pattern 130 may also be formed of a fine circuit pattern. It will be apparent that the structure for improving reliability can also be applied to the first outer layer circuit pattern 130 .
  • the inner circuit pattern 120, the first outer circuit pattern 130, and the second outer circuit pattern 140 have excellent bonding strength of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), It may be formed of a paste or solder paste including at least one metal material selected from tin (Sn), copper (Cu), and zinc (Zn).
  • the inner circuit pattern 120 , the first outer circuit pattern 130 , and the second outer circuit pattern 140 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first outer layer circuit pattern 130 and the second outer layer circuit pattern 140 are the outermost circuit patterns disposed on the outermost side of the circuit board, and thus they are formed by the SAP (Semi Additive Process) method.
  • SAP Semi Additive Process
  • a via V may be disposed in the insulating layer 110 .
  • the vias V are disposed in each insulating layer, and thus may serve to electrically connect circuit patterns disposed in different layers to each other.
  • a second via V2 may be disposed in the second insulating layer 112 .
  • the second via V2 electrically connects the first circuit pattern 121 disposed on the upper surface of the first insulating layer 111 and the third circuit pattern 123 disposed on the upper surface of the second insulating layer 112 . can be connected to
  • a fourth via V4 may be disposed in the fourth insulating layer 114 .
  • the fourth via V4 electrically connects the third circuit pattern 123 disposed on the upper surface of the second insulating layer 111 and the fifth circuit pattern 125 disposed on the upper surface of the fourth insulating layer 114 . can be connected to
  • a fifth via V5 may be disposed in the fifth insulating layer 115 .
  • the fifth via V5 electrically connects the fourth circuit pattern 124 disposed on the lower surface of the third insulating layer 113 and the sixth circuit pattern 126 disposed on the lower surface of the fifth insulating layer 115 . can be connected to
  • a seventh via V7 may be disposed in the seventh insulating layer 117 .
  • the seventh via V7 electrically connects the sixth circuit pattern 126 disposed on the lower surface of the fifth insulating layer 115 and the eighth circuit pattern 128 disposed on the lower surface of the seventh insulating layer 117 . can be connected to
  • the via hole may be formed by any one of a silver machine, a laser, and a chemical processing method.
  • a silver machine a laser
  • a chemical processing method such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO 2 laser method is used.
  • the insulating layer 110 may be opened using chemicals including aminosilane, ketones, and the like.
  • the processing by the laser is a cutting method in which a part of the material is melted and evaporated by concentrating optical energy on the surface to take a desired shape, and complex formation by a computer program can be easily processed, and in other methods, cutting Even difficult composite materials can be machined.
  • the processing by the laser can have a cutting diameter of at least 0.005mm, and has a wide advantage in a range of possible thicknesses.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser that can process both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser that can process only the insulating layer.
  • the first to ninth vias V1, V2, V3, V4, V5, V6, V7, V8, and V9 may be formed by filling the inside of the through hole with a conductive material.
  • the metal material forming the first to ninth vias V1, V2, V3, V4, V5, V6, V7, V8, and V9 is copper (Cu), silver (Ag), tin (Sn), or gold (Au).
  • the conductive material filling is electroless plating, electrolytic plating, screen printing (Screen Printing), sputtering (Sputtering), evaporation (Evaporation) ), inkjetting, and dispensing, or a combination thereof.
  • a protective layer may be disposed on the outermost side of the circuit board 100 .
  • the first protective layer 170 may be disposed on the eighth insulating layer 118 (preferably, on the primer layer 150 ).
  • a second passivation layer 175 may be disposed under the ninth insulating layer 119 .
  • the first passivation layer 170 and the second passivation layer 175 may be formed of at least one layer using any one or more of Solder Resist (SR), oxide, and Au.
  • the protective layer 150 may be a solder resist.
  • a support layer 160 is disposed on the primer layer 150 .
  • the support layer 160 may serve to support the second outer layer circuit pattern 140 disposed on the primer layer 150 .
  • the upper region of the eighth insulating layer 118 in the embodiment may include the first region R1 and the second region R2 .
  • the first region R1 corresponds to the open region of the first passivation layer 170 , and accordingly, the first passivation layer 170 may not be disposed in the first region R1 .
  • the second region R1 is a region in which the first protective layer 170 is disposed, and accordingly, the second outer layer circuit pattern 140 located in the second region R2 is formed with the first protective layer ( 170) can be covered. That is, the surface of the second outer layer circuit pattern located in the first region R1 may be exposed to the outside, and the second outer layer circuit pattern located in the second region R2 may be applied to the first protective layer 170 . The surface may be covered by
  • the first region R1 is a region in which the first passivation layer 170 is not disposed (ie, an open area of the first passivation layer) among the upper regions of the primer layer 150 and the second outer layer circuit pattern 140 . area) can be
  • the first region R1 may be a non-arranged region of the first protective layer 170 for electrically connecting the second outer layer circuit pattern 140 to a component such as a chip. Accordingly, the second outer layer circuit pattern 140 disposed on the first region R1 may be exposed to the outside in a state in which a protective layer protecting the second outer layer circuit pattern 140 does not exist.
  • the second outer layer circuit pattern 140 disposed in the first region R1 as described above may have reliability problems such as collapsing or rubbing due to various factors.
  • the second outer layer circuit pattern 140 is a fine circuit pattern, and thus has a line width of 10 ⁇ m or less and a spacing of 10 ⁇ m or less, and is disposed on the primer layer 150 . Accordingly, the second outer layer circuit pattern 140 disposed on the open region R1 may easily collapse or rub against various small external impacts.
  • a support layer is formed on the primer layer 150 corresponding to the first region R1 .
  • (160) is placed. That is, the support layer 160 may be disposed on the upper surface of the primer layer 150 in a region where the second outer layer circuit pattern 140 is not disposed.
  • the support layer 160 may be disposed on the top surface of the primer layer 150 , and thus may be disposed between the second outer layer circuit patterns 140 on the first region R1 .
  • the support layer 160 may also be referred to as a support insulating layer.
  • the top surface of the primer layer 150 includes a first top surface corresponding to the first region R1 and a second top surface corresponding to the second region R2 .
  • the support layer 160 is disposed entirely on the primer layer 150 without dividing the first region R1 and the second region R2, It may be disposed in a region between the 2-1 th outer layer circuit patterns and a region between the 2-2 th outer layer circuit patterns, respectively.
  • the support layer 160 is formed in the second region R2 .
  • the shape of the upper surface of the support layer 160 is changed.
  • the upper surface of the support layer 160 in the embodiment may have a curved surface rather than a flat surface.
  • the surface area of the curved surface is larger than the surface area of the flat surface, and accordingly, the upper surface of the support layer 160 is formed as a curved surface to increase the bonding area with the first protective layer 170 , thereby improving bonding strength. This will be described in detail below.
  • the support layer 160 includes a first portion disposed in the first region R1 and a second portion disposed in the second region R2 .
  • first passivation layer 170 may be disposed on the second portion of the support layer 160 positioned in the second region R2 and the 2-2 second outer layer circuit patterns.
  • the upper surface of the support layer 160 may be positioned lower than the upper surface of the second outer layer circuit pattern 140 .
  • the upper surface of the support layer 160 may include at least one concave portion positioned lower than the upper surface of the second outer layer circuit pattern 140 .
  • the first protective layer 170 is disposed on the support layer 160 and the second outer layer circuit pattern 140 .
  • the first protective layer 170 may be disposed to fill the concave portion of the support layer 160 .
  • at least a portion of the lower surface of the first protective layer 170 may be positioned lower than the upper surface of the second outer layer circuit pattern 140 .
  • at least a portion of a lower surface of the first passivation layer 170 may be positioned lower than at least a portion of an upper surface of the support layer 160 .
  • the bonding area between the upper surface of the support layer 160 and the lower surface of the first protective layer 170 may be increased, and accordingly, the space between the support layer 160 and the first protective layer 170 may be increased.
  • the bonding strength can be improved.
  • the support layer 160 is formed on the primer layer 150 to surround the periphery of the second outer circuit pattern 140 and directly contact the side surface of the second outer circuit pattern 140 .
  • the second outer layer circuit pattern 140 of the fine circuit pattern can be supported by the support layer 160 .
  • the second outer layer circuit pattern 140 disposed in the open region R1 of the protective layer 170 may be supported by the support layer 160 , and thus the second outer layer circuit pattern 140 may be supported from external impact. 2 to stably protect the outer layer circuit pattern 140 .
  • the second outer layer circuit pattern 140 may include traces 141 and pads 142 according to functions.
  • the pad 142 may be an area in which an adhesive member (not shown) is disposed for connection with an electronic component such as a chip.
  • the trace 141 may be a wiring line connecting different pads.
  • the pad 142 generally has a larger width than the trace, and thus the pad 142 may have a characteristic strong against external impact.
  • the traces 141 are disposed to have a width and a spacing corresponding to the fine circuit pattern as described above, and thus may be weak against external impact. Accordingly, the support layer 160 is a trace ( 141) can be stably supported.
  • the second outer layer circuit pattern 140 may be disposed on the primer layer 150 to have a first height H1 .
  • the support layer 160 may be disposed on the primer layer 150 to have a second height H2 .
  • the second height H2 may be different depending on the location. That is, the upper surface of the support layer 160 may be a non-planar curved surface, a lined surface, or an uneven surface.
  • the first passivation layer 170 may be disposed on the support layer 160 and the second outer layer circuit pattern 140 to have a second height H2 .
  • the second height H2 may have a range of 7 ⁇ m to 20 ⁇ m.
  • the second outer layer circuit pattern 140 may not be stably protected by the first protective layer 170 .
  • the second height H2 is greater than 20 ⁇ m, the thickness of the circuit board may increase.
  • the first passivation layer 170 includes a portion having a lower surface lower than the upper surface of the second outer layer circuit pattern 140 .
  • first portion of the first passivation layer 170 may have the second height H2 as it is disposed on the second outer layer circuit pattern 140 .
  • the second portion of the first passivation layer 170 may be disposed on the support layer 160 .
  • the support layer 160 may include a concave portion having a non-planar upper surface. Accordingly, at least a partial lower surface of the second portion of the first passivation layer 170 may be positioned lower than a lower surface of the first portion. That is, at least a portion of the lower surface of the second portion of the first passivation layer 170 may be positioned lower than the upper surface of the second outer layer circuit pattern 140 .
  • the lowest portion of the lower surface of the second portion of the first passivation layer 170 may be located as low as a third height H3 from the upper surface of the second outer layer circuit pattern 140 .
  • the third height H3 may be determined by the height of the upper surface of the support layer 160 .
  • the third height H3 may have a level of 20% to 50% of the first height H1 of the second outer layer circuit pattern 140 .
  • the bonding area between the first passivation layer 170 and the support layer 160 is small, so that bonding force may decrease.
  • the third height H3 is greater than 50% of the first height H1 , the second outer layer circuit pattern 140 may not be stably supported by the support layer 160 .
  • the support layer 160 is also formed in the first region R1 . In this case, the height of the upper surface of the support layer 160 in the first region R1 and the second region R2 may have a similar level.
  • the fact that the third height H3 is greater than 50% of the first height H1 means that the height of the lowest part of the upper surface of the support layer 160 is smaller than 50% of the first height H1.
  • the second outer layer circuit pattern 140 by the support layer 160 is The support effect is insufficient, and thus the second outer layer circuit pattern 140 may not be stably supported.
  • the lowest portion of the lower surface of the second portion of the first passivation layer 170 has a level of 20% to 50% of the first height H1 of the second outer layer circuit pattern 140 .
  • the first passivation layer 170 is disposed in the second region R2 .
  • the first protective layer 170 includes a first portion disposed on the outer circuit pattern 140 of the second region R2 and a second portion disposed on the support layer 160 .
  • the upper surface of the first portion and the upper surface of the second portion of the first passivation layer 170 may be located on the same plane.
  • the lower surface of the first portion of the first passivation layer 170 may be located on a different plane from at least a portion of the lower surface of the second portion.
  • At least a portion of a lower surface of the second portion of the first passivation layer 170 may be positioned lower than a lower surface of the first portion of the first passivation layer 170 .
  • the lowest portion of the lower surface of the second portion of the first passivation layer 170 has 20% to 50% of the first height H1 of the second outer layer circuit pattern 140 .
  • the bonding area between the support layer 160 and the first protective layer 170 is effectively increased while the second outer layer circuit pattern 140 is stably supported by the support layer 160 . can do it
  • the support layer 160 may be disposed on the primer layer 150 .
  • the support layer 160 may be disposed between the second outer layer circuit patterns 140 on the primer layer 150 . That is, the second outer layer circuit pattern 140 is spaced apart from each other at a predetermined interval on the primer layer 150 , and accordingly, the support layer 160 is the second outer layer circuit pattern on the top surface of the primer layer 150 . 140 may be disposed on an area where it is not disposed.
  • the support layer 160 may have a structure in direct contact with the second outer layer circuit pattern 140 .
  • a side surface of the support layer 160 may directly contact a side surface of the second outer layer circuit pattern 140 .
  • the support layer 160 is disposed to surround the periphery of the second outer layer circuit pattern 140 , and accordingly, it can serve to prevent the second outer layer circuit pattern 140 from collapsing or rubbing. .
  • the support layer 160 may have a structure in which a resin and a filler are mixed. That is, the support layer 160 may be an insulating layer without ABF, RCC, or other glass fibers. However, the embodiment is not limited thereto, and the support layer 160 may be made of PID, which is a photosensitive insulating material.
  • the support layer 160 is formed on the primer layer 150 to surround the periphery of the second outer layer circuit pattern 140 and directly contact the side surface of the second outer layer circuit pattern 140 .
  • the second outer layer circuit pattern 140 of the fine circuit pattern can be supported by the support layer 160 .
  • the second outer layer circuit pattern 140 disposed in the open region R1 of the protective layer 170 may be supported by the support layer 160 , and thus the second outer layer circuit pattern 140 may be supported from external impact. 2 to stably protect the outer layer circuit pattern 140 .
  • the second outer layer circuit pattern 140 may include traces 141 and pads 142 according to functions.
  • the pad 142 may be an area in which an adhesive member (not shown) is disposed for connection with an electronic component such as a chip.
  • the trace 141 may be a wiring line connecting different pads.
  • the pad 142 generally has a larger width than the trace, and thus the pad 142 may have a characteristic strong against external impact.
  • the traces 141 are disposed to have a width and a spacing corresponding to the fine circuit pattern as described above, and thus may be weak against external impact. Accordingly, the support layer 160 is a trace ( 141) can be stably supported.
  • the upper surface of the support layer 160 may be a rounded curved surface rather than a flat surface.
  • the fourth height H4 may be the height of the highest portion 161 having the highest height among the upper surfaces of the support layer 160 .
  • the fifth height H5 may be the height of the lowest portion 162 having the lowest height among the upper surfaces of the support layer 160 .
  • the fourth height H4 may be greater than the fifth height H5 . Accordingly, the upper surface of the support layer 160 may have a lower height from the highest part 161 to the lowest part 162 . That is, the upper surface of the support layer 160 may be a rounded curved surface whose height decreases from the highest part 161 to the lowest part 162 .
  • the fourth height H4 may not be greater than the first height H1 .
  • the fourth height H4 may be equal to or smaller than the first height H1 . More preferably, the fourth height H4 may have a range between 90% and 100% of the first height H1 .
  • the fourth height H4 is greater than 100% of the first height H1 , a portion of the support layer 160 may cover the second outer layer circuit pattern 140 , and thus a reliability problem may occur. have.
  • the fourth height H4 is less than 90% of the first height H1 , the second outer layer circuit pattern 140 cannot be stably supported by the support layer 160 or the support layer
  • the synergistic effect of the bonding area between 160 and the first passivation layer 170 may be insignificant.
  • the fifth height H5 may be smaller than the fourth height H4 .
  • the fifth height H5 may have 80% to 90% of the fourth height H5.
  • the fifth height H5 may be determined by the first height H1 . That is, if the difference between the fifth height H5 and the first height H1 is small, the synergistic effect of the bonding area is insignificant. This is because the supporting effect of the pattern 140 may be reduced.
  • the fourth height H4 is also reduced accordingly, which is caused by the support layer 160 to form the second outer layer circuit pattern ( 140) may cause reliability problems due to not being stably supported.
  • the fifth height H5 is greater than 90% of the first height H1
  • the upper surface of the support layer 160 is substantially close to a plane, and thus the support layer 160 and the first protective layer The bonding area and bonding force between 170 may be reduced.
  • the highest portion 161 having the lowest height among the support layer 160 in the embodiment is smaller than the fourth height H4, and is at a level in the range of 50% to 90% of the first height H1. to have a fifth height H5 having .
  • the difference H6 between the fourth height H4 and the fifth height H5 is 10% to 20% of the first height H1 of the second outer layer circuit pattern 140 . It can have a range of levels.
  • the first height H1 of the second outer layer circuit pattern 140 may be 15 ⁇ m
  • the difference H6 between the fourth height H5 and the fifth height H5 is 2 ⁇ m. to 3 ⁇ m.
  • a primer layer 150 is disposed on the eighth insulating layer 118 , and a second outer layer circuit pattern ( 140) is placed.
  • the support layer 160 may support the second outer layer circuit pattern 140 disposed on the outermost layer of the circuit board 100 , and in particular, of the second outer layer circuit pattern 140 disposed in the open region R1 .
  • the second outer layer circuit pattern 140 may be protected from external impact by supporting the trace 141 and the pad 142 .
  • a top surface of the support insulating layer has a height equal to or lower than that of the first and second external circuit patterns on the outer insulating layer.
  • the embodiment may preferentially proceed with a process of manufacturing the inner layer substrate 100 - 1 for manufacturing the inner portion of the circuit board 100 .
  • the inner layer substrate 100 - 1 may include one insulating layer, or alternatively, a plurality of insulating layers.
  • the inner-layer substrate 100 - 1 is illustrated as having a seven-layer insulating layer structure, but is not limited thereto.
  • the inner layer substrate 100 - 1 may include fewer than seven insulating layers, or alternatively, more than seven insulating layers.
  • the inner layer substrate 100 - 1 may include the remaining insulating layers except for the insulating layer disposed on the outermost layer of the circuit board 100 .
  • the inner layer substrate 100 - 1 may include an insulating layer disposed on the uppermost portion of the circuit board 100 and other insulating layers excluding the insulating layer disposed on the bottommost portion of the circuit board 100 .
  • the first insulating layer 111 is firstly prepared.
  • a second via V2 is formed in the second insulating layer 112 , and a third circuit pattern 123 is formed on the upper surface of the second insulating layer 112 .
  • a third via V3 is formed in the third insulating layer 113 , and a fourth circuit pattern 124 is formed under the lower surface of the third insulating layer 113 .
  • a sixth insulating layer 116 is formed on the fourth insulating layer 114 , and a seventh insulating layer 117 is formed under the fifth insulating layer 115 .
  • an etching process of removing the metal layer 155 disposed on the primer layer 150 may be performed.
  • a flash etching process may be performed to remove the metal layer 155 , and thus a process for exposing the surface of the primer layer 150 may be performed.
  • a second outer layer circuit pattern 140 is disposed on the upper surface of the eighth insulating layer 118 .
  • the second outer layer circuit pattern 140 disposed on the upper surface of the eighth insulating layer 118 includes a portion disposed in the first region R1 corresponding to the open region of the first protective layer 170 ; It may include a portion disposed in the second region R2 where the first passivation layer 170 is disposed.
  • each portion may include a trace 141 that is a wiring line for transmitting a signal, and a pad 142 that may correspond to an end of the trace 141 and to which a component is to be attached.
  • a support layer 160 is formed on the primer layer 150 to cover the second outer layer circuit pattern 140 .
  • the support layer 160 may be disposed on the primer layer 150 and the second outer layer circuit pattern 140 . That is, the support layer 160 may be formed on the first region R1 and the second region R2 .
  • the support layer 160 may be formed to have a height greater than that of the second outer layer circuit pattern 140 .
  • a process of removing the upper region of the support layer 160 using a sand blast 200 is performed to perform a second outer layer circuit pattern 140 disposed on the primer layer 150 . ) can proceed with the process of exposing the upper surface.
  • the removal process of the upper region of the support layer 160 may be performed using a physical method.
  • a physical method such as sandblasting or sanding may be used, or a chemical method such as plasma treatment may be used.
  • a chemical method such as the plasma treatment
  • a residue remains on the second outer layer circuit pattern 140 , and in a subsequent process of removing it, the A change in the cross section of the second outer layer circuit pattern 140 may occur.
  • the cross-section of the second outer layer circuit pattern in the final product may have a triangular shape rather than a square shape.
  • the upper region of the support layer 160 is removed to a level having the same height as the second outer layer circuit pattern 140 using a physical method such as sand blasting.
  • controllable process conditions in the polishing process using the sand blast 200 may include a moving speed of a panel to be processed, an abrasive ejection pressure, and a nozzle moving speed.
  • the upper surface of the support layer 160 has a U-shape by changing at least one of the panel moving speed, the abrasive ejection pressure, and the nozzle moving speed included in the process conditions.
  • the shape of the upper surface of the support layer 160 may be changed. That is, as the panel moving speed increases, the upper surface of the support layer 160 may become closer to a flat surface.
  • 14A and 14B show the shape of the upper surface of the support layer according to the polishing process conditions according to the embodiment.
  • the polishing is performed at a high speed in the region between the second outer layer circuit patterns 140 , and accordingly, the upper surface 160a of the support layer 160 is It may be substantially planar.
  • the upper surface 160a of the support layer 160 may have a flat surface.
  • the upper surface of the support layer 160 may change from a flat surface to a curved surface.
  • the panel movement speed is reduced, more polishing is performed in the area between the outer layer circuit patterns 140 .
  • a polishing restriction is generated by the outer circuit pattern 140 in a portion adjacent to the outer circuit pattern 140 , and is far away from the outer circuit pattern 140 .
  • the part is more polished. Accordingly, when the panel movement speed is reduced as described above, the upper surface of the support layer 160 may have a shape in which the height decreases from the edge region to the inner region.
  • the upper surface 160b of the support layer 160 may have a first difference value between the highest part and the lowest part.
  • the upper surface 160c of the support layer 160 has a second difference between the uppermost part and the lowest part greater than the first difference value. have a difference value. Accordingly, in the embodiment, the panel moving speed or the polishing ejection pressure may be changed to satisfy the height condition in the range as described above, so that the upper surface of the support layer 160 has a curved surface rather than a flat surface.
  • the first passivation layer 170 and the second passivation layer 175 are formed on the second region R2 . You can proceed with the process of arranging each.
  • a package substrate may be manufactured using the above-described circuit board.
  • an adhesive portion (not shown) may be disposed on the pad 142 of the second outer layer circuit pattern 140 of the circuit board.
  • a chip may be disposed on the adhesive part.
  • a plurality of the pads 142 may be formed to be spaced apart in the width direction, and a plurality of the chips may be mounted on the plurality of pads.
  • any one of a central processor eg, CPU
  • a graphic processor eg, GPU
  • a digital signal processor e.g., an encryption processor
  • a microprocessor e.g., a microcontroller
  • a central processor eg, CPU
  • a graphic processor eg, GPU
  • a digital signal processor e.g., an encryption processor
  • a microprocessor e.g., a microcontroller
  • the circuit board in this embodiment is a circuit board having a multilayer structure of 8 or more layers, and is disposed on an outer insulating layer located at the top of the multilayered insulating layers and includes an external circuit pattern protruding from the surface of the outer insulating layer.
  • the outer layer circuit pattern includes a first outer layer circuit pattern located in a first area in which a solder resist (SR) is not disposed among an upper area of the outer insulating layer, and a second area in which the solder resist is disposed. and a second outer layer circuit pattern.
  • the second outer layer circuit pattern may be supported by the solder resist, but the first outer layer circuit pattern has a problem in that it may easily collapse due to various factors because there is no support layer capable of supporting it. Accordingly, in the embodiment, a support insulating layer capable of supporting the first outer layer circuit pattern positioned in the first region is formed.
  • a top surface of the support insulating layer has a height equal to or lower than that of the first and second external circuit patterns on the outer insulating layer.
  • a physical method such as sand blasting is used instead of a chemical method such as plasma. Accordingly, when the supporting insulating layer is removed by plasma, residual resin may remain on the surface of the outer circuit pattern, and accordingly, an additional process of removing the residual resin must be performed. In this case, in order to remove the residual resin, the surface of the outer layer circuit pattern must be etched, and thus the outer layer circuit pattern may be deformed. For example, when the outer circuit pattern is etched, a cross section of the outer circuit pattern may have a triangular shape.
  • the adhesive member when the cross-section of the outer layer circuit pattern has a triangular shape, the adhesive member cannot be stably disposed on the outer layer circuit pattern, and thus reliability problems may occur.
  • the surface of the outer circuit pattern in removing the supporting insulating layer, the surface of the outer circuit pattern is exposed through a physical method such as sand blasting or a sanding method.
  • the supporting insulating layer is removed by the sand blasting and sanding method, it is possible to align the upper surface of the supporting layer and the upper surface of the outer circuit pattern at substantially the same height, and furthermore, the shape of the upper surface of the supporting insulating layer is reduced You can control the shape you want.
  • the adhesive member can be stably disposed on the outer layer circuit pattern while maintaining the rectangular shape of the cross-sectional shape of the outer layer circuit pattern, and thus reliability can be improved.
  • the shape of the upper surface or the surface area of the upper surface of the supporting insulating layer may be controlled by adjusting the sand blasting process conditions for removing the supporting insulating layer.
  • the shape or surface area of the upper surface of the support insulating layer is determined by controlling at least one of the moving speed of the circuit board moving on the sand blasting device, the ejection pressure of the abrasive, and the moving speed of the nozzle that ejects the abrasive. You can control it. That is, in the embodiment, the outer region of the upper surface of the supporting insulating layer has a higher height than the inner region by adjusting the moving speed or the ejection pressure.
  • the upper surface of the supporting insulating layer in the embodiment may have a concave shape in which the outer region has a first height and the inner region has a second height that is lower than the first height. That is, the upper surface of the supporting insulating layer in the embodiment may have different heights depending on the location. That is, the upper surface of the supporting insulating layer may include the highest part having the highest height and the lowest part having the lowest height. In addition, the highest portion may be located adjacent to the outer layer circuit pattern, and the lowest portion may be located farther from the outer layer circuit pattern compared to the highest portion. Accordingly, in the embodiment, the upper surface of the supporting insulating layer may have a concave shape to increase the surface area of the upper surface of the supporting insulating layer. This increases the contact surface with the solder resist disposed on the supporting insulating layer, and thus may improve bonding strength between the supporting insulating layer and the solder resist.
  • the circuit board in the embodiment can be applied to the 5G communication system, thereby minimizing the transmission loss of the high frequency can further improve the reliability.
  • the circuit board in the embodiment can be used at a high frequency and can reduce propagation loss.

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Abstract

실시 예에 따른 인쇄회로기판은 절연층; 상기 절연층의 상면 위에 배치된 회로 패턴; 상기 절연층의 상면 위에 상기 회로 패턴의 상면을 노출하며 배치되고, 상기 회로 패턴의 측면과 접촉하는 지지층; 및 상기 지지층 및 상기 회로 패턴의 상면 위에 배치된 보호층을 포함하고, 상기 절연층의 상부 영역은 제1 영역 및 제2 영역을 포함하고, 상기 보호층은, 상기 제1 영역에 배치된 지지층 및 회로 패턴의 상면을 노출하는 오픈 영역을 포함하며, 상기 지지층은, 상기 지지층의 상면 중 가장 높게 위치한 제1 상면과, 상기 지지층의 상면 중 가장 낮게 위치하고, 상기 제1 상면보다 낮은 제2 상면을 포함하고, 상기 보호층은, 상기 제1 영역의 상기 회로 패턴의 상면과 접촉하는 제1 부분과, 상기 제1 영역의 상기 지지층의 상면과 접촉하는 제2 부분을 포함하고, 상기 보호층의 상기 제2 부분은, 상기 지지층의 상기 제2 상면과 접촉하고, 상기 회로 패턴의 상면보다 낮게 위치하는 제1 하면을 포함한다.

Description

회로기판
실시 예는 회로기판에 관한 것으로, 특히 최외층에 배치되는 회로 패턴을 지지하는 지지 절연층을 포함한 회로기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰셉(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5 th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로기판에 패턴닝되거나 실장되기 때문에, 회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
그러나, 종래의 미세 회로 패턴을 포함하는 회로기판은 최외곽에 배치된 회로 패턴이 절연층 상부로 돌출되는 구조를 가지며, 이에 따라 상기 최외곽의 회로 패턴이 쉽게 무너지는 문제점을 가진다.
실시 예에서는 새로운 구조의 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 최외곽에 배치된 회로 패턴을 지지할 수 있는 지지 절연층이 배치된 구조를 제공하여 신뢰성을 향상시킬 수 있는 회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 지지 절연층의 상면이 평면이 아닌 곡면을 가지도록 하여 지지 절연층과 솔더 레지스트 사이의 접합력을 향상시킬 수 있는 회로기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로기판은 절연층; 상기 절연층의 상면 위에 배치된 회로 패턴; 상기 절연층의 상면 위에 상기 회로 패턴의 상면을 노출하며 배치되고, 상기 회로 패턴의 측면과 접촉하는 지지층; 및 상기 지지층 및 상기 회로 패턴의 상면 위에 배치된 보호층을 포함하고, 상기 절연층의 상부 영역은 제1 영역 및 제2 영역을 포함하고, 상기 보호층은, 상기 제1 영역에 배치된 지지층 및 회로 패턴의 상면을 노출하는 오픈 영역을 포함하며, 상기 지지층은, 상기 지지층의 상면 중 가장 높게 위치한 제1 상면과, 상기 지지층의 상면 중 가장 낮게 위치하는 제2 상면을 포함하고, 상기 보호층은, 상기 제2 영역의 상기 회로 패턴의 상면과 접촉하는 제1 부분과, 상기 제2 영역의 상기 지지층의 상면과 접촉하는 제2 부분을 포함하고, 상기 보호층의 상기 제2 부분은, 상기 지지층의 상기 제2 상면과 접촉하고, 상기 회로 패턴의 상면보다 낮게 위치하는 제1 하면을 포함한다.
또한, 상기 지지층의 상기 제1 상면은, 상기 지지층의 상기 제2 상면보다 상기 회로 패턴에 인접하게 위치한다.
또한, 상기 지지층의 상기 제1 상면은 상기 지지층의 상면의 에지 영역에 위치하고, 상기 지지층의 상기 제2 상면은 상기 지지층의 상면의 센터 영역에 위치하며, 상기 지지층의 상면은 에지 영역에서 상기 센터영역으로 갈수록 높이가 낮아진다.
또한, 상기 보호층의 상기 제1 하면은 상기 회로 패턴의 상면보다 제1 높이만큼 낮게 위치하고, 상기 제1 높이는, 상기 회로 패턴의 높이의 20% 내지 50%의 범위를 만족한다.
또한, 상기 지지층의 상기 제2 상면의 높이는, 상기 회로 패턴의 높이의 50% 내지 90%의 범위를 만족한다.
또한, 상기 지지층의 상기 제1 상면의 높이는, 상기 회로 패턴의 높이의 90% 내지 100%의 범위를 만족한다.
또한, 상기 제1 상면의 높이와 상기 제2 상면의 높이의 차이 값은, 상기 회로 패턴의 높이의 10% 내지 20%의 범위를 만족한다.
또한, 상기 지지층의 상면은 에지 영역의 높이가 센터 영역보다 높은 오목 형상을 가지고, 상기 보호층의 상기 제2 부분의 하면은 상기 지지층의 상면이 가지는 오목 형상에 대응하는 볼록 형상을 가진다.
또한, 상기 절연층은, 복수 개로 구성되고, 상기 회로 패턴은, 상기 복수 개의 절연층 중 최상측 또는 최하측에 배치된 절연층의 표면 위로 돌출되어 배치된다.
또한, 상기 절연층의 상면과 상기 지지층의 하면 및 상기 회로 패턴의 하면 사이에 배치된 프라이머층을 포함한다.
한편, 실시 예에 따른 회로기판의 제조 방법은 내층 기판을 제조하고, 상기 내층 기판 위에, 상면에 프라이머층이 배치된 최상측 절연층을 형성하고, 상기 최상측 절연층의 상기 프라이머층 위에 회로 패턴을 형성하고, 상기 프라이머층 및 상기 회로 패턴 상에 지지층을 형성하고, 상기 지지층의 상부영역을 샌드 블러스트 공정을 통해 제거하여 상기 회로 패턴의 상면이 노출되도록 하고, 상기 지지층 및 상기 회로 패턴의 상면 위에 보호층을 형성하는 것을 포함하고, 상기 최상측 절연층의 상부 영역은 제1 영역 및 제2 영역을 포함하고, 상기 보호층을 형성하는 것은, 상기 제1 영역에 배치된 지지층 및 회로 패턴의 상면을 노출하면서, 상기 제2 영역에 배치된 지지층 및 회로 패턴의 상면 위에 상기 보호층을 형성하는 것을 포함하고, 상기 회로 패턴의 상면이 노출되도록 하는 것은, 상기 샌드 플러스트 공정의 공정 조건을 컨트롤하여, 상기 지지층의 상면 중 상기 회로 패턴과 인접한 제1 상면이 제2 상면보다 높은 높이를 가지도록 상기 지지층을 연마하는 것을 포함하고, 상기 보호층을 형성하는 것은, 상기 제2 영역의 상기 회로 패턴의 상면과 접촉하는 제1 부분과, 상기 제2 영역의 상기 지지층의 상면과 접촉하는 제2 부분을 포함하는 보호층을 형성하는 것을 포함하며, 상기 보호층의 상기 제2 부분은, 상기 지지층의 상기 제2 상면과 접촉하고, 상기 회로 패턴의 상면보다 낮게 위치하는 제1 하면을 포함한다.
또한, 상기 공정 조건을 컨트롤 하는 것은, 상기 회로기판의 이동 속도 및 연마재의 분출 압력 중 적어도 하나의 조건을 조절하는 것을 포함한다.
또한, 상기 보호층의 상기 제1 하면은 상기 회로 패턴의 상면보다 제1 높이만큼 낮게 위치하고, 상기 제1 높이는, 상기 회로 패턴의 높이의 20% 내지 50%의 범위를 만족한다.
또한, 상기 지지층의 상기 제2 상면의 높이는, 상기 회로 패턴의 높이의 50% 내지 90%의 범위를 만족한다.
또한, 상기 지지층의 상기 제1 상면의 높이는, 상기 회로 패턴의 높이의 90% 내지 100%의 범위를 만족한다.
또한, 상기 제1 상면의 높이와 상기 제2 상면의 높이의 차이 값은, 상기 회로 패턴의 높이의 10% 내지 20%의 범위를 만족한다.
본 실시 예에서의 회로기판은 8층 이상의 다층 구조를 가지는 회로기판이고, 다층의 절연층 중 최상부에 위치한 외측 절연층 위에 배치되어 상기 외측 절연층의 표면 위로 돌출되는 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 상기 외측 절연층의 상부 영역 중 솔더 레지스트(SR:Solder Resist)가 배치되지 않는 제1 영역에 위치한 제1 외층 회로 패턴과, 상기 솔더 레지스트가 배치되는 제2 영역에 위치한 제2 외층 회로 패턴을 포함한다. 이때, 상기 제2 외층 회로 패턴은 상기 솔더 레지스트에 의해 지지될 수 있지만, 상기 제1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에, 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다. 이에 따라, 실시 예에서는 상기 제1 영역에 위치한 상기 제1 외층 회로 패턴을 지지할 수 있는 지지 절연층을 형성한다.
상기 지지 절연층의 상면은 상기 외측 절연층 상에 상기 제1 및 제2 외층 회로 패턴의 상면과 동일하거나, 낮은 높이를 가진다.
이에 따르면, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 돌출된 제1 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 솔더 레지스트가 배치되지 않는 제1 영역 상에서의 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 지지 절연층을 제거함에 있어 플라즈마와 같은 화학적 방법이 아닌 샌드 블러스트와 같은 물리적 방법을 사용하도록 한다. 이에 따르면, 플라즈마로 지지 절연층을 제거하는 경우, 상기 외층 회로 패턴의 표면에 잔류 레진이 남을 수 있고, 이에 따라 상기 잔류 레진을 제거하는 추가적인 공정을 진행해야 한다. 이때, 상기 잔류 레진을 제거하기 위해서는 상기 외층 회로 패턴의 표면을 에칭해야 하며, 이에 따른 상기 외층 회로 패턴의 변형이 발생할 수 있다. 예를 들어, 상기 외층 회로 패턴을 에칭하는 경우, 상기 외층 회로 패턴의 단면이 삼각형 형상을 가질 수 있다. 또한, 상기 외층 회로 패턴의 단면이 삼각형을 가지는 경우, 상기 외층 회로 패턴 상에 접착 부재를 안정적으로 배치할 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 지지 절연층을 제거함에 있어, 샌드 블러스트이나 샌딩 공법과 같은 물리적 방법을 통해 상기 외층 회로 패턴의 표면을 노출시킨다. 그리고, 상기 샌드 블러스트, 샌딩 공법에 의해 지지 절연층이 제거되는 경우, 상기 지지층의 상면과 상기 외층 회로 패턴의 상면을 실질적으로 동일한 높이로 맞추는게 가능해지며, 나아가 상기 지지 절연층의 상면의 형상을 원하는 형상으로 컨트롤할 수 있다. 이에 따르면, 실시 예에서는 상기 외층 회로 패턴의 단면 형상을 사각 형상을 유지시키면서, 상기 외층 회로 패턴 상에 상기 접착 부재가 안정적으로 배치될 수 있도록 하며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 지지 절연층을 제거하는 샌드 블러스트 공정 조건을 조절하여, 상기 지지 절연층의 상면의 형상 또는 상면의 표면적을 컨트롤할 수 있다. 구체적으로, 실시 예에서는 샌드 블러스트 장치 상에서 이동하는 회로기판의 이동 속도, 연마재의 분출 압력 및 연마재를 분출하는 노즐의 이동속도 중 적어도 하나의 조건을 조절하여 지지 절연층의 상면의 형상 또는 표면적을 컨트롤할 수 있다. 즉, 실시 예에서는 상기 이동 속도 또는 분출 압력을 조절하여, 상기 지지절연층의 상면의 외측 영역이 내측 영역보다 높은 높이를 가지도록 한다. 예를 들어, 실시 예에서의 지지 절연층의 상면은 외측 영역이 제1 높이를 가지고, 내측 영역이 제1 높이보다 낮은 제2 높이를 가지는 오목한 형상을 가질 수 있다. 즉, 실시 예에서의 지지 절연층의 상면은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 지지 절연층의 상면은 가장 높은 높이를 가지는 최고부 및 가장 낮은 높이를 가지는 최저부를 포함할 수 있다. 그리고, 상기 최고부는 상기 외층 회로 패턴에 인접하게 위치하고, 상기 최저부는 상기 최고부 대비 상기 외층 회로 패턴으로부터 멀리 떨어져 위치할 수 있다. 이에 따라, 실시 예에서는 상기 지지 절연층의 상면의 형상이 오목한 형상을 가지도록 하여 상기 지지 절연층의 상면의 표면적을 증가시킬 수 있다. 이는, 상기 지지 절연층 상에 배치되는 솔더레지스트와의 접촉면을 증가시키며, 이에 따라 상기 지지 절연층과 상기 솔더 레지스트 사이의 접합력을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
도 1은 비교 예에 따른 SAP 공법으로 제조된 회로기판을 나타낸 도면이다.
도 2는 비교 예에서 ETS 공법으로 제조된 회로기판을 나타낸 도면이다.
도 3은 실시 예에 따른 회로기판을 나타낸 도면이다.
도 4a는 도 3의 B 영역을 확대한 확대도이다.
도 4b는 도 4a의 C 영역을 확대한 확대도이다.
도 5는 실시 예에 따른 보호층을 포함한 회로기판을 나타낸 도면이다.
도 6 내지 도 15는 도 3에 도시된 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
본 실시 예의 설명에 앞서, 본 실시 예와 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 1을 참조하면, (a)에서와 같이, 비교 예에 따른 회로기판은 일반적은 SAP 공법으로 제조된 회로 패턴을 포함한다.
구체적으로, 회로기판은 절연층(10), 회로 패턴(20) 및 보호층(30)을 포함한다.
회로 패턴(20)은 절연층(10)의 상면 및 하면에 각각 배치된다.
이때, 절연층(10)의 표면에 배치된 회로 패턴(20) 중 적어도 하나는 미세 회로 패턴을 포함한다.
도 1에서는 절연층(10)의 상면에 배치된 회로 패턴(20)은 미세 회로 패턴을 포함한다. 미세 회로 패턴은 신호 전달 배선 라인인 트레이스(21)와, 칩 실장 등을 위한 패드(22)를 포함한다.
이때, 실시 예에서는 미세 회로 패턴의 보호 목적으로 솔더 레지스트를 이용한 지지층을 형성하는 것이기 때문에, 상기 비교 예에서 미세 회로 패턴이 형성된 영역에서의 구조에 대해 설명하기로 한다.
또한, 절연층(10)의 표면에는 회로 패턴(20)을 보호하는 보호층(30)이 배치된다.
이때, 절연층(10)의 상부 영역은 보호층(30)이 배치되는 제1 영역과, 보호층(30)이 배치되지 않는 오픈 영역인 제2 영역을 포함한다.
이에 따라, 상기 절연층(10)의 상면에 배치된 회로 패턴(20) 중 일부는 상기 보호층(30)에 의해 덮이고, 나머지 일부는 상기 보호층(30)에 덮이지 않고 외부로 노출된다.
이때, 상기 보호층(30)의 오픈 영역인 제2 영역에는 상기 설명한 바와 같이 미세 회로 패턴에 대응하는 트레이스(21) 및 패드(22)가 배치되어 있다.
예를 들어, 상기 트레이스(21) 및 패드(22) 중 적어도 하나는 폭/간격이 15㎛/15㎛ 이하로 형성된다.
이때, 상기 보호층(30)의 오픈 영역에 형성된 회로 패턴이 미세 회로 패턴이 아닌 15㎛를 초과하는 폭을 가지는 패턴인 경우, 외부 충격에 강할 수 있다.
그러나, 도 1의 (b)에서와 같이, 회로 패턴이 점차 미세화되어 가면서 상기 최외층의 미세 회로 패턴인 트레이스(21) 및 패드(22)의 폭 및 간격이 점점 작아지고 있으며, 이에 따라 보호층의 오픈 영역인 제2 영역에 절연층(10)의 상면 위로 돌출된 미세 회로 패턴이 배치되는 경우, 외부 충격에 의해 상기 미세 회로 패턴이 쉽게 무너지는 문제가 발생한다.
즉, 도 1의 (b)의 B에서와 같이, 최외층의 미세 회로 패턴에 대응하는 트레이스(21)는 극도로 미세한 패턴 형태를 가지고 있으며, 이에 따라 외부의 작은 충격에도 쉽게 무너지거나 쓸리는 문제가 발생한다.
한편, 최근에는 ETS 공법을 사용하여 절연층 내에 매립된 구조를 가지면서 보호층의 오픈 영역에 배치되는 미세 회로 패턴을 형성하고 있다.
도 2는 비교 예에서 ETS 공법으로 제조된 회로기판을 나타낸 도면이다.
도 2를 참조하면, 구체적으로, 회로기판은 절연층(10A), 회로 패턴(20A) 및 보호층(30A)을 포함한다.
회로 패턴(20A)은 절연층(10A)의 상면 및 하면에 각각 배치된다.
이때, 절연층(10A)의 표면에 배치된 회로 패턴(20A) 중 적어도 하나는 미세 회로 패턴을 포함한다.
여기에서, ETS 공법으로 회로 패턴을 형성하는 경우, 가장 처음에 형성된 회로 패턴은 절연층(10A) 내에 매립된 구조를 가지고 있다. 이에 따라 상기 처음에 형성되는 회로 패턴을 미세 회로 패턴으로 형성하는 경우, 비교 예에서도 미세 회로 패턴이 절연층(10A) 내에 매립된 구조를 가질 수 있다.
즉, ETS 공법으로 제조된 회로기판은 절연층(10A)의 표면 내에 매립된 구조를 가지는 미세 회로 패턴을 포함한다. 즉, 미세 회로 패턴은 신호 전달 배선 라인인 트레이스(21A)와, 칩 실장 등을 위한 패드(22A)를 포함한다.
그리고, 상기와 같이 ETS 공법으로 제조된 회로기판의 경우, 미세 회로 패턴이 절연층 내에 매립된 구조를 가지기 때문에 외부 충격으로부터 상기 미세 회로 패턴이 보호될 수 있다.
이때, 도 2에서와 같은 2층 구조(회로 패턴의 층 수 기준)의 기판에 대해서는 ETS 공법으로 회로기판을 제작하는데에는 큰 문제가 없다. 그러나, ETS 공법으로 8층 이상, 특히 10층 이상을 가지는 회로기판을 제작하는 경우, 이를 제작하기 위한 리드 타임이 최소 2달 이상 소요하며, 이에 따른 생산성이 낮아지는 문제가 있다.
또한, ETS 공법으로 매립된 구조의 미세 회로 패턴을 제조하기 위해서는, 다층의 회로기판의 제조 공정 중 미세 회로 패턴을 가장 처음에 형성해야만 한다. 그리고, 최근 고집적/고사양 등의 AP 모듈 등에 적용하기 위해서는 8층 내지 10층의 회로기판이 필요하다. 이때, 상기 ETS 공정 중 미세 회로 패턴을 가장 처음에 형성하고, 이후의 다층 적층 공정을 진행하는 과정에서, 상기 열적 스트레스 등의 이유로 상기 미세 회로 패턴에 데미지가 가해지고, 이에 따라 상기 미세 회로 패턴을 정상적으로 구현하기 어려운 문제가 있다.
또한, ETS 공법으로 회로기판을 제작하는 경우, ETS 코어층이 별도로 필요하다. 이때, 상기 ETS 공법으로 회로기판을 제작하는 경우, 최종적으로 ETS 코어층을 제거해야 하는 추가적인 공정이 필요로 한다.
또한, ETS 공법으로 회로기판을 제작하는 경우, 일정 횟수 이상이 층 적층 시에 누적 공차로 인한 수율이 낮아지며, 이에 따른 제품 비용이 증가하는 문제가 있으며, ETS 코어층을 중심으로 양면에 각각 적층 공정이 진행됨에 따라 스트레스로 인한 패턴 데미지가 증가하는 문제가 있다.
또한, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 회로기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 회로기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다. 그러나, 비교 예에서는 미세 패턴을 형성하는 것은 가능하지만, 이를 안정하게 보호할 수 없는 문제점이 있다.
이에 따라, 실시 예는 최외곽에 배치되는 미세 패턴의 신뢰성 문제를 해결할 수 있는 새로운 구조의 회로기판 및 이의 제어 방법을 제공하고자 한다.
본 실시 예의 회로기판의 설명에 앞서, 실시 예에 따른 회로기판은 다층 구조를 가질 수 있다. 바람직하게, 실시 예에 따른 회로기판은 회로 패턴의 층 수를 기준으로 10층 이상의 구조를 가질 수 있다. 다만, 이는 일 실시 예에 불과할 뿐, 이에 한정되지는 않는다. 즉, 실시 예에서의 회로기판은 10층 보다 작은 층 수를 가질 수 있으며, 이와 다르게 10층보다 큰 층수를 가질 수도 있을 것이다.
다만, 실시 예에서의 회로기판은 비교 예의 ETS 공법이 가지는 문제를 해결하기 위한 것이다. 이때, 상기 비교 예에서의 ETS 공법은 8층 이상의 회로기판을 제작하는데 많은 시간이 소요되는 문제점이 있으며, 이에 따라 실시 예에서는 이와의 비교를 위해 10층 구조를 가지는 것으로 하여 설명하기로 한다.
도 3은 실시 예에 따른 회로기판을 나타낸 도면이고, 도 4a는 도 3의 B 영역을 확대한 확대도이며, 도 4b는 도 4a의 C 영역을 확대한 확대도이며, 도 5는 실시 예에 따른 보호층을 포함한 회로기판을 나타낸 도면이다.
이하에서는 도 3 내지 도 5를 참조하여 실시 예에 따른 회로기판에 대해 상세히 설명하기로 한다.
도 3 내지 도 5를 참조하면, 회로기판(100)은 절연층(110)을 포함한다.
바람직하게, 회로기판(100)은 10층 구조를 구현하기 위해, 제1 내지 제9 절연층(111, 112, 113, 114, 115, 116, 117, 118, 119)을 포함할 수 있다.
이때, 상기 절연층(110) 중 제1 절연층(111), 제2 절연층(112), 제3 절연층(113), 제4 절연층(114), 제5 절연층(115), 제6 절연층(116) 및 제7 절연층(117)은 절연층의 적층 구조에서 내측에 배치된 내부 절연층일 수 있으며, 제8 절연층(118)은 내층 절연층의 상부에 배치되는 최상부 절연층(제1 최외층 절연층)일 수 있고, 제9 절연층(119)은 내층 절연층의 하부에 배치되는 최하부 절연층(제2 최외층 절연층)일 수 있다.
제1 절연층(111)은 절연층(110)의 적층 구조에서 중심에 배치되는 코어 절연층일 수 있다. 제2 절연층(112), 제4 절연층(114), 제6 절연층(116) 및 제8 절연층(118)은 제1 절연층(111)의 상부에 순차적으로 배치되는 상부 절연층일 수 있다. 그리고, 제3 절연층(113), 제5 절연층(115), 제7 절연층(117) 및 제9 절연층(119)은 제1 절연층(111)의 하부에 순차적으로 배치되는 하부 절연층일 수 있다.
절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.
예를 들어, 절연층(110) 중 적어도 하나는 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110) 중 적어도 하나는 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는, 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110) 중 적어도 하나는 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110) 중 적어도 하나는 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110) 중 적어도 하나는 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110) 중 적어도 하나는 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110) 중 적어도 하나는 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110) 중 적어도 하나는 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110) 중 적어도 하나는 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
즉, 절연층(110)을 구성하는 제1 내지 제9 절연층(111, 112, 113, 114, 115, 116, 117, 118, 119)의 각각의 표면에는 회로 패턴이 배치될 수 있다.
여기에서, 회로 패턴은 내층 회로 패턴(120) 및 외층 회로 패턴(130, 140)을 포함할 수 있다. 내층 회로 패턴(120)은 회로기판의 적층 구조에서, 절연층(110)의 내부에 배치된 회로 패턴이고, 외층 회로 패턴(130, 140)은 회로기판의 적층 구조에서, 절연층(110)의 최외측에 배치된 회로 패턴일 수 있다.
내층 회로 패턴(120)은 제1 회로 패턴(121), 제2 회로 패턴(122), 제3 회로 패턴(123), 제4 회로 패턴(124), 제5 회로 패턴(125), 제6 회로 패턴(126) 및 제7 회로 패턴(127)을 포함할 수 있다.
제1 회로 패턴(121)은 제1 절연층(111)의 상면에 배치되고, 그에 따라 제2 절연층(112)에 의해 덮일 수 있다. 제2 회로 패턴(122)은 제1 절연층(111)의 하면에 배치될 수 있고, 그에 따라 제3 절연층(113)에 의해 덮일 수 있다. 제3 회로 패턴(123)은 제2 절연층(112)의 상면에 배치될 수 있고, 이에 따라 제4 절연층(114)에 의해 덮일 수 있다. 제4 회로 패턴(124)은 제3 절연층(113)의 하면에 배치될 수 있고, 이에 따라 제5 절연층(115)에 의해 덮일 수 있다. 제5 회로 패턴(125)은 제4 절연층(114)의 상면에 배치될 수 있고, 이에 따라 제6 절연층(116)에 의해 덮일 수 있다. 제6 회로 패턴(126)은 제5 절연층(115)의 하면에 배치될 수 있고, 이에 따라 제7 절연층(117)에 의해 덮일 수 있다. 제7 회로 패턴(127)은 제6 절연층(116)의 상면에 배치될 수 있고, 이에 따라 제8 절연층(118)에 의해 덮일 수 있다. 제8 회로 패턴(128)은 제7 절연층(117)의 하면에 배치될 수 있고, 이에 따라 제9 절연층에 의해 덮일 수 있다.
외층 회로 패턴은 절연층(110) 중 최외측에 배치된 최외층 절연층의 표면에 배치될 수 있다. 바람직하게, 외층 회로 패턴은 절연층(110) 중 최하부에 배치된 제9 절연층(119)의 하면에 배치된 제1 외층 회로 패턴(130)을 포함할 수 있다.
또한, 외층 회로 패턴은 절연층(110) 중 최상부에 배치된 제8 절연층(118)의 상면에 배치된 제2 외층 회로 패턴(140)을 포함할 수 있다.
이때, 상기 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140) 중 적어도 하나는 절연층의 표면 상으로 돌출되어 형성될 수 있다. 바람직하게, 제1 외층 회로 패턴(130)은 제9 절연층(119)의 하면 아래로 돌출되어 형성될 수 있다. 또한, 제2 외층 회로 패턴(140)은 제8 절연층(118)의 상면 위로 돌출되어 형성될 수 있다.
즉, 제1 외층 회로 패턴(130)은 상면이 제9 절연층(119)의 하면과 동일 평면 상에 위치할 수 있다. 그리고, 제2 외층 회로 패턴(140)은 하면이 제8 절연층(180)의 상면에 배치되는 프라이머층(150)의 상면과 동일 평면 상에 위치할 수 있다.
다시 말해서, 제8 절연층(180)의 상면과 상기 제2 외층 회로 패턴(140) 상에는 프라이머층(150)이 배치될 수 있다.
즉, 상기 제2 외층 회로 패턴(140)은 미세 회로 패턴을 포함할 수 있다. 바람직하게, 상기 제2 외층 회로 패턴(140)은 패턴의 선폭이 10㎛ 이하이고, 패턴들 사이의 간격이 10㎛이하인 미세 회로 패턴일 수 있다. 이에 따라, 상기 제8 절연층(118) 상에 상기 제2 외층 회로 패턴(140)을 바로 배치하는 경우, 상기 제8 절연층(118)과 상기 제2 외층 회로 패턴(140) 사이의 접촉 면적이 작기 때문에, 상기 제2 외층 회로 패턴(150)이 상기 제8 절연층(118)으로부터 이탈되는 상황이 발생할 수 있다.
따라서, 실시 예에서는 상기 제2 외층 회로 패턴(140)과 상기 제8 절연층(118) 사이에 프라이머층(150)을 배치한다. 상기 프라이머층(150)은 상기 제2 외층 회로 패턴(140)과 상기 제8 절연층(118) 사이의 접착력을 향상시킬 수 있다. 상기 프라이머층(150)은 상기 제8절연층(118)의 상면을 전체적으로 덮으며 배치될 수 있다. 그리고, 상기 제2 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 부분적으로 배치될 수 있다. 따라서, 제1 실시 예에서의 프라이머층(150)의 상면은 상기 제2 외층 회로 패턴(140)과 접촉하는 제1 부분과, 추후 설명할 지지 절연층(160)의 하면과 접촉하는 제2 부분을 포함할 수 있다. 즉, 상기 프라이머층(150)은 SAP 공정에 의해 상기 제2 외층 회로 패턴(140)을 형성할 때, 상기 제8 절연층(118)과 상기 제2 외층 회로 패턴(140) 사이의 접합력을 강화시키는 역할을 수행할 수 있다. 이와 같은 프라이머층(150)은 폴리우레탄계 수지, 아크릴계 수지, 실리콘계 수지를 포함할 수 있으나, 이에 한정되지는 않는다.
한편, 도 3에서는 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이에는 프라이머층이 배치되지 않는 것으로 도시하였으나, 상기 프라이머층은 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이에도 배치될 수 있을 것이다. 다만, 상기 제1 외층 회로 패턴(130)은 미세 회로 패턴이 아닐 수 있으며, 이에 따라 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이의 프라이머층은 선택적으로 생략될 수 있을 것이다.
결론적으로, 내층에 미세 회로 패턴이 배치되는 경우, 이는 절연층(110) 중 적어도 어느 하나에 의해 덮임에 따라 상기 프라이머층이 생략될 수 있다. 반면, 실시 예에서는 상기 최외층에 미세 회로 패턴이 배치되는 경우, 상기 미세 회로 패턴을 덮는 절연층이 존재하지 않기 때문에, 미세 회로 패턴과 절연층 사이의 접합력을 향상시키기 위해 상기 프라이머층(150)을 배치하도록 한다.
이하에서는, 상기 제2 외층 회로 패턴(140)이 미세 회로 패턴으로 형성되는 것으로 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 제1 외층 회로 패턴(130)도 미세 회로 패턴으로 형성될 수 있으며, 이에 따라 이하에서 설명하는 제2 외층 회로 패턴(140)의 접합력 강화 및 무너짐 방지 등과 같은 신뢰성 향상을 위한 구조는, 상기 제1 외층 회로 패턴(130)에도 적용할 수 있음은 자명할 것이다.
상기 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 내층 회로 패턴(120), 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140) 중 적어도 하나는 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
바람직하게, 상기 제1 외층 회로 패턴(130) 및 상기 제2 외층 회로 패턴(140)은 회로기판의 최외측에 배치된 최외층 회로 패턴이며, 이에 따라 이들은 SAP(Semi Additive Process) 공법으로 형성될 수 있을 것이다.
한편, 상기 절연층(110) 내에는 비아(V)가 배치될 수 있다. 상기 비아(V)는 각각의 절연층 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로전기적으로 연결하는 역할을 수행할 수 있다.
제1 절연층(111) 내에는 제1 비아(V1)가 배치될 수 있다. 상기 제1 비아(V1)는 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)과 상기 제1 절연층(111)의 하면에 배치된 제2 회로 패턴(122)을 전기적으로 연결할 수 있다.
제2 절연층(112) 내에는 제2 비아(V2)가 배치될 수 있다. 상기 제2 비아(V2)는 제1 절연층(111)의 상면에 배치된 제1 회로 패턴(121)과 상기 제2 절연층(112)의 상면에 배치된 제3 회로 패턴(123)을 전기적으로 연결할 수 있다.
제3 절연층(113) 내에는 제3 비아(V3)가 배치될 수 있다. 상기 제3 비아(V3)는 제1 절연층(111)의 하면에 배치된 제2 회로 패턴(122)과 상기 제3 절연층(113)의 하면에 배치된 제4 회로 패턴(124)을 전기적으로 연결할 수 있다.
제4 절연층(114) 내에는 제4 비아(V4)가 배치될 수 있다. 상기 제4 비아(V4)는 제2 절연층(111)의 상면에 배치된 제3 회로 패턴(123)과 상기 제4 절연층(114)의 상면에 배치된 제5 회로 패턴(125)을 전기적으로 연결할 수 있다.
제5 절연층(115) 내에는 제5 비아(V5)가 배치될 수 있다. 상기 제5 비아(V5)는 제3 절연층(113)의 하면에 배치된 제4 회로 패턴(124)과 상기 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)을 전기적으로 연결할 수 있다.
제6 절연층(116) 내에는 제6 비아(V6)가 배치될 수 있다. 상기 제6 비아(V6)는 제4 절연층(114)의 상면에 배치된 제5 회로 패턴(125)과 상기 제6 절연층(116)의 상면에 배치된 제7 회로 패턴(127)을 전기적으로 연결할 수 있다.
제7 절연층(117) 내에는 제7 비아(V7)가 배치될 수 있다. 상기 제7 비아(V7)는 제5 절연층(115)의 하면에 배치된 제6 회로 패턴(126)과 상기 제7 절연층(117)의 하면에 배치된 제8 회로 패턴(128)을 전기적으로 연결할 수 있다.
제8 절연층(118) 내에는 제8 비아(V1)가 배치될 수 있다. 상기 제8 비아(V8)는 제6 절연층(116)의 상면에 배치된 제7 회로 패턴(127)과 상기 프라이머층(150)의 상면에 배치된 제2 외층 회로 패턴(140)을 전기적으로 연결할 수 있다.
제9 절연층(119) 내에는 제9 비아(V9)가 배치될 수 있다. 상기 제9 비아(V9)는 제7 절연층(117)의 하면에 배치된 제8 회로 패턴(128)과 상기 제9 절연층(119)의 하면에 배치된 제1 외층 회로 패턴(130)을 전기적으로 연결할 수 있다.
상기와 같은 비아(V)는 각각의 절연층 내에 형성된 비아 홀 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO 2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(110)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO 2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO 2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 내지 제9 비아(V1, V2, V3, V4, V5, V6, V7, V8, V9)를 형성할 수 있다. 상기 제1 내지 제9 비아(V1, V2, V3, V4, V5, V6, V7, V8, V9)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 회로기판(100)의 최외측에는 보호층이 배치될 수 있다. 바람직하게, 상기 제8 절연층(118)의 상부(바람직하게, 프라이머층(150)의 상부)에는 제1 보호층(170)이 배치될 수 있다. 또한, 제9 절연층(119)의 하부에는 제2 보호층(175)이 배치될 수 있다.
상기 제1 보호층(170) 및 제2 보호층(175)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 보호층(150)은 솔더 레지스트일 수 있다.
한편, 상기 프라이머층(150) 상에는 지지층(160)이 배치된다. 상기 지지층(160)은 상기 프라이머층(150) 상에 배치되는 제2 외층 회로 패턴(140)을 지지하는 역할을 할 수 있다.
즉, 상기 제1 보호층(170)은 상기 프라이머층(150) 상에 배치된 제2 외층 회로 패턴(140)과 부분적으로 중첩될 수 있다. 상기 제1 보호층(170)의 면적은 상기 제8 절연층(118)의 면적보다 작을 수 있다. 상기 제1 보호층(170)의 면적은 상기 프라이머층(150)의 면적보다 작을 수 있다. 상기 제1 보호층(170)은 상기 프라이머층(150) 및 상기 제2 외층 회로 패턴(140) 상에 부분적으로 배치되며, 이에 따라 오픈 영역에 대응하는 제1 영역(R1)을 포함할 수 있다.
즉, 실시 예에서의 제8 절연층(118)의 상부 영역은 제1 영역(R1)과 제2 영역(R2)을 포함할 수 있다. 그리고, 상기 제1 영역(R1)은 상기 제1 보호층(170)의 오픈 영역에 대응되며, 그에 따라 상기 제1 영역(R1)에는 상기 제1 보호층(170)이 배치되지 않을 수 있다. 또한, 상기 제2 영역(R1)은 상기 제1 보호층(170)이 배치되는 영역이며, 그에 따라 상기 제2 영역(R2) 내에 위치한 제2 외층 회로 패턴(140)은 상기 제1 보호층(170)에 의해 덮일 수 있다. 즉, 상기 제1 영역(R1) 내에 위치한 제2 외층 회로 패턴은 표면이 외부로 노출될 수 있고, 상기 제2 영역(R2) 내에 위치한 제2 외층 회로 패턴은 상기 제1 보호층(170)에 의해 표면이 덮일 수 있다.
구체적으로, 상기 제1 보호층(170)은 홀과 같은 형상의 오픈 영역을 포함한다. 즉, 상기 제1 보호층(170)의 오픈 영역은 상기 제1 영역(R1)과 수직 방향으로 오버랩되어, 상기 제1 영역(R1)을 노출할 수 있다.
상기 제1 영역(R1)은 상기 프라이머층(150) 및 상기 제2 외층 회로 패턴(140)의 상부 영역 중 상기 제1 보호층(170)이 비배치되는 영역(즉, 제1 보호층의 오픈 영역)일 수 있다.
즉, 상기 제1 영역(R1)은 상기 제2 외층 회로 패턴(140)이 칩과 같은 부품과 전기적으로 연결되기 위한 상기 제1 보호층(170)의 비배치영역일 수 있다. 이에 따라, 상기 제1 영역(R1) 상에 배치된 제2 외층 회로 패턴(140)은 이를 보호하는 보호층이 존재하지 않은 상태에서 외부로 노출될 수 있다.
그리고, 상기와 같은 제1 영역(R1) 내에 배치된 제2 외층 회로 패턴(140)은 다양한 요인에 의해 무너짐이나 쓸림 등의 신뢰성 문제가 발생할 수 있다. 더욱이, 상기 제2 외층 회로 패턴(140)은 미세 회로 패턴이며, 이에 따라 10㎛ 이하의 선폭과, 10㎛ 이하의 간격을 가지고, 상기 프라이머층(150) 상에 배치된다. 이에 따라, 상기 오픈 영역(R1) 상에 배치된 제2 외층 회로 패턴(140)은 외부의 다양한 작은 충격에도 쉽게 무너짐이나 쓸림 등의 문제가 발생할 수 있다.
이에 따라, 실시 예에서는 상기 제1 영역(R1) 상에 배치된 제2 외층 회로 패턴(140)의 신뢰성을 향상시키기 위해, 상기 제1 영역(R1)에 대응하는 프라이머층(150) 상에 지지층(160)을 배치한다. 즉, 상기 지지층(160)은 상기 프라이머층(150)의 상면 중 상기 제2 외층 회로 패턴(140)이 배치되지 않은 영역에 배치될 수 있다. 예를 들어, 상기 지지층(160)은 상기 프라이머층(150)의 상면에 배치되고, 그에 따라 상기 제1 영역(R1) 상의 제2 외층 회로 패턴(140)들 사이에 배치될 수 있다. 여기에서, 상기 지지층(160)은 지지 절연층이라고도 할 수 있다.
이때, 상기 제2 외층 회로 패턴(140)은 상기 제1 보호층(170)이 비배치된 오픈 영역(R1) 상에 형성된 제2-1 외층 회로 패턴과, 상기 제1 보호층(170)이 배치된 제2 영역(R2) 상에 형성된 제2-2 외층 회로 패턴을 포함한다.
그리고, 상기 프라이머층(150)의 상면은 상기 제1 영역(R1)에 대응하는 제1 상면과, 상기 제2 영역(R2)에 대응하는 제2 상면을 포함한다.
이때, 도 3 내지 도 5에 도시된 바와 같이, 상기 지지층(160)은 상기 제1 영역(R1) 및 제2 영역(R2)을 구분하지 않고, 상기 프라이머층(150) 상에 전체적으로 배치되어, 상기 제2-1 외층 회로 패턴들의 사이 영역과 상기 2-2 외층 회로 패턴들의 사이 영역에 각각 배치될 수 있다.
즉, 상기 제2 영역(R2) 내에 배치된 제2-2 외층 회로 패턴들은 상기 제1 보호층(170)에 의해 지지 및 보호됨에 따라 상기와 같은 무너짐이나 쓸림 등의 문제가 발생할 가능성이 낮다. 다만, 실시 예에서는 상기 제2 영역(R2)에 배치되는 상기 제1 보호층(170)의 접합력을 향상시키기 위해, 상기 제2 영역(R2)에 상기 지지층(160)을 형성한다.
나아가, 실시 예에서는 상기 제2 영역(R2) 상에 배치되는 상기 제1 보호층(170)과 상기 지지층(160) 사이의 접합 면적을 증가시키기 위해, 상기 지지층(160)의 상면의 형상을 변화시킨다. 예를 들어, 실시 예에서의 상기 지지층(160)의 상면은 평면이 아닌 곡면을 가질 수 있다. 그리고, 곡면의 표면적은 평면의 표면적보다 크고, 이에 따라 상기 지지층(160)의 상면을 곡면으로 형성하여 상기 제1 보호층(170)과의 접합 면적을 증가시켜 접합력을 향상시킬 수 있다. 이에 대해서는 하기에서 상세히 설명하기로 한다.
상기 지지층(160)은 상기 제1 영역(R1)에 배치되는 제1 부분과, 상기 제2 영역(R2)에 배치되는 제2 부분을 포함한다.
그리고, 상기 제1 보호층(170)은 상기 제2 영역(R2)에 위치한 상기 지지층(160)의 상기 제2 부분과, 상기 제2-2 외층 회로 패턴들 상에 배치될 수 있다.
이때, 상기 지지층(160)은 상면의 적어도 일부분이 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치할 수 있다. 예를 들어, 상기 지지층(160)의 상면은 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치하는 적어도 하나의 오목부를 포함할 수 있다.
또한, 상기 제1 보호층(170)은 상기 지지층(160) 및 상기 제2 외층 회로 패턴(140) 상에 배치된다. 이때, 상기 제1 보호층(170)은 상기 지지층(160)의 상기 오목부를 채우며 배치될 수 있다. 따라서, 실시 예에서의 상기 제1 보호층(170)의 하면의 적어도 일부분은 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치할 수 있다. 또한, 상기 제1 보호층(170)의 하면의 적어도 일부분은 상기 지지층(160)의 상면의 적어도 일부분보다 낮게 위치할 수 있다. 이에 따라, 실시 예에서는 상기 지지층(160)의 상면과 상기 제1 보호층(170)의 하면 사이의 접합 면적을 증가시킬 수 있으며, 이에 따른 지지층(160)과 제1 보호층(170) 사이의 접합력을 향상시킬 수 있다.
이하에서는 상기 제1 보호층(170)에 대해 구체적으로 설명하기로 한다.
실시 예에서는 프라이머층(150) 상에 상기 제2 외층 회로 패턴(140)의 주위를 둘러싸며, 상기 제2 외층 회로 패턴(140)의 측면과 직접 접촉하는 지지층(160)을 형성한다. 그리고, 실시 예에서는 상기 지지층(160)에 의해 미세 회로 패턴의 상기 제2 외층 회로 패턴(140)이 지지될 수 있도록 한다. 바람직하게, 실시 예에서는 상기 지지층(160)에 의해 상기 보호층(170)의 오픈 영역(R1)에 배치된 제2 외층 회로 패턴(140)이 지지될 수 있도록 하고, 이에 따라 외부 충격으로부터 상기 제2 외층 회로 패턴(140)을 안정적으로 보호할 수 있도록 한다.
한편, 상기 제2 외층 회로 패턴(140)은 기능에 따라 트레이스(141) 및 패드(142)를 포함할 수 있다. 상기 패드(142)는 칩과 같은 전자 부품과의 연결을 위해 접착 부재(미도시)가 배치되는 영역일 수 있다. 그리고, 트레이스(141)는 서로 다른 패드들 사이를 연결하는 배선 라인일 수 있다. 여기에서, 상기 패드(142)는 일반적으로 트레이스보다는 큰 폭을 가지고 있으며, 이에 따라 상기 패드(142)는 외부 충격에 강한 특성을 가질 수 있다. 다만, 상기 트레이스(141)는 상기와 같은 미세 회로 패턴에 대응하는 폭과 간격을 가지고 배치되며, 이에 따라 외부 충격에 약할 수 있다. 따라서, 상기 지지층(160)은 상기 제1 영역(R1) 내에 배치되는 제2 외층 회로 패턴(140), 더욱 구체적으로는 상기 제1 영역(R1) 내의 제2 외층 회로 패턴(140)의 트레이스(141)를 안정적으로 지지하는 역할을 수행할 수 있다.
한편, 도 4a에서와 같이, 제2 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 제1 높이(H1)를 가지고 배치될 수 있다.
또한, 상기 지지층(160)은 상기 프라이머층(150) 상에 제2 높이(H2)를 가지고 배치될 수 있다. 이때, 상기 제2 높이(H2)는 위치에 따라 서로 다를 수 있다. 즉, 상기 지지층(160)의 상면은 평면이 아닌 곡면 또는 라인드진 표면 또는 요철 표면일 수 있다.
또한, 상기 제1 보호층(170)은 상기 지지층(160) 및 상기 제2 외층 회로 패턴(140) 상에 제2 높이(H2)를 가지고 배치될 수 있다. 이때, 상기 제2 높이(H2)는 7㎛ 내지 20㎛ 사이의 범위를 가질 수 있다. 이때, 상기 제2 높이(H2)가 7㎛보다 작으면, 상기 제1 보호층(170)에 의해 상기 제2 외층 회로 패턴(140)이 안정적으로 보호될 수 없다. 또한, 상기 제2 높이(H2)가 20㎛보다 크면, 회로기판의 두께가 증가할 수 있다.
이때, 상기 제1 보호층(170)은 상기 제2 외층 회로 패턴(140)의 상면보다 낮은 하면을 가지는 부분을 포함한다.
즉, 상기 제1 보호층(170)은 상기 제2 영역(R2) 상에서, 상기 제2 외층 회로 패턴(140) 상에 배치되는 제1 부분과, 상기 지지층(160) 상에 배치되는 제2 부분을 포함할 수 있다.
그리고, 상기 제1 보호층(170)의 상기 제1 부분은 상기 제2 외층 회로 패턴(140) 상에 배치됨에 따라 상기 제2 높이(H2)를 가질 수 있다.
다만, 상기 제1 보호층(170)의 상기 제2 부분은 상기 지지층(160) 상에 배치될 수 있다. 이때, 상기 지지층(160)은 상면이 평면이 아닌 오목부를 포함할 수 있다. 이에 따라, 상기 제1 보호층(170)의 상기 제2 부분의 적어도 일부 하면은 상기 제1 부분의 하면보다 낮게 위치할 수 있다. 즉, 상기 제1 보호층(170)의 제2 부분의 하면의 적어도 일부분은 상기 제2 외층 회로 패턴(140)의 상면보다 낮게 위치할 수 있다. 이때, 예를 들어 상기 제1 보호층(170)의 제2 부분의 하면 중 가장 낮게 위치한 최저부는 상기 제2 외층 회로 패턴(140)의 상면으로부터 제3 높이(H3)만큼 낮게 위치할 수 있다. 상기 제3 높이(H3)는 상기 지지층(160)의 상면의 높이에 의해 결정될 수 있다.
이때, 상기 제3 높이(H3)는 상기 제2 외층 회로 패턴(140)의 제1 높이(H1)의 20% 내지 50% 수준을 가질 수 있다. 상기 제3 높이(H3)가 상기 제1 높이(H1)의 20%보다 작으면, 상기 제1 보호층(170)과 상기 지지층(160) 사이의 접합 면적이 작아 접합력이 감소할 수 있다. 또한, 상기 제3 높이(H3)가 상기 제1 높이(H1)의 50%보다 크면, 상기 지지층(160)에 의해 상기 제2 외층 회로 패턴(140)이 안정적으로 지지될 수 없다. 예를 들어, 상기 지지층(160)는 상기 제1 영역(R1)에도 형성된다. 이때, 상기 제1 영역(R1)과 제2 영역(R2)에서의 지지층(160)의 상면의 높이는 유사한 수준을 가질 수 있다. 여기에서, 상기 제3 높이(H3)가 상기 제1 높이(H1)의 50%보다 크다는 것은, 상기 지지층(160)의 상면 중 최저부의 높이가 상기 제1 높이(H1)의 50%보다 작다는 것을 의미할 수 있다. 그리고, 상기 지지층(160)의 상면 중 가장 낮은 높이를 가지는 최저부의 높이가 상기 제1 높이(H1)의 50%보다 작으면, 상기 지지층(160)에 의한 상기 제2 외층 회로 패턴(140)의 지지효과가 미비하고, 이에 따라 안정적으로 상기 제2 외층 회로 패턴(140)이 지지되지 못하는 문제가 발생할 수 있다. 따라서, 상기 제1 보호층(170)의 상기 제2 부분의 하면의 최저부는 상기 제2 외층 회로 패턴(140)이 가지는 제1 높이(H1)의 20% 내지 50% 수준을 가지도록 한다.
상기와 같이, 실시 예에서는 제2 영역(R2)에 제1 보호층(170)이 배치된다. 이때, 상기 제1 보호층(170)은 상기 제2 영역(R2)의 외층 회로 패턴(140) 상에 배치되는 제1 부분과, 상기 지지층(160) 상에 배치되는 제2 부분을 포함한다. 이때, 상기 제1 보호층(170)의 제1 부분의 상면과 제2 부분의 상면은 서로 동일 평면 상에 위치할 수 있다. 다만, 상기 제1 보호층(170)의 제1 부분의 하면은 상기 제2 부분의 하면의 적어도 일부와 다른 평면 상에 위치할 수 있다. 즉, 상기 제1 보호층(170)의 상기 제2 부분의 하면의 적어도 일부분은 상기 제1 보호층(170)의 상기 제1 부분의 하면보다 낮게 위치할 수 있다. 그리고, 상기 제1 보호층(170)의 제2 부분의 하면 중 가장 낮게 위치한 최저부는 상기 제2 외층 회로 패턴(140)이 가지는 제1 높이(H1)의 20% 내지 50%를 가지도록 한다.
이에 따르면, 실시 예에서는 상기 지지층(160)에 의해 상기 제2 외층 회로 패턴(140)이 안정적으로 지지되도록 하면서, 상기 지지층(160)과 상기 제1 보호층(170) 사이의 접합 면적을 효과적으로 증가시킬 수 있다.
이하에서는 상기 지지층(160)에 대해 구체적으로 설명하기로 한다.
상기 지지층(160)은 상기 프라이머층(150) 상에 배치될 수 있다.
바람직하게, 상기 지지층(160)은 상기 프라이머층(150) 상에서 상기 제2 외층 회로 패턴(140)들 사이에 배치될 수 있다. 즉, 상기 제2 외층 회로 패턴(140)은 상기 프라이머층(150) 상에 일정 간격 이격되며 배치되고, 그에 따라 상기 지지층(160)은 상기 프라이머층(150)의 상면 중 상기 제2 외층 회로 패턴(140)이 배치되지 않은 영역 상에 배치될 수 있다.
이에 따라, 상기 지지층(160)은 상기 제2 외층 회로 패턴(140)과 직접 접촉하는 구조를 가질 수 있다. 예를 들어, 상기 지지층(160)의 측면은 상기 제2 외층 회로 패턴(140)의 측면과 직접 접촉할 수 있다.
즉, 상기 지지층(160)은 상기 제2 외층 회로 패턴(140)의 주위를 둘러싸며 배치되며, 그에 따라 상기 제2 외층 회로 패턴(140)의 무너짐이나 쓸림 등을 방지하는 역할을 수행할 수 있다.
상기 지지층(160)은 레진 및 필러가 혼합된 형태의 구조를 가질 수 있다. 즉, 지지층(160)은 ABF, RCC나 기타의 Glass Fiber가 없는 절연층일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 지지층(160)은 감광성 절연 물질인 PID로 구성될 수 있을 것이다.
실시 예에서는 상기와 같이 프라이머층(150) 상에 상기 제2 외층 회로 패턴(140)의 주위를 둘러싸며, 상기 제2 외층 회로 패턴(140)의 측면과 직접 접촉하는 지지층(160)을 형성한다. 그리고, 실시 예에서는 상기 지지층(160)에 의해 미세 회로 패턴의 상기 제2 외층 회로 패턴(140)이 지지될 수 있도록 한다. 바람직하게, 실시 예에서는 상기 지지층(160)에 의해 상기 보호층(170)의 오픈 영역(R1)에 배치된 제2 외층 회로 패턴(140)이 지지될 수 있도록 하고, 이에 따라 외부 충격으로부터 상기 제2 외층 회로 패턴(140)을 안정적으로 보호할 수 있도록 한다.
한편, 상기 제2 외층 회로 패턴(140)은 기능에 따라 트레이스(141) 및 패드(142)를 포함할 수 있다. 상기 패드(142)는 칩과 같은 전자 부품과의 연결을 위해 접착 부재(미도시)가 배치되는 영역일 수 있다. 그리고, 트레이스(141)는 서로 다른 패드들 사이를 연결하는 배선 라인일 수 있다. 여기에서, 상기 패드(142)는 일반적으로 트레이스보다는 큰 폭을 가지고 있으며, 이에 따라 상기 패드(142)는 외부 충격에 강한 특성을 가질 수 있다. 다만, 상기 트레이스(141)는 상기와 같은 미세 회로 패턴에 대응하는 폭과 간격을 가지고 배치되며, 이에 따라 외부 충격에 약할 수 있다. 따라서, 상기 지지층(160)은 상기 제1 영역(R1) 내에 배치되는 제2 외층 회로 패턴(140), 더욱 구체적으로는 상기 제1 영역(R1) 내의 제2 외층 회로 패턴(140)의 트레이스(141)를 안정적으로 지지하는 역할을 수행할 수 있다.
한편, 도 4b에서와 같이, 지지층(160)은 상면이 평면이 아닌 라운드진 곡면일 수 있다.
이에 따라, 상기 지지층(160)의 상면의 높이는 위치에 따라 다를 수 있다. 즉, 상기 지지층(160)의 상면은 제1 위치에서 제4 높이(H4)를 가질 수 있고, 제2 위치에서 상기 제4 높이(H4)보다 작은 제5 높이(H5)를 가질 수 있다.
상기 제4 높이(H4)는 상기 지지층(160)의 상면 중 가장 높은 높이를 가지는 최고부(161)의 높이일 수 있다.
또한, 상기 제5 높이(H5)는 상기 지지층(160)의 상면 중 가장 낮은 높이를 가지는 최저부(162)의 높이일 수 있다.
상기 제4 높이(H4)는 상기 지지층(160)의 상면 중 가장자리 영역에 위치한 상면의 일부분의 높이일 수 있다. 예를 들어, 상기 제4 높이(H4)는 상기 지지층(160)의 상면의 에지 부분의 높이일 수 있다. 즉, 상기 지지층(160)의 상면은 상기 제2 외층 회로 패턴(140)에 가까워질수록 높이가 클 수 있고, 상기 제2 외층 회로 패턴(140)으로부터 멀어질수록 높이가 작아질 수 있다. 일 예로, 지지층(160)의 상면 중 에지 영역에서 가장 높은 제4 높이(H4)를 가질 수 있고, 지지층(160)의 상면 중 중앙 영역에서 가장 낮은 제5 높이(H5)를 가질 수 있으나, 이에 한정되지는 않는다. 다만, 상기 제4 높이(H4)를 가지는 최고부(161)는 상기 최저부(162) 대비 상기 제2 외층 회로 패턴(140)에 인접하게 위치할 수 있다.
상기 제4 높이(H4)는 상기 제5 높이(H5)보다 클 수 있다. 따라서, 상기 지지층(160)의 상면은 상기 최고부(161)에서 상기 최저부(162)로 갈수록 높이가 낮아질 수 있다. 즉, 상기 지지층(160)의 상면은 최고부(161)에서 최저부(162)로 갈수록 높이가 낮아지는 라운드진 곡면일 수 있다.
상기 제4 높이(H4)는 상기 제1 높이(H1)보다 크지 않을 수 있다. 바람직하게, 상기 제4 높이(H4)는 상기 제1 높이(H1)와 동일하거나, 제1 높이(H1)보다 작을 수 있다. 더욱 바람직하게, 상기 제4 높이(H4)는 상기 제1 높이(H1)의 90% 내지 100% 사이의 범위를 가질 수 있다. 상기 제4 높이(H4)가 상기 제1 높이(H1)의 100%보다 크면, 상기 지지층(160)의 일부가 상기 제2 외층 회로 패턴(140)을 덮을 수 있으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 또한, 상기 제4 높이(H4)가 상기 제1 높이(H1)의 90%보다 작으면, 상기 지지층(160)에 의해 상기 제2 외층 회로 패턴(140)이 안정적으로 지지될 수 없거나, 상기 지지층(160)과 상기 제1 보호층(170) 사이의 접합 면적의 상승 효과가 미비할 수 있다.
상기 제5 높이(H5)는 상기 제4 높이(H4)보다 작을 수 있다. 예를 들어, 상기 제5 높이(H5)는 상기 제4 높이(H5)의 80% 내지 90%를 가질 수 있다.
상기 제5 높이(H5)는 상기 제1 높이(H1)에 의해 결정될 수 있다. 즉, 상기 제5 높이(H5)와 제1 높이(H1) 사이의 차이가 작으면, 상기 접합 면적의 상승 효과가 미비해지며, 상기 차이가 커지면, 상기 지지층(160)에 의해 상기 제2 외층 회로 패턴(140)의 지지 효과가 감소할 수 있기 때문이다.
이에 따라, 실시 예에서의 상기 제5 높이(H5)는 상기 제1 높이(H1)의 50% 내지 90%를 가질 수 있도록 한다. 즉, 상기 제5 높이(H5)는 상기 제4 높이(H4)보다 작으면서, 상기 제1 높이(H1)의 50% 내지 90%를 가지도록 한다.
상기 제5 높이(H5)가 상기 제1 높이(H1)이 50%보다 작으면, 이에 따른 상기 제4 높이(H4)도 작아지며, 이는 상기 지지층(160)에 의해 상기 제2 외층 회로 패턴(140)의 안정적으로 지지되지 않음에 따른 신뢰성 문제를 야기할 수 있다. 또한, 상기 제5 높이(H5)가 상기 제1 높이(H1)의 90%보다 크면, 상기 지지층(160)의 상면은 실질적으로 평면에 가깝게 되며, 이에 따라 지지층(160)과 상기 제1 보호층(170) 사이의 접합 면적 및 접합력이 감소할 수 있다. 따라서, 실시 예에서의 상기 지지층(160) 중 가장 낮은 높이를 가지는 최고부(161)는 상기 제4 높이(H4)보다 작으면서, 상기 제1 높이(H1)의 50% 내지 90% 범위의 수준을 가지는 제5 높이(H5)를 가지도록 한다.
한편, 실시 예에서, 상기 제4 높이(H4)와 상기 제5 높이(H5)의 차이(H6)는 상기 제2 외층 회로 패턴(140)이 가지는 제1 높이(H1)의 10% 내지 20% 범위의 수준을 가질 수 있다. 일 예로, 상기 제2 외층 회로 패턴(140)이 가지는 제1 높이(H1)는 15㎛일 수 있고, 상기 제4 높이(H5)와 상기 제5 높이(H5)의 차이(H6)는 2㎛ 내지 3㎛일 수 있다.
상기와 같이 실시 예에서의 지지층(160)의 상면은 가장 높이를 가지는 최고부(161) 및 가장 낮은 높이를 가지는 최저부(162)를 포함할 수 있다. 그리고, 상기 최고부(161)는 상기 최저부(162)에 비해 상기 제2 외층 회로 패턴(140)에 인접하게 위치할 수 있다.
그리고, 상기 최고부(161)가 가지는 제5 높이(H5)가 상기 제1 높이(H1)의 50% 내지 90%의 범위의 수준을 가지도록 하여, 상기 지지층(160)에 의해 상기 제2 외층 회로 패턴(140)의 지지가 안정적으로 이루어도록 하면서, 상기 지지층(160)과 상기 제1 보호층(170) 사이의 접합 면적을 상승시킬 수 있도록 한다.
또한, 도 5에서와 같이, 실시 예에서의 회로기판(100)은 제8 절연층(118) 상에 프라이머층(150)이 배치되고, 상기 프라이머층(150) 상에 제2 외층 회로 패턴(140)이 배치된다.
그리고, 상기 프라이머층(150) 상에는 상기 제2 외층 회로 패턴(140)의 주위를 둘러싸며 배치되는 지지층(160)이 배치된다.
이때, 상기 지지층(160)은 제1 보호층(170)이 비배치되는 오픈 영역(R1) 및 상기 제1 보호층(170)이 배치되는 보호층 배치 영역(R2)에 각각 형성될 수 있다.
상기 지지층(160)은 상기 회로기판(100)의 최외층에 배치되는 제2 외층 회로 패턴(140)을 지지할 수 있으며, 특히 오픈 영역(R1) 내에 배치된 제2 외층 회로 패턴(140)의 트레이스(141) 및 패드(142)를 지지하여, 외부 충격으로부터 상기 제2 외층 회로 패턴(140)을 보호할 수 있다.
본 실시 예에서의 회로기판은 8층 이상의 다층 구조를 가지는 회로기판이고, 다층의 절연층 중 최상부에 위치한 외측 절연층 위에 배치되어 상기 외측 절연층의 표면 위로 돌출되는 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 상기 외측 절연층의 상부 영역 중 솔더 레지스트(SR:Solder Resist)가 배치되지 않는 제1 영역에 위치한 제1 외층 회로 패턴과, 상기 솔더 레지스트가 배치되는 제2 영역에 위치한 제2 외층 회로 패턴을 포함한다. 이때, 상기 제2 외층 회로 패턴은 상기 솔더 레지스트에 의해 지지될 수 있지만, 상기 제1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에, 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다. 이에 따라, 실시 예에서는 상기 제1 영역에 위치한 상기 제1 외층 회로 패턴을 지지할 수 있는 지지 절연층을 형성한다.
상기 지지 절연층의 상면은 상기 외측 절연층 상에 상기 제1 및 제2 외층 회로 패턴의 상면과 동일하거나, 낮은 높이를 가진다.
이에 따르면, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 돌출된 제1 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 솔더 레지스트가 배치되지 않는 제1 영역 상에서의 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 지지 절연층을 제거함에 있어 플라즈마와 같은 화학적 방법이 아닌 샌드 블러스트와 같은 물리적 방법을 사용하도록 한다. 이에 따르면, 플라즈마로 지지 절연층을 제거하는 경우, 상기 외층 회로 패턴의 표면에 잔류 레진이 남을 수 있고, 이에 따라 상기 잔류 레진을 제거하는 추가적인 공정을 진행해야 한다. 이때, 상기 잔류 레진을 제거하기 위해서는 상기 외층 회로 패턴의 표면을 에칭해야 하며, 이에 따른 상기 외층 회로 패턴의 변형이 발생할 수 있다. 예를 들어, 상기 외층 회로 패턴을 에칭하는 경우, 상기 외층 회로 패턴의 단면이 삼각형 형상을 가질 수 있다. 또한, 상기 외층 회로 패턴의 단면이 삼각형을 가지는 경우, 상기 외층 회로 패턴 상에 접착 부재를 안정적으로 배치할 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 지지 절연층을 제거함에 있어, 샌드 블러스트이나 샌딩 공법과 같은 물리적 방법을 통해 상기 외층 회로 패턴의 표면을 노출시킨다. 그리고, 상기 샌드 블러스트, 샌딩 공법에 의해 지지 절연층이 제거되는 경우, 상기 지지층의 상면과 상기 외층 회로 패턴의 상면을 실질적으로 동일한 높이로 맞추는게 가능해지며, 나아가 상기 지지 절연층의 상면의 형상을 원하는 형상으로 컨트롤할 수 있다. 이에 따르면, 실시 예에서는 상기 외층 회로 패턴의 단면 형상을 사각 형상을 유지시키면서, 상기 외층 회로 패턴 상에 상기 접착 부재가 안정적으로 배치될 수 있도록 하며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 지지 절연층을 제거하는 샌드 블러스트 공정 조건을 조절하여, 상기 지지 절연층의 상면의 형상 또는 상면의 표면적을 컨트롤할 수 있다. 구체적으로, 실시 예에서는 샌드 블러스트 장치 상에서 이동하는 회로기판의 이동 속도, 연마재의 분출 압력 및 연마재를 분출하는 노즐의 이동속도 중 적어도 하나의 조건을 조절하여 지지 절연층의 상면의 형상 또는 표면적을 컨트롤할 수 있다. 즉, 실시 예에서는 상기 이동 속도 또는 분출 압력을 조절하여, 상기 지지절연층의 상면의 외측 영역이 내측 영역보다 높은 높이를 가지도록 한다. 예를 들어, 실시 예에서의 지지 절연층의 상면은 외측 영역이 제1 높이를 가지고, 내측 영역이 제1 높이보다 낮은 제2 높이를 가지는 오목한 형상을 가질 수 있다. 즉, 실시 예에서의 지지 절연층의 상면은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 지지 절연층의 상면은 가장 높은 높이를 가지는 최고부 및 가장 낮은 높이를 가지는 최저부를 포함할 수 있다. 그리고, 상기 최고부는 상기 외층 회로 패턴에 인접하게 위치하고, 상기 최저부는 상기 최고부 대비 상기 외층 회로 패턴으로부터 멀리 떨어져 위치할 수 있다. 이에 따라, 실시 예에서는 상기 지지 절연층의 상면의 형상이 오목한 형상을 가지도록 하여 상기 지지 절연층의 상면의 표면적을 증가시킬 수 있다. 이는, 상기 지지 절연층 상에 배치되는 솔더레지스트와의 접촉면을 증가시키며, 이에 따라 상기 지지 절연층과 상기 솔더 레지스트 사이의 접합력을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
이하에서는 실시 예에 따른 회로기판의 제조 공정에 대해 설명하기로 한다.
도 6 내지 도 15는 도 3에 도시된 회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 6을 참조하면, 실시 예는 우선적으로 회로기판(100)의 내측 부분을 제조하는 내층 기판(100-1)을 제조하는 공정을 진행할 수 있다.
상기 내층 기판(100-1)을 제조하는 공정에 대해 간략적으로 설명하기로 한다.
상기 내층 기판(100-1)은 1개의 절연층을 포함할 수 있고, 이와 다르게 다수의 절연층을 포함할 수 있다.
도 6에서는, 내층 기판(100-1)이 7층의 절연층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 내층 기판(100-1)은 7층보다 적은 절연층을 포함할 수 있으며, 이와 다르게 7층보다 많은 절연층을 포함할 수도 있을 것이다.
상기 내층 기판(100-1)은 회로기판(100)에서, 최외층에 배치되는 절연층을 제외한 나머지 절연층을 포함할 수 있다. 예를 들어, 내층 기판(100-1)은 회로기판(100)에서 최상부에 배치된 절연층과, 최하부에 배치된 절연층을 제외한 나머지 절연층을 포함할 수 있다.
내층 기판(100-1)을 제조하는 공정을 간략히 설명하면, 우선적으로 제1 절연층(111)을 준비한다.
그리고, 상기 제1 절연층(111)이 준비되면, 상기 제1 절연층(111) 내에 제1 비아(V1)를 형성하고, 이와 함께 제1 절연층(111)의 상면 및 하면에 각각 제1 회로 패턴(121) 및 제2 회로 패턴(122)을 형성한다.
이후, 상기 제1 절연층(111) 위에 제2 절연층(112)을 형성하고, 상기 제1 절연층(111) 아래에 제3 절연층(113)을 형성한다.
다음으로, 상기 제2 절연층(112) 내에 제2 비아(V2)를 형성하고, 상기 제2 절연층(112)의 상면 위에 제3 회로 패턴(123)을 형성한다. 또한, 상기 제3 절연층(113) 내에 제3 비아(V3)를 형성하고, 상기 제3 절연층(113)의 하면 아래에 제4 회로 패턴(124)을 형성한다.
이후, 상기 제2 절연층(112) 위에 제4 절연층(114)을 형성하고, 상기 제3 절연층(113) 아래에 제5 절연층(115)을 형성한다.
다음으로, 상기 제4 절연층(114) 내에 제4 비아(V4)를 형성하고, 상기 제4 절연층(114)의 상면 위에 제5 회로 패턴(125)을 형성한다. 또한, 상기 제5 절연층(115) 내에 제5 비아(V5)를 형성하고, 상기 제5 절연층(115)의 하면 아래에 제6 회로 패턴(126)을 형성한다.
이후, 상기 제4 절연층(114) 위에 제6 절연층(116)을 형성하고, 상기 제5 절연층(115) 아래에 제7 절연층(117)을 형성한다.
다음으로, 상기 제6 절연층(116) 내에 제6 비아(V6)를 형성하고, 상기 제6 절연층(116)의 상면 위에 제7 회로 패턴(127)을 형성한다. 또한, 상기 제7 절연층(117) 내에 제7 비아(V7)를 형성하고, 상기 제7 절연층(117)의 하면 아래에 제8 회로 패턴(128)을 형성한다.
상기 내층 기판(100-1)을 제조하는 공정은 본 발명이 속하는 기술분야에서 공지된 기술이므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 상기 내층 기판(100-1)이 제조되면, 상기 내층 기판(100-1)의 상면 위에 제1 최외층 절연층에 대응하는 제8 절연층(118)을 형성한다. 또한, 상기 내층 기판(100-1)의 하면 아래에 제2 최외층 절연층에 대응하는 제9 절연층(119)을 형성한다.
이때, 상기 제8 절연층(118) 및 제9 절연층(119)을 적층할 때, 상기 제8 절연층(118)의 상면 및 제9 절연층(119)의 하면에는 각각 프라이머층(150)이 배치되고, 상기 프라이머층(150) 상에는 금속층(155)이 배치될 수 있다. 상기 금속층(155)은 상기 제8 절연층(118) 및 제9 절연층(119)가 균일한 높이를 가질 수 있도록 평탄화하는 역할을 수행할 수 있다. 예를 들어, 상기 금속층(155)은 상기 제8 절연층(118) 및 제9 절연층(119)의 적층 신뢰성을 향상시키기 위해 배치될 수 있다.
상기 프라이머층(150)은 제8 절연층(118) 및 제9 절연층(119) 각각과, 이의 상부 및 하부에 각각 배치될 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140) 사이의 접합력을 높이는 역할을 수행할 수 있다. 즉, 상기 프라이머층(150) 없이 상기 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)이 배치되는 경우, 상기 제8 절연층(118)과 상기 제2 외층 회로 패턴(140) 사이의 접합력이 낮아 상호 분리될 수 있다.
한편, 도 7에서는 프라이머층(150)이 제8 절연층(118)의 상면 및 제9 절연층(119)의 하면에 각각 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 프라이머층(150)은 미세 회로 패턴이 배치될 절연층의 표면에 선택적으로 배치될 수 있다. 즉, 제1 외층 회로 패턴(130)만이 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제9 절연층(119)의 하면에만 배치될 수 있다. 또한, 제2 외층 회로 패턴(140)만이 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면에만 배치될 수 있다. 또한, 제1 외층 회로 패턴(130) 및 제2 외층 회로 패턴(140)이 모두 미세 회로 패턴인 경우, 상기 프라이머층(150)은 상기 제8 절연층(118)의 상면 및 상기 제9 절연층(119)의 하면에 모두 배치될 수 있다.
도 8을 참조하면, 상기 제8 절연층(118) 및 제9 절연층(119)이 배치되면, 상기 제8 절연층(118) 및 제9 절연층(119) 내에 각각 비아 홀(VH)을 형성한다. 이때, 상기 비아 홀(VH)은 상기 제8 절연층(118) 및 제9 절연층(119) 내에 형성될뿐 아니라, 상기 프라이머층(150) 및 금속층(155)에도 각각 형성될 수 있다.
다음으로, 도 9를 참조하면, 상기 비아 홀(VH)이 형성되면, 상기 프라이머층(150) 상에 배치된 금속층(155)을 제거하는 애칭 공정을 진행할 수 있다. 예를 들어, 상기 비아 홀(VH)이 형성된 이후에는 플래시 애칭 공정을 진행하여 상기 금속층(155)을 제거하고, 그에 따라 프라이머층(150)의 표면이 노출되도록 하는 공정을 진행할 수 있다.
다음으로 도 10을 참조하면, 상기 비아 홀(VH)을 채우는 비아(V) 형성 공정을 진행할 수 있고, 이에 따라 상기 제8 절연층(118)의 상면에 제2 외층 회로 패턴(140)을 형성하고, 제9 절연층(119)의 하면에 제1 외층 회로 패턴(130)을 형성할 수 있다. 이때, 실시 예에서, 제1 외층 회로 패턴(130)은 미세 회로 패턴이 아닌 일반 회로 패턴인 것으로 도시하였다. 다만 이에 한정되지 않으며, 상기 제2 외층 회로 패턴과 함께 상기 제1 외층 회로 패턴(130)도 미세 회로 패턴일 수 있다. 이에 따라, 상기 제1 외층 회로 패턴(130)이 일반 회로 패턴인 경우, 상기 제9 절연층(119)과 상기 제1 외층 회로 패턴(130) 사이의 프라이머층(150)은 생략될 수 있다.
상기 제8 절연층(118)의 상면에는 제2 외층 회로 패턴(140)이 배치된다. 이때, 상기 제8 절연층(118)의 상면에 배치된 제2 외층 회로 패턴(140)은 제1 보호층(170)의 오픈 영역에 대응하는 제1 영역(R1)에 배치되는 부분과, 상기 제1 보호층(170)이 배치되는 제2 영역(R2)에 배치되는 부분을 포함할 수 있다. 또한, 상기 각각의 부분에는 신호 전달을 위한 배선 라인인 트레이스(141)와, 상기 트레이스(141)의 끝단에 대응될 수 있으며 부품이 부착될 패드(142)를 포함할 수 있다.
다음으로, 도 11을 참조하면, 상기 제2 외층 회로 패턴(140)을 덮도록 상기 프라이머층(150) 상에 지지층(160)을 형성한다. 이때, 상기 지지층(160)은 상기 프라이머층(150) 및 상기 제2 외층 회로 패턴(140) 상에 배치될 수 있다. 즉, 상기 지지층(160)은 상기 제1 영역(R1) 및 제2 영역(R2) 상에 형성될 수 있다. 상기 지지층(160)은 상기 제2 외층 회로 패턴(140)보다 큰 높이를 가지도록 형성될 수 있다.
다음으로, 도 12를 참조하면, 샌드 블러스트(200)를 이용하여 상기 지지층(160)의 상부 영역을 제거하는 공정을 진행하여 상기 프라이머층(150) 상에 배치된 제2 외층 회로 패턴(140)의 상면을 노출시키는 공정을 진행할 수 있다.
이때, 상기 지지층(160)의 상부 영역의 제거 공정은 물리적 공법을 사용하여 진행할 수 있다.
즉, 상기 지지층(160)의 상부 영역을 제거하는 공정으로, 샌드블라스트나 샌딩과 같은 물리적 공법을 사용할 수 있으며, 플라즈마 처리와 같은 화학적 공법을 사용할 수 있다. 그러나, 상기 플라즈마 처리와 같은 화학적 공법을 사용하여 상기 지지층(160)의 상부 영역을 제거하는 경우, 상기 지지층(160)과 상기 제2 외층 회로 패턴(140)이 동일 높이를 가지도록 하는 것이 매우 어렵다. 즉, 상기 플라즈마 처리와 같은 화학적 공법을 사용하여 상기 지지층(160)의 상부 영역을 제거하는 경우, 상기 제2 외층 회로 패턴(140) 상에 잔여물이 남아있게 되고, 이를 제거하는 이후 공정에서 상기 제2 외층 회로 패턴(140)의 단면의 변화가 발생할 수 있다. 예를 들어, 샌드 블러스트가 아닌 플라즈마 공법을 사용하는 경우, 최종적인 제품에서의 상기 제2 외층 회로패턴의 단면은 사각 형상이 아닌 삼각 형상을 가질 수 있다.
따라서, 실시 예에서는 도 12에 도시된 바와 같이 샌드 블라스트와 같은 물리적 공법을 사용하여 상기 제2 외층 회로 패턴(140)과 동일 높이를 가지는 수준까지 상기 지지층(160)의 상부 영역을 제거한다.
이때, 도 13에 도시된 바와 같이 상기 샌드 블러스트(200)를 이용한 연마 공정에서, 공정 조건을 제어하는 것에 의해 달성할 수 있다.
여기에서, 상기 샌드 블러스트(200)를 이용한 연마 공정에서 제어할 수 있는 공정 조건에는 가공할 판넬의 이동 속도, 연마재 분출 압력 및 노즐 이동 속도를 포함할 수 있다. 이에 따라, 실시 예에서는 상기 공정 조건에 포함된 판넬 이동 속도, 연마재 분출 압력 및 노즐 이동 속도 중 적어도 하나의 조건을 변경하여 상기 지지층(160)의 상면이 U자 형상을 가지도록 한다.
예를 들어, 연마재 분출 압력 및 노즐 이동 속도를 고정한 상태에서, 상기 판넬의 이동 속도만을 제어하는 것으로, 상기 지지층(160)의 상면의 형상을 변화시킬 수 있다. 즉, 상기 판넬 이동 속도가 증가할수록 상기 지지층(160)의 상면은 평면에 가까워질 수 있다.
도 14a 및 도 14b는 실시 예에 따른 연마 공정 조건에 따라 나타나는 지지층의 상면의 형상을 나타낸 것이다.
도 14a를 참조하면, 판넬 이동 속도를 증가시키게 되면, 상기 제2 외층 회로 패턴(140)들 사이의 영역에서 빠른 속도로 연마가 이루어지게 되고, 이에 따라 상기 지지층(160)의 상면(160a)은 실질적으로 평면을 가질 수 있다. 예를 들어, 상기 판넬 이동 속도를 80mm/min으로 한 경우, 상기 지지층(160)의 상면(160a)은 평면을 가질 수 있다.
그리고, 도 14b에 도시된 바와 같이, 상기 판넬 이동 속도를 감소시키는 것에 의해, 상기 지지층(160)의 상면은 평면에서 곡면으로 변화할 수 있다. 이는, 판넬 이동 속도를 감소시키게 되면, 상기 외층 회로 패턴(140) 사이의 영역에서 보다 많은 연마가 이루어지게 된다. 이때, 외층 회로 패턴(140)들 사이의 영역에서, 상기 외층 회로 패턴(140)과 인접한 부분에서는 상기 외층 회로 패턴(140)에 의해 연마 제약이 발생하고, 상기 외층 회로 패턴(140)과 멀리 떨어진 부분에서는 보다 많은 연마가 이루어진다. 따라서, 상기와 같이 판넬 이동 속도를 감소시키게 되면, 상기 지지층(160)의 상면은 가장자리 영역에서 내측 영역으로 갈수록 높이가 낮아지는 형상을 가질 수 있다. 즉, 도 14b의 (a)에서와 같이 판넬 이동 속도를 70mm/min으로 감소시킨 경우, 상기 지지층(160)의 상면(160b)은 최고부와 최저부 사이가 제1 차이 값을 가질 수 있다. 또한, 도 14b의 (b)에서와 같이 판넬 이동 속도를 60mm/min으로 감소시킨 경우, 상기 지지층(160)의 상면(160c)은 최고부와 최저부 사이가 상기 제1 차이 값보다 큰 제2 차이 값을 가지게 된다. 따라서, 실시 예에서는 상기 설명한 바와 같은 범위의 높이 조건을 만족하도록, 상기 판넬 이동 속도 또는 연마 분출 압력을 변화시켜, 상기 지지층(160)의 상면이 평면이 아닌 곡면을 가지도록 할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 상기 제2 외층 회로 패턴(140)의 애칭 공정이 완료되면, 제2 영역(R2) 상에 제1 보호층(170) 및 제2 보호층(175)을 각각 배치하는 공정을 진행할 수 있다.
한편, 실시 예에서는 상기 설명한 회로 기판을 이용하여 패키지 기판을 제조할 수 있다.
예를 들어, 회로 기판의 제2 외층 회로 패턴(140)의 패드(142)에는 접착부(미도시)가 배치될 수 있다. 그리고, 상기 접착부 상에는 칩이 배치될 수 있다.
예를 들어, 상기 패드(142)는 폭 방향으로 이격되며 복수 개 형성될 수 있고, 상기 칩은 상기 복수 개의 패드 상에 복수 개 실장될 수 있다.
예를 들어, 상기 패드(142) 상에는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 칩이 실장될 수 있다.
예를 들어, 상기 패드 상에는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 서로 다른 적어도 2개의 칩이 실장될 수 있다.
본 실시 예에서의 회로기판은 8층 이상의 다층 구조를 가지는 회로기판이고, 다층의 절연층 중 최상부에 위치한 외측 절연층 위에 배치되어 상기 외측 절연층의 표면 위로 돌출되는 외층 회로 패턴을 포함한다. 이때, 상기 외층 회로 패턴은 상기 외측 절연층의 상부 영역 중 솔더 레지스트(SR:Solder Resist)가 배치되지 않는 제1 영역에 위치한 제1 외층 회로 패턴과, 상기 솔더 레지스트가 배치되는 제2 영역에 위치한 제2 외층 회로 패턴을 포함한다. 이때, 상기 제2 외층 회로 패턴은 상기 솔더 레지스트에 의해 지지될 수 있지만, 상기 제1 외층 회로 패턴은 이를 지지할 수 있는 지지층이 없기 때문에, 다양한 요인에 위해 쉽게 무너질 수 있는 문제점을 가진다. 이에 따라, 실시 예에서는 상기 제1 영역에 위치한 상기 제1 외층 회로 패턴을 지지할 수 있는 지지 절연층을 형성한다.
상기 지지 절연층의 상면은 상기 외측 절연층 상에 상기 제1 및 제2 외층 회로 패턴의 상면과 동일하거나, 낮은 높이를 가진다.
이에 따르면, 실시 예에서는 외층 회로 패턴의 미세화에 의해 상기 돌출된 제1 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다. 특히, 실시 예에서는 솔더 레지스트가 배치되지 않는 제1 영역 상에서의 외층 회로 패턴의 무너짐이나 쓸림 등의 문제를 해결할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 지지 절연층을 제거함에 있어 플라즈마와 같은 화학적 방법이 아닌 샌드 블러스트와 같은 물리적 방법을 사용하도록 한다. 이에 따르면, 플라즈마로 지지 절연층을 제거하는 경우, 상기 외층 회로 패턴의 표면에 잔류 레진이 남을 수 있고, 이에 따라 상기 잔류 레진을 제거하는 추가적인 공정을 진행해야 한다. 이때, 상기 잔류 레진을 제거하기 위해서는 상기 외층 회로 패턴의 표면을 에칭해야 하며, 이에 따른 상기 외층 회로 패턴의 변형이 발생할 수 있다. 예를 들어, 상기 외층 회로 패턴을 에칭하는 경우, 상기 외층 회로 패턴의 단면이 삼각형 형상을 가질 수 있다. 또한, 상기 외층 회로 패턴의 단면이 삼각형을 가지는 경우, 상기 외층 회로 패턴 상에 접착 부재를 안정적으로 배치할 수 없으며, 이에 따른 신뢰성 문제가 발생할 수 있다. 이에 반하여, 실시 예에서는 상기 지지 절연층을 제거함에 있어, 샌드 블러스트이나 샌딩 공법과 같은 물리적 방법을 통해 상기 외층 회로 패턴의 표면을 노출시킨다. 그리고, 상기 샌드 블러스트, 샌딩 공법에 의해 지지 절연층이 제거되는 경우, 상기 지지층의 상면과 상기 외층 회로 패턴의 상면을 실질적으로 동일한 높이로 맞추는게 가능해지며, 나아가 상기 지지 절연층의 상면의 형상을 원하는 형상으로 컨트롤할 수 있다. 이에 따르면, 실시 예에서는 상기 외층 회로 패턴의 단면 형상을 사각 형상을 유지시키면서, 상기 외층 회로 패턴 상에 상기 접착 부재가 안정적으로 배치될 수 있도록 하며, 이에 따른 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 상기 지지 절연층을 제거하는 샌드 블러스트 공정 조건을 조절하여, 상기 지지 절연층의 상면의 형상 또는 상면의 표면적을 컨트롤할 수 있다. 구체적으로, 실시 예에서는 샌드 블러스트 장치 상에서 이동하는 회로기판의 이동 속도, 연마재의 분출 압력 및 연마재를 분출하는 노즐의 이동속도 중 적어도 하나의 조건을 조절하여 지지 절연층의 상면의 형상 또는 표면적을 컨트롤할 수 있다. 즉, 실시 예에서는 상기 이동 속도 또는 분출 압력을 조절하여, 상기 지지절연층의 상면의 외측 영역이 내측 영역보다 높은 높이를 가지도록 한다. 예를 들어, 실시 예에서의 지지 절연층의 상면은 외측 영역이 제1 높이를 가지고, 내측 영역이 제1 높이보다 낮은 제2 높이를 가지는 오목한 형상을 가질 수 있다. 즉, 실시 예에서의 지지 절연층의 상면은 위치에 따라 서로 다른 높이를 가질 수 있다. 즉, 상기 지지 절연층의 상면은 가장 높은 높이를 가지는 최고부 및 가장 낮은 높이를 가지는 최저부를 포함할 수 있다. 그리고, 상기 최고부는 상기 외층 회로 패턴에 인접하게 위치하고, 상기 최저부는 상기 최고부 대비 상기 외층 회로 패턴으로부터 멀리 떨어져 위치할 수 있다. 이에 따라, 실시 예에서는 상기 지지 절연층의 상면의 형상이 오목한 형상을 가지도록 하여 상기 지지 절연층의 상면의 표면적을 증가시킬 수 있다. 이는, 상기 지지 절연층 상에 배치되는 솔더레지스트와의 접촉면을 증가시키며, 이에 따라 상기 지지 절연층과 상기 솔더 레지스트 사이의 접합력을 향상시킬 수 있다.
또한, 실시 예에서의 회로기판은 5G 통신 시스템에 적용 가능하며, 이에 따라 고주파수의 전송 손실을 최소화하여 신뢰성을 더욱 향상시킬 수 있다. 구체적으로, 실시 예에서의 회로기판은 고주파에서 사용 가능하고, 전파 손실을 줄일 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층의 상면 위에 배치된 회로 패턴;
    상기 절연층의 상면 위에 상기 회로 패턴의 상면을 노출하며 배치되고, 상기 회로 패턴의 측면과 접촉하는 지지층; 및
    상기 지지층 및 상기 회로 패턴의 상면 위에 배치된 보호층을 포함하고,
    상기 절연층의 상부 영역은 제1 영역 및 제2 영역을 포함하고,
    상기 보호층은,
    상기 제1 영역에 배치된 지지층 및 회로 패턴의 상면을 노출하는 오픈 영역을 포함하며,
    상기 지지층은,
    상기 지지층의 상면 중 가장 높게 위치한 제1 상면과,
    상기 지지층의 상면 중 가장 낮게 위치한 제2 상면을 포함하고,
    상기 보호층은,
    상기 제2 영역의 상기 회로 패턴의 상면과 접촉하는 제1 부분과,
    상기 제2 영역의 상기 지지층의 상면과 접촉하는 제2 부분을 포함하고,
    상기 보호층의 상기 제2 부분은, 상기 지지층의 상기 제2 상면과 접촉하고, 상기 회로 패턴의 상면보다 낮게 위치하는 제1 하면을 포함하는
    회로기판.
  2. 제1항에 있어서,
    상기 지지층의 상기 제1 상면은, 상기 지지층의 상기 제2 상면보다 상기 회로 패턴에 인접하게 위치하는
    회로기판.
  3. 제1항에 있어서,
    상기 지지층의 상기 제1 상면은 상기 지지층의 상면의 에지 영역에 위치하고,
    상기 지지층의 상기 제2 상면은 상기 지지층의 상면의 센터 영역에 위치하며,
    상기 지지층의 상면은 에지 영역에서 상기 센터영역으로 갈수록 높이가 낮아지는
    회로기판.
  4. 제3항에 있어서,
    상기 보호층의 상기 제1 하면은 상기 회로 패턴의 상면보다 제1 높이만큼 낮게 위치하고,
    상기 제1 높이는, 상기 회로 패턴의 높이의 20% 내지 50%의 범위를 만족하는
    회로기판.
  5. 제1항에 있어서,
    상기 지지층의 상기 제2 상면의 높이는,
    상기 회로 패턴의 높이의 50% 내지 90%의 범위를 만족하는
    회로기판.
  6. 제5항에 있어서,
    상기 지지층의 상기 제1 상면의 높이는,
    상기 회로 패턴의 높이의 90% 내지 100%의 범위를 만족하는
    회로기판.
  7. 제6항에 있어서,
    상기 제1 상면의 높이와 상기 제2 상면의 높이의 차이 값은,
    상기 회로 패턴의 높이의 10% 내지 20%의 범위를 만족하는
    회로기판.
  8. 제1항에 있어서,
    상기 지지층의 상면은 에지 영역의 높이가 센터 영역보다 높은 오목 형상을 가지고,
    상기 보호층의 상기 제2 부분의 하면은 상기 지지층의 상면이 가지는 오목 형상에 대응하는 볼록 형상을 가지는
    회로기판.
  9. 제1항에 있어서,
    상기 절연층은, 복수 개로 구성되고,
    상기 회로 패턴은,
    상기 복수 개의 절연층 중 최상측 또는 최하측에 배치된 절연층의 표면 위로 돌출되어 배치되는
    회로기판.
  10. 제1항에 있어서,
    상기 절연층의 상면과 상기 지지층의 하면 및 상기 회로 패턴의 하면 사이에 배치된 프라이머층을 포함하는
    회로기판.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327163A (ja) * 1992-05-20 1993-12-10 Fujitsu Ltd 電子部品の実装構造
JP2003017850A (ja) * 2001-04-27 2003-01-17 Kyocera Corp 多層配線基板の製造方法
KR20160013007A (ko) * 2013-05-22 2016-02-03 미쓰비시 세이시 가부시키가이샤 배선 기판의 제조 방법
KR101596173B1 (ko) * 2012-11-07 2016-02-19 니혼도꾸슈도교 가부시키가이샤 배선기판 및 그 제조방법
KR101878242B1 (ko) * 2013-10-30 2018-07-13 쿄세라 코포레이션 배선 기판 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327163A (ja) * 1992-05-20 1993-12-10 Fujitsu Ltd 電子部品の実装構造
JP2003017850A (ja) * 2001-04-27 2003-01-17 Kyocera Corp 多層配線基板の製造方法
KR101596173B1 (ko) * 2012-11-07 2016-02-19 니혼도꾸슈도교 가부시키가이샤 배선기판 및 그 제조방법
KR20160013007A (ko) * 2013-05-22 2016-02-03 미쓰비시 세이시 가부시키가이샤 배선 기판의 제조 방법
KR101878242B1 (ko) * 2013-10-30 2018-07-13 쿄세라 코포레이션 배선 기판 및 그 제조 방법

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