KR20050009797A - 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조 - Google Patents

셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의구조 Download PDF

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Abstract

본 발명은 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조에 관한 것으로, 특히 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막과, 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 기판의 활성 영역내에 제 1도전형 불순물이 주입된 웰과, 게이트 전극의 측면 양쪽 웰내에 제 2도전형 불순물이 주입된 소오스 및 드레인 영역과, 게이트 전극의 측면 양쪽 웰내에서 셀로우 트렌치 소자 분리막과 설정된 간격을 두고 소오스 및 드레인 영역을 감싸도록 제 2도전형 불순물이 주입된 드리프트 영역을 구비한다. 그러므로 본 발명의 고전압 트랜지스터는 웰내에서 셀로우 트렌치 소자 분리막의 에지에 대해 설정된 간격을 두고 소오스 및 드레인 영역을 감싸는 드리프트 영역을 구비함으로써 셀로우 트렌치 소자 분리막의 에지에서 발생하는 험프 특성으로 인한 턴온 오동작을 미연에 방지할 수 있다.

Description

셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조{STRUCTURE OF HIGH VOLTAGE TRANSISTOR WITH SHALLOW TRENCH ISOLATION LAYER}
본 발명은 고전압 트랜지스터에 관한 것으로서, 특히 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터에서 소자 분리막의 에지에서 유발되는 험프(hump) 특성을 개선하는 기술에 관한 것이다.
반도체 소자의 활성 영역과 비활성 영역의 구분하는 소자 분리막은 고전압 트랜지스터에서 대개 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 구조를 채택하였는데, 이 LOCOS 소자 분리막은 반도체 기판에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성한 것이다.
하지만, 반도체 소자의 고집적화 추세에 따라 소자 크기가 줄어들고 있기 때문에 소자 분리막또한 LOCSO 구조에서 셀로우 트렌치 소자 분리(Shallow Trench Isolation)막으로 변경되고 있다. 이러한 셀로우 트렌치 소자 분리막은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 이 트렌치에 절연막을 갭필하고 이를 평탄화한 형태를 갖는다.
도 1a는 종래 기술에 의한 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도이고, 도 1b는 도 1a의 2-2' 선에 따른 수직 단면도이다.
이들 도면을 참조하면, 종래 고전압 트랜지스터는 반도체 기판(10)의 웰(well)(미도시됨)내 드리프트 영역(drift region)(12)이 형성되어 있으며 웰에 셀로우 트렌치 소자 분리막(14)이 형성되어 있다. 그리고 웰 상부면에 게이트 절연막(16)을 개재하여 게이트 전극(18)이 형성되어 있다. 도면에 미도시되어 있지만, 게이트 전극 측면의 양쪽 드리프트 영역(12) 내에 소오스 및 드레인 영역이 형성되어 있으며 이들 소오스 및 드레인 영역에 대응되는 게이트 전극 폭(width)(A)이 채널 폭이 된다.
이러한 드리프트 영역(12)은 소오스 및 드레인 영역과 동일한 도전형 불순물로 주입하여 접합 깊이(junction depth)를 깊게 형성하고 이로 인해 전계(electric field)를 분산시킴으로서 전계 집중에 의한 항복 전압(breakdown voltage)을 증가시키고 있다.
그런데 셀로우 트렌치 소자 분리막(14)을 채택한 고전압 트랜지스터는 LOCOS 소자 분리막에서 발생되지 않는 험프(hump) 특성이 발생하게 된다. 즉, 셀로우 트렌치 소자 분리막의 제조 공정시 도 1b와 같이 소자 분리막(14)의 에지(20)와 채널 사이에서 웰의 불순물 손실에 따른 취약한 부분이 발생하게 된다. 이에 따라 도 2의 그래프와 같이 고전압 트랜지스터가 높은 문턱 전압에서 2차 턴온(turn on)되는 전기적 특성을 갖지 않고 이보다 낮은 문턱 전압에서 1차로 턴온되는 오동작을 발생하게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 웰내에서 셀로우 트렌치 소자 분리막의 에지와 설정된 간격을 두고 소오스 및 드레인 영역을 감싸는 드리프트 영역을 형성함으로써 셀로우 트렌치 소자 분리막을 채택한고전압 트랜지스터에서 발생하는 험프 특성으로 인한 1차 턴온 오동작을 미연에 방지할 수 있는 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조를 제공하는데 있다.
도 1a 및 도 1b는 종래 기술에 의한 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도 및 수직 단면도,
도 2는 종래의 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 험프 특성에 따른 전류 및 전압의 관계 그래프,
도 3a 및 도 3b는 본 발명에 따른 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도 및 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판
102 : 드리프트 영역
104 : 셀로우 트렌치 소자 분리막
106 : 게이트 절연막
108 : 게이트 전극
110 : 셀로우 트렌치 소자 분리막의 에지
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막과, 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극과, 기판의 활성 영역내에 제 1도전형 불순물이 주입된 웰과, 게이트 전극의 측면 양쪽 웰내에 제 2도전형 불순물이 주입된 소오스 및 드레인 영역과, 게이트 전극의 측면 양쪽 웰내에서 셀로우 트렌치 소자 분리막과 설정된 간격을 두고 소오스 및 드레인 영역을 감싸도록 제 2도전형 불순물이 주입된 드리프트 영역을 구비한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a는 본 발명에 따른 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 평면도이고, 도 3b는 도 3a의 2-2' 선에 따른 수직 단면도이다.
이들 도면을 참조하면 본 발명의 고전압 트랜지스터는 반도체 기판(100)에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막(104)이 형성되어 있으며 셀로우 트렌치 소자 분리막(104) 사이의 기판 활성 영역내에제 1도전형 불순물로서 p-형 불순물이 주입된 웰(well)(미도시됨)이 형성되어 있다.
반도체 기판(100) 상부에 게이트 절연막(106)을 개재하여 게이트 전극(108)이 형성되어 있다.
그리고 도면에 미도시되어 있지만, 게이트 전극(108) 측면의 양쪽 p-웰내에 제 2도전형 불순물로서 n-형 불순물이 주입된 소오스 및 드레인 영역(미도시됨)이 형성되어 있다.
또한 게이트 전극(108)의 측면 양쪽 p-웰내에서 셀로우 트렌치 소자 분리막(104)과 설정된 간격(C)을 두고 소오스 및 드레인 영역을 감싸도록 제 2도전형 불순물로서 n-형 불순물이 주입된 드리프트 영역(102)이 형성되어 있다. 이때 드리프트 영역(102)과 오버랩되는 게이트 전극(108)의 폭(width)이 고전압 트랜지스터의 채널 폭(B)이 되는데, 종래 도 1b의 고전압 트랜지스터의 채널 폭(A)과 동일한 크기를 갖는다. 즉 본 발명의 드리프트 영역(102)의 폭은 디자인 룰에 따른 고전압 트랜지스터의 설정된 채널 폭(B)에 따라 조정된다.
본 발명의 고전압 트랜지스터는 셀로우 트렌치 소자 분리막(104)의 에지와 드리프트 영역(102) 사이가 설정된 간격(C)으로 서로 이격되기 때문에 소자 분리막의 제조 공정시 채널의 불순물 농도에 영향을 미치지 않아 험프 특성이 발생하지 않는다. 이에 따라 도 2의 그래프에서와 같이 정상적인 2차의 높은 문턱 전압에서 트랜지스터가 턴온된다.
한편, 본 발명의 고전압 트랜지스터에 있어서, 셀로우 트렌치 소자분리막(104)과 드리프트 영역(102) 사이의 설정된 간격(C)은 셀로우 트렌치 소자 분리막 사이의 간격에서 설정된 채널 폭(B)을 뺀 크기이고 험프 특성이 유발되지 않는 최소 범위를 갖는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명은 웰내에서 셀로우 트렌치 소자 분리막의 에지에 대해 설정된 간격을 두고 소오스 및 드레인 영역을 감싸는 드리프트 영역을 형성함으로써 셀로우 트렌치 소자 분리막을 채택한 고전압 트랜지스터에서 발생하는 험프 특성으로 인한 턴온 오동작을 미연에 방지할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (3)

  1. 반도체 기판에 소자의 활성 영역과 비활성 영역을 구분하기 위한 셀로우 트렌치 소자 분리막;
    상기 기판 상부에 게이트 절연막을 개재하여 형성된 게이트 전극;
    상기 기판의 활성 영역내에 제 1도전형 불순물이 주입된 웰;
    상기 게이트 전극의 측면 양쪽 웰내에 제 2도전형 불순물이 주입된 소오스 및 드레인 영역; 및
    상기 게이트 전극의 측면 양쪽 웰내에서 상기 셀로우 트렌치 소자 분리막과 설정된 간격을 두고 상기 소오스 및 드레인 영역을 감싸도록 제 2도전형 불순물이 주입된 드리프트 영역을 구비한 것을 특징으로 하는 셀로우 트렌치 소자 분리막을 갖는 고전압 트랜지스터의 구조.
  2. 제 1 항에 있어서, 상기 드리프트 영역의 폭은 고전압 트랜지스터의 설정된 채널 폭에 따라 조정되는 것을 특징으로 하는 고전압 트랜지스터의 구조.
  3. 제 1 항에 있어서, 상기 셀로우 트렌치 소자 분리막과 드리프트 영역 사이의 설정된 간격은 상기 셀로우 트렌치 소자 분리막 사이의 간격에서 고전압 트랜지스터의 설정된 채널 폭을 뺀 것을 특징으로 하는 고전압 트랜지스터의 구조.
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