JPH04254381A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH04254381A
JPH04254381A JP3015363A JP1536391A JPH04254381A JP H04254381 A JPH04254381 A JP H04254381A JP 3015363 A JP3015363 A JP 3015363A JP 1536391 A JP1536391 A JP 1536391A JP H04254381 A JPH04254381 A JP H04254381A
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JP
Japan
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region
type semiconductor
gate electrode
circuit device
mis
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JP3015363A
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Inventor
Kenji Shiozawa
健治 塩沢
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置技
術に関し、特に、素子分離方法として選択酸化法を用い
たＭＯＳ・ＦＥＴを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】素子分離法として選択酸化法を用いた従
来のＭＯＳ・ＦＥＴの断面図および平面図をそれぞれ図
８、図９に示す。
【０００３】図８に示すように、半導体基板５１には、
選択酸化法によって形成されたフィールド絶縁膜５２が
形成されている。半導体基板５１は、例えば単結晶シリ
コン（Ｓｉ）からなり、フィールド絶縁膜５２は、例え
ば二酸化ケイ素（ＳｉＯ２　）からなる。
【０００４】ＭＯＳ・ＦＥＴ５３は、フィールド絶縁膜
５２に囲まれた素子形成領域に形成されており、ゲート
電極５４、ゲート酸化膜５５、ドレイン領域５６および
ソース領域５７から構成されている。ゲート電極５４は
、例えば多結晶Ｓｉに所定の導電形の不純物が導入され
てなり、図９に示すように、通常、平面長方形状にパタ
ーン形成されている。すなわち、従来のＭＯＳ・ＦＥＴ
５３においては、ゲート電極５４の幅が、その長手方向
において全て同一寸法にパターン形成されていた。図９
における破線５８は、ドレイン領域５６に高電圧を印加
した時にドレイン領域５６近傍に形成される空乏層の外
周を示している。
【０００５】なお、選択酸化法を用いたＭＯＳ・ＦＥＴ
構造については、例えば株式会社オーム社、昭和５９年
１１月３０日発行、「ＬＳＩハンドブック」Ｐ１２９〜
Ｐ１３１に記載がある。
【０００６】
【発明が解決しようとする課題】ところが、従来のＭＯ
Ｓ・ＦＥＴ構造においては、以下の問題があることを本
発明者は見い出した。
【０００７】従来のＭＯＳ・ＦＥＴ構造においては、ゲ
ート電極の幅がその長手方向のどの部分でも同一寸法と
なっているので、ゲート電極の長手方向のどの領域にお
いてもソース・ドレイン間の電界強度が略均一となる。 すなわち、従来のＭＯＳ・ＦＥＴ構造は、ゲート電極の
長手方向のどの領域においてもチャネルが形成される構
造になっている。したがって、素子分離領域と素子形成
領域との境界領域であるフィールド絶縁膜の端部下方の
領域においてもチャネルが形成されている。
【０００８】一方、近年の素子の微細化や高集積化の要
求に伴い、フィールド絶縁膜の端部は、その断面形状が
非常に急峻に形成されている。このため、フィールド絶
縁膜の端部の領域においては、Ｓｉ結晶、ＳｉとＳｉＯ
２　との界面の整合性およびゲート酸化膜の膜質等は他
の領域に比べて非常に不安定な状態になっている。
【０００９】ところが、そのようなフィールド絶縁膜の
端部下方に上記したようにチャネルが形成されると、ホ
ットキャリヤ効果等に起因するＭＯＳ・ＦＥＴの電気的
特性劣化や寿命劣化等が顕著となり、ＭＯＳ・ＦＥＴの
信頼性が著しく損なわれてしまう。
【００１０】本発明は上記課題に着目してなされたもの
であり、その目的は、フィールド絶縁膜の端部下方にチ
ャネルが形成されることに起因するＭＩＳ形半導体素子
の電気的特性劣化や寿命劣化等を抑制し、ＭＩＳ形半導
体素子の信頼性を向上させることのできる技術を提供す
ることにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、請求項１記載の発明は、半導体
基板上に素子分離領域を形成するフィールド絶縁膜に囲
まれた素子形成領域内にＭＩＳ形半導体素子を有する半
導体集積回路装置であって、前記ＭＩＳ形半導体素子の
ゲート電極において前記素子分離領域と前記素子形成領
域との境界領域におけるパターン部分を幅広とした半導
体集積回路装置構造とするものである。
【００１４】請求項３記載の発明は、半導体基板上に素
子分離領域を形成するフィールド絶縁膜に囲まれた素子
形成領域内にＭＩＳ形半導体素子を有する半導体集積回
路装置であって、前記ＭＩＳ形半導体素子のゲート電極
に前記素子分離領域と前記素子形成領域との境界領域上
に沿って延在するパターンを形成した半導体集積回路装
置構造とするものである。
【００１５】
【作用】上記した請求項１記載の発明によれば、ゲート
電極下方において素子分離領域と素子形成領域との境界
領域におけるソース・ドレイン間の距離が他の領域にお
けるソース・ドレイン領域の間の距離よりも長くなる。 ソース・ドレイン間の電界強度は、ソース・ドレイン間
の距離に反比例するので、その境界領域におけるソース
・ドレイン間の電界強度を他の領域よりも小さくするこ
とができる。この結果、その境界領域にチャネルが形成
され難くなるので、その境界領域内において電離衝突が
起こる確率を低くすることができる。
【００１６】上記した請求項３記載の発明によれば、ゲ
ート電極下方において素子分離領域と素子形成領域との
境界領域におけるソース・ドレイン間の距離が長くなる
ので、その境界領域におけるソース・ドレイン間の電界
強度を他の領域よりも小さくすることができ、その境界
領域にチャネルが形成され難くなる。その上、例えばド
レイン領域近傍に形成される空乏層がその境界領域から
完全に分離される。これらの結果、その境界領域内にお
いて電離衝突が起こる確率をさらに低くすることができ
る。
【００１７】
【実施例】図１は本発明の一実施例である半導体集積回
路装置におけるＭＩＳ形半導体素子の平面図、図２は図
１のＭＩＳ形半導体素子の断面図、図３は図１に示した
ＭＩＳ形半導体素子の作用を説明するための平面図であ
る。
【００１８】以下、本実施例の半導体集積回路装置を図
１〜図３により説明する。
【００１９】図２に示す半導体基板１は、例えばｐ形Ｓ
ｉからなり、その主面側にはフィールド絶縁膜２が形成
されている。
【００２０】フィールド絶縁膜２は、選択酸化法によっ
て形成されており、例えばＳｉＯ２　からなる。フィー
ルド絶縁膜２の下層には、チャネルストッパ３が形成さ
れており、フィールド絶縁膜２およびチャネルストッパ
３によって素子分離領域Ａが形成されている。なお、チ
ャネルストッパ３は、例えばｐ形不純物ホウ素が半導体
基板１に拡散されてなる。
【００２１】フィールド絶縁膜２に囲まれた素子形成領
域Ｂには、例えばｎＭＯＳ・ＦＥＴ（ＭＩＳ形半導体素
子）４が形成されている。ｎＭＯＳ・ＦＥＴ４は、ドレ
イン領域５、ソース領域６、ゲート絶縁膜７およびゲー
ト電極８からなる。
【００２２】ドレイン領域５およびソース領域６は、例
えばｎ形不純物リンがゲート電極８をマスクとして半導
体基板１に自己整合的に導入されてなり、それぞれコン
タクトホール９ａ，９ｂを通じて電極１０ａ，１０ｂに
電気的に接続されている。電極１０ａ，１０ｂは、例え
ばアルミニウム（Ａｌ）またはＡｌ合金からなる。
【００２３】ゲート電極８は、例えば多結晶Ｓｉに所定
の導電形の不純物が導入されてなり、本実施例において
は、図１に示すように、ゲート電極８において素子分離
領域Ａと素子形成領域Ｂとの境界線Ｃ上およびその周辺
（境界領域）における部分が幅広にパターン形成されて
いる。なお、境界線Ｃは、フィールド絶縁膜２の端部で
ある。
【００２４】ゲート電極８に形成された幅広パターン部
８ａにおける長さＸは、ドレイン領域５近傍の空乏層１
１の延びよりも長くなるように設定されている。これに
ついては本実施例の作用で説明する。
【００２５】次に、本実施例の作用を図３により説明す
る。
【００２６】図３は、ゲート電極８に正電圧を印加した
状態でドレイン領域５に高い電界Ｅをかけた状態を示し
ている。この状態においては、ゲート電極８の下方の半
導体基板１にチャネルが形成され、キャリヤである電子
ｅが、矢印に示すように、ソース領域６からドレイン領
域５に移動する。
【００２７】ところで、本実施例においては、ゲート電
極８において素子分離領域Ａと素子形成領域Ｂとの境界
領域におけるパターン幅を幅広としたことにより、その
境界領域におけるソース・ドレイン間の距離Ｌ１　が、
ゲート電極８における他のパターン部分におけるソース
・ドレイン間の距離Ｌ２　よりも長くなる。
【００２８】ここで、ソース・ドレイン間の電界強度は
、その間の距離に反比例するので、その境界領域におけ
るソース・ドレイン間の電界強度は、他の領域における
ソース・ドレイン間の電界強度よりも小さくなる。すな
わち、その境界領域においてはチャネルが形成され難く
なるので、電子ｅがその境界領域内で移動する確率およ
び電子ｅがその境界領域内に延びる空乏層１１内で電離
衝突を起こす確率を低くすることができ、ホットエレク
トロン効果等に起因するｎＭＯＳ・ＦＥＴ４の電気的特
性劣化や寿命劣化等を抑制することができる。
【００２９】上記したように幅広パターン部８ａの長さ
Ｘをドレイン領域５の近傍における空乏層１１の延びよ
りも長くした理由は、長さＸを空乏層１１の延びよりも
短くすると、上記した距離Ｌ１　が距離Ｌ２　と等しく
なり、上記境界領域においてもチャネルが形成されてし
まうからである。
【００３０】このように本実施例によれば、ｎＭＯＳ・
ＦＥＴ４のゲート電極８において素子分離領域Ａと素子
形成領域Ｂとの境界領域におけるパターン部分を幅広と
したことにより、その境界領域におけるソース・ドレイ
ン間の距離Ｌ１　が長くなり、その境界領域にチャネル
が形成され難くなるので、キャリヤである電子ｅがその
境界領域を移動する確率およびキャリヤである電子ｅが
境界領域の空乏層１１内で電離衝突を起こす確率を低く
することができる。
【００３１】この結果、その境界領域内にチャネルが形
成されることによって発生するホットエレクトロン効果
等を抑制することができるので、そのホットエレクトロ
ン効果に起因するｎＭＯＳ・ＦＥＴ４の電気的特性劣化
や寿命劣化等を抑制することができ、ｎＭＯＳ・ＦＥＴ
４の信頼性を向上させることが可能となる。
【００３２】次に本発明の他の実施例を説明する。
【００３３】図４は本発明の他の実施例である半導体集
積回路装置におけるＭＩＳ形半導体素子の平面図、図５
は図４に示したＭＩＳ形半導体素子の作用を説明する平
面図である。
【００３４】本実施例においては、図４に示すように、
ゲート電極８に素子形成領域Ｂを囲むように境界線Ｃに
沿って延在するパターン部８ｂが形成されている。
【００３５】このようにすると、前記実施例と同様の作
用により、素子分離領域Ａと素子形成領域Ｂとの境界領
域にチャネルが形成され難くなる上、図５に示すように
、空乏層１１が素子分離領域Ａと素子形成領域Ｂとの境
界領域から完全に分離される。すなわち、空乏層１１の
外周が、環境線Ｃと交差しない。したがって、その境界
領域内においては、キャリヤである電子ｅが空乏層１１
内で電離衝突を起こす現象が発生しない。
【００３６】このように本実施例によれば、ゲート電極
８に素子分離領域Ａと素子形成領域Ｂとの境界領域に沿
って延在するパターン部８ｂを形成したことにより、そ
の境界領域下方にチャネルが形成され難くなるので、そ
の境界領域に電子ｅが移動する確率が低くなる上、空乏
層１１を完全にその境界領域から分離できるので、その
境界領域内においてはキャリヤである電子ｅが空乏層１
１内で電離衝突を起こす現象が発生しない。
【００３７】この結果、その境界領域内にチャネルが形
成されることによって発生するホットエレクトロン効果
等をさらに抑制することができるので、そのホットエレ
クトロン効果に起因するｎＭＯＳ・ＦＥＴ４の電気的特
性劣化や寿命劣化等をさらに抑制することができ、ｎＭ
ＯＳ・ＦＥＴ４の信頼性をさらに向上させることが可能
となる。
【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３９】例えばゲート電極の形状は、前記各実施例
で示した形状に限定されるものではなく種々変更可能で
あり、例えば図６に示すゲート電極８の幅広パターン部
８ｃのように角取りした形状としても良い。また、例え
ば図７に示すゲート電極８のように、素子分離領域Ａと
素子形成領域Ｂとの境界領域に沿って延在するパターン
部８ｄを形成しても良い。
【００４０】また、前記各実施例においてはＭＩＳ形半
導体素子をｎＭＯＳ・ＦＥＴとしたがこれに限定される
ものではなく、例えばＭＩＳ形半導体素子をｐチャネル
ＭＯＳ・ＦＥＴとしても前記各実施例と同様の効果を得
ることが可能となる。
【００４１】また、前記各実施例においては、本発明を
通常のＭＯＳ・ＦＥＴ構造に適用した場合について説明
したが、これに限定されるものではなく種々適用可能で
あり、例えば本発明をＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐ
ｅｄ　Ｄｒａｉｎ）構造のＭＯＳ・ＦＥＴまたはヒ素−
リンの二重拡散ドレイン構造のＭＯＳ・ＦＥＴ等に適用
しても良い。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００４３】（１）．すなわち、請求項１記載の発明に
よれば、ゲート電極の下方において、素子分離領域と素
子形成領域との境界領域にはチャネルが形成され難くな
り、その境界領域内において電離衝突が起こる確率を低
くすることができるので、その境界領域にチャネルが形
成されることに起因するＭＩＳ形半導体素子の電気的特
性劣化や寿命劣化等を抑制することができ、ＭＩＳ形半
導体素子の信頼性を向上させることが可能となる。
【００４４】（２）．請求項３記載の発明によれば、ゲ
ート電極の下方において、素子分離領域と素子形成領域
との境界領域にチャネルが形成され難くなる上、例えば
ドレイン領域近傍に形成される空乏層がその境界領域か
ら完全に分離され、その境界領域内において電離衝突が
起こる確率をさらに低くすることができる。したがって
、その境界領域にチャネルが形成されることに起因する
ＭＩＳ形半導体素子の電気的特性劣化や寿命劣化等を抑
制することができ、ＭＩＳ形半導体素子の信頼性をさら
に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置に
おけるＭＩＳ形半導体素子の平面図である。
【図２】図１のＭＩＳ形半導体素子の断面図である。
【図３】図１に示したＭＩＳ形半導体素子の作用を説明
するための平面図である。
【図４】本発明の他の実施例である半導体集積回路装置
におけるＭＩＳ形半導体素子の平面図である。
【図５】図４に示したＭＩＳ形半導体素子の作用を説明
する平面図である。
【図６】本発明の他の実施例である半導体集積回路装置
におけるＭＩＳ形半導体素子の平面図である。
【図７】本発明の他の実施例である半導体集積回路装置
におけるＭＩＳ形半導体素子の平面図である。
【図８】従来のＭＯＳ・ＦＥＴの断面図である。
【図９】従来のＭＯＳ・ＦＥＴの平面図である。
【符号の説明】
１　　半導体基板２　　フィールド絶縁膜３　　チャネ
ルストッパ ４　　ｎＭＯＳ・ＦＥＴ（ＭＩＳ形半導体素子）５　　
ドレイン領域 ６　　ソース領域 ７　　ゲート絶縁膜 ８　　ゲート電極 ８ａ　　幅広パターン部 ８ｂ　　パターン部 ８ｃ　　幅広パターン部 ８ｄ　　パターン部 ９ａ　　コンタクトホール ９ｂ　　コンタクトホール １０ａ　　電極 １０ｂ　　電極 １１　　空乏層 Ａ　　素子分離領域 Ｂ　　素子形成領域 Ｃ　　境界線 Ｅ　　電界 ｅ　　電子 Ｌ１　　　距離 Ｌ２　　　距離 Ｘ　　長さ ５１　　半導体基板 ５２　　フィールド絶縁膜 ５３　　ＭＯＳ・ＦＥＴ ５４　　ゲート電極 ５５　　ゲート酸化膜 ５６　　ドレイン領域 ５７　　ソース領域 ５８　　破線

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　半導体基板上に素子分離領域を形成す
    るフィールド絶縁膜に囲まれた素子形成領域内にＭＩＳ
    形半導体素子を有する半導体集積回路装置であって、前
    記ＭＩＳ形半導体素子のゲート電極において前記素子分
    離領域と前記素子形成領域との境界領域上におけるパタ
    ーン部分を幅広としたことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】　　前記ＭＩＳ形半導体素子がｎチャネル
    ＭＯＳ・ＦＥＴであることを特徴とする請求項１記載の
    半導体集積回路装置。
  3. 【請求項３】　　半導体基板上に素子分離領域を形成す
    るフィールド絶縁膜に囲まれた素子形成領域内にＭＩＳ
    形半導体素子を有する半導体集積回路装置であって、前
    記ＭＩＳ形半導体素子のゲート電極に前記素子分離領域
    と前記素子形成領域との境界領域上に沿って延在するパ
    ターン部を形成したことを特徴とする半導体集積回路装
    置。
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